JPS5932066B2 - スタチック型半導体メモリ−セル - Google Patents
スタチック型半導体メモリ−セルInfo
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- JPS5932066B2 JPS5932066B2 JP54091966A JP9196679A JPS5932066B2 JP S5932066 B2 JPS5932066 B2 JP S5932066B2 JP 54091966 A JP54091966 A JP 54091966A JP 9196679 A JP9196679 A JP 9196679A JP S5932066 B2 JPS5932066 B2 JP S5932066B2
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- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、高速アクセス可能なダイオード結合型フリッ
プフロップ回路を有するスタチツク型半導体メモリーセ
ルに関する。
プフロップ回路を有するスタチツク型半導体メモリーセ
ルに関する。
従来のスタチツク型ランダムアクセスメモリーセルは例
えば第１図ａに示すように、フリップフロリプＦＦを形
成する４つのトランジスタＱ１〜Ｑ４と、ピット線ＢＬ
、ＢＬへフリップフロリプＦＦを結合させる２つのセレ
クトトランジスタＱ５、Ｑ６で構成される。
えば第１図ａに示すように、フリップフロリプＦＦを形
成する４つのトランジスタＱ１〜Ｑ４と、ピット線ＢＬ
、ＢＬへフリップフロリプＦＦを結合させる２つのセレ
クトトランジスタＱ５、Ｑ６で構成される。
また、負荷トランジスタＱ３、Ｑ４の代りに同図ｂに示
すごと＜抵抗Ｒ３、Ｒ２を用いた方式もある。これらの
図で、ＶＤＤは電源線、ＧＬはアース線、ｓはセレクト
線である。何れの回路方式でもセルがアクセスされてい
ない場合にはトランジスタＱ５、Ｑ６はオフであり、フ
リップフロップＦＦはビット線ＢＬ、ＢＬと完全に切離
されている。本発明は、セレクトトランジスタＱ５、Ｑ
６に代えてショットキーバリアダイオード（ＳＢＤ）を
用い、該ダイオードのオン、オフによつてメモリーセル
本体即ちフリップフロップＦＦとビット線ＢＬ、ＢＬと
を接続あるいは分離しようとするものである。
すごと＜抵抗Ｒ３、Ｒ２を用いた方式もある。これらの
図で、ＶＤＤは電源線、ＧＬはアース線、ｓはセレクト
線である。何れの回路方式でもセルがアクセスされてい
ない場合にはトランジスタＱ５、Ｑ６はオフであり、フ
リップフロップＦＦはビット線ＢＬ、ＢＬと完全に切離
されている。本発明は、セレクトトランジスタＱ５、Ｑ
６に代えてショットキーバリアダイオード（ＳＢＤ）を
用い、該ダイオードのオン、オフによつてメモリーセル
本体即ちフリップフロップＦＦとビット線ＢＬ、ＢＬと
を接続あるいは分離しようとするものである。
ダイオードによつてフリップフロップ型ＭＯＳメモリー
とビット線との間を接離する考えは、たとえば特開昭４
６−１６０６号等に示されている。しかしながら公知の
方法では通常のＭＯＳトランジスタのソースあるいはド
レイン拡散領域を利用してＰｎ接合ダイオードを形成す
る方式を採るため、スイツチング速度に｛Ｚ恨界がある
。即ち、スイッチング速度の観点からはセルとビツト線
との間を接離するダイオードはＰｎ接合型よりもキヤリ
ア蓄積効果のほとんど生じないシヨツトキーバリア型が
望ましい。しかし、通常のＭＯＳトランジスタのソース
あるいはドレン領域を形成する高不純吻濃度領域に対し
ては良好なシヨツトキーバリアが得にくく、逆方向リー
クが多大であつたりあるいはオーム性の導通を示してし
まう。あえて、通常のＭＯＳトランジスタの−部にＳＢ
Ｄを形成しようとすればソース、ドレイン拡散領域に適
当な不純物濃度のｎ型領域を新設する必要があり、これ
では素子製造上１工程増加する力・らコストアツブに連
がる新たな問題を生ずる。しかしながらかかる問題は、
埋込チヤネル領域をもつＭＩＳ（金属、絶縁物、半導体
）型電界効果トランジスタを用いることで解決できる。
とビット線との間を接離する考えは、たとえば特開昭４
６−１６０６号等に示されている。しかしながら公知の
方法では通常のＭＯＳトランジスタのソースあるいはド
レイン拡散領域を利用してＰｎ接合ダイオードを形成す
る方式を採るため、スイツチング速度に｛Ｚ恨界がある
。即ち、スイッチング速度の観点からはセルとビツト線
との間を接離するダイオードはＰｎ接合型よりもキヤリ
ア蓄積効果のほとんど生じないシヨツトキーバリア型が
望ましい。しかし、通常のＭＯＳトランジスタのソース
あるいはドレン領域を形成する高不純吻濃度領域に対し
ては良好なシヨツトキーバリアが得にくく、逆方向リー
クが多大であつたりあるいはオーム性の導通を示してし
まう。あえて、通常のＭＯＳトランジスタの−部にＳＢ
Ｄを形成しようとすればソース、ドレイン拡散領域に適
当な不純物濃度のｎ型領域を新設する必要があり、これ
では素子製造上１工程増加する力・らコストアツブに連
がる新たな問題を生ずる。しかしながらかかる問題は、
埋込チヤネル領域をもつＭＩＳ（金属、絶縁物、半導体
）型電界効果トランジスタを用いることで解決できる。
埋込チヤネ′型ＭＩＳ電界効果トランジスタは表面部に
チヤネルを形成する１０１←３ｃ−ｍ〜１０１６−３ｃ
ｍ程度の中庸な不純物濃度をもつチヤネル領域を有する
ので、該領域に電極配線用金属を接触させることで容易
にシヨツトキーバリアダイオードを形成できる。第２図
は埋込チヤネル型ＭＩＳ電界効果トランジスタの断面構
造を示す。
チヤネルを形成する１０１←３ｃ−ｍ〜１０１６−３ｃ
ｍ程度の中庸な不純物濃度をもつチヤネル領域を有する
ので、該領域に電極配線用金属を接触させることで容易
にシヨツトキーバリアダイオードを形成できる。第２図
は埋込チヤネル型ＭＩＳ電界効果トランジスタの断面構
造を示す。
この構造自体はたとえば特開昭５０−１００８４号ある
いは特開昭５３−４２５７０号等で公知であるが、通常
の接合型ＦＥＴと類似のｐ型シリコン半導体基板１を用
い、その表面部に逆導電型に不純物添加されたｎ型チヤ
ネル領域２を作り、該領域にソース、ドレイン拡散領域
４，５を設けかつ表面には絶縁膜６を介してゲート電極
３を取付け該領域２の伝導度をゲート３力・ら伸びる空
乏層によつて制御する。通常の接合型ＦＥＴではＰｎ接
合により生じる空乏層で伝導度を制御するのに対して、
本構造ではＭＩＳ構造によつて生じる空乏層によつて制
御する点が異なる。な卦、７はＳｉＯ２のフイールド酸
化膜である。本構造は、通常の如くゲート電極をチヤネ
ルと同じ導電型、本例ではｎ型の多結晶シリコンで作る
とノーマリオンの特性を示すが、ゲート電極材料を工夫
してゲートとチヤネル間に仕事関数差を持たせ、ソース
４に対するゲートバイアスＶＧをゼロボルトにした状態
でチヤネルがゲート３から伸びる空乏層でピンチオフさ
れてドレイン５とソース４との間が高抵抗状態となり、
そしてゲートバイアスＶ。を印加すると空乏層幅が縮小
してドレイン、ソース間が低インピーダン゛ス状態とな
る、いわゆるノーマリーオフ型（エンハンスメント型）
とすることができる。具体的にはｎ型シリコンチヤネノ
噸域２に対してはゲート３としてｐ型にドーブされた多
結晶シリコン、またはｎ型シリコンに対して大きな仕事
関数差をもつブラチナあるいはモリブデン等の金属を用
い、そしてチヤネル領域２の厚さ、不純物濃度等をゼロ
バイアスでのゲート空乏層がチヤネル厚さ以上となるよ
うに設定すればよい。このようにして形成された埋込チ
ヤネル型ＭＩＳ電界効果トランジスタはチヤネル内のキ
ヤリアがバルク伝導するために高移動度であり高速動作
に適している。一方チヤネル領域２の不純物濃度あるい
は厚さを適当に設定してゲートバイアス電圧がゼロの場
合にゲート空乏層がチヤネル底部まで広がらないように
すればノーマリーオン型即ちデイブレツシヨン型の特性
が得られる。
いは特開昭５３−４２５７０号等で公知であるが、通常
の接合型ＦＥＴと類似のｐ型シリコン半導体基板１を用
い、その表面部に逆導電型に不純物添加されたｎ型チヤ
ネル領域２を作り、該領域にソース、ドレイン拡散領域
４，５を設けかつ表面には絶縁膜６を介してゲート電極
３を取付け該領域２の伝導度をゲート３力・ら伸びる空
乏層によつて制御する。通常の接合型ＦＥＴではＰｎ接
合により生じる空乏層で伝導度を制御するのに対して、
本構造ではＭＩＳ構造によつて生じる空乏層によつて制
御する点が異なる。な卦、７はＳｉＯ２のフイールド酸
化膜である。本構造は、通常の如くゲート電極をチヤネ
ルと同じ導電型、本例ではｎ型の多結晶シリコンで作る
とノーマリオンの特性を示すが、ゲート電極材料を工夫
してゲートとチヤネル間に仕事関数差を持たせ、ソース
４に対するゲートバイアスＶＧをゼロボルトにした状態
でチヤネルがゲート３から伸びる空乏層でピンチオフさ
れてドレイン５とソース４との間が高抵抗状態となり、
そしてゲートバイアスＶ。を印加すると空乏層幅が縮小
してドレイン、ソース間が低インピーダン゛ス状態とな
る、いわゆるノーマリーオフ型（エンハンスメント型）
とすることができる。具体的にはｎ型シリコンチヤネノ
噸域２に対してはゲート３としてｐ型にドーブされた多
結晶シリコン、またはｎ型シリコンに対して大きな仕事
関数差をもつブラチナあるいはモリブデン等の金属を用
い、そしてチヤネル領域２の厚さ、不純物濃度等をゼロ
バイアスでのゲート空乏層がチヤネル厚さ以上となるよ
うに設定すればよい。このようにして形成された埋込チ
ヤネル型ＭＩＳ電界効果トランジスタはチヤネル内のキ
ヤリアがバルク伝導するために高移動度であり高速動作
に適している。一方チヤネル領域２の不純物濃度あるい
は厚さを適当に設定してゲートバイアス電圧がゼロの場
合にゲート空乏層がチヤネル底部まで広がらないように
すればノーマリーオン型即ちデイブレツシヨン型の特性
が得られる。
このような構造のデイブレツシヨン型ＭＩＳ電界効果ト
ランジスタに、通常の反転層をチヤネルとするＭＩＳＦ
ＥＴに閾値電圧調整をしてデイプレツシヨン型としたも
のと比べ、負荷特性が良いこと等が知られている（特開
昭５３−４２５７０号参照）。本発明に刀・かる埋込チ
ヤネル型ＭＩＴ電界効果トランジスタの特性上卦よび構
造上の特徴を活用するもので、フリツブフロツブの駆動
用トランジスタにノーマリーオフ型埋込チヤネルＭＩＳ
電界効果トランジスタを、また負荷にはデイプレツシヨ
ン型埋込チヤネルＭＩＳ電界効果トランジスタ又は多結
晶シリコン等により形成された抵抗或いは該抵抗にダイ
オードを並列接続した回路等を用いる。
ランジスタに、通常の反転層をチヤネルとするＭＩＳＦ
ＥＴに閾値電圧調整をしてデイプレツシヨン型としたも
のと比べ、負荷特性が良いこと等が知られている（特開
昭５３−４２５７０号参照）。本発明に刀・かる埋込チ
ヤネル型ＭＩＴ電界効果トランジスタの特性上卦よび構
造上の特徴を活用するもので、フリツブフロツブの駆動
用トランジスタにノーマリーオフ型埋込チヤネルＭＩＳ
電界効果トランジスタを、また負荷にはデイプレツシヨ
ン型埋込チヤネルＭＩＳ電界効果トランジスタ又は多結
晶シリコン等により形成された抵抗或いは該抵抗にダイ
オードを並列接続した回路等を用いる。
そして駆動用トランジスタ又は負荷用トランジスタのチ
ヤネル領域の一部分（動作に支障のない張出し部又は延
長部）に対して金属を接触させてＳＢＤを形成、該ＳＢ
Ｄによつてフリツブフロツプピツト線へフリツプフロツ
プを結合させる。この形式によれば、ＳＢＤの高速スイ
ツチング特性によつてメモリーのアクセスが高速化され
、また従来の６トランジスタ型メモリーセルに対して大
幅に面積を縮小できる利点があるが、以下図示の実施例
を参照してこれを詳細に説明する。第３図は本発明のメ
モリーセル回路の異なる例を示すもので、ａはデイブレ
ツシヨン型埋込チヤネルＭＩＳ電界効果トランジスタＱ
ｌ３，Ｑ，４を負荷とするもの、ｂは抵抗Ｒ，，Ｒ２を
負荷とするもの、ｃはダイオードＤ２，，Ｄ２２と抵抗
Ｒｌｌ，Ｒｌ２の並列回路を負荷とするものである。Ｑ
，ｌ，ＱＩ２は１駆動用のエン一・ンスメント型埋込チ
ヤネルＭＩＳ電界効果トランジスタ、Ｄｌｌ，Ｄｌ２は
フリツブフロツプＦＦとビツト線ＢＬ，ＢＬとを結合す
るＳＢＤであり、第１図のセレクト線Ｓは不要となる。
この他にも負荷をダイオードで構成する場合もあるが、
ここでは省略する。第４図は第３図ａのメモリセルの素
子構造を示す平面図で、そのＸ１−Ｘ１′での断面を第
５図ａに、またＸ２−Ｘ２′での断面を第５図ｂに示し
てある。
ヤネル領域の一部分（動作に支障のない張出し部又は延
長部）に対して金属を接触させてＳＢＤを形成、該ＳＢ
Ｄによつてフリツブフロツプピツト線へフリツプフロツ
プを結合させる。この形式によれば、ＳＢＤの高速スイ
ツチング特性によつてメモリーのアクセスが高速化され
、また従来の６トランジスタ型メモリーセルに対して大
幅に面積を縮小できる利点があるが、以下図示の実施例
を参照してこれを詳細に説明する。第３図は本発明のメ
モリーセル回路の異なる例を示すもので、ａはデイブレ
ツシヨン型埋込チヤネルＭＩＳ電界効果トランジスタＱ
ｌ３，Ｑ，４を負荷とするもの、ｂは抵抗Ｒ，，Ｒ２を
負荷とするもの、ｃはダイオードＤ２，，Ｄ２２と抵抗
Ｒｌｌ，Ｒｌ２の並列回路を負荷とするものである。Ｑ
，ｌ，ＱＩ２は１駆動用のエン一・ンスメント型埋込チ
ヤネルＭＩＳ電界効果トランジスタ、Ｄｌｌ，Ｄｌ２は
フリツブフロツプＦＦとビツト線ＢＬ，ＢＬとを結合す
るＳＢＤであり、第１図のセレクト線Ｓは不要となる。
この他にも負荷をダイオードで構成する場合もあるが、
ここでは省略する。第４図は第３図ａのメモリセルの素
子構造を示す平面図で、そのＸ１−Ｘ１′での断面を第
５図ａに、またＸ２−Ｘ２′での断面を第５図ｂに示し
てある。
シリコン半導体基板１０はｐ型であり、その表面のチヤ
ネル領域１２はｎ型である。第５図ａのｎ＋型領域１４
，１６はそれぞれトランジスタＱｌ３のソース、ドレイ
ン領域であり、ソース領域１４にはゲート電極１８の端
部がオーミツクに接続される。２０はゲート絶縁膜（誘
電体薄膜）であり、これらでトランジスタＱ，３が形成
される。
ネル領域１２はｎ型である。第５図ａのｎ＋型領域１４
，１６はそれぞれトランジスタＱｌ３のソース、ドレイ
ン領域であり、ソース領域１４にはゲート電極１８の端
部がオーミツクに接続される。２０はゲート絶縁膜（誘
電体薄膜）であり、これらでトランジスタＱ，３が形成
される。
２２はフイールド酸化膜、２４は二酸化シリコン（Ｓｉ
Ｏ２）等の層間絶縁層であり、該層２４の開孔部２６か
らビツト線ＢＬがｎ型領域１２に接触してＳＢＤＤ，ｌ
を形成する。
Ｏ２）等の層間絶縁層であり、該層２４の開孔部２６か
らビツト線ＢＬがｎ型領域１２に接触してＳＢＤＤ，ｌ
を形成する。
第５図ｂ（：７）ｎ＋型領域２８はトランジスタＱ，，
のドレイン領域であり、またｎ＋型領域３０はトランジ
スタＱｌｌ，Ｑｌ２の共通ソース領域であり、さらにｎ
＋型領域３２はトランジスタＱｌ２のドレイン領域であ
る。ソース領域３０には酸化膜２４の開孔部３４を介し
てアース線ＧＬの一部がオーミツクに接続される。トラ
ンジスタＱｌ２のゲート電極１８はトランジスタＱ，３
のものと共通であり、またトランジスタＱ，ｌのゲート
電極３６はトランジスタＱ，４のゲート電極と共通であ
る。計型領域１６は電極線ＶＤＤである。第４図はトラ
ンジスタＱ，ｌ，Ｑｌ４ふ・よびＳＢＤＤｌｌ，Ｄｌ２
を含む総合的な平面構造を示して卦り、実線で囲む領域
４０の内部がアクテイブ領域であり、その外部がフイー
ルド酸化膜２４で覆われた部分である領域４０にはソー
ス、ドレイン、電源線ＶＤＤとなる前述したｎ＋型領域
１６が形成される。斜線部分４２はトランジスタＱ，ｌ
のドレインのトランジスタＱｌ３のソース、ゲートの直
接コンタクト部で、第５図ａのゲート電極１８と討型領
域１４との接触部４２がこれに相当する。また斜線部分
４４はトランジスタＱｌ２のドレインとトランジスタＱ
ｌ４のソース、ゲートの直接コンタクト部で、第５図ｂ
のゲート電極３６とｎ＋型領域３２の接触部４４がこれ
に相当する。トランジスタＱｌ４訃よびＳＢＤＤ，２に
関する断面構造も同様であるから省略するが、このよう
な構造が半導体プロセスに対して与える利点は、シヨツ
トキーバリアダイオードＤｌ，，Ｄ，２の電極がＭＩＳ
電界効果トランジスタのゲート又は金属配線層と同一工
程で作られることである。
のドレイン領域であり、またｎ＋型領域３０はトランジ
スタＱｌｌ，Ｑｌ２の共通ソース領域であり、さらにｎ
＋型領域３２はトランジスタＱｌ２のドレイン領域であ
る。ソース領域３０には酸化膜２４の開孔部３４を介し
てアース線ＧＬの一部がオーミツクに接続される。トラ
ンジスタＱｌ２のゲート電極１８はトランジスタＱ，３
のものと共通であり、またトランジスタＱ，ｌのゲート
電極３６はトランジスタＱ，４のゲート電極と共通であ
る。計型領域１６は電極線ＶＤＤである。第４図はトラ
ンジスタＱ，ｌ，Ｑｌ４ふ・よびＳＢＤＤｌｌ，Ｄｌ２
を含む総合的な平面構造を示して卦り、実線で囲む領域
４０の内部がアクテイブ領域であり、その外部がフイー
ルド酸化膜２４で覆われた部分である領域４０にはソー
ス、ドレイン、電源線ＶＤＤとなる前述したｎ＋型領域
１６が形成される。斜線部分４２はトランジスタＱ，ｌ
のドレインのトランジスタＱｌ３のソース、ゲートの直
接コンタクト部で、第５図ａのゲート電極１８と討型領
域１４との接触部４２がこれに相当する。また斜線部分
４４はトランジスタＱｌ２のドレインとトランジスタＱ
ｌ４のソース、ゲートの直接コンタクト部で、第５図ｂ
のゲート電極３６とｎ＋型領域３２の接触部４４がこれ
に相当する。トランジスタＱｌ４訃よびＳＢＤＤ，２に
関する断面構造も同様であるから省略するが、このよう
な構造が半導体プロセスに対して与える利点は、シヨツ
トキーバリアダイオードＤｌ，，Ｄ，２の電極がＭＩＳ
電界効果トランジスタのゲート又は金属配線層と同一工
程で作られることである。
即ちゲート１８，３６に金属を用いる場合には誘電体膜
２０を除去した部分を設けることでゲート形成工程と同
時にシヨツトキーバリアダイオードＤｌ，，Ｄｌ２が形
成できる。この場合、ビツト線ＢＬ，ＢＬは各セルのダ
イオードを接続（オン）していくことで機能するため、
面積的には従来の６トランジスタ型メモリーセルのセレ
クトトランジスタ部が不要となるに等しく、従つて小さ
な面積でセルが出米る。もう一つの方法として、ゲート
１８，３６を多結晶シリコン等で形成し、各セルを結ぶ
金属配線層（たとえばアルミニウム等）を当該トランジ
スタのチヤネル延長部分のｎ型領域１２と直接接触させ
てもシヨツトキーバリアダイオードＤｌｌ，Ｄｌ２を構
成することが可能である。本例では後者の方法を採用し
、ピット線ＢＬ，ＢＬとｎ型領域１２との間にＳＢＤＤ
，，，Ｄ，２を形成した。再び第３図に戻つて本メモリ
ーセルの動作を説明する。ピツト線ＢＬ，ＢＬは通常低
電位と高電位の中間の電位にする。従米のメモリーセル
のセレクト線に相当する機能をアース線ＧＬで果すこと
ができる。つまり、アース線ＧＬをビツト線ＢＬ，ＢＬ
の電位とほぼ等しいかもしくは高い状態にすると、ダイ
オードＤｌｌ，Ｄ，２はオフ状態となる。この状態では
フリツプフロツプＦＦの駆動用トランジスタＱｌ，，Ｑ
ｌ２はソース接地電位より高く、そして基板バイアス効
果を受けてゲートの閾値電圧が高くなつているので、メ
モリーセルにはソースを接地した場合に比べて極めてわ
ずかな電流が流れるに過ぎない。こうして、このセルで
はセレクトされないセルにはフリツブフロツプＦＦの状
態が不安定とならない最少限の電流が流れるようにして
、自動的にパワーダウンして卦り、メモリー全体の消費
電力を低下せしめる利点がある。一方、メモリーがアク
セスされた場合にはアース線ＧＬの電位を接地電位とす
ると、フリップフロップＦＦのうちオン状態にある駆動
用トランジスタはますますオンとなり、そのドレイン電
圧はほぼ接地電位に近い低電位となる。これに対しオフ
側の駆動用トランジスタのドレインは電源電位へ近づい
ていく。このため、オン側トランジスタに接続されたダ
イオードに電流が流れビット線の電位変化となつて検知
される。書込の場合にはビツト線電位を強制的にＨ，Ｌ
レベルに設定すれば、それに応じてフリツプフロツプＦ
Ｆの状態が決定される。以上詳述したように本発明によ
れば、埋込チヤネル型ＭＩＳ電界効果トランジスタの性
質を活用して高速アクセス可能なメモリセルを形成し得
る上、選択されたフリツプフロツプ（セル本体）は読出
しに充分な電流が流れるように活性化されるため、ノイ
ズ等に影響されず充分な電圧を険出できる利点がある。
２０を除去した部分を設けることでゲート形成工程と同
時にシヨツトキーバリアダイオードＤｌ，，Ｄｌ２が形
成できる。この場合、ビツト線ＢＬ，ＢＬは各セルのダ
イオードを接続（オン）していくことで機能するため、
面積的には従来の６トランジスタ型メモリーセルのセレ
クトトランジスタ部が不要となるに等しく、従つて小さ
な面積でセルが出米る。もう一つの方法として、ゲート
１８，３６を多結晶シリコン等で形成し、各セルを結ぶ
金属配線層（たとえばアルミニウム等）を当該トランジ
スタのチヤネル延長部分のｎ型領域１２と直接接触させ
てもシヨツトキーバリアダイオードＤｌｌ，Ｄｌ２を構
成することが可能である。本例では後者の方法を採用し
、ピット線ＢＬ，ＢＬとｎ型領域１２との間にＳＢＤＤ
，，，Ｄ，２を形成した。再び第３図に戻つて本メモリ
ーセルの動作を説明する。ピツト線ＢＬ，ＢＬは通常低
電位と高電位の中間の電位にする。従米のメモリーセル
のセレクト線に相当する機能をアース線ＧＬで果すこと
ができる。つまり、アース線ＧＬをビツト線ＢＬ，ＢＬ
の電位とほぼ等しいかもしくは高い状態にすると、ダイ
オードＤｌｌ，Ｄ，２はオフ状態となる。この状態では
フリツプフロツプＦＦの駆動用トランジスタＱｌ，，Ｑ
ｌ２はソース接地電位より高く、そして基板バイアス効
果を受けてゲートの閾値電圧が高くなつているので、メ
モリーセルにはソースを接地した場合に比べて極めてわ
ずかな電流が流れるに過ぎない。こうして、このセルで
はセレクトされないセルにはフリツブフロツプＦＦの状
態が不安定とならない最少限の電流が流れるようにして
、自動的にパワーダウンして卦り、メモリー全体の消費
電力を低下せしめる利点がある。一方、メモリーがアク
セスされた場合にはアース線ＧＬの電位を接地電位とす
ると、フリップフロップＦＦのうちオン状態にある駆動
用トランジスタはますますオンとなり、そのドレイン電
圧はほぼ接地電位に近い低電位となる。これに対しオフ
側の駆動用トランジスタのドレインは電源電位へ近づい
ていく。このため、オン側トランジスタに接続されたダ
イオードに電流が流れビット線の電位変化となつて検知
される。書込の場合にはビツト線電位を強制的にＨ，Ｌ
レベルに設定すれば、それに応じてフリツプフロツプＦ
Ｆの状態が決定される。以上詳述したように本発明によ
れば、埋込チヤネル型ＭＩＳ電界効果トランジスタの性
質を活用して高速アクセス可能なメモリセルを形成し得
る上、選択されたフリツプフロツプ（セル本体）は読出
しに充分な電流が流れるように活性化されるため、ノイ
ズ等に影響されず充分な電圧を険出できる利点がある。
また定常時の電力損失が少なく、しかもチヤネル領域を
用いてシヨツトキーバリアダイオードが形成されるので
セル面積が小さい上に、従来の６トランジスタ型メモリ
ーセルで必要であつたセレクト線が不要となつてアース
線がその機能を代用するために配線を減少でき、更には
ダイオード形成用に一工程増加させる必要がない、等の
種々の利点を有する。
用いてシヨツトキーバリアダイオードが形成されるので
セル面積が小さい上に、従来の６トランジスタ型メモリ
ーセルで必要であつたセレクト線が不要となつてアース
線がその機能を代用するために配線を減少でき、更には
ダイオード形成用に一工程増加させる必要がない、等の
種々の利点を有する。
第１図Ａ，ｂはトランスフアーゲートにＭＯＳトランジ
スタを用いた従来の６トランジスタ型メモリーセルの異
なる例を示す回路図、第２図は埋込チヤネ′型ＭＩＳ電
界効果トランジスタの断面図、第３図Ａ，ｂ，ｃは本発
明の異なる実施例を示す回路図、第４図は第３図ａのメ
モリセルの具体構造を示す平面図、第５図ａは第４図の
Ｘ，Ｘｌ′での断面図、第５図ｂは第４図のＸ２−Ｘ２
′での断面図である。 図面で１０は半導体基板、１２はチヤネル領域、２０は
誘電体薄膜、１８はゲート電極、Ｑｌ，，Ｑｌ２は駆動
部トラ２゛ジ３夕・ＱＪ３，Ｑｌ４・Ｒ月，Ｒｌ２・Ｄ
２，，Ｄ２２は負荷トランジスタ、抵抗、ダイオード、
Ｄｌｌ，Ｄｌ２はＳＢＤである。
スタを用いた従来の６トランジスタ型メモリーセルの異
なる例を示す回路図、第２図は埋込チヤネ′型ＭＩＳ電
界効果トランジスタの断面図、第３図Ａ，ｂ，ｃは本発
明の異なる実施例を示す回路図、第４図は第３図ａのメ
モリセルの具体構造を示す平面図、第５図ａは第４図の
Ｘ，Ｘｌ′での断面図、第５図ｂは第４図のＸ２−Ｘ２
′での断面図である。 図面で１０は半導体基板、１２はチヤネル領域、２０は
誘電体薄膜、１８はゲート電極、Ｑｌ，，Ｑｌ２は駆動
部トラ２゛ジ３夕・ＱＪ３，Ｑｌ４・Ｒ月，Ｒｌ２・Ｄ
２，，Ｄ２２は負荷トランジスタ、抵抗、ダイオード、
Ｄｌｌ，Ｄｌ２はＳＢＤである。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板主面に設けられた基板とは反
対導電型のチャネル領域、該主面上に設けられた誘電体
薄膜、該薄膜上に設けられたゲート電極を備え、該ゲー
ト電極がチャネル領域に作る空乏層によつてチャネル電
流を制御する動作機構を少くとも１部に有する埋込チャ
ネル型ＭＩＳ電界効果トランジスタを使用し、そして少
なくとも駆動部にはゲート電極材料等の選定によりノー
マリーオフ型にした該トランジスタを用いたフリップフ
ロップ回路と、前記埋込チャネルの一部に対して形成さ
れ該フリップフロップ回路をビット線に結合するショッ
トキーバリヤダイオードを有することを特徴とする、ス
タチツク型半導体メモリーセル。 ２ フリップフロップ回路が、その駆動部にノーマリー
オフ型埋込チャネルＭＩＳ電界効果トランジスタを、ま
た負荷にノーマリオン型の埋込チャネルＭＩＳ電界効果
トランジスタを用い、これらのいずれかの型のトランジ
スタの埋込チャネルの一部にショットキーバリアダイオ
ードが形成されたことを特徴とする、特許請求の範囲第
１項記載のスタチツク型半導体メモリーセル。 ３ フリップフロップ回路が、その駆動部にノーマリー
オフ型埋込チャネルＭＩＳ電界効果トランジスタを、ま
た負荷に抵抗もしくはダイオード単体或いはダイオード
と抵抗の並列素子を用い、該駆動用トランジスタの埋込
チャネルの一部にショットキーバリアダイオードが形成
されたことを特徴とする特許請求の範囲第１項記載のス
タチツク型半導体メモリーセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54091966A JPS5932066B2 (ja) | 1979-07-19 | 1979-07-19 | スタチック型半導体メモリ−セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54091966A JPS5932066B2 (ja) | 1979-07-19 | 1979-07-19 | スタチック型半導体メモリ−セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5615067A JPS5615067A (en) | 1981-02-13 |
| JPS5932066B2 true JPS5932066B2 (ja) | 1984-08-06 |
Family
ID=14041281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54091966A Expired JPS5932066B2 (ja) | 1979-07-19 | 1979-07-19 | スタチック型半導体メモリ−セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932066B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117047U (ja) * | 1985-01-07 | 1986-07-24 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760854B2 (ja) * | 1985-08-30 | 1995-06-28 | 株式会社日立製作所 | 一方向導通形スイツチング回路 |
-
1979
- 1979-07-19 JP JP54091966A patent/JPS5932066B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117047U (ja) * | 1985-01-07 | 1986-07-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5615067A (en) | 1981-02-13 |
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