JPH0338755B2 - - Google Patents
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- JPH0338755B2 JPH0338755B2 JP20408781A JP20408781A JPH0338755B2 JP H0338755 B2 JPH0338755 B2 JP H0338755B2 JP 20408781 A JP20408781 A JP 20408781A JP 20408781 A JP20408781 A JP 20408781A JP H0338755 B2 JPH0338755 B2 JP H0338755B2
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- film transistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Description
【発明の詳細な説明】
本発明はリーク電流を低減させる構造を有する
多結晶半導体薄膜トランジスタを液晶駆動素子と
して用いた液晶表示装置に関する。
多結晶半導体薄膜トランジスタを液晶駆動素子と
して用いた液晶表示装置に関する。
近年、絶縁基板上に薄膜トランジスタを形成す
る研究が活発に行なわれている。この技術は、安
価な絶縁基板を用いて薄形デイスプレイを実現す
るアクテイブマトリツクスパネル、あるいは通常
の半導体集積回路上にトランジスタなどの能動素
子を形成する、いわゆる三次元集積回路など、多
くの応用が期待できるものである。以下、薄膜ト
ランジスタをアクテイブマトリツクスパネルに応
用した場合を例に取つて説明するが、本発明の主
旨は薄膜トランジスタを用いた他の場合にも全く
同様に適用することができる。これは、本発明の
主旨が、リーク電流を減少させるという薄膜トラ
ンジスタの本質的な特性向上に関するものだから
である。
る研究が活発に行なわれている。この技術は、安
価な絶縁基板を用いて薄形デイスプレイを実現す
るアクテイブマトリツクスパネル、あるいは通常
の半導体集積回路上にトランジスタなどの能動素
子を形成する、いわゆる三次元集積回路など、多
くの応用が期待できるものである。以下、薄膜ト
ランジスタをアクテイブマトリツクスパネルに応
用した場合を例に取つて説明するが、本発明の主
旨は薄膜トランジスタを用いた他の場合にも全く
同様に適用することができる。これは、本発明の
主旨が、リーク電流を減少させるという薄膜トラ
ンジスタの本質的な特性向上に関するものだから
である。
薄膜トランジスタをアクテイブマトリツクスパ
ネルに応用した場合の液晶表示装置は、一般に、
上側のガラス基板と、下側の薄膜トランジスタ基
板と、その間に封入された液晶とから構成されて
おり、前記薄膜トランジスタ基板上にマトリツク
ス状に配置された液晶駆動素子を外部選択回路に
より選択し、前記液晶駆動素子に接続された液晶
駆動電極に電圧を印加することにより、任意の文
字、図形、あるいは画像の表示を行なうものであ
る。前記薄膜トランジスタ基板の一般的な回路図
を第１図に示す。
ネルに応用した場合の液晶表示装置は、一般に、
上側のガラス基板と、下側の薄膜トランジスタ基
板と、その間に封入された液晶とから構成されて
おり、前記薄膜トランジスタ基板上にマトリツク
ス状に配置された液晶駆動素子を外部選択回路に
より選択し、前記液晶駆動素子に接続された液晶
駆動電極に電圧を印加することにより、任意の文
字、図形、あるいは画像の表示を行なうものであ
る。前記薄膜トランジスタ基板の一般的な回路図
を第１図に示す。
第１図ａは薄膜トランジスタ基板上の液晶駆動
素子のマトリツクス状配置図である。図中の１で
囲まれた領域が表示領域であり、その中に液晶駆
動素子２がマトリツクス状に配置されている。３
は液晶駆動素子２へのデータ信号ラインであり、
４は液晶駆動素子２へのタイミング信号ラインで
ある、液晶駆動素子２の回路図を第１図ｂに示
す。５は薄膜トランジスタであり、データのスイ
ツチングを行なう。６はコンデンサであり、デー
タ信号の保持用として用いられる。７は液晶パネ
ルであり、７−１は各液晶駆動素子に対応して形
成された液晶駆動電極であり、７−２は上側ガラ
スパネルである。
素子のマトリツクス状配置図である。図中の１で
囲まれた領域が表示領域であり、その中に液晶駆
動素子２がマトリツクス状に配置されている。３
は液晶駆動素子２へのデータ信号ラインであり、
４は液晶駆動素子２へのタイミング信号ラインで
ある、液晶駆動素子２の回路図を第１図ｂに示
す。５は薄膜トランジスタであり、データのスイ
ツチングを行なう。６はコンデンサであり、デー
タ信号の保持用として用いられる。７は液晶パネ
ルであり、７−１は各液晶駆動素子に対応して形
成された液晶駆動電極であり、７−２は上側ガラ
スパネルである。
以上の説明からわかるように、薄膜トランジス
タは、液晶に印加する電圧のデータをスイツチン
グするために用いられ、このとき薄膜トランジス
タに要求される特性は大きく次の２種類に分類さ
れる。
タは、液晶に印加する電圧のデータをスイツチン
グするために用いられ、このとき薄膜トランジス
タに要求される特性は大きく次の２種類に分類さ
れる。
(1) 薄膜トランジスタをON状態にした時コンデ
ンサを充電させるために充分な電流を流すこと
ができること。
ンサを充電させるために充分な電流を流すこと
ができること。
(2) 薄膜トランジスタをOFF状態にした時、極
力、電流が流れないこと。
力、電流が流れないこと。
(1)は、コンデンサへのデータの書き込み特性に
関するものである。液晶の表示はコンデンサの電
位により決定されるため、短時間にデータを完璧
に書き込むことができるように、薄膜トランジス
タは充分大きい電流を流すことができなくてはな
らない。この時の電流（以下、ON電流という。）
は、コンデンサの容量と、書き込み時間とから定
まり、そのON電流をクリアできるように薄膜ト
ランジスタを製造しなくてはならない。薄膜トラ
ンジスタの流すことができるON電流は、トラン
ジスタのサイズ（チヤネル長とチヤネル幅）、構
造、製造プロセス、ゲート電圧などに大きく依存
する。多結晶半導体薄膜を用いて薄膜トランジス
タを形成した場合、一般にON電流は充分大きい
値を得ることが可能であり、したがつて(1)の要求
事項は満足されている。これは、非結晶半導体な
どと異なり、多結晶半導体ではかなり大きいキヤ
リア移動度が得られるためである。
関するものである。液晶の表示はコンデンサの電
位により決定されるため、短時間にデータを完璧
に書き込むことができるように、薄膜トランジス
タは充分大きい電流を流すことができなくてはな
らない。この時の電流（以下、ON電流という。）
は、コンデンサの容量と、書き込み時間とから定
まり、そのON電流をクリアできるように薄膜ト
ランジスタを製造しなくてはならない。薄膜トラ
ンジスタの流すことができるON電流は、トラン
ジスタのサイズ（チヤネル長とチヤネル幅）、構
造、製造プロセス、ゲート電圧などに大きく依存
する。多結晶半導体薄膜を用いて薄膜トランジス
タを形成した場合、一般にON電流は充分大きい
値を得ることが可能であり、したがつて(1)の要求
事項は満足されている。これは、非結晶半導体な
どと異なり、多結晶半導体ではかなり大きいキヤ
リア移動度が得られるためである。
(2)は、コンデンサに書き込まれたデータの保持
特性に関するものである。一般に、書き込まれた
データは書き込み時間よりもはるかに長い時間保
持されなくてはならない。コンデンサの静電容量
は、通常1pF程度の小さい値であるため、薄膜ト
ランジスタがOFF状態の時にわずかでもリーク
電流（以下、OFF電流という。）が流れると、ド
レインの電位（すなわちコンデンサの電位）は急
激にソースの電位に近づき、書き込まれたデータ
は正しく保持されなくなつてしまう。多結晶半導
体薄膜を用いて薄膜トランジスタを形成した場
合、多結晶半導体薄膜中の結晶粒界に多くのトラ
ツプ準位が局在しているため、このトラツプを介
してかなり多くのOFF電流が流れてしまう。
OFF電流の機構については、本発明の主旨に関
係するため、後に詳しく述べる。
特性に関するものである。一般に、書き込まれた
データは書き込み時間よりもはるかに長い時間保
持されなくてはならない。コンデンサの静電容量
は、通常1pF程度の小さい値であるため、薄膜ト
ランジスタがOFF状態の時にわずかでもリーク
電流（以下、OFF電流という。）が流れると、ド
レインの電位（すなわちコンデンサの電位）は急
激にソースの電位に近づき、書き込まれたデータ
は正しく保持されなくなつてしまう。多結晶半導
体薄膜を用いて薄膜トランジスタを形成した場
合、多結晶半導体薄膜中の結晶粒界に多くのトラ
ツプ準位が局在しているため、このトラツプを介
してかなり多くのOFF電流が流れてしまう。
OFF電流の機構については、本発明の主旨に関
係するため、後に詳しく述べる。
以上述べた内容からわかるように、多結晶半導
体薄膜を用いた薄膜トランジスタでは、ON電流
は比較的大きい値が得られるが、OFF電流の値
も大きくなり、データの保持特性を悪化させてい
る。したがつて、OFF電流を小さくおさえるこ
とが急務となつている。このことは、薄膜トラン
ジスタをアクテイブマトリツクスパネル以外の用
途に応用する場合にも全く同様のことが言える。
例えば薄膜トランジスタを用いて、通常のロジツ
ク回路を構成する場合には、静止電流が増加し、
またメモリ回路を構成する場合には、誤動作の原
因となる。
体薄膜を用いた薄膜トランジスタでは、ON電流
は比較的大きい値が得られるが、OFF電流の値
も大きくなり、データの保持特性を悪化させてい
る。したがつて、OFF電流を小さくおさえるこ
とが急務となつている。このことは、薄膜トラン
ジスタをアクテイブマトリツクスパネル以外の用
途に応用する場合にも全く同様のことが言える。
例えば薄膜トランジスタを用いて、通常のロジツ
ク回路を構成する場合には、静止電流が増加し、
またメモリ回路を構成する場合には、誤動作の原
因となる。
本発明は、このような従来の薄膜トランジスタ
の欠点を除去するものであり、その目的とすると
ころは、OFF電流を低減させる構造を有する薄
膜トランジスタを提供することである。以下、
OFF電流の機構について詳しく述べた後、それ
に基づいて本発明の内容を説明する。
の欠点を除去するものであり、その目的とすると
ころは、OFF電流を低減させる構造を有する薄
膜トランジスタを提供することである。以下、
OFF電流の機構について詳しく述べた後、それ
に基づいて本発明の内容を説明する。
第２図は多結晶半導体薄膜を用いたＮチヤネル
薄膜トランジスタの従来の一般的な構造を示す断
面図である。８はガラス、石英などの絶縁性透明
基板、９は多結晶シリコンなどの多結晶半導体薄
膜、１０は多結晶半導体薄膜９中にリンやヒ素な
どの不純物をドープして形成したソース領域、１
１は同じくドレイン領域、１２はゲート膜、１３
はゲート電極、１４は層間絶縁膜、１５はソース
電極、１６はドレイン電極である。この構造を有
する薄膜トランジスタの代表的な特性を第３図に
示す。このデータは本出願人が実験を行なつて得
られた結果である。このグラフの横軸はソースに
対するゲート電圧VGSであり、縦軸はドレイン電
流IDである。ソースに対するドレイン電圧VDSは
4Vである。このグラフよりわかるようにドレイ
ン電流IDはVGS＝0V近傍で最小値を取り、VGSの
絶対値が増加するにつれてドレイン電流IDは増加
する。VGSが正の領域でドレイン電流が増加する
ことは、トランジスタがOFF状態からON状態へ
変化することを意味するものであり、電流の増加
率はできる限り大きいことが望ましい。一方、
VGSが負の領域でドレイン電流が増加すること
は、OFF電流がゲート電圧依存性を有すること
を意味するものであり、トランジスタの特性とし
ては望ましくない。この現象は次のように説明さ
れる。第２図においてゲート電極１３を負にバイ
アスすると多結晶半導体薄膜９の表面にはＰ型層
が形成される。通常の集積回路などに用いられる
金属酸化膜半導体構造電界効果トランジスタ
（MOS FET）の場合には、この表面のＰ型層と
ソース領域及びドレイン領域のＮ型領域との間に
ほぼ完璧なPN接合が形成され、きわめて高抵抗
の絶縁分離が実現されるため、OFF電流はほと
んど流れない。しかし、多結晶半導体薄膜を用い
た薄膜トランジスタの場合には、多結晶半導体薄
膜中の結晶粒界に高密度のトラツプ準位が存在す
るため、このトラツプを介してキヤリアが移動
し、OFF電流が流れる。すなわち、多結晶半導
体を用いた薄膜トランジスタでは通常のMOS
FETよりも本質的にOFF電流が多くなる。ゲー
ト電圧VGSを負に増加させると、多結晶半導体薄
膜の表面に形成されるＰ型層のキヤリア濃度は増
加し、Ｎ型領域との間に形成されるPN接合のエ
ネルギー障壁の幅が狭くなる。このため、電界の
集中が起こりやすくなり、したがつてOFF電流
が増加する。このような効果が現われるため、ド
レイン電流IDはVOS＝0V近傍で最小値を取り、
VGSを負の値に増加させるとドレイン電流が増加
するようになる。
薄膜トランジスタの従来の一般的な構造を示す断
面図である。８はガラス、石英などの絶縁性透明
基板、９は多結晶シリコンなどの多結晶半導体薄
膜、１０は多結晶半導体薄膜９中にリンやヒ素な
どの不純物をドープして形成したソース領域、１
１は同じくドレイン領域、１２はゲート膜、１３
はゲート電極、１４は層間絶縁膜、１５はソース
電極、１６はドレイン電極である。この構造を有
する薄膜トランジスタの代表的な特性を第３図に
示す。このデータは本出願人が実験を行なつて得
られた結果である。このグラフの横軸はソースに
対するゲート電圧VGSであり、縦軸はドレイン電
流IDである。ソースに対するドレイン電圧VDSは
4Vである。このグラフよりわかるようにドレイ
ン電流IDはVGS＝0V近傍で最小値を取り、VGSの
絶対値が増加するにつれてドレイン電流IDは増加
する。VGSが正の領域でドレイン電流が増加する
ことは、トランジスタがOFF状態からON状態へ
変化することを意味するものであり、電流の増加
率はできる限り大きいことが望ましい。一方、
VGSが負の領域でドレイン電流が増加すること
は、OFF電流がゲート電圧依存性を有すること
を意味するものであり、トランジスタの特性とし
ては望ましくない。この現象は次のように説明さ
れる。第２図においてゲート電極１３を負にバイ
アスすると多結晶半導体薄膜９の表面にはＰ型層
が形成される。通常の集積回路などに用いられる
金属酸化膜半導体構造電界効果トランジスタ
（MOS FET）の場合には、この表面のＰ型層と
ソース領域及びドレイン領域のＮ型領域との間に
ほぼ完璧なPN接合が形成され、きわめて高抵抗
の絶縁分離が実現されるため、OFF電流はほと
んど流れない。しかし、多結晶半導体薄膜を用い
た薄膜トランジスタの場合には、多結晶半導体薄
膜中の結晶粒界に高密度のトラツプ準位が存在す
るため、このトラツプを介してキヤリアが移動
し、OFF電流が流れる。すなわち、多結晶半導
体を用いた薄膜トランジスタでは通常のMOS
FETよりも本質的にOFF電流が多くなる。ゲー
ト電圧VGSを負に増加させると、多結晶半導体薄
膜の表面に形成されるＰ型層のキヤリア濃度は増
加し、Ｎ型領域との間に形成されるPN接合のエ
ネルギー障壁の幅が狭くなる。このため、電界の
集中が起こりやすくなり、したがつてOFF電流
が増加する。このような効果が現われるため、ド
レイン電流IDはVOS＝0V近傍で最小値を取り、
VGSを負の値に増加させるとドレイン電流が増加
するようになる。
本発明はこのようなOFF電流のゲート電圧依
存性を低減させ、VGSを負の値に増加させても
OFF電流がほとんど増加しない特性を有する薄
膜トランジスタを提供するものである。これを実
現するために本発明では、多結晶半導体薄膜を用
いソース電極とドレイン電極とゲート電極を備え
た薄膜トランジスタにおいて、前記ソース電極下
のソース領域、または前記ドレイン電極下のドレ
イン領域に接して、前記ソース領域及び前記ドレ
イン領域と同じ導電型の低濃度領域からなるオフ
セツトゲート領域を設ける。以下、図を参照して
本発明を説明する。
存性を低減させ、VGSを負の値に増加させても
OFF電流がほとんど増加しない特性を有する薄
膜トランジスタを提供するものである。これを実
現するために本発明では、多結晶半導体薄膜を用
いソース電極とドレイン電極とゲート電極を備え
た薄膜トランジスタにおいて、前記ソース電極下
のソース領域、または前記ドレイン電極下のドレ
イン領域に接して、前記ソース領域及び前記ドレ
イン領域と同じ導電型の低濃度領域からなるオフ
セツトゲート領域を設ける。以下、図を参照して
本発明を説明する。
第４図は本発明の実施例を示すものであり、ソ
ース及びドレイン領域にオフセツトゲート領域を
設けた薄膜トランジスタを示している。１７は絶
縁性透明基板、１８は多結晶半導体薄膜、１９は
多結晶半導体薄膜１８中に形成したソース領域、
２０は同じくドレイン領域、２１はゲート膜、２
２はゲート電極、２３は層間絶縁膜、２４はソー
ス電極、２５はドレイン電極、２６は多結晶半導
体薄膜１８中に形成され、ソース領域１９及びド
レイン領域２０と同じ導電型の低濃度領域からな
るオフセツトゲート領域である。このようにオフ
セツトゲート領域を設けると、ゲート電圧を負に
バイアスして多結晶半導体薄膜の表面にＰ型層が
形成されても、Ｎ型領域であるオフセツトゲート
領域の不純物濃度が低いため、PN接合のエネル
ギー障壁の幅は広くなる。このため、PN接合部
に加えられる電界強度が弱められ、OFF電流は
ほとんど増加しない。
ース及びドレイン領域にオフセツトゲート領域を
設けた薄膜トランジスタを示している。１７は絶
縁性透明基板、１８は多結晶半導体薄膜、１９は
多結晶半導体薄膜１８中に形成したソース領域、
２０は同じくドレイン領域、２１はゲート膜、２
２はゲート電極、２３は層間絶縁膜、２４はソー
ス電極、２５はドレイン電極、２６は多結晶半導
体薄膜１８中に形成され、ソース領域１９及びド
レイン領域２０と同じ導電型の低濃度領域からな
るオフセツトゲート領域である。このようにオフ
セツトゲート領域を設けると、ゲート電圧を負に
バイアスして多結晶半導体薄膜の表面にＰ型層が
形成されても、Ｎ型領域であるオフセツトゲート
領域の不純物濃度が低いため、PN接合のエネル
ギー障壁の幅は広くなる。このため、PN接合部
に加えられる電界強度が弱められ、OFF電流は
ほとんど増加しない。
第５図は第４図に示した構造の薄膜トランジス
タの代表的な特性を示すものであり、本出願人が
実験を行なつて得られた結果である。このグラフ
の横軸はソースに対するゲート電圧VGSであり、
縦軸はドレイン電流IDである。ソースに対するド
レイン電圧VDS4Vである。第３図に示した従来の
薄膜トランジスタの特性と比較すると、VGSが正
の領域ではほとんど特性に変化はないが、VGSが
負の領域でOFF電流が大幅に減少していること
がわかる。これは前述の通り、本発明ではPN接
合部の電界集中を緩和する構造を有しているため
である。高抵抗のオフセツトゲート領域を設けた
にもかかわらず従来の同様のON電流が得られて
いるのは、薄膜トランジスタでは通常の
MOSFETに比べてチヤネル抵抗がかなり大きい
ためである。すなわちチヤネル抵抗よりもオフセ
ツトゲート領域の抵抗が充分小さければ（約
100KΩ以下）、ON電流はほとんど低下しない。
オフセツトゲート領域の抵抗をさらに高くする
と、OFF電流をさらに減少させることが可能と
なるが、一方、ON電流も低下するようになるた
め、薄膜トランジスタの使用目的に応じて適当な
抵抗値を有するオフセツトゲート領域を設けなく
てはならない。この抵抗値の制御はイオン打込み
法を用いれば容易に実現できる。
タの代表的な特性を示すものであり、本出願人が
実験を行なつて得られた結果である。このグラフ
の横軸はソースに対するゲート電圧VGSであり、
縦軸はドレイン電流IDである。ソースに対するド
レイン電圧VDS4Vである。第３図に示した従来の
薄膜トランジスタの特性と比較すると、VGSが正
の領域ではほとんど特性に変化はないが、VGSが
負の領域でOFF電流が大幅に減少していること
がわかる。これは前述の通り、本発明ではPN接
合部の電界集中を緩和する構造を有しているため
である。高抵抗のオフセツトゲート領域を設けた
にもかかわらず従来の同様のON電流が得られて
いるのは、薄膜トランジスタでは通常の
MOSFETに比べてチヤネル抵抗がかなり大きい
ためである。すなわちチヤネル抵抗よりもオフセ
ツトゲート領域の抵抗が充分小さければ（約
100KΩ以下）、ON電流はほとんど低下しない。
オフセツトゲート領域の抵抗をさらに高くする
と、OFF電流をさらに減少させることが可能と
なるが、一方、ON電流も低下するようになるた
め、薄膜トランジスタの使用目的に応じて適当な
抵抗値を有するオフセツトゲート領域を設けなく
てはならない。この抵抗値の制御はイオン打込み
法を用いれば容易に実現できる。
最後に、本発明による薄膜トランジスタの製造
方法について述べる。本発明の特徴はオフセツト
ゲート領域を設けることにあり、その他の製造プ
ロセスは従来と全く同じ方法を用いることができ
る。本発明の最も一般的な製造方法は、第４図に
おいて、多結晶半導体薄膜１８にソース領域１９
及びドレイン領域２０を形成した後、ゲート膜２
１、ゲート電極２２を形成し、ゲート電極をマス
クとしてイオン打込み法によりオフセツトゲート
領域を設ける方法である。この方法によれば、オ
フセツトゲート領域はゲート電極に対して自己整
合的に形成されるため、工程が簡略化されると共
に、オフセツトゲート領域とゲート電極との間に
寄生容量も低減できる。また、ソース領域１９及
びドレイン領域２０は、層間絶縁膜２３に開口し
たコンタクトホールから不純物を導入することに
より形成してもよい。この方法によれば、ソース
領域及びドレイン領域を形成するに際して、特別
のパターンを必要としないため、さらに工程が簡
略化される。本発明の要点はオフセツトゲート領
域を設けることにあるため、この構造が得られる
ものであれば他の製造プロセスを用いてももちろ
ん差し支えない。
方法について述べる。本発明の特徴はオフセツト
ゲート領域を設けることにあり、その他の製造プ
ロセスは従来と全く同じ方法を用いることができ
る。本発明の最も一般的な製造方法は、第４図に
おいて、多結晶半導体薄膜１８にソース領域１９
及びドレイン領域２０を形成した後、ゲート膜２
１、ゲート電極２２を形成し、ゲート電極をマス
クとしてイオン打込み法によりオフセツトゲート
領域を設ける方法である。この方法によれば、オ
フセツトゲート領域はゲート電極に対して自己整
合的に形成されるため、工程が簡略化されると共
に、オフセツトゲート領域とゲート電極との間に
寄生容量も低減できる。また、ソース領域１９及
びドレイン領域２０は、層間絶縁膜２３に開口し
たコンタクトホールから不純物を導入することに
より形成してもよい。この方法によれば、ソース
領域及びドレイン領域を形成するに際して、特別
のパターンを必要としないため、さらに工程が簡
略化される。本発明の要点はオフセツトゲート領
域を設けることにあるため、この構造が得られる
ものであれば他の製造プロセスを用いてももちろ
ん差し支えない。
なお、本発明の説明に際して、オフセツトゲー
ト領域は、ソース領域側及びドレイン領域側の双
方に設けた場合について述べたが、場合によつて
は片側だけに設けてもよい。すなわち、OFF電
流を低減させるためには、ソース領域とドレイン
領域との間に形成されるPN接合の少なくとも１
ケ所のリークを低減させればよい。このようにす
れば、ソース領域とドレイン領域の間を流れる
OFF電流は減少せしめることができる。しかし、
より確実にOFF電流を減少させるには、ソース
領域側とドレイン領域側の双方にオフセツトゲー
ト領域を設けた方がよい。
ト領域は、ソース領域側及びドレイン領域側の双
方に設けた場合について述べたが、場合によつて
は片側だけに設けてもよい。すなわち、OFF電
流を低減させるためには、ソース領域とドレイン
領域との間に形成されるPN接合の少なくとも１
ケ所のリークを低減させればよい。このようにす
れば、ソース領域とドレイン領域の間を流れる
OFF電流は減少せしめることができる。しかし、
より確実にOFF電流を減少させるには、ソース
領域側とドレイン領域側の双方にオフセツトゲー
ト領域を設けた方がよい。
以上のように本発明は、絶縁性透明基板上に形
成した薄膜トランジスタを液晶駆動素子として用
いた液晶表示装置において、該薄膜トランジスタ
は多結晶薄膜半導体からなり、該薄膜トランジス
タのソース拡散領域またはドレイン拡散領域の少
なくとも一方の領域に隣接して、該ソース拡散領
域または該ドレイン拡散領域と同一導電型の低濃
度拡散領域を有してなるようにしたから、ON電
流をほとんど低下させることなくOFF電流を大
幅に低減せしめる効果を有する。
成した薄膜トランジスタを液晶駆動素子として用
いた液晶表示装置において、該薄膜トランジスタ
は多結晶薄膜半導体からなり、該薄膜トランジス
タのソース拡散領域またはドレイン拡散領域の少
なくとも一方の領域に隣接して、該ソース拡散領
域または該ドレイン拡散領域と同一導電型の低濃
度拡散領域を有してなるようにしたから、ON電
流をほとんど低下させることなくOFF電流を大
幅に低減せしめる効果を有する。
第１図は薄膜トランジスタをアクテイブマトリ
ツクスパネルに応用した場合の一般的な回路図で
ある。第２図は従来の薄膜トランジスタの構造を
示す断面図であり、第３図はその特性を示すグラ
フである。第４図は本発明の薄膜トランジスタの
構造を示す断面図であり、第５図はその特性を示
すグラフである。
ツクスパネルに応用した場合の一般的な回路図で
ある。第２図は従来の薄膜トランジスタの構造を
示す断面図であり、第３図はその特性を示すグラ
フである。第４図は本発明の薄膜トランジスタの
構造を示す断面図であり、第５図はその特性を示
すグラフである。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性透明基板上に形成した薄膜トランジス
タを液晶駆動素子として用いた液晶表示装置にお
いて、 該薄膜トランジスタは多結晶薄膜半導体からな
り、該薄膜トランジスタのソース拡散領域または
ドレイン拡散領域の少なくとも一方の領域に隣接
して、該ソース拡散領域または該ドレイン拡散領
域と同一導電型の低濃度拡散領域を有してなるこ
とを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20408781A JPS58105574A (ja) | 1981-12-17 | 1981-12-17 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20408781A JPS58105574A (ja) | 1981-12-17 | 1981-12-17 | 液晶表示装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4108040A Division JP2525708B2 (ja) | 1992-04-27 | 1992-04-27 | 薄膜トランジスタの製造方法 |
| JP4108039A Division JP2525707B2 (ja) | 1992-04-27 | 1992-04-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105574A JPS58105574A (ja) | 1983-06-23 |
| JPH0338755B2 true JPH0338755B2 (ja) | 1991-06-11 |
Family
ID=16484565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20408781A Granted JPS58105574A (ja) | 1981-12-17 | 1981-12-17 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0589478A3 (en) * | 1992-09-25 | 1994-11-17 | Sony Corp | Liquid crystal display device. |
| US8896639B2 (en) | 1999-03-26 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251667A (ja) * | 1984-05-28 | 1985-12-12 | Seiko Epson Corp | 薄膜トランジスタ− |
| JPS61104671A (ja) * | 1984-10-29 | 1986-05-22 | Sharp Corp | 電界効果トランジスタ |
| JPS63204769A (ja) * | 1987-02-20 | 1988-08-24 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜トランジスタの製造方法 |
| JP2717237B2 (ja) | 1991-05-16 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP2776059B2 (ja) * | 1991-06-11 | 1998-07-16 | 日本電気株式会社 | 絶縁ゲート電界効果トランジスタ |
| JP2845303B2 (ja) * | 1991-08-23 | 1999-01-13 | 株式会社 半導体エネルギー研究所 | 半導体装置とその作製方法 |
| JPH05121439A (ja) * | 1991-10-25 | 1993-05-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH05183131A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 薄膜トランジスタ |
| US5485019A (en) | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JP3437863B2 (ja) | 1993-01-18 | 2003-08-18 | 株式会社半導体エネルギー研究所 | Ｍｉｓ型半導体装置の作製方法 |
| JP2949404B2 (ja) * | 1993-05-20 | 1999-09-13 | エルジイ・セミコン・カンパニイ・リミテッド | 薄膜トランジスタ及びその製造方法 |
| TW297142B (ja) * | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP3030368B2 (ja) | 1993-10-01 | 2000-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP2842505B2 (ja) * | 1994-02-03 | 1999-01-06 | 日本電気株式会社 | 薄膜トランジスタとその製造方法 |
| JP2755155B2 (ja) * | 1994-02-24 | 1998-05-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0166797B1 (ko) * | 1994-05-12 | 1999-01-15 | 구본준 | 박막트랜지스터의 구조 및 제조방법 |
| CN1146056C (zh) | 1994-06-02 | 2004-04-14 | 株式会社半导体能源研究所 | 有源矩阵显示器 |
| US6261881B1 (en) | 1998-08-21 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit consisting of semiconductor element and method of manufacturing the same |
| US6246070B1 (en) | 1998-08-21 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| GB2358082B (en) * | 2000-01-07 | 2003-11-12 | Seiko Epson Corp | Semiconductor transistor |
-
1981
- 1981-12-17 JP JP20408781A patent/JPS58105574A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0589478A3 (en) * | 1992-09-25 | 1994-11-17 | Sony Corp | Liquid crystal display device. |
| US8896639B2 (en) | 1999-03-26 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US9704444B2 (en) | 1999-03-26 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105574A (ja) | 1983-06-23 |
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