JPH0544196B2 - - Google Patents
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- JPH0544196B2 JPH0544196B2 JP57063157A JP6315782A JPH0544196B2 JP H0544196 B2 JPH0544196 B2 JP H0544196B2 JP 57063157 A JP57063157 A JP 57063157A JP 6315782 A JP6315782 A JP 6315782A JP H0544196 B2 JPH0544196 B2 JP H0544196B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
- G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
Description
【発明の詳細な説明】
本発明はソース・ドレイン間のリーク電流を低
減させる構造を有する半導体薄膜トランジスタに
関する。
減させる構造を有する半導体薄膜トランジスタに
関する。
近年、絶縁基板上に薄膜トランジスタを形成す
る研究が活発に行なわれている。この技術は、安
価な絶縁基板を用いて薄形デイスプレイを実現す
るアクテイブマトリツクスパネル、あるいは通常
の半導体集積回路上にトランジスタなどの能動素
子を形成する三次元集積回路、あるいは安価で高
性能なイメージセンサ、あるいは高密度のメモリ
など、数多くの応用が期待されるものである。以
下、薄膜トランジスタをアクテイブマトリツクス
パネルに応用した場合を例に取つて説明するが、
本発明は薄膜トランジスタを用いた他の場合にも
全く同様に適用することができる。これは、本発
明の主旨が、リーク電流を減少させるという薄膜
トランジスタの本質的な特性向上に関するものだ
からである。
る研究が活発に行なわれている。この技術は、安
価な絶縁基板を用いて薄形デイスプレイを実現す
るアクテイブマトリツクスパネル、あるいは通常
の半導体集積回路上にトランジスタなどの能動素
子を形成する三次元集積回路、あるいは安価で高
性能なイメージセンサ、あるいは高密度のメモリ
など、数多くの応用が期待されるものである。以
下、薄膜トランジスタをアクテイブマトリツクス
パネルに応用した場合を例に取つて説明するが、
本発明は薄膜トランジスタを用いた他の場合にも
全く同様に適用することができる。これは、本発
明の主旨が、リーク電流を減少させるという薄膜
トランジスタの本質的な特性向上に関するものだ
からである。
薄膜トランジスタをアクテイブマトリツクスパ
ネルに応用した場合の液晶表示装置は、一般に、
上側のガラス基板と、下側の薄膜トランジスタ基
板と、その間に封入された液晶とから構成されて
おり、前記薄膜トランジスタ基板上にマトリツク
ス状に配置された液晶駆動素子を外部選択回路に
より選択し、前記液晶駆動素子に接続された液晶
駆動電極に電圧を印加することにより、任意の文
字、図形、あるいは画像の表示を行なうものであ
る。前記薄膜トランジスタ基板の一般的な回路図
を第１図に示す。
ネルに応用した場合の液晶表示装置は、一般に、
上側のガラス基板と、下側の薄膜トランジスタ基
板と、その間に封入された液晶とから構成されて
おり、前記薄膜トランジスタ基板上にマトリツク
ス状に配置された液晶駆動素子を外部選択回路に
より選択し、前記液晶駆動素子に接続された液晶
駆動電極に電圧を印加することにより、任意の文
字、図形、あるいは画像の表示を行なうものであ
る。前記薄膜トランジスタ基板の一般的な回路図
を第１図に示す。
第１図ａは薄膜トランジスタ基板上の液晶駆動
素子のマトリツクス状配置図である。図中の１で
囲まれた領域が表示領域であり、その中に液晶駆
動素子２がマトリツクス状に配置されている。３
は液晶駆動素子２へのデータ信号ラインであり、
４は液晶駆動素子２へのタイミング信号ラインで
ある。液晶駆動素子２の回路図を第１図ｂに示
す。５は薄膜トランジスタであり、データのスイ
ツチングを行なう。６はコンデンサであり、デー
タ信号の保持用として用いられる。このコンデン
サの容量としては、液晶自体の有する容量と故意
に設けたコンデンサの容量を含むが、場合によつ
ては液晶の容量のみで構成されることもある。７
は液晶パネルであり、７−１は各液晶駆動素子に
対応して形成された液晶駆動電極であり、７−２
は上側ガラスパネルである。
素子のマトリツクス状配置図である。図中の１で
囲まれた領域が表示領域であり、その中に液晶駆
動素子２がマトリツクス状に配置されている。３
は液晶駆動素子２へのデータ信号ラインであり、
４は液晶駆動素子２へのタイミング信号ラインで
ある。液晶駆動素子２の回路図を第１図ｂに示
す。５は薄膜トランジスタであり、データのスイ
ツチングを行なう。６はコンデンサであり、デー
タ信号の保持用として用いられる。このコンデン
サの容量としては、液晶自体の有する容量と故意
に設けたコンデンサの容量を含むが、場合によつ
ては液晶の容量のみで構成されることもある。７
は液晶パネルであり、７−１は各液晶駆動素子に
対応して形成された液晶駆動電極であり、７−２
は上側ガラスパネルである。
以上の説明からわかるように、薄膜トランジス
タは、液晶に印加する電圧のデータをスイツチン
グするために用いられ、このとき薄膜トランジス
タに要求される特性は大きく次の２種類に分類さ
れる。
タは、液晶に印加する電圧のデータをスイツチン
グするために用いられ、このとき薄膜トランジス
タに要求される特性は大きく次の２種類に分類さ
れる。
(1) 薄膜トランジスタをON状態にした時コンデ
ンサを充電させるために充分な電流を流すこと
ができること。
ンサを充電させるために充分な電流を流すこと
ができること。
(2) 薄膜トランジスタをOFF状態にした時、極
力、電流が流れないこと。
力、電流が流れないこと。
(1)はコンデンサへのデータの書き込み特性に関
するものである。液晶の表示はコンデンサの電位
により決定されるため、短時間にデータを完璧に
書き込むことができるように、薄膜トランジスタ
は充分大きい電流を流すことができなくてはなら
ない。この時の電流（以下、ON電流という。）
は、コンデンサの容量と、書き込み時間とから定
まり、そのON電流をクリアできるように薄膜ト
ランジスタを製造しなくてはならない。薄膜トラ
ンジスタの流すことができるON電流は、トラン
ジスタのサイズ（チヤネル長とチヤネル幅）、構
造、製造プロセス、ゲート電圧、ドレイン電圧な
どに大きく依存する。
するものである。液晶の表示はコンデンサの電位
により決定されるため、短時間にデータを完璧に
書き込むことができるように、薄膜トランジスタ
は充分大きい電流を流すことができなくてはなら
ない。この時の電流（以下、ON電流という。）
は、コンデンサの容量と、書き込み時間とから定
まり、そのON電流をクリアできるように薄膜ト
ランジスタを製造しなくてはならない。薄膜トラ
ンジスタの流すことができるON電流は、トラン
ジスタのサイズ（チヤネル長とチヤネル幅）、構
造、製造プロセス、ゲート電圧、ドレイン電圧な
どに大きく依存する。
(2)は、コンデンサに書き込まれたデータの保持
特性に関するものである。一般に、書き込まれた
データは書き込み時間よりもはるかに長い時間保
持されなくてはならない。コンデンサの容量は、
通常1pF程度の小さい値であるため、薄膜トラン
ジスタがOFF状態の時にわずかでもリーク電流
（以下、OFF電流という。）が流れると、ドレイ
ンの電位（すなわち、コンデンサの電位）は急激
にソースの電位に近づき、書き込まれたデータは
正しく保持されなくなつてしまう。したがつて、
OFF電流はできる限り、小さくしなくてはなら
ない。OFF電流の機構については、本発明の主
旨に関係するため、後に詳しく述べる。
特性に関するものである。一般に、書き込まれた
データは書き込み時間よりもはるかに長い時間保
持されなくてはならない。コンデンサの容量は、
通常1pF程度の小さい値であるため、薄膜トラン
ジスタがOFF状態の時にわずかでもリーク電流
（以下、OFF電流という。）が流れると、ドレイ
ンの電位（すなわち、コンデンサの電位）は急激
にソースの電位に近づき、書き込まれたデータは
正しく保持されなくなつてしまう。したがつて、
OFF電流はできる限り、小さくしなくてはなら
ない。OFF電流の機構については、本発明の主
旨に関係するため、後に詳しく述べる。
以上述べた内容からわかるように、薄膜トラン
ジスタのOFF電流を低減させることは、非常に
重要な意義を有する。チヤネル長を小さく、チヤ
ネル幅を大きくして充分なON電流を得ようとす
ると、OFF電流も増加し、データの保持特性を
悪化させるためである。したがつて、OFF電流
を減少せしめることは、薄膜トランジスタの特性
改善において急務となつている。このことは薄膜
トランジスタをアクテイブマトリツクスパネル以
外の用途に応用する場合にも全く同様である。例
えば、薄膜トランジスタを用いて、通常のロジツ
ク回路を構成する場合には静止電流が増加し、ま
たメモリやイメージセンサを構成する場合には誤
動作の原因となる。
ジスタのOFF電流を低減させることは、非常に
重要な意義を有する。チヤネル長を小さく、チヤ
ネル幅を大きくして充分なON電流を得ようとす
ると、OFF電流も増加し、データの保持特性を
悪化させるためである。したがつて、OFF電流
を減少せしめることは、薄膜トランジスタの特性
改善において急務となつている。このことは薄膜
トランジスタをアクテイブマトリツクスパネル以
外の用途に応用する場合にも全く同様である。例
えば、薄膜トランジスタを用いて、通常のロジツ
ク回路を構成する場合には静止電流が増加し、ま
たメモリやイメージセンサを構成する場合には誤
動作の原因となる。
本発明は、このような従来の薄膜トランジスタ
の欠点を除去するものであり、その目的とすると
ころは、OFF電流を低減させる構造を有する薄
膜トランジスタを提供することである。以下、
OFF電流の機構について詳しく述べた後、それ
に基づいて本発明の内容を説明する。
の欠点を除去するものであり、その目的とすると
ころは、OFF電流を低減させる構造を有する薄
膜トランジスタを提供することである。以下、
OFF電流の機構について詳しく述べた後、それ
に基づいて本発明の内容を説明する。
第２図は半導体薄膜を用いたＮチヤネル薄膜ト
ランジスタの一般的な構造を示す断面図である。
８はガラス、石英などの絶縁性透明基板、９は多
結晶シリコンなどの半導体薄膜、１０は半導体薄
膜中にリンやヒ素などの不純物をドープして形成
したソース領域、１１は同じくドレイン領域、１
２はゲート膜、１３はゲート電極、１４は層間絶
縁膜、１５はソース電極、１６はドレイン電極で
ある。この構造を有する薄膜トランジスタの代表
的な特性を第３図及び第４図に示す。
ランジスタの一般的な構造を示す断面図である。
８はガラス、石英などの絶縁性透明基板、９は多
結晶シリコンなどの半導体薄膜、１０は半導体薄
膜中にリンやヒ素などの不純物をドープして形成
したソース領域、１１は同じくドレイン領域、１
２はゲート膜、１３はゲート電極、１４は層間絶
縁膜、１５はソース電極、１６はドレイン電極で
ある。この構造を有する薄膜トランジスタの代表
的な特性を第３図及び第４図に示す。
第３図はチヤネル長Ｌ＝20μｍ、チヤネル幅Ｗ
＝10μｍのサイズを有する薄膜トランジスタの特
性を示すグラフである。なお、このデータは本出
願人が実験を行なつて得られた結果である。この
グラフの横軸はソースに対するゲート電圧VGSで
あり、縦軸はドレイン電流IDである。パラメータ
はソースに対するドレイン電圧VDSであり、Ａの
曲線がVDS＝1Vに、Ｂの曲線がVDS＝4Vに、Ｃの
曲線がVDS＝8Vにそれぞれ対応する。これよりわ
かるように、ドレイン電流IDはVGS＝0V近傍で最
小値を取り、VGSの絶対値が増加するにつれてド
レイン電流IDは増加する。VGSが正の領域でドレ
イン電流が増加することは、トランジスタが
OFF状態からON状態へ変化することを意味する
ものであり、電流の増加率はできる限り大きいこ
とが望ましい。一方、VGSが負の領域でドレイン
電流が増加することは、OFF電流がゲート電圧
依存性を有することを意味するものであり、トラ
ンジスタの特性としては望ましくない。また、ド
レイン電流はドレイン電圧VDSにより大きく変化
する。特にVGSが負の領域におけるドレイン電
流、すなわちOFF電流は、ON電流以上にドレイ
ン電圧依存性が大きい。
＝10μｍのサイズを有する薄膜トランジスタの特
性を示すグラフである。なお、このデータは本出
願人が実験を行なつて得られた結果である。この
グラフの横軸はソースに対するゲート電圧VGSで
あり、縦軸はドレイン電流IDである。パラメータ
はソースに対するドレイン電圧VDSであり、Ａの
曲線がVDS＝1Vに、Ｂの曲線がVDS＝4Vに、Ｃの
曲線がVDS＝8Vにそれぞれ対応する。これよりわ
かるように、ドレイン電流IDはVGS＝0V近傍で最
小値を取り、VGSの絶対値が増加するにつれてド
レイン電流IDは増加する。VGSが正の領域でドレ
イン電流が増加することは、トランジスタが
OFF状態からON状態へ変化することを意味する
ものであり、電流の増加率はできる限り大きいこ
とが望ましい。一方、VGSが負の領域でドレイン
電流が増加することは、OFF電流がゲート電圧
依存性を有することを意味するものであり、トラ
ンジスタの特性としては望ましくない。また、ド
レイン電流はドレイン電圧VDSにより大きく変化
する。特にVGSが負の領域におけるドレイン電
流、すなわちOFF電流は、ON電流以上にドレイ
ン電圧依存性が大きい。
第４図はチヤネル幅Ｗ＝10μｍの薄膜トランジ
スタの特性のチヤネル長Ｌ依存性を示すグラフで
ある。なお、このデータも本出願人が実験を行な
つて得た結果である。ドレイン電圧はVDS＝4Vで
一定であり、パラメータはチヤネル長Ｌである。
Ｄの曲線がＬ＝10μｍに、Ｅの曲線がＬ＝20μｍ
に、Ｆの曲線がＬ＝40μｍに、Ｇの曲線がＬ＝
100μｍにそれぞれ対応する。これよりわかるよ
うに、VGSが正の領域ではドレイン電流IDはチヤ
ネル長Ｌに反比例し、通常の金属絶縁膜半導体構
造電界効果トランジスタ（MOS FET）の理論
と一致する。しかし、VGSが負の領域では、VGS
の絶対値が大きくなるにつれて、チヤネル長Ｌの
依存性は小さくなり、ついにはＬの依存性が全く
無くなる。すなわち、VGSが約−8V以下のときに
は、いかなるＬに対してもOFF電流は一定にな
る。
スタの特性のチヤネル長Ｌ依存性を示すグラフで
ある。なお、このデータも本出願人が実験を行な
つて得た結果である。ドレイン電圧はVDS＝4Vで
一定であり、パラメータはチヤネル長Ｌである。
Ｄの曲線がＬ＝10μｍに、Ｅの曲線がＬ＝20μｍ
に、Ｆの曲線がＬ＝40μｍに、Ｇの曲線がＬ＝
100μｍにそれぞれ対応する。これよりわかるよ
うに、VGSが正の領域ではドレイン電流IDはチヤ
ネル長Ｌに反比例し、通常の金属絶縁膜半導体構
造電界効果トランジスタ（MOS FET）の理論
と一致する。しかし、VGSが負の領域では、VGS
の絶対値が大きくなるにつれて、チヤネル長Ｌの
依存性は小さくなり、ついにはＬの依存性が全く
無くなる。すなわち、VGSが約−8V以下のときに
は、いかなるＬに対してもOFF電流は一定にな
る。
第３図及び第４図に示したデータより、OFF
電流は次のような機構によるものと考えられる。
すなわち、VGS＝0VにおけるOFF電流は半導体薄
膜の固有抵抗により決定されるが、VGSを負にバ
イアスした時のOFF電流は、半導体薄膜の表面
に誘起されるＰ型層と、ソース領域及びドレイン
領域のＮ型層との間に形成されるPN接合を流れ
る電流により規定される。一般に、半導体薄膜中
には多くのトラツプが存在するため、このPN接
合は不完全であり、したがつて接合リーク電流が
流れやすい。ゲート電圧を負にバイアスするほど
OFF電流が増加するのは、半導体薄膜の表面に
形成されるＰ型層のキヤリア濃度が増加して、
PN接合のエネルギー障壁の幅が狭くなるため、
電界の集中が起こり、接合リーク電流が増加する
ことによるものである。また、OFF電流のドレ
イン電圧依存性も、同様の理由によるものであ
る。また、OFF電流のチヤネル長依存性も、接
合リーク電流により説明できる。すなわち、VGS
を負にバイアスするにつれて、OFF電流はドレ
イン近傍の接合リーク電流に支配され、半導体薄
膜の固有抵抗により流れる電流は無視できるよう
になるためである。
電流は次のような機構によるものと考えられる。
すなわち、VGS＝0VにおけるOFF電流は半導体薄
膜の固有抵抗により決定されるが、VGSを負にバ
イアスした時のOFF電流は、半導体薄膜の表面
に誘起されるＰ型層と、ソース領域及びドレイン
領域のＮ型層との間に形成されるPN接合を流れ
る電流により規定される。一般に、半導体薄膜中
には多くのトラツプが存在するため、このPN接
合は不完全であり、したがつて接合リーク電流が
流れやすい。ゲート電圧を負にバイアスするほど
OFF電流が増加するのは、半導体薄膜の表面に
形成されるＰ型層のキヤリア濃度が増加して、
PN接合のエネルギー障壁の幅が狭くなるため、
電界の集中が起こり、接合リーク電流が増加する
ことによるものである。また、OFF電流のドレ
イン電圧依存性も、同様の理由によるものであ
る。また、OFF電流のチヤネル長依存性も、接
合リーク電流により説明できる。すなわち、VGS
を負にバイアスするにつれて、OFF電流はドレ
イン近傍の接合リーク電流に支配され、半導体薄
膜の固有抵抗により流れる電流は無視できるよう
になるためである。
OFF電流の機構は上述した通りのものである
が、実際にOFF電流を低減させるための有効な
手段は従来、あまり取られていなかつた。特に、
ゲート電圧を負にバイアスした時のOFF電流を
低減させるためには、接合リーク電流を低減させ
なくてはならないため、その努力はほとんど払わ
れていなかつた。
が、実際にOFF電流を低減させるための有効な
手段は従来、あまり取られていなかつた。特に、
ゲート電圧を負にバイアスした時のOFF電流を
低減させるためには、接合リーク電流を低減させ
なくてはならないため、その努力はほとんど払わ
れていなかつた。
本発明はこのようなOFF電流のゲート電圧依
存性を低減させ、VGSを負の値に増加させても
OFF電流がほとんど増加しない特性を有する画
期的な薄膜トランジスタを提供するものである。
これを実現するために本発明では、半導体薄膜を
用いソース電極とドレイン電極とゲート電極を備
えた薄膜トランジスタにおいて、Ｎ個（Ｎ≧２）
の前記薄膜トランジスタを直列に接続し、その両
端の電極をソース電極及びドレイン電極とすると
共に、前記Ｎ個の薄膜トランジスタのゲート電極
をすべて共通にし、さらに前記ソース電極側ある
いは前記ドレイン電極側から数えてｉ番目（ｉ＝
１，２，……，Ｎ）の薄膜トランジスタと（Ｎ−
ｉ＋１）番目の薄膜トランジスタの形状を等しく
したことを特徴とする薄膜トランジスタを提供す
る。以下、図を参照して本発明を詳しく説明す
る。
存性を低減させ、VGSを負の値に増加させても
OFF電流がほとんど増加しない特性を有する画
期的な薄膜トランジスタを提供するものである。
これを実現するために本発明では、半導体薄膜を
用いソース電極とドレイン電極とゲート電極を備
えた薄膜トランジスタにおいて、Ｎ個（Ｎ≧２）
の前記薄膜トランジスタを直列に接続し、その両
端の電極をソース電極及びドレイン電極とすると
共に、前記Ｎ個の薄膜トランジスタのゲート電極
をすべて共通にし、さらに前記ソース電極側ある
いは前記ドレイン電極側から数えてｉ番目（ｉ＝
１，２，……，Ｎ）の薄膜トランジスタと（Ｎ−
ｉ＋１）番目の薄膜トランジスタの形状を等しく
したことを特徴とする薄膜トランジスタを提供す
る。以下、図を参照して本発明を詳しく説明す
る。
第５図は、本発明の回路図を示すものである。
Ｓはソースを、Ｄはドレインを、Ｇはゲートを示
している。またＮは２以上の整数であり、直列に
接続する薄膜トランジスタの個数を表わしてい
る。図中の番号は、ソース側から順に付した薄膜
トランジスタの番号である。また、Ｎ個の薄膜ト
ランジスタのゲートはすべて共通にして、１つの
ゲートとする。さらに、ｉ番目（ｉ＝１，２…
…，Ｎ）の薄膜トランジスタと（Ｎ−ｉ＋１）番
目の薄膜トランジスタの形状（チヤネル長Ｌとチ
ヤネル幅Ｗ）は等しい。すなわち、１番目のトラ
ンジスタの形状とＮ番目のトランジスタの形状は
等しく、２番目のトランジスタの形状と（Ｎ−
１）番目のトランジスタの形状は等しい。以下、
同様である。もつと一般的に表現すれば Li＝LN-i+1 Wi＝WN-i+1 となる。Lj，Wjはそれぞれｊ番目のトランジス
タのチヤネル長とチヤネル幅である。本発明の主
旨は、以上のように構成された複数個の薄膜トラ
ンジスタとして取り扱うことにより、非常に優れ
たトランジスタ特性を実現することにある。その
理由は、第６図を参照して説明する。
Ｓはソースを、Ｄはドレインを、Ｇはゲートを示
している。またＮは２以上の整数であり、直列に
接続する薄膜トランジスタの個数を表わしてい
る。図中の番号は、ソース側から順に付した薄膜
トランジスタの番号である。また、Ｎ個の薄膜ト
ランジスタのゲートはすべて共通にして、１つの
ゲートとする。さらに、ｉ番目（ｉ＝１，２…
…，Ｎ）の薄膜トランジスタと（Ｎ−ｉ＋１）番
目の薄膜トランジスタの形状（チヤネル長Ｌとチ
ヤネル幅Ｗ）は等しい。すなわち、１番目のトラ
ンジスタの形状とＮ番目のトランジスタの形状は
等しく、２番目のトランジスタの形状と（Ｎ−
１）番目のトランジスタの形状は等しい。以下、
同様である。もつと一般的に表現すれば Li＝LN-i+1 Wi＝WN-i+1 となる。Lj，Wjはそれぞれｊ番目のトランジス
タのチヤネル長とチヤネル幅である。本発明の主
旨は、以上のように構成された複数個の薄膜トラ
ンジスタとして取り扱うことにより、非常に優れ
たトランジスタ特性を実現することにある。その
理由は、第６図を参照して説明する。
第６図ａは、第５図においてＮ＝２とした場合
の回路図である。簡単のため、Ｎ＝２の場合を例
にとつて本発明を説明する。図中、Ｓ，Ｄ，Ｇの
意味する内容は第５図と同じである。Ｓ，Ｄ，
Ｇ，Ｘにおける電位をそれぞれVS，VD，VG，VX
とする。また、図中の番号は、２個の薄膜トラン
ジスタにつけられた番号であり、それぞれのトラ
ンジスタは同一のチヤネル長Ｌと同一のチヤネル
幅Ｗを有している。また第６図ｂはａのトランジ
スタを等価的に１つのトランジスタに置きかえた
ものであり、そのチヤネル長は2L、チヤネル幅
はＷである。トランジスタ１のドレイン電圧
VDS1，ゲート電圧VGS1、及びトランジスタ２のド
レイン電圧VDS2、ゲート電圧VGS2は次式で与えら
れる。
の回路図である。簡単のため、Ｎ＝２の場合を例
にとつて本発明を説明する。図中、Ｓ，Ｄ，Ｇの
意味する内容は第５図と同じである。Ｓ，Ｄ，
Ｇ，Ｘにおける電位をそれぞれVS，VD，VG，VX
とする。また、図中の番号は、２個の薄膜トラン
ジスタにつけられた番号であり、それぞれのトラ
ンジスタは同一のチヤネル長Ｌと同一のチヤネル
幅Ｗを有している。また第６図ｂはａのトランジ
スタを等価的に１つのトランジスタに置きかえた
ものであり、そのチヤネル長は2L、チヤネル幅
はＷである。トランジスタ１のドレイン電圧
VDS1，ゲート電圧VGS1、及びトランジスタ２のド
レイン電圧VDS2、ゲート電圧VGS2は次式で与えら
れる。
VDS1＝VX−VS
VGS1＝VG−VS
VDS2＝VD−VX
VGS2＝VG−VX
トランジスタ１を流れる電流I1とトランジスタ
２を流れる電流I2が等しくなるように点Ｘの電位
VXが定まる。このとき、VS＜VX＜VDが成立し、
したがつてドレイン電圧VD−VSは２つのトラン
ジスタに分割して印加されることになる。このた
め、ドレイン電流は減少するはずであるが、ドレ
イン電流とチヤネル長との間に一定の関係が成立
する場合には、第６図ｂに比べてチヤネル長が短
い分だけドレイン電流は増加し、結局、第６図ａ
のトランジスタと、第６図ｂのトランジスタとで
は電流値は等しくなる。実際、VG−VS＞０の場
合には、この関係が成立し、ON電流は変化しな
い。すなわち、チヤネル長を分割しても電流値は
変わらない。
２を流れる電流I2が等しくなるように点Ｘの電位
VXが定まる。このとき、VS＜VX＜VDが成立し、
したがつてドレイン電圧VD−VSは２つのトラン
ジスタに分割して印加されることになる。このた
め、ドレイン電流は減少するはずであるが、ドレ
イン電流とチヤネル長との間に一定の関係が成立
する場合には、第６図ｂに比べてチヤネル長が短
い分だけドレイン電流は増加し、結局、第６図ａ
のトランジスタと、第６図ｂのトランジスタとで
は電流値は等しくなる。実際、VG−VS＞０の場
合には、この関係が成立し、ON電流は変化しな
い。すなわち、チヤネル長を分割しても電流値は
変わらない。
しかし、VG−VS＜０の場合には状況が異なる。
これは、第４図に示したように、ゲート電圧を負
にバイアスした場合、ドレイン電流のチヤネル長
依存性がなくなつてくることに起因する。すなわ
ち、ゲート電圧を負の方向に大きくしていくと、
OFF電流はチヤネル長に依存しなくなつてくる
ため、第６図ａとｂとでチヤネル長の違いによる
効果はなくなつてくる。したがつて、個々のトラ
ンジスタに加わるドレイン電圧が低下する分だ
け、ａではOFF電流が減少する。この効果は、
ゲート電圧を負にバイアスするほど顕著になる。
これは、第４図に示したように、ゲート電圧を負
にバイアスした場合、ドレイン電流のチヤネル長
依存性がなくなつてくることに起因する。すなわ
ち、ゲート電圧を負の方向に大きくしていくと、
OFF電流はチヤネル長に依存しなくなつてくる
ため、第６図ａとｂとでチヤネル長の違いによる
効果はなくなつてくる。したがつて、個々のトラ
ンジスタに加わるドレイン電圧が低下する分だ
け、ａではOFF電流が減少する。この効果は、
ゲート電圧を負にバイアスするほど顕著になる。
また、以上の現象は、物性的に次のようにも説
明される。トランジスタがONの状態では、半導
体薄膜の表面にはチヤネルが形成されるため、ソ
ースからドレインに向けて、ほぼ均一な電位勾配
（電界）が生じているために、どのようにチヤネ
ルを分割してもドレイン電流は変化しない。一
方、トランジスタがOFFの状態では、前述の通
り、ドレイン近傍のPN接合にほとんどの電界が
集中しているため、トランジスタを分割すること
により、個々のPN接合に加わる電界集中を弱め
ることができ、接合リーク電流、すなわちOFF
電流を減少させることができる。
明される。トランジスタがONの状態では、半導
体薄膜の表面にはチヤネルが形成されるため、ソ
ースからドレインに向けて、ほぼ均一な電位勾配
（電界）が生じているために、どのようにチヤネ
ルを分割してもドレイン電流は変化しない。一
方、トランジスタがOFFの状態では、前述の通
り、ドレイン近傍のPN接合にほとんどの電界が
集中しているため、トランジスタを分割すること
により、個々のPN接合に加わる電界集中を弱め
ることができ、接合リーク電流、すなわちOFF
電流を減少させることができる。
次に、ｉ番目のトランジスタの形状と（Ｎ−ｉ
＋１）番目のトランジスタの形状を等しくする
（第６図の場合には２個のトランジスタの形状を
等しくする。）ことの効果について述べる。通常
の電界効果型トランジスタの特徴の１つとして、
ソースとドレインに関して対称の特性を有するこ
とが挙げられる。すなわち、ソースとドレインを
入れかえてもトランジスタ特性は変化しない。こ
のことは、時間と共にトランジスタのソースとド
レインが刻々と入れかわるような応用の仕方をす
る場合、例えばトランジスタをアクテイブマトリ
ツクスパネルのスイツチング素子として用いる場
合などでは、特に重要となる。このような場合、
ソースとドレインが入れかわることによりトラン
ジスタ特性、中でもOFF特性が変化することに
なると、各トランジスタの特性のバラツキの原因
となり、システム全体としても充分な特性が得ら
れなくなる。したがつて、ソースとドレインが入
れかわつても、トランジスタ特性の変化しないこ
とが要求される。ｉ番目のトランジスタの形状と
（Ｎ−ｉ＋１）番目のトランジスタの形状を等し
くするのは、このような要求を満足させるためで
ある。すなわち、上のような構成を取ることによ
り、ソースとドレインに対して対称にトランジス
タは配置することができ、したがつてソースとド
レインを入れかえてもトランジスタ特性は変化し
なくなる。
＋１）番目のトランジスタの形状を等しくする
（第６図の場合には２個のトランジスタの形状を
等しくする。）ことの効果について述べる。通常
の電界効果型トランジスタの特徴の１つとして、
ソースとドレインに関して対称の特性を有するこ
とが挙げられる。すなわち、ソースとドレインを
入れかえてもトランジスタ特性は変化しない。こ
のことは、時間と共にトランジスタのソースとド
レインが刻々と入れかわるような応用の仕方をす
る場合、例えばトランジスタをアクテイブマトリ
ツクスパネルのスイツチング素子として用いる場
合などでは、特に重要となる。このような場合、
ソースとドレインが入れかわることによりトラン
ジスタ特性、中でもOFF特性が変化することに
なると、各トランジスタの特性のバラツキの原因
となり、システム全体としても充分な特性が得ら
れなくなる。したがつて、ソースとドレインが入
れかわつても、トランジスタ特性の変化しないこ
とが要求される。ｉ番目のトランジスタの形状と
（Ｎ−ｉ＋１）番目のトランジスタの形状を等し
くするのは、このような要求を満足させるためで
ある。すなわち、上のような構成を取ることによ
り、ソースとドレインに対して対称にトランジス
タは配置することができ、したがつてソースとド
レインを入れかえてもトランジスタ特性は変化し
なくなる。
次に、実験データを示して、本発明の効果を実
証する。
証する。
第７図は、本発明による薄膜トランジスタの特
性を示すグラフである。第６図ａにおいて、L1
＝L2＝10μｍ、W1＝W2＝10μｍとした場合のトラ
ンジスタ特性である。このトランジスタは等価的
に第３図に示したトランジスタに等しいものであ
る。なお、このデータも本出願人が実験を行なつ
て得られた結果である。パラメータはドレイン電
圧であり、Ｈの曲線がVDS＝1Vに、Ｉの曲線が
VDS＝4Vに、Ｊの曲線がVDS＝8Vにそれぞれ対応
している。このグラフからわかるように、VGSが
正の領域、すなわちON電流は第３図のデータと
ほとんど一致するが、VGSが負の領域、すなわち
OFF電流は、第３図と大幅に異なり、低い値で
ほぼ一定の値をとつている。すなわち、従来の薄
膜トランジスタと同じON電流を保ちつつ、OFF
電流を大幅に低減させている。また、本出願人は
従来のトランジスタ特性をもとにしてコンピユー
タシミユレーシヨンを行ない、本発明による薄膜
トランジスタのOFF特性を計算してみたが、そ
の結果は第７図のグラフと非常によく一致した。
性を示すグラフである。第６図ａにおいて、L1
＝L2＝10μｍ、W1＝W2＝10μｍとした場合のトラ
ンジスタ特性である。このトランジスタは等価的
に第３図に示したトランジスタに等しいものであ
る。なお、このデータも本出願人が実験を行なつ
て得られた結果である。パラメータはドレイン電
圧であり、Ｈの曲線がVDS＝1Vに、Ｉの曲線が
VDS＝4Vに、Ｊの曲線がVDS＝8Vにそれぞれ対応
している。このグラフからわかるように、VGSが
正の領域、すなわちON電流は第３図のデータと
ほとんど一致するが、VGSが負の領域、すなわち
OFF電流は、第３図と大幅に異なり、低い値で
ほぼ一定の値をとつている。すなわち、従来の薄
膜トランジスタと同じON電流を保ちつつ、OFF
電流を大幅に低減させている。また、本出願人は
従来のトランジスタ特性をもとにしてコンピユー
タシミユレーシヨンを行ない、本発明による薄膜
トランジスタのOFF特性を計算してみたが、そ
の結果は第７図のグラフと非常によく一致した。
以上の説明では簡単のため、Ｎ＝２の場合、す
なわち２つの薄膜トランジスタを直列に接続した
場合について述べたが、３つ以上の場合にも全く
同様の説明をすることができる。直列に接続する
薄膜トランジスタの個数を増加させると、ドレイ
ン電圧が高い場合のOFF電流の改善が顕著にな
つてくる。これは、トランジスタの数が多いほど
個々のトランジスタに印加されるドレイン電圧が
減少するためである。したがつて、薄膜トランジ
スタの用途と、要求されるOFF電流のレベルに
よつて、その個数Ｎを選択すればよい。アクテイ
ブマトリツクスパネルに応用する場合には、通
常、ドレイン電圧が低いため（約10V以下）、Ｎ
＝２〜３で充分である。薄膜トランジスタでロジ
ツク回路を構成する場合には、通常、充分なON
電流を得るために高いゲート電圧を印加するが、
ドレイン電圧もそれとほぼ同等の高い値になるた
めＮの値は大きくした方がOFF電流の低減には
効果がある。
なわち２つの薄膜トランジスタを直列に接続した
場合について述べたが、３つ以上の場合にも全く
同様の説明をすることができる。直列に接続する
薄膜トランジスタの個数を増加させると、ドレイ
ン電圧が高い場合のOFF電流の改善が顕著にな
つてくる。これは、トランジスタの数が多いほど
個々のトランジスタに印加されるドレイン電圧が
減少するためである。したがつて、薄膜トランジ
スタの用途と、要求されるOFF電流のレベルに
よつて、その個数Ｎを選択すればよい。アクテイ
ブマトリツクスパネルに応用する場合には、通
常、ドレイン電圧が低いため（約10V以下）、Ｎ
＝２〜３で充分である。薄膜トランジスタでロジ
ツク回路を構成する場合には、通常、充分なON
電流を得るために高いゲート電圧を印加するが、
ドレイン電圧もそれとほぼ同等の高い値になるた
めＮの値は大きくした方がOFF電流の低減には
効果がある。
第８図は本発明の効果を示すグラフであり、第
６図ａのように構成した薄膜トランジスタにおい
て、２個の薄膜トランジスタの形状を種々にかえ
た時のOFF特性を示すものである。第８図ａは
トランジスタ１の形状がL1＝5μｍ、W1＝10μｍ、
トランジスタ２の形状がL2＝15μｍ、W2＝10μｍ
のときのOFF特性を示し、第８図ｂはトランジ
スタ１，２の形状が等しく、L1＝L2＝10μｍ、
W1＝W2＝10μｍのときのOFF特性を示している。
また、図中の実線のグラフは、ソースとドレイン
の位置が第６図ａに示したようになつている場合
であり、破線のグラフは、ソースとドレインの位
置が入れかわつた場合を示している。第８図ａに
示すように、２つのトランジスタの形状（この場
合、チヤネル長）が異なる場合には、ソースとド
レインを入れかえることによりトランジスタ特性
が大きく変化する。これに対して、第８図ｂに示
すように、本発明の通りに２つのトランジスタの
形状を等しくした場合には、ソースとドレインを
入れかえてもトランジスタ特性は全く変化せず、
２本の曲線（実線と破線）は完全に一致する。こ
れらのデータは、２つのトランジスタのチヤネル
長に関して、本発明の効果を実証するものである
が、チヤネル幅に関しても同様に本発明の効果は
実証される。
６図ａのように構成した薄膜トランジスタにおい
て、２個の薄膜トランジスタの形状を種々にかえ
た時のOFF特性を示すものである。第８図ａは
トランジスタ１の形状がL1＝5μｍ、W1＝10μｍ、
トランジスタ２の形状がL2＝15μｍ、W2＝10μｍ
のときのOFF特性を示し、第８図ｂはトランジ
スタ１，２の形状が等しく、L1＝L2＝10μｍ、
W1＝W2＝10μｍのときのOFF特性を示している。
また、図中の実線のグラフは、ソースとドレイン
の位置が第６図ａに示したようになつている場合
であり、破線のグラフは、ソースとドレインの位
置が入れかわつた場合を示している。第８図ａに
示すように、２つのトランジスタの形状（この場
合、チヤネル長）が異なる場合には、ソースとド
レインを入れかえることによりトランジスタ特性
が大きく変化する。これに対して、第８図ｂに示
すように、本発明の通りに２つのトランジスタの
形状を等しくした場合には、ソースとドレインを
入れかえてもトランジスタ特性は全く変化せず、
２本の曲線（実線と破線）は完全に一致する。こ
れらのデータは、２つのトランジスタのチヤネル
長に関して、本発明の効果を実証するものである
が、チヤネル幅に関しても同様に本発明の効果は
実証される。
第９図は３個の薄膜トランジスタを直列に接続
した場合、それぞれのトランジスタの形状を変え
たときのトランジスタ特性を示すものである。第
９図ａはトランジスタ１の形状がL1＝5μｍ、W1
＝10μｍ、トランジスタ２の形状がL2＝20μｍ、
W2＝10μｍ、トランジスタ３の形状がL3＝15μ
ｍ、W3＝10μｍのときのOFF特性を示し、第９
図ｂは、トランジスタ１の形状がL1＝10μｍ、W1
＝10μｍ、トランジスタ２の形状がL2＝20μｍ、
W2＝10μｍ、トランジスタ３の形状がL3＝10μ
ｍ、W3＝10μｍのときのOFF特性を示している。
また、図中の実線のグラフと破線のグラフは、ソ
ースとドレインを入れかえたときの特性を示して
いる。第９図ａに示すように、トランジスタ１と
トランジスタ３の形状（この場合、チヤネル長）
が異なる場合には、ソースとドレインを入れかえ
ることによりトランジスタ特性が大きく変化す
る。これに対して第９図ｂに示すように、本発明
の通りにトランジスタ１とトランジスタ３の形状
を等しくした場合には、トランジスタ２の形状が
異なつていても、ソースとドレインを入れかえる
ことによりトランジスタ特性は変化せず、２本の
曲線（実線と破線）は完全に一致する。もちろ
ん、３個のトランジスタの形状がすべて等しい場
合でも同様である。これらのデータは、３つのト
ランジスタのチヤネル長に関して、本発明の効果
を実証するものである。チヤネル幅に関しても同
様に本発明の効果は実証される。
した場合、それぞれのトランジスタの形状を変え
たときのトランジスタ特性を示すものである。第
９図ａはトランジスタ１の形状がL1＝5μｍ、W1
＝10μｍ、トランジスタ２の形状がL2＝20μｍ、
W2＝10μｍ、トランジスタ３の形状がL3＝15μ
ｍ、W3＝10μｍのときのOFF特性を示し、第９
図ｂは、トランジスタ１の形状がL1＝10μｍ、W1
＝10μｍ、トランジスタ２の形状がL2＝20μｍ、
W2＝10μｍ、トランジスタ３の形状がL3＝10μ
ｍ、W3＝10μｍのときのOFF特性を示している。
また、図中の実線のグラフと破線のグラフは、ソ
ースとドレインを入れかえたときの特性を示して
いる。第９図ａに示すように、トランジスタ１と
トランジスタ３の形状（この場合、チヤネル長）
が異なる場合には、ソースとドレインを入れかえ
ることによりトランジスタ特性が大きく変化す
る。これに対して第９図ｂに示すように、本発明
の通りにトランジスタ１とトランジスタ３の形状
を等しくした場合には、トランジスタ２の形状が
異なつていても、ソースとドレインを入れかえる
ことによりトランジスタ特性は変化せず、２本の
曲線（実線と破線）は完全に一致する。もちろ
ん、３個のトランジスタの形状がすべて等しい場
合でも同様である。これらのデータは、３つのト
ランジスタのチヤネル長に関して、本発明の効果
を実証するものである。チヤネル幅に関しても同
様に本発明の効果は実証される。
第８図及び第９図を用いて、２個あるいは３個
の薄膜トランジスタを直列に接続した場合につい
て、ｉ番目のトランジスタの形状と（Ｎ−ｉ＋
１）番目のトランジスタの形状を等しくすること
の有用性を実証したが、Ｎ≧４の場合について
も、全く同様にその有用性は確認されている。
の薄膜トランジスタを直列に接続した場合につい
て、ｉ番目のトランジスタの形状と（Ｎ−ｉ＋
１）番目のトランジスタの形状を等しくすること
の有用性を実証したが、Ｎ≧４の場合について
も、全く同様にその有用性は確認されている。
以上述べたように、本願発明は前述ような構成
をとることにより、オン電流の減少を抑えつつ、
オフ電流を大幅に減少させると共に、ソースとド
レインが入れかわつてもトランジスタ特性に変化
を与えないという優れた効果を有する画期的な薄
膜トランジスタを提供するものである。
をとることにより、オン電流の減少を抑えつつ、
オフ電流を大幅に減少させると共に、ソースとド
レインが入れかわつてもトランジスタ特性に変化
を与えないという優れた効果を有する画期的な薄
膜トランジスタを提供するものである。
第１図は薄膜トランジスタをアクテイブマトリ
ツクスパネルに応用した場合の一般的な回路図で
ある。第２図は半導体薄膜を用いたＮチヤネル薄
膜トランジスタの一般的な構造を示す断面図であ
る。第３図及び第４図は、従来の薄膜トランジス
タの特性を示すグラフである。第５図は本発明の
一般的な構成を示す回路図である。第６図は本発
明の一例として、２個の薄膜トランジスタを直列
に接続した場合の回路図と、それに等価な単一の
薄膜トランジスタを示すものである。第７図は第
６図に示した本発明による薄膜トランジスタの特
性を示すグラフである。第８図は種々の形状を有
する２個の薄膜トランジスタを直列に接続した場
合において、本発明の効果を示すグラフである。
第９図は種々の形状を有する３個の薄膜トランジ
スタを直列に接続した場合において、本発明の効
果を示すグラフである。
ツクスパネルに応用した場合の一般的な回路図で
ある。第２図は半導体薄膜を用いたＮチヤネル薄
膜トランジスタの一般的な構造を示す断面図であ
る。第３図及び第４図は、従来の薄膜トランジス
タの特性を示すグラフである。第５図は本発明の
一般的な構成を示す回路図である。第６図は本発
明の一例として、２個の薄膜トランジスタを直列
に接続した場合の回路図と、それに等価な単一の
薄膜トランジスタを示すものである。第７図は第
６図に示した本発明による薄膜トランジスタの特
性を示すグラフである。第８図は種々の形状を有
する２個の薄膜トランジスタを直列に接続した場
合において、本発明の効果を示すグラフである。
第９図は種々の形状を有する３個の薄膜トランジ
スタを直列に接続した場合において、本発明の効
果を示すグラフである。
Claims (1)
- １ 基板上にマトリクス状に配列された複数の画
素電極を有し、該画素電極には薄膜トランジスタ
が接続されてなり、一画素内にはＮ（Ｎ≧２）個
の薄膜トランジスタが形成され、該Ｎ個の薄膜ト
ランジスタは直列接続され、該直列接続された薄
膜トランジスタの一端は、映像信号線に電気的に
接続され、もう一端は画素電極に電気的に接続さ
れ、該直列接続された薄膜トランジスタのゲート
電極は共通化され、該映像信号線に電気的に接続
された薄膜トランジスタ、または、該画素電極に
電気的に接続された薄膜トランジスタからｉ番目
（ｉ＝１，２，……Ｎ）の薄膜トランジスタと、
該映像信号線に電気的に接続された薄膜トランジ
スタ、または、該画素電極に電気的に接続された
薄膜トランジスタから（Ｎ−ｉ＋１）番目の薄膜
トランジスタとの形状が等しいことを特徴とする
薄膜トランジスタ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063157A JPS58180063A (ja) | 1982-04-15 | 1982-04-15 | 薄膜トランジスタ |
| FR8304924A FR2524714B1 (fr) | 1982-04-01 | 1983-03-25 | Transistor a couche mince |
| GB08308614A GB2117970B (en) | 1982-04-01 | 1983-03-29 | Thin film transistor integrated circuit |
| DE19833311923 DE3311923A1 (de) | 1982-04-01 | 1983-03-31 | Duennfilmtransistoranordnung |
| US06/481,087 US4623908A (en) | 1982-04-01 | 1983-03-31 | Thin film transistors |
| FR8310563A FR2547955B2 (fr) | 1982-04-01 | 1983-06-27 | Transistor a couche mince |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063157A JPS58180063A (ja) | 1982-04-15 | 1982-04-15 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58180063A JPS58180063A (ja) | 1983-10-21 |
| JPH0544196B2 true JPH0544196B2 (ja) | 1993-07-05 |
Family
ID=13221112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57063157A Granted JPS58180063A (ja) | 1982-04-01 | 1982-04-15 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58180063A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19605634B4 (de) * | 1995-02-15 | 2007-04-19 | Semiconductor Energy Laboratory Co., Ltd., Atsugi | Aktivmatrixanzeigegerät |
| DE19605669B4 (de) * | 1995-02-15 | 2007-06-14 | Semiconductor Energy Laboratory Co., Ltd., Atsugi | Aktivmatrix-Anzeigevorrichtung |
| WO2015005238A1 (ja) | 2013-07-10 | 2015-01-15 | 積水化学工業株式会社 | 圧電センサ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412493A (en) * | 1992-09-25 | 1995-05-02 | Sony Corporation | Liquid crystal display device having LDD structure type thin film transistors connected in series |
| US5650636A (en) | 1994-06-02 | 1997-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
-
1982
- 1982-04-15 JP JP57063157A patent/JPS58180063A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE19605669B4 (de) * | 1995-02-15 | 2007-06-14 | Semiconductor Energy Laboratory Co., Ltd., Atsugi | Aktivmatrix-Anzeigevorrichtung |
| DE19605670B4 (de) * | 1995-02-15 | 2007-06-28 | Semiconductor Energy Laboratory Co., Ltd., Atsugi | Aktivmatrixanzeigegerät |
| WO2015005238A1 (ja) | 2013-07-10 | 2015-01-15 | 積水化学工業株式会社 | 圧電センサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58180063A (ja) | 1983-10-21 |
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