DE19605634B4

DE19605634B4 - Aktivmatrixanzeigegerät

Info

Publication number: DE19605634B4
Application number: DE19605634A
Authority: DE
Inventors: Shunpei Yamazaki; Jun Sagamihara Koyama; Yasuhiko Atsugi Takemura
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1995-02-15
Filing date: 1996-02-15
Publication date: 2007-04-19
Anticipated expiration: 2016-02-16
Also published as: US5729308A; CN1156298A; CN1177371C; CN1146058C; KR100297868B1; DE19605670B4; JPH11121763A; CN1550859A; CN1550859B; CN1157448A; DE19605634A1; KR100333157B1; US6914642B2; DE19605670A1; US20020149711A1; CN1213812A; US6417896B1; TW406210B; JP3614671B2; TW345654B

Abstract

Aktivmatrixanzeigegerät umfassend:
ein erstes Schaltelement (201) mit in Reihe geschalteten Dünnfilmtransistoren;
ein zweites Schaltelement (202) mit in Reihe geschalteten Dünnfilmtransistoren;
eine erste Pixelelektrode (216), die an einen ersten Dünnfilmtransistor (123) des ersten Schaltelements (201) angeschlossen ist;
eine zweite Pixelelektrode (217), die an einen ersten Dünnfilmtransistor (128) des zweiten Schaltelements (202) angeschlossen ist;
eine Bildsignalleitung (131, 215); die an einen Source-Bereich oder einen Drain-Bereich eines jeweils zweiten Dünnfilmtransistors (121, 126) des ersten und zweiten Schaltelements angeschlossen ist;
eine erste Gate-Signalleitung (135, 205), die an Gate-Elektroden zumindest des ersten und zweiten Dünnfilmtransistors des ersten Schaltelements (201) angeschlossen ist;
eine zweite Gate-Signalleitung (134, 206), die an Gate-Elektroden zumindest des ersten und zweiten Dünnfilmtransistors des zweiten Schaltelements (202) angeschlossen ist; und
eine gemeinsame Kapazitätsleitung (136, 209), die an Gate-Elektroden jeweils eines dritten Dünnfilmtransistors (124, 125, 129) des ersten und zweiten Schaltelements angeschlossen ist.

Description

Die vorliegende Erfindung betrifft Schaltungen und Elemente zur Verbesserung der Bildqualität des Anzeigebildschirms eines Aktivmatrixanzeigegeräts, welche beispielsweise bei einem Flüssigkristallanzeigegerät, einem Plasmaanzeigegerät oder einem Elektrolumineszenzanzeigegerät (EL-Anzeigegerät) verwendet werden.

2A zeigt schematisch ein konventionelles Aktivmatrixanzeigegerät. Ein durch die gestrichelte Linie dargestellter Bereich 104 ist ein Anzeigebereich. Dünnfilmtransistoren (TFTs) 101 sind matrixartig in dem Bereich 104 angeordnet. Die Verdrahtung, die an die Source-Elektrode des TFT 101 angeschlossen ist, ist eine Bildsignalleitung (Bilddatensignalleitung) 106, und die an die Gate-Elektrode des TFT 101 angeschlossene Verdrahtung ist eine Gate-Signalleitung (Gate-Auswahlsignalleitung) 105. Mehrere Gate-Signalleitungen und Bildsignalleitungen sind im wesentlichen senkrecht zueinander angeordnet.

Ein Hilfskondensator 102 wird zur Unterstützung der Kapazität der Pixelzelle (Bildpunktzelle) 103 und zum Speichern der Bilddaten verwendet. Der TFT 101 wird dazu verwendet, die Bilddaten entsprechend der an die Pixelzelle 103 angelegten Spannung umzuschalten.

Allgemein ist bei einem TFT der Effekt bekannt, daß bei Anlegen einer Umkehrvorspannung an das Gate kein Strom zwischen der Source und dem Drain fließt (im ausgeschalteten Zustand oder OFF-Zustand), jedoch ein Kriechstrom (der OFF-Strom) fließt. Dieser Kriechstrom ändert die Spannung (das Potential) der Pixelzelle.

Wenn bei einem TFT des N-Kanal-Typs das Gate negativ vorgespannt ist, wird ein PN-Übergang zwischen einer Schicht des P-Typs, die an der Oberfläche des Halbleiterdünnfilms entsteht, und einer Schicht des N-Typs des Source-Bereichs und des Drain-Bereichs erzeugt. Da jedoch eine große Anzahl an Störstellen innerhalb des Halbleiterfilms vorhanden ist, ist dieser PN-Übergang nicht perfekt, und ist das Fließen eines Kriechstroms bei dem Übergang wahrscheinlich. Die Tatsache, daß der OFF-Strom ansteigt, wenn die Gate-Elektrode negativ vorgespannt wird, liegt daran, daß die Ladungsträgerdichte in der Schicht des P-Typs ansteigt, die in der Oberfläche des Halbleiterfilms ausgebildet wird, und die Breite der Energieschwelle an dem Übergang geringer wird, wodurch eine Konzentration des elektrischen Feldes und eine Erhöhung des Übergangs-Kriechstroms auftritt.

Der auf diese Weise erzeugte OFF-Strom oder Ausschaltstrom hängt wesentlich von der Source/Drain-Spannung ab. Es ist beispielsweise bekannt, daß der OFF-Strom stark ansteigt, wenn die Spannung ansteigt, die zwischen der Source und dem Drain des TFT angelegt wird. In einem Fall, in welchem eine Spannung von 5 V zwischen der Source und dem Drain angelegt wird, und in einem Fall, in welchem dort eine Spannung von 10 V angelegt wird, ist der OFF-Strom im letztgenannten Fall nicht doppelt so groß wie im ersten Fall, sondern kann 10-mal oder sogar 100-mal so groß sein. Diese Nichtlinearität hängt darüber hinaus von der Gate-Spannung ab. Wenn der Wert der Gegenvorspannung der Gate-Elektrode groß ist (bei einer hohen negativen Spannung beim N-Kanal-Typ) gibt es im allgemeinen einen signifikanten Unterschied zwischen beiden Fällen.

Zur Überwindung dieser Schwierigkeit wurde ein Verfahren zum Schalten von TFTs in Reihe vorgeschlagen (ein Mehrfach-Gate-Verfahren), wie in den japanischen Veröffentlichungen geprüfter Patente JP 05-44195 B2 und JP 05-44196 B2 beschrieben. Hierdurch wird angestrebt, den OFF-Strom jedes TFT dadurch zu verringern, daß die Spannung verringert wird, die an Source/Drain jedes TFT angelegt wird. Wenn zwei TFTs wie in 2B gezeigt in Reihe geschaltet werden, wird die an Source/Drain jedes TFT angelegte Spannung halbiert. Wenn die an Source/Drain angelegte Spannung halbiert wird, bedeutet dies im Sinne der voranstehenden Ausführungen, daß der OFF-Strom auf 1/10 oder sogar 1/100 verringert wird.

Mit wachsenden Anforderungen an die Eigenschaften für die Bildanzeige eines Flüssigkristallanzeigegeräts wird es jedoch schwierig, selbst unter Verwendung des voranstehend geschilderten Mehrfach-Gate-Verfahrens den OFF-Strom ausreichend zu verringern. Dies liegt daran, daß selbst dann, wenn die Anzahl an Gate-Elektroden (die Anzahl an TFTs) auf 3, 4 oder 5 erhöht wird, die an Source/Drain jedes TFT angelegte Spannung nur geringfügig verringert wird, auf 1/3, 1/4 bzw. 1/5. Zusätzliche Schwierigkeiten treten in der Hinsicht auf, daß die Schaltung kompliziert wird, und die eingenommene Fläche groß ist.

Die DE 695 10 826 T2 offenbart eine flache Abbildungsvorrichtung, bei der jedem Pixel ein Dreifachgate-TFT-Schalter 13 zugeordnet ist.

Die JP05-44195 B2 und JP05-44196 B2 zeigen mehrere in Reihe geschaltete Dünnfilmtransistoren.

Auch die EP 0 552 952 A1 zeigt eine Flüssigkristallanzeige mit Pixeln, denen jeweils mehrere in Reihe geschaltete Schaltelemente zugeordnet sind.

Der Vorteil der vorliegenden Erfindung besteht in der Bereitstellung einer Pixelschaltung, welche einen solchen Aufbau aufweist, daß der OPF-Strom durch Verringerung der Spannungen verringert wird, die an Source/Drain von TFTs angelegt werden, die an die Pixelelektrode angeschlossen sind, auf weniger als 1/10, vorzugsweise weniger als 1/100 ihres Normalwertes.

Weiterhin ist es eine Aufgabe der Erfindung, das Aperturverhältnis zu vergrößern.

Die vorliegende Erfindung zeichnet sich durch eine Aktivmatrixanzeigegerät mit den Merkmalen von Anspruch 1 aus. Hierbei kann vorgesehen sein, daß die Anordnung Gate-Signalleitungen und Bildsignalleitungen aufweist, die in Matrixform angeordnet sind, Pixelelektroden, die in Bereichen angeordnet sind, die von den Gate-Signalleitungen und den Bildsignalleitungen umgeben werden, und Dünnfilmtransistoren (TFTs) vorgesehen sind (in einer Anzahl "n"), welche denselben Leitfähigkeitstyp aufweisen und miteinander in Reihe neben jede der Pixelelektroden geschaltet sind, wobei ein Source-Bereich oder ein Drain-Bereich eines ersten TFT (n = 1) an eine der Bildsignalleitungen angeschlossen ist, ein Source-Bereich oder ein Drain-Bereich eines n-ten TFT an eine der Pixelelektroden angeschlossen ist, Gate-Elektroden der TFTs (die Anzahl an TFTs beträgt n – m, wobei n > m ist), gemeinsam an eine der Gate-Signalleitungen angeschlossen sind, in einem TFT (die Anzahl an TFTs beträgt m) eine Gate-Elektrode eines TFT, der an eine Pixelelektrode einer geradzahligen Leitung angeschlossen ist, und eine Gate-Elektrode eines TPT, der an eine Pixelelektrode einer ungeradzahligen Leitung angeschlossen ist, an dieselbe Kapazitätsleitung angeschlossen sind, die Gate-Spannung auf einer solchen Spannung gehalten wird, ein Kanalausbildungsbereich denselben Leitfähigkeitstyp annimmt wie jener des Source-Bereichs und des Drain-Bereichs.

Ein Beispiel für die voranstehend geschilderte Anordnung ist in 2C gezeigt. In 2C sind fünf TFTs 121 bis 125 sowie fünf TFTs 126 bis 130 in Reihe geschaltet, so daß daher n = 5 und m = 2 ist. Die Source-Bereiche der TFTs 121 und 126 (n = 1) sind an eine Bildsignalleitung 131 angeschlossen. Der Drain-Bereich des n-ten TFT 123 und 128 (n = 5) ist an die Pixelelektrode der Pixelzelle 132 bzw. 133 angeschlossen.

In TFTs (die Anzahl an TFTs beträgt n), die an dieselbe Pixelelektrode in Reihe angeschlossen sind, sind TFTs (die Anzahl von TFTs beträgt n – m, wobei n > m ist) an eine gemeinsame Gate-Signalleitung angeschlossen, und die anderen TFTs (die Anzahl an TFTs beträgt m) sind an eine gemeinsame Kapazitätsleitung angeschlossen. Die Gate-Signalleitungen sind voneinander verschieden, und geradzahlige und ungerad-zahlige Kapazitätsleitungen sind gemeinsam. In 2C sind daher die Gate-Elektroden der drei TFTs 121 bis 123 (die Anzahl an TFTs beträgt n – m) an eine Gate-Signalleitung 135 angeschlossen, und die Gate-Elektroden der TPTs 126 bis 128 sind an eine Gate-Signalleitung 134 angeschlossen. Die Gate-Elektroden der TFTs 124 und 125 (die Anzahl von TFTs beträgt m) und die Gate-Elektroden der TFTs 129 und 130 sind an eine gemeinsame Kapazitätsleitung 136 angeschlossen, um die Gate-Spannung auf einem gewünschten Spannungswert zu halten. Wenn ein TFT, der an die Gate-Signalleitung angeschlossen ist, einen LDD-Aufbau (leicht dotierter Drain) und/oder einen Offset-Aufbau aufweist, ist dies noch weiter wirksam zur Verringerung eines OFF-Stroms.

Ein weiteres Beispiel für die voranstehend geschilderte Anordnung ist in 4C gezeigt. In 4C weist die Anordnung ein Paar benachbarter Pixelelektroden 216 und 217 auf, ein Paar von Gate-Signalleitungen 204 und 205, die zwischen den Pixelelektroden 216 und 217 angeordnet sind, eine zwischen den Gate-Signalleitungen angeordnete Kapazitätsleitung 209, und ein Paar von Insel-Halbleiterbereichen (die jeweils eine aktive Schicht eines TFT bilden) 201 und 202, die jeweils an die Pixelelektrode 216 bzw. 217 angeschlossen sind, wobei ein Ende jedes der Insel-Halbleiterbereiche 201 und 202 an jede der Pixelelektroden 216 und 217 angeschlossen ist, jede der Gate-Signalleitungen 204 und. 205 über zumindest drei Abschnitten jedes der Insel-Halbleiterbereiche 201 und 202 ausgebildet ist, und die Kapazitätsleitung 209 über zumindest zwei Abschnitten jedes der Insel-Haibleiterbereiche 201 und 202 ausgebildet ist.

Wenn die voranstehend geschilderte Anordnung verwendet wird, kann ein AperturVerhältnis vergrößert werden, da eine Kapazitätsleitung gemeinsam von einem Paar von Pixelelektroden verwendet werden kann. In 6 ist nur eine Minimalanordnung gezeigt. In Praxis werden in einem Flüssigkristallanzeigegerät mehrere Hundert x mehrere Hundert Anordnungen (Jeweils in 6 gezeigt) kombiniert.

Wie in 2C gezeigt, liegt das grundlegende Merkmal der vorliegenden Erfindung darin, die TFTs 121 bis 125 in Reihe zu schalten, hierbei die Gates der TFTs 121 bis 123 an die Gate-Signalleitung 135 anzuschließen, und die Gates der anderen TFTs 124 und 125 an die Kapazitätsleitung 136 anzuschließen. Für einen Zeitraum, in welchem die Spannung eines Pixels aufrechterhalten wird, werden daher Kondensatoren zwischen dem Kanal und der Gate-Elektrode der TFTs 124 und 125 dadurch gebildet, daß auf der Kapazitätsleitung eine geeignete Spannung aufrechterhalten wird.

Daher wird die Spannung zwischen der Source und dem Drain der TFTs 122 und 123 verringert, wodurch der OFF-Strom der TFTS verringert wird. Ein Hilfskondensator ist nicht unbedingt erforderlich. Da dieser die Last während des Einschreibens von Daten erhöht, gibt es Fälle, in denen er vorzugsweise nicht vorgesehen wird, wenn das Verhältnis zwischen der Kapazität der Pixelzelle und der in den TFTs 124 und 125 erzeugten Kapazität optimal ist.

Da eine geradzahlige Leitung und eine ungeradzahlige Leitung gemeinsam an die Kapazitätsleitung angeschlossen sind, beträgt die Anzahl an Kapazitätsleitungen die Hälfte jener der Leitungen. Daher kann ein Aperturverhältnis eines Pixels erhöht werden.

Dies wird genauer unter Bezugnahme auf 2C beschrieben: Wenn ein Auswahlsignal an die Gate-Signalleitung 135 angelegt wird, werden sämtliche TFTs 121 bis 123 eingeschaltet (ON). Damit die TFTs 124 und 125 ebenfalls eingeschaltet (ON) sind, ist es erforderlich, ein Signal an die Kapazitätsleitung 136 anzulegen. Daher wird die Pixelzelle 132 entsprechend einem Signal auf der Bildsignalleitung 131 geladen, und gleichzeitig werden auch die TFTs 124 und 125 aufgeladen. In dem Zustand (Gleichgewichtszustand), in welchem eine ausreichende Aufladung durchgeführt wurde, sind die Spannungen zwischen der Source und dem Drain der TFTs 122 und 123 annähernd gleich.

Wenn in diesem Zustand das Auswahlsignal nicht angelegt ist oder abgeschaltet ist, werden die TFTs 121 bis 123 ausgeschaltet. In diesem Zustand befinden sich die TFTs 124 und 125 immer noch in einem Einschaltzustand (ON). Ein anderes Pixelsignal wird nachfolgend an die Bildsignalleitung 131 angelegt. Da der TFT 121 einen begrenzten OFF-Strom aufweist, wird die in dem TFT 124 gespeicherte Ladung entladen, so daß die Spannung absinkt. Die Geschwindigkeit dieses Vorgangs ist jedoch annähernd ebenso groß wie die Geschwindigkeit, mit welcher die Spannung in dem Kondensator 102 in der normalen Aktivmatrixschaltung von 2A absinkt.

In dem TFT 122 ist infolge der Tatsache, daß die Spannung zwischen Source und Drain am Anfang annähernd Null beträgt, der OFF-Strom extrem klein, jedoch sinkt daraufhin die Spannung des TFT 124 ab, und daher steigt die Spannung zwischen Source und Drain des TFT 122 allmählich an, und daher erhöht sich entsprechend der OFF-Strom. In dem TFT 123 steigt der OFF-Strom ebenfalls allmählich auf dieselbe Weise an, jedoch ist die Anstiegsrate sogar noch kleiner als jene des TFT 122. Aus den voranstehenden Ausführungen wird deutlich, daß der Spannungsabfall der Pixelzelle 132 infolge des Anstiegs des OFF-Stroms des TFTs erheblich geringer ist als bei der normalen Aktivmatrixschaltung von 2A.

Wenn LDD-Bereiche (leicht dotierte Drain-Bereiche) oder Offset-Bereiche in den Kanälen der TFTs 121 bis 125 ausgebildet sind, dann werden diese Bereiche ein Drain-Widerstand und ein Source-Widerstand, und ist es daher möglich, die elektrische Feldstärke an dem Drain-Übergang zu schwächen, und den OFF-Strom zu verringern.

Die Integration einer derartigen Schaltung kann durch eine solche Schaltung, wie in 1A gezeigt, erhöht werden, so daß sich die Gate-Signalleitung 134 und die Kapazitätsleitung 136 auf einem annähernd M-förmigen Halbleiterbereich 100 überlappen. Die 1B bis 1D zeigen mögliche Kombinationsanordnungen in dieser Hinsicht, und bei jeder dieser Ausführungsformen werden dieselben Auswirkungen erzielt.

1B ist die herkömmlichste Form. TFTs 121 bis 125 sind an den Schnittpunkten des Halbleiterbereichs 100 mit der Gate-Signalleitung 134 und der Kapazitätsleitung 136 ausgebildet (drei Schnittpunkte mit der Gate-Signalleitung und zwei Schnittpunkte mit der Kondensatorleitung: insgesamt fünf Schnittpunkte). Eine Verunreinigung des N-Typs oder P-Typs wird in die Bereiche (vier Bereiche in 1B) des Halbleiterbereichs eingebracht, der durch die Gate-Signalleitungen und die Kapazitätsleitungen abgetrennt oder umschlossen wird, und die Bereiche an beiden Enden des Halbleiterbereichs werden dann die Source und der Drain des TFT. Die Bildsignalleitung und die Pixelelektrode sollten so ausgebildet sein, daß sie an eines der Enden des Halbleiterbereichs angeschlossen sind (1B).

In 1C ist es möglich, daß die Punkte a und b nicht von der Kapazitätsleitung 136 abgedeckt werden. Dies liegt daran, daß es bei den TFTs 124 und 125 ausreichend ist, daß sie nur als Kondensatoren arbeiten.

In 1D ist es möglich, dadurch Schaltelemente auszubilden, daß sechs TFTs 301 bis 306 (307 bis 312 in 2D) miteinander so in Reihe geschaltet sind, daß sechs Schnittpunkte mit dem Halbleiterbereich 100 gebildet werden. Die Matrixschaltung ist in 2D gezeigt, und der TFT 122 (127) in 2C wird einfach durch zwei in Reihe geschaltete TFTs 308 und 309 (302 und 303) ersetzt. Es ist daher möglich, den OFF-Strom im Vergleich zum Strom in 2C zu verringern.

Die Erfindung wird nachstehend noch weiter anhand zeichnerisch dargestellter Ausführungsbeispiele erläutert, woraus weitere Vorteile und Merkmale hervorgehen. Es zeigt:

1A bis 1D die Anordnung des Halbleiterbereichs, der Gate-Signalleitung und der Kapazitätsleitung gemäß der vorliegenden Erfindung;

2A bis 2D die Außenansicht der Aktivmatrixschaltungen;

3A bis 3F das Herstellungsverfahren (Querschnittsansicht) der Schaltelemente bei einer Ausführungsform;

4A bis 4F das Herstellungsverfahren (Aufsicht) der Schaltelemente bei einer Ausführungsform;

5A und 5B die Anordnung des Halbleiterbereichs, der Gate-Signalleitung und der Kapazitätsleitung bei einer Ausführungsform;

6 die Anordnung der Gate-Signalleitung, der Kapazitätsleitung, der Peripherieschaltung oder dergleichen bei einer Ausführungsform;

7 eine Aufsicht auf Pixelbereiche bei einer Ausführungsform; und

8 eine Aufsicht auf Pixelbereiche bei einer Ausführungsform.

(Ausführungsform 1)
Diese Ausführungsform erleichtert das Verständnis der vorliegenden Erfindung durch Beschreibung der Herstellungsvorgänge für die Schaltung. Die Ausführungsform stellt die Herstellungsvorgänge einer Reihenschaltung von Dünnfilmtransistoren (TFTs) 121 bis 125 in der Schaltung von 2C dar. Die 1A bis 1D zeigen die Schaltung bei dieser Ausführungsform in einer Aufsicht von oben, und die 3A bis 3D sind eine Querschnittsansicht des Herstellungsverfahrens. In 3A bis 3D zeigt die linke Seite einen Querschnitt durch den Abschnitt, der in 1A durch die gepunktet-gestrichelte Linie X-Y bezeichnet ist, und die rechte Seite zeigt einen Querschnitt des Abschnitts, der durch X'-Y' bezeichnet ist. Sie sind nebeneinander dargestellt, jedoch wird darauf hingewiesen, daß natürlich X-Y und X'-Y' nicht auf derselben geraden Linie liegen.
Das Merkmal dieser Ausführungsform besteht darin, daß ein Offset-Gate dadurch ausgebildet wird, daß die Gate-Elektrode anodisiert wird, um den OFF-Strom noch weiter zu verringern. Ein Verfahren zum Anodisieren der Gate-Elektrode ist in der japanischen Patent-Offenlegungsschrift Nr. 5-267667 beschrieben. Bei der vorliegenden Ausführungsform kann auch eine Gate-Elektrode mit einem normalerweise verwendeten Aufbau verwendet werden.
Ein Siliziumoxidfilm 132 mit einer Dicke von 1000 bis 5000 Å (10 Angström = 1 Nanometer), beispielsweise 3000 Å, wird als ein Basisfilm auf einem Substrat 101 (Glas 7059 von Corning, 100 mm × 100 mm) 151 ausgebildet. TEOS (Tetraethoxysilan) wird zerlegt und durch Plasma-CVD (chemische Dampfablagerung) abgelagert, um den Siliziumoxidfilm 152 auszubilden. Dieser Vorgang kann auch durch Sputtern erfolgen.
Ein amorpher Siliziumfilm mit einer Dicke von 300 bis 1500 Å, beispielsweise 500 Å, wird durch Plasma-CVD oder Niederdruck-CVD (LPCVD) abgelagert und dann 8 bis 24 Stunden in einer Atmosphäre bei 550 °C bis 600 °C aufbewahrt, um ihn kristallin auszubilden. Der Kristallisationsvorgang kann dadurch gefördert werden, daß eine kleine Menge an Nickel zugesetzt wird. Ein Verfahren zur Förderung der Kristallisierung durch Hinzufügen von Nickel oder dergleichen, zur Verringerung der Kristallisationstemperatur und zur Verkürzung der Kristallbildungszeit ist in der japanischen Patentveröffentlichung Nr. 6-244104 beschrieben.
Dieser Vorgang kann auch durch eine Licht-Wärme-Behandlung mittels Laserbestrahlung oder dergleichen durchgeführt werden. Er kann auch durch eine Kombination einer thermischen Wärmebehandlung und einer Licht-Wärme-Behandlung durchgeführt werden.
Der kristalline Siliziumfilm wird geätzt, um einen annähernd M-förmigen, inselförmigen Bereich 100 auszubilden. Darauf wird ein Gate-Isolierfilm 135 ausgebildet. Es wird nämlich ein Siliziumoxidfilm mit einer Dicke von 700 bis 1500 Å, beispielsweise 1200 Å, durch Plasma-CVD ausgebildet. Dieser Vorgang kann auch durch Sputtern erfolgen. (1A und 3A)
Ein Film aus Aluminium (welches 1 Gew.-% Si oder 0,1 Gew.-% bis 0,3 Gew.-% Sc enthält) wird durch Sputtern mit einer Dicke von 1000 Å bis 3 μm, beispielsweise 5000 Å, ausgebildet und dann geätzt, um die Gate-Signalleitung 134 und die Kapazitätsleitung 136 auszubilden. Diese stellen beide Gate-Elektroden von TFTs dar. (1B und 3B)
Zu diesem Zeitpunkt werden in 6 sämtliche anderen Gate-Signalleitungen und Kapazitätsleitungen (Aluminiumverdrahtungen 602) auf dem Substrat 601 mit einem Aluminiumfilmbereich 604 verbunden, der am Umfang eines Aktivmatrixbereichs 603 vorgesehen ist. Wenn jedoch die Aluminiumverdrahtungen der Gate-Elektroden oder dergleichen der Peripherieschaltung (des Gate-Treibers 605 und des Source-Treibers 606) so ausgebildet sind, daß sie gegenüber dem Aluminiumfilmbereich 604 isoliert sind, tritt in der Peripherieschaltung keine Anodisierung auf, wodurch der Integrationsgrad erhöht wird.
Zum Anodisieren läßt man durch die Gate-Elektroden (Gate-Signalleitung 134 und Kapazitätsleitung 136) in einer Elektrolytlösung einen Strom fließen, so daß anodisch ein Oxid mit einer Dicke von 500 bis 2500 Å, beispielsweise 2000 Å, ausgebildet wird. Die Elektrolytlösung wird dadurch erhalten, daß L-Weinsäure mit Ethylenglykol auf eine Konzentration von 5 % verdünnt wird und unter Verwendung von Ammoniak ein pH-Wert 7,0 ± 0,2 eingestellt wird. Das Substrat wird in die Lösung eingetaucht. Die positive Seite einer Konstantstromquelle wird an die Gate-Elektroden auf dem Substrat angeschlossen, und die Negativseite mit einer Platinelektrode verbunden. Eine Spannung wird bei einem konstanten Strom von 20 mA angelegt, und der Oxidationsvorgang wird fortgesetzt, bis die Spannung 150V erreicht. Die Oxidation geht bei einer konstanten Spannung von 150 V weiter, bis der Strom auf unterhalb von 0,1 mA absinkt. Auf diese Weise erhält man Aluminiumoxidfilme 154 und 155 mit einer Dicke von 2000 Å auf der Gate-Signalleitung 134 und der Kapazitätsleitung 136 (3C).
Eine Verunreinigung (Phosphor) wird dann in den inselförmigen Bereich 100 unter Selbstausrichtung implantiert, durch Ionendotierung unter Verwendung der Gate-Elektrodenabschnitte (der Gate-Elektroden und des anodischen Oxidfilms an dessen Umfang) als Masken, zur Ausbildung von Verunreinigungsbereichen des N-Typs. Das Dotiergas ist Phosphin (PH₃). Die Dosis beträgt 1 × 10¹⁴ und 5 × 10¹⁵ Atome/cm², beispielsweise 1 × 10¹⁵ Atome/cm², und die Beschleunigungsspannung beträgt 60 bis 90 kV, beispielsweise 80 kV. Auf diese Weise werden Verunreinigungsbereiche 156 bis 159 des N-Typs erzeugt (3D).
Ein KrF-Excimerlaser (Wellenlänge 248 nm, Impulsbreite 20 ns) wird eingestrahlt, um die dotierten Verunreinigungsbereiche 156 bis 159 zu aktivieren. Ein geeigneter Wert für die Energiedichte des Lasers beträgt 200 bis 400 mJ/cm², vorzugsweise 250 bis 300 mJ/cm². Diese Vorgänge können auch durch thermisches Anlassen durchgeführt werden. Insbesondere kann die Aktivierung durch thermisches Anlassen bei einer niedrigeren Temperatur als im Normalfall erfolgen, wenn ein Katalysatorelement (Nickel) verwendet wird (japanische Patentveröffentlichung Nr. 6-267989).
Die Verunreinigungsbereiche 156 und 157 des N-Typs werden auf diese Weise hergestellt, jedoch werden bei der Ausführungsform die Verunreinigungsbereiche von den Gate-Elektroden durch die Dicke des anodischen Oxids getrennt, so daß es sich um sogenannte Offset-Gates handelt. Es wurden daher die TFTs 121, 123, 124 und 125 hergestellt. Der andere TFT 122 wird auf dieselbe Weise erzeugt.
Dann wird ein Siliziumoxidfilm 160 bis zu einer Dicke von 5000 Å als Zwischenschicht-Isolierfilm mittels Plasma-CVD ausgebildet. TEOS und Sauerstoff werden als Ausgangsgase verwendet. Der Zwischenschicht-Isolierfilm 160 und der Gate-Isolierfilm 153 werden dann geätzt zur Ausbildung eines Kontaktloches in dem Verunreinigungsbereich 156 des N-Typs.
Daraufhin wird ein Aluminiumfilm durch Sputtern hergestellt und geätzt, um die Source-Elektrodenverdrahtung 161 auszubilden. Dies stellt eine Verlängerung der Bildsignalleitung 131 dar (3E).
Dann wird ein Passivierungsfilm 162 hergestellt. Ein Siliziumnitridfilm wird bis zu einer Dicke von 2000 bis 8000 Å, beispielsweise 4000 Å, ausgebildet, als der Passivierungsfilm, durch Plasma-CVD unter Verwendung einer Gasmischung aus NH₃/SiH₄/H₂. Der Passivierungsfilm 162, der Zwischenschicht-Isolierfilm 160 und der Gate-Isolierfilm 153 werden dann geätzt, um ein Kontaktloch für eine Pixelelektrode in dem Verunreinigungsbereich 159 des N-Typs auszubilden.
Ein Indiumzinnoxidfilm (ITO-Film) wird durch Sputtern ausgebildet, und dann zur Ausbildung einer Pixelelektrode 163 geätzt. Die Pixelelektrode ist eine Elektrode der Pixelzelle 132. Durch die voranstehend geschilderten Vorgänge wird ein Aktivmatrixschaltungselement ausgebildet, welches TFTs 121 bis 125 (126 bis 130) des N-Kanal-Typs aufweist, welche wie in 2C gezeigt in Reihe geschaltet sind. (3F)
(Ausführungsform 2)
Die 4A bis 4F zeigen das Verfahren zur Herstellung der Schaltung bei dieser Ausführungsform. Eine detaillierte Beschreibung der einzelnen Vorgänge erfolgt nicht, da ein bekanntes Verfahren (oder das Verfahren gemäß Ausführungsform 1) verwendet werden sollte. Eine Äquivalenzschaltung der Ausführungsform ist in 2C dargestellt.
In 4A wird ein Film aus kristallinem Silizium mit einem Muster versehen, um annähernd M-förmige Halbleiterbereiche (aktive Schichten) 201 bis 204 auszubilden, wie bei der Ausführungsform 1 (oder 1A), an gewünschten Orten. Nachdem ein Gate-Isolierfilm (nicht gezeigt) hergestellt wurde, werden die Gate-Signalleitungen 205 bis 208 parallel angeordnet, wird die Kapazitätsleitung 209 zwischen den Gate-Signalleitungen 205 und 206 ausgebildet, und die Kapazitätsleitung 210 zwischen den Gate-Signalleitungen 207 und 208 hergestellt. Die Lagebeziehung zwischen den Gate-Signalleitungen 205 bis 208, den Kapazitätsleitungen 209 und 210 und den aktiven Schichten 201 bis 204 ist ebenso wie bei der Ausführungsform 1. Die aktiven Schichten 201 bis 204 überlappen sich mit den Gate-Signalleitungen 205 bis 208 an drei Abschnitten. Weiterhin überlappen sich die aktiven Schichten 201 und 202 mit der gemeinsamen Kapazitätsleitung 209 an zwei Abschnitten, und überlappen sich die aktiven Schichten 203 und 204 mit der gemeinsamen Kapazitätsleitung 210 an zwei Abschnitten. (4A)
Nachdem eine Verunreinigung zur Erzielung des Leitfähigkeitstyps N oder P in die aktiven Schichten 201 bis 204 eindotiert wurde, wird ein Zwischenschicht-Isolator (nicht dargestellt) hergestellt, und dann werden die Kontaktlöcher 211 bis 214 an den linken Enden der aktiven Schichten 201 bis 204 hergestellt, und wird die Bildsignalleitung 215 ausgebildet. (4B)
In 4C werden Kontaktlöcher in den rechten Enden der aktiven Schichten 201 bis 204 ausgebildet, und die Pixelelektroden 216 bis 219 werden in Bereichen ausgebildet, die von den Gate-Signalleitungen 205 bis 208 und der Bildsignalleitung 205 umgeben sind, um die Pixelelektroden mit den rechten Enden der aktiven Schicht 201 bis 204 zu verbinden.
Durch die voranstehend geschilderten Vorgänge werden Schaltelemente für eine Aktivmatrixschaltung hergestellt. Da bei der Ausführungsform eine Kapazitätsleitung 209 (210) gemeinsam für das Paar der Pixelelektroden 216 und 217 (218 und 219) verwendet werden kann, kann die Anzahl an Kapazitätsleitungen halbiert werden, und daher ein Aperturverhältnis eines Pixels vergrößert werden. In 4C ist nur eine Minimalanordnung dargestellt. In der Praxis werden bei einem Flüssigkristallanzeigegerät mehrere Hundert x mehrere Hundert Anordnungen (jeweils wie in 4C gezeigt) kombiniert.
2C ist eine Äquivalenzschaltung der Aktivmatrixschaltung von 4C. Die Gate-Signalleitungen 204 und 205 entsprechen der Gate-Signalleitung 135 bzw. 134, und die Kapazitätsleitung 209 entspricht der Kapazitätsleitung 136. Die TFTs 121 bis 125 werden durch die aktive Schicht 201, die Gate-Signalleitung 205 und die Kapazitätsleitung 209 gebildet. Die TFTs 126 bis 130 werden durch die aktive Schicht 202, die Gate-Signalleitung 206 und die Kapazitätsleitung 209 gebildet. Die Pixelelektroden 216 und 217 entsprechen einer Elektrode der Pixelzellen 132 und 133.
Zur Erhöhung des Aperturverhältnisses ist es, wie in 4G bis 4F gezeigt, ebenfalls wirksam, einen Abschnitt des TFT, der in der aktiven Schicht 221 vorgesehen ist, mit der Bildsignalleitung 224 zu überlappen. Weiterhin kann in 4E eine solche Anordnung getroffen werden, daß sämtliche gebogenen Abschnitten der aktiven Schicht 221 mit der Kapazitätsleitung 222 und der Gate-Signalleitung 223 abgedeckt werden.
Wenn die Anzahl an Biegeabschnitten und die Anzahl an Schnittstellen zwischen der aktiven Schicht und den Gate-Signalleitungen und der Kapazitätsleitung erhöht werden, kann die Anzahl an Transistoren vergrößert werden. Daher ist es möglich, einen OFF-Strom weiter zu verringern. Wenn in 5A die Anzahl an Biegeabschnitten in der aktiven Schicht 501 größer ist als in dem Inselbereich von 1A bis 1D, und zwar um Eins größer, und die aktive Schicht 501 mit der Gate-Signalleitung 502 und der Kapazitätsleitung 503 überlappt wird, werden sechs als Schaltelement verwendete TFTs ausgebildet, und drei als Kondensator verwendete TFTs ausgebildet.
(Ausführungsform 3)
Diese Ausführungsform betrifft eine Anordnung, die durch Abänderung der Anordnung von 4C erhalten wird. 7 ist eine Aufsicht auf eine Anordnung gemäß dieser Ausführungsform. Die gleichen Bezugszeichen wie in 4C bezeichnen gleiche oder entsprechende Teile. Eine Äquivalenzschaltung dieser Ausführungsform weist die Schaltungsausbildung von 2C auf.
Das wesentliche Merkmal der Anordnung gemäß 7 besteht in der Art und Weise der Verwendung einer gemeinsamen Kapazitätsleitung für zwei Pixel. Bei der Ausführungsform 2 sind die aktiven Schichten 201 und 202 oder die aktiven Schichten 203 und 204 symmetrisch an einem Punkt in bezug auf die Kapazitätsleitungen 209 oder 210 angeordnet, so daß Bereiche, in welchen die Kapazitätsleitungen 209 und 210 mit den aktiven Schichten 201 bis 204 überlappt sind, entlang der Längsrichtung der Kapazitätsleitungen 209 und 210 angeordnet sind.
Bei der Ausführungsform 3 sind die aktiven Schichten 201 und 202 oder die aktiven Schichten 203 und 204 symmetrisch an einer Linie in bezug auf die Kapazitätsleitungen 209 oder 210 angeordnet, so daß Bereiche, in welchen die Kapazitätsleitungen 209 und 210 mit den aktiven Schichten 201 bis 204 überlappt sind, entlang der Richtung der Breite der Kapazitätsleitungen 209 und 210 angeordnet sind.
Da bei dieser Ausführungsform ein Paar von Kapazitätsleitungen gemeinsam für eine Pixelelektrode verwendet wird, kann die Anzahl an Kapazitätsleitungen halbiert werden, und daher ein Aperturverhältnis vergrößert werden.
(Ausführungsform 4)
Die Ausführungsform betrifft eine andere Anordnung, die durch Abänderung der Anordnung von 4C erhalten wird. 8 zeigt eine Anordnung gemäß dieser Ausführungsform. Die gleichen Bezugszeichen wie in 4C bezeichnen gleiche oder entsprechende Teile. Eine Äquivalenzschaltung der Anordnung gemäß dieser Ausführungsform ist in 2C gezeigt.
Ähnlich wie bei der Ausführungsform 2 sind bei der Ausführungsform 4 die aktiven Schichten 201 und 202 oder die aktive Schicht 203 und 204 symmetrisch an einem Punkt so angeordnet, daß Bereiche, in welchen die Kapazitätsleitungen 209 und 210 mit den aktiven Schichten 201 bis 204 überlappt sind, entlang der Längsrichtung der Kapazitätsleitungen 209 und 210 angeordnet sind. Bei dieser Ausführungsform sind die aktiven Schichten 201 und 202 und die aktive Schicht 203 und 204 wie in 8 gezeigt angeordnet.
Da bei dieser Ausführungsform ein Paar von Kapazitätsleitungen gemeinsam für eine Pixelelektrode verwendet wird, kann die Anzahl an Kapazitätsleitungen halbiert werden, und daher ein Aperturverhältnis vergrößert werden.
Bei der vorliegenden Erfindung ist es möglich, den Abfall der Spannung der Flüssigkristallzelle dadurch zu unterdrücken, daß die Gates mehrerer TFTs an eine Gate-Signalleitung und eine Kondensatorleitung in jedem Pixel angeschlossen werden. Da ein Paar von Kapazitätsleitungen gemeinsam für eine Pixelelektrode verwendet wird, kann die Anzahl an Kapazitätsleitungen halbiert werden, und daher ein Aperturverhältnis erhöht werden.
Allgemein hängt eine Beeinträchtigung von TFTs von der Spannung zwischen der Source und dem Drain ab. Da jedoch gemäß der vorliegenden Erfindung die Source und der Drain der TFTs 122, 123, 126 und 127 in 2C während sämtlicher Treibervorgänge auf einem niedrigen Potential gehalten werden, ist es möglich, durch die vorliegende Erfindung eine Beeinträchtigung zu verhindern.
Die vorliegende Erfindung ist bei solchen Anwendungen wirksam, welche eine Bildanzeige mit hoher Auflösung erfordern. Um 256 oder mehr extrem feine Abstufungen von Licht und Schatten anzuzeigen muß daher die Entladung der Flüssigkristallzelle während eines Einzelbilds auf 1 % oder weniger beschränkt werden. Konventionelle Systeme, weder gemäß 2A noch 2B, sind für diesen Zweck nicht geeignet.
Die vorliegende Erfindung ist geeignet für ein Aktivmatrixanzeigegerät, welches Halbleiter-TFTs aus kristallinem Silizium verwendet, und welchesfür Matrixanzeigen und dergleichen geeignet ist, welche eine besonders große Anzahl an Zeilen (Linien) aufweisen. Im allgemeinen ist bei einer Matrix mit einer großen Anzahl an Zeilen der Auswahlzeitraum pro Zeile kurz, und daher sind Halbleiter-TFTs aus amorphem Silizium nicht geeignet. TFTs, welche Halbleiter aus kristallinem Silizium verwenden, weisen jedoch die Schwierigkeit auf, daß der OFF-Strom (Ausschaltstrom oder Strom im ausgeschalteten Zustand) groß ist.
Die vorliegende Erfindung, bei welcher der OFF-Strom verringert werden kann, kann daher auch in dieser Hinsicht eine wirksame Verbesserung zur Verfügung stellen. TFTs, welche Halbleiter aus amorphem Silizium verwenden, sind ebenfalls vorteilhaft.
Die Ausführungsformen wurden hauptsächlich in bezug auf TFTs beschrieben, welche einen Aufbau mit einem oben angeordneten Gate aufweisen, jedoch ändern sich die Vorteile der vorliegenden Erfindung nicht, wenn eine Anordnung mit einem Gate unten oder ein anderer Aufbau verwendet wird.
Mit der vorliegenden Erfindung ist es möglich, durch minimale Änderungen eine maximale Wirkung zu erzielen. Insbesondere weisen bei TFTs mit oben angeordnetem Gate, obwohl die Form des dünnen Halbleiterbereichs (der aktiven Schicht) kompliziert ist, die Gate-Elektroden und dergleichen eine extrem einfache Form auf, und ist es daher möglich, ein Abschneiden (Unterbrechen) der oberen Schichtverdrahtungen zu verhindern. Wenn dagegen die Gate-Elektrode eine komplizierte Form aufweist, so verursacht dies eine Verringerung des Aperturverhältnisses. Die vorliegende Erfindung weist daher im industriellen Einsatz erhebliche Vorteile auf.

Claims

Aktivmatrixanzeigegerät umfassend: ein erstes Schaltelement (201) mit in Reihe geschalteten Dünnfilmtransistoren; ein zweites Schaltelement (202) mit in Reihe geschalteten Dünnfilmtransistoren; eine erste Pixelelektrode (216), die an einen ersten Dünnfilmtransistor (123) des ersten Schaltelements (201) angeschlossen ist; eine zweite Pixelelektrode (217), die an einen ersten Dünnfilmtransistor (128) des zweiten Schaltelements (202) angeschlossen ist; eine Bildsignalleitung (131, 215); die an einen Source-Bereich oder einen Drain-Bereich eines jeweils zweiten Dünnfilmtransistors (121, 126) des ersten und zweiten Schaltelements angeschlossen ist; eine erste Gate-Signalleitung (135, 205), die an Gate-Elektroden zumindest des ersten und zweiten Dünnfilmtransistors des ersten Schaltelements (201) angeschlossen ist; eine zweite Gate-Signalleitung (134, 206), die an Gate-Elektroden zumindest des ersten und zweiten Dünnfilmtransistors des zweiten Schaltelements (202) angeschlossen ist; und eine gemeinsame Kapazitätsleitung (136, 209), die an Gate-Elektroden jeweils eines dritten Dünnfilmtransistors (124, 125, 129) des ersten und zweiten Schaltelements angeschlossen ist.
Aktivmatrixanzeigegerät nach Anspruch 1, wobei die Kapazitätsleitung (136, 209) eine Leitung zum Anlegen einer gewünschten Spannung ist, um dritte Dünnfilmtransistoren (124, 125, 129, 130) mit Ladung zu laden, die gespeichert wird, wenn die ersten und zweiten Dünnfilmtransistoren (121, 123, 126, 128) ausgeschaltet werden.
Aktivmatrixanzeigegerät nach Anspruch 1 oder 2, wobei die Kapazitätsleitung (176, 209) zwischen zwei benachbarten Gate-Signalleitungen (134, 135, 205, 206) angeordnet ist.
Aktivmatrixanzeigegerät nach einem der Ansprüche 1 bis 3, wobei jedes der Schaltelemente einen Inselhalbleiterbereich (201-204) aufweist, wobei jede der Gate-Signalleitungen (134, 135, 205, 206) zumindest drei separate Abschnitte jeder der Inselhalbleiterbereiche (201-204) überlappt, und die Kapazitätsleitung (136, 209) zumindest zwei weitere separate Abschnitte jedes der Inselhalbleiterbereiche (201-204) überlappt.
Aktivmatrixanzeigegerät nach Anspruch 4, wobei jedes der Schaltelemente (201, 202) einen M-förmigen Inselhalbleiterbereich (201-204) aufweist.
Aktivmatrxanzeigegerät nach Anspruch 5, wobei jedes der Schaltelemente (201, 202) vier Verunreinigungsbereiche (156-159) aufweist, welche durch die Kapazitätsleitung (136, 209) und die Gate-Signalleitung (134, 135, 205, 206) unterteilt werden, wobei die Verunreinigungsbereiche (156-159) einen Leitfähigkeitstyp N oder P aufweisen.
Aktivmatrixanzeigegerät nach Anspruch 2, wobei eine Gate-Spannung der dritten Dünnfilmtransistoren (124, 125, 129, 130) auf einer gewünschten Spannung gehalten wird, so dass Kanalbereiche der dritten Dünnfilmtransistoren denselben Leitfähigkeitstyp annehmen, wie die Source-Bereiche und Drain-Bereiche der dritten Dünnfilmtransistoren.
Aktivmatrixanzeigegerät nach Anspruch 1 oder 2, wobei die ersten, zweiten und dritten Dünnfilmtransistoren eines jeden Schaltelements in Reihe geschaltet sind.