JP3795606B2 - 回路およびそれを用いた液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタを用いた差動増幅回路およびこれを用いたバッファアンプ、これを内蔵した液晶表示装置に関する。
【０００２】
【従来の技術】
薄膜トランジスタを用いた液晶表示装置としては、従来半導体として非晶質シリコンを用いるもの、最高プロセス温度１０００℃以上を用いる高温ポリシリコンを用いるもの、最高プロセス温度６００℃以下を用いる低温ポリシリコンを用いるものがある。
また、最近では最高プロセス温度６００〜１０００℃を用いる中温（低温と高温の中間）ポリシリコンを用いるものや、非晶質シリコンと低温ポリシリコンが混在しているものを用いるものなどがある。
【０００３】
図５（Ａ）に、液晶表示装置を示す。画素１００１が格子状に配列しており、各画素はデータ線１００５とゲイト線１００４に接続されている。コンピュータなどの端末１０２１からの信号をＤ／Ａ変換器１０２０によってデジタル信号からアナログ信号に変換させ、ビデオ信号線１０２２に送られる。端末１０２１がテレビなど最初からアナログ信号を出力している場合は、Ｄ／Ａ変換器１０２０は無い。ビデオ信号線１０２２は、各データ線に接続されたスイッチトランジスタ１００３のソースまたはドレインに接続され、スイッチトランジスタ１００３は水平走査回路１０１０からの開信号がスイッチゲイト線１０１２に送られると、スイッチトランジスタ１００３が開状態になり、ビデオ信号がデータ線１００５に送られる。
【０００４】
データ線１００５に送られたビデオ信号は、バッファアンプ１００２を介して画素１００１にビデオ信号を送る。画素の部分を図５（Ｂ）に示す。データ線１００５は画素スイッチトランジスタのソースまたはドレインに接続され、データ線に接続されていないドレインまたはソースには、画素電極を介して液晶１０４０および保持容量１０５０に接続されている。
また、画素トランジスタのゲイトはゲイト線１００４に接続されており、ゲイト線１００４は垂直走査回路１０１１に接続されている。
【０００５】
この画素トランジスタの半導体として用いるのが、上記に記した非晶質シリコン、低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものである。
【０００６】
非晶質シリコンを画素トランジスタとして用いる液晶表示装置の場合は、バッファアンプ、スイッチトランジスタ、水平走査回路、垂直走査回路、Ｄ／Ａ変換器の半導体に非晶質シリコンを用いることは、非晶質シリコンの電界効果移動度が小さすぎて使用できない。
したがって、上記の回路は単結晶シリコンなどの結晶半導体を用いたモノリッシクＩＣを使っている。
【０００７】
そのため、液晶表示装置の表示部以外の回路部分の面積が大きくなるという欠点があった。
また、結晶半導体を用いたモノリシックＩＣを使うためにＩＣの価格が高くコストダウンを阻害している。
【０００８】
そこで提案されてきたのが、ポリシリコンを用いるものである。低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものを使った液晶表示装置の場合には、非晶質シリコンと比較して電界効果移動度が１０〜１００倍も大きいために、バッファアンプ、スイッチトランジスタ、水平走査回路、垂直走査回路、の半導体に用いることができる。Ｄ／Ａ変換器は、非常に短時間でデジタル信号をアナログ信号に変換するために単結晶シリコン半導体などを用いたバイポーラ型トランジスタなどが必要である。
【０００９】
低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものを使った液晶表示装置の場合は、基板上にポリシリコンを用いて画素スイッチ、バッファアンプ、スイッチトランジスタ、水平走査回路、垂直走査回路を形成することができるために、液晶表示装置の表示部以外の回路部分の面積を小さくすることが可能になった。
また、結晶半導体を用いたモノリシックＩＣを使わないためにＩＣの価格分のコストダウンを図ることができるという長所がある。
【００１０】
しかしながら、ポリシリコンを用いて形成できる従来のバッファアンプを図６（Ａ）（Ｂ）に示す。図６（Ａ）は、Ｎチャネル型薄膜トランジスタ１１０１と負荷抵抗１１０２を用いて構成したソースフォロワであり、利得がほぼ１のバッファアンプである。１１０３は入力端子、１１０６は出力端子、１１０４は正電源、１１０５は負電源である。
図６（Ｂ）は、Ｐチャネル型薄膜トランジスタ１１１１と負荷抵抗１１１２を用いて構成したソースフォロワであり、利得がほぼ１のバッファアンプである。１１１３は入力端子、１１１６は出力端子、１１１４は正電源、１１１５は負電源である。
【００１１】
このバッファアンプは、トランジスタ１個で形成することができるために、非常に簡単にバッファアンプを形成できるが、トランジスタのバラツキや温度変化に対する特性の変化が大きいために、液晶の表示階調が小さいときは用いることができるが、階調数が増加するとバラツキの中に階調が埋もれてしまいバッファアンプとしての動作ができなくなる。
階調としては、液晶を５Ｖで駆動する場合には、８階調のときの１階調あたりの電圧幅は５Ｖ／８階調で６２５ｍＶであり、以下順に１６階調のときは３１３ｍＶ、３２階調のときは１５６ｍＶ、６４階調のときは７８ｍＶ、１２８階調のときは３９ｍＶ、２５６階調のときは２０ｍＶになる。
【００１２】
１個のトランジスタでは、特性の温度変化やトランジスタのバラツキのためにせいぜい１６〜３２階調までが限界である。
さらに２個のトランジスタを用いた差動回路を形成しても、ポリシリコン独特の問題があり、特性バラツキを改善することはできなかった。
【００１３】
ポリシリコン独特の問題を、図７（Ａ）（Ｂ）に示す。図７（Ａ）は、絶縁ゲイト型ポリシリコン薄膜トランジスタ（以下ポリシリコン薄膜トランジスタという）の平面図を示すが、ゲイト電極１２０２、ポリシリコン１２０１、ソース電極１２０３、ソースコンタクト１２０５、ドレイン電極１２０４、ドレインコンタクト１２０６からなっている。ポリシリコン１２０１には、結晶粒界（グレインバンダリ）１２１０、１２１１、１２１２が存在する。この結晶粒界は、一様に形成される訳ではなく、そのポリシリコンの結晶化条件や結晶核、基板での位置などによって様々に変化する。
【００１４】
Ｘ−Ｘ’で切った断面を図７（Ｂ）に示すが、基板１２００上にポリシリコン１２０１、ゲイト絶縁膜１２０７、ゲイト電極１２０２、層間絶縁膜１２０８、ソース電極１２０３、ソースコンタクト１２０５、ドレイン電極１２０４、ドレインコンタクト１２０６からなっている。結晶粒界１２１０、１２１１、１２１２は図に示すように、断面に切り込むように形成されている。
ソースからドレインに流れる（あるいはドレインからソース）キャリアは、この結晶粒界を横切る形になる。
【００１５】
ポリシリコン薄膜トランジスタが１個であれば、問題は少ないが、バッファアンプなどを複数のトランジスタによって形成する場合に、個々のトランジスタにおいてこの結晶粒界のことなるために、個々のトランジスタでの特性が若干づつことなるために、差動増幅回路などトランジスタの特性の同一性が必要とされる薄膜トランジスタ回路に用いることは不向きであり、せいぜい６４階調までのバッファアンプまでしか構成できなかった。
【００１６】
また、図９に低温ポリシリコンの形成方法の一つであるレーザ結晶化の様子を示すが、図９は、島状半導体１４０１、１４０２、１４０３等が基板上にあるものを平面的に見た図である。島状半導体１４０１、１４０２、１４０３をレーザによって結晶化するために、レーザ照射エリアを１４１０、１４１１、１４１２、１４１３と順次移動しながら、島状半導体１４０１、１４０２、１４０３等をレーザ結晶化する。
レーザの照射は、液晶表示装置の場合では基板サイズが対角１インチよりかなり大きく通常は対角３インチ以上で、１枚の基板から液晶表示装置を多数枚取り出すものでは対角で８インチ以上にもなるために、レーザを基板全面に一度に照射してレーザ結晶化することができないために、図９のようにレーザ照射エリアを順次走査して、基板全面の半導体をレーザ結晶化する。
【００１７】
すると、レーザ照射エリアが重なるところがあり、その部分の半導体の結晶化状態のバラツキが大きくなる。
また、レーザとしては、通常エキシマレーザを用いるが、エキシマレーザはアルゴンやキセノンなどの不活性ガスと弗素や塩素などのハロゲンガスを用いてエキシマ状態をつくり、それによってエネルギーの大きな紫外光をつくり出すために、エネルギーの照射エネルギーのバラツキが、レーザ照射エリアの中でも±５％もあり、通常の場合では差動増幅回路などトランジスタの特性の同一性が必要とされる薄膜トランジスタ回路ようのポリシリコンの作製はできない。そのためせいぜい３２〜６４階調までのバッファアンプまでしか構成できなかった。
【００１８】
本出願人による出願である特願平８−３３５１５２号等に開示された、金属触媒を用いたポリシリコンの作製方法を用いると、結晶成長の向きを揃えることができる。その様子を図８に示す。ポリシリコン薄膜トランジスタの平面図を示すが、ゲイト電極１３０２、ポリシリコン１３０１、ソース電極１３０３、ソースコンタクト１３０５、ドレイン電極１３０４、ドレインコンタクト１３０６からなっている。ポリシリコン１３０１には、針状または柱状粒１３３０が存在する。これは、結晶成長を助長促進する金属触媒１３４０があるために、そこが結晶核になり、結晶が成長するためである。金属触媒１３４０を中心として対称となる位置にもう一つのポリシリコン薄膜トランジスタ１３０５があり、針状または柱状粒１３３１が存在する。
【００１９】
この方法で形成したポリシリコン薄膜トランジスタはそれ以外の、熱を加えただけの結晶化、レーザ結晶化、金属触媒を基板全面に作製してからの結晶化などで結晶化されたポリシリコンを用いたポリシリコン薄膜トランジスタと比較するとはるかにトランジスタ特性が優れている。例えば、従来であれば、駆動信号の周波数はせいぜい数ＭＨｚであったが、この薄膜トランジスタは、３．３〜５Ｖの電圧で数１０ＭＨｚ〜数１００ＭＨｚ以上の高周波での駆動も可能であり、リングオシレータレベルで１ＧＨｚ、シフトレジスタレベルで１００ＭＨｚの動作を行わすことができる。
【００２０】
しかしながら、この金属触媒を用いて形成された高特性な薄膜トランジスタでも、現状では２５６階調用の２個のトランジスタを使ったバッファアンプとして用いる差動増幅回路には、そのままでは用いることができず、せいぜい６４〜１２８階調までが限界であった。
【００２１】
【発明が解決しようとする課題】
いままで記載してきたように、ポリシリコン薄膜トランジスタによってバッファアンプを内蔵した液晶表示装置において、そのポリシリコンの作製方法によって個々のトランジスタのバラツキが大きいために、トランジスタを２個使った差動増幅回路を用いたバッファアンプを構成することは困難であった。
熱結晶化ポリシリコンでは、結晶粒界の形成のされかたがバラバラでありせいぜい６４階調までのバッファアンプまでしかできなかった。
レーザ結晶化ポリシリコンでは、レーザの照射の重なり程度およびレーザエネルギーの不安定さからせいぜい３２〜６４階調までのバッファアンプまでしかできなかった。
金属触媒をもちいたポリシリコンでもせいぜい１２８階調までのバッファアンプまでしかできなかった。
それぞれの作製方法の異なるポリシリコンを用いたポリシリコン薄膜トランジスタを、複数用いた差動増幅回路からなるバッファアンプを作製することが従来技術では達成することができなかった。
【００２２】
【課題を解決するための手段】
前述した従来技術の課題を鑑み、本発明は薄膜トランジスタを用いた差動回路など、特性の揃ったトランジスタを複数組み合わせて構成される薄膜トランジスタ回路において、個々のトランジスタの特性に差があった場合でも、そのトランジスタを特性の差が減じられる様に、配置、作製することによって薄膜トランジスタを用いた差動回路など、特性の揃ったトランジスタを複数組み合わせて構成される薄膜トランジスタ回路を提供できることを目的とする。
【００２３】
第１の発明としては、第１入力信号が入力されるゲイト電極電位が共通の第１乃至第２ｎ（ｎ≧１、ｎは自然数）の薄膜トランジスタと第２入力信号が入力されるゲイト電極電位が共通の第２ｎ＋１乃至第２ｍ（ｍ≧ｎ＋１、ｍは自然数）の薄膜トランジスタを含む差動回路を少なくとも用いた薄膜トランジスタ回路において、第１入力信号が入力される前記第１乃至第２ｎの薄膜トランジスタのうち第ｊ（２ｎ−１≧ｊ≧１、ｊは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｊ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
第２入力信号が入力される前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのうち第ｉ（２ｍ−１≧ｉ≧２ｎ、ｉは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｉ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
前記第１乃至第２ｎの薄膜トランジスタのチャネル形成領域の対称中心と前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのチャネル形成領域の対称中心が同じ点である薄膜トランジスタ回路を特徴としている。
【００２４】
第２の発明としては、ゲイト電極電位が共通の第１乃至第２ｎ（ｎ≧１、ｎは自然数）の薄膜トランジスタおよび第２ｎ＋１乃至第２ｍ（ｍ≧ｎ＋１、ｍは自然数）の薄膜トランジスタを少なくとも含み、前記第１乃至第２ｎの薄膜トランジスタまたは前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのどちらか一方のゲイト電極とソースまたはドレインを結線しているカレントミラー回路を含む薄膜トランジスタ回路において、
前記第１乃至第２ｎの薄膜トランジスタのうち第ｊ（２ｎ−１≧ｊ≧１、ｊは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｊ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのうち第ｉ（２ｍ−１≧ｉ≧２ｎ、ｉは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｉ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
前記第１乃至第２ｎの薄膜トランジスタのチャネル形成領域の対称中心と前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのチャネル形成領域の対称中心が同じ点である薄膜トランジスタ回路を特徴としている。
【００２５】
第３の発明としては、第１入力信号が入力されるゲイト電極電位が共通の第１乃至第２ｋ（ｋ≧１、ｋは自然数）の薄膜トランジスタと第２入力信号が入力されるゲイト電極電位が共通の第２ｋ＋１乃至第２ｌ（ｌ≧ｋ＋１、ｌは自然数）の薄膜トランジスタを少なくとも含む差動回路と、
ゲイト電極電位が共通の第１乃至第２ｎ（ｎ≧１、ｎは自然数）の薄膜トランジスタおよび第２ｎ＋１乃至第２ｍ（ｍ≧ｎ＋１、ｍは自然数）の薄膜トランジスタを少なくとも含み、前記第１乃至第２ｎの薄膜トランジスタまたは前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのどちらか一方のゲイト電極とソースまたはドレインを結線しているカレントミラー回路を用い、
前記差動回路中の薄膜トランジスタのソースドレイン極性と前記カレントミラー回路中の薄膜トランジスタのソースドレインの極性は、互いに逆の極性であり、前記差動回路の第１乃至第２ｋの薄膜トランジスタのソースまたはドレインと前記カレントミラー回路の第１乃至第２ｎの薄膜トランジスタのソースまたはドレインを結線し、
前記差動回路の第２ｋ＋１乃至第２ｌの薄膜トランジスタのソースまたはドレインと前記カレントミラー回路の第２ｎ＋１乃至第２ｍの薄膜トランジスタのソースまたはドレインを結線し、前記カレントミラー回路と結線されていない前記差動回路の第１乃至第２ｋの薄膜トランジスタのソースまたはドレインと第２ｋ＋１乃至第２ｌの薄膜トランジスタのソースまたはドレインを結線し、前記差動回路と結線されている前記カレントミラー回路の前記第１乃至第２ｎの薄膜トランジスタまたは前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのどちらか一方のゲイト電極とソースまたはドレインが結線されていない部分から出力信号を取り出す差動増幅回路を含む薄膜トランジスタ回路において、差動回路の第１入力信号が入力される前記第１乃至第２ｋの薄膜トランジスタのうち第ｇ（２ｋ−１≧ｇ≧１、ｇは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｇ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
第２入力信号が入力される前記第２ｋ＋１乃至第２ｌの薄膜トランジスタのうち第ｈ（２ｌ−１≧ｈ≧２ｋ、ｈは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｈ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
前記第１乃至第２ｎの薄膜トランジスタのチャネル形成領域の対称中心と前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのチャネル形成領域の対称中心が同じ点であり、
前記第１乃至第２ｎの薄膜トランジスタのうち第ｊ（２ｎ−１≧ｊ≧１、ｊは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｊ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、カレントミラー回路の前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのうち第ｉ（２ｍ−１≧ｉ≧２ｎ、ｉは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｉ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
前記第１乃至第２ｎの薄膜トランジスタのチャネル形成領域の対称中心と前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのチャネル形成領域の対称中心が同じ点である薄膜トランジスタ回路を特徴としている。
【００２６】
第４の発明としては、第１乃至第３の発明において、薄膜トランジスタのソース・ドレイン領域がポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００２７】
第５の発明としては、第１乃至第４発明において、薄膜トランジスタのチャネル形成領域が針状結晶のポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００２８】
第６の発明としては、第１乃至第５発明において、薄膜トランジスタのチャネル形成領域が金属触媒を用いて結晶化させたポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００２９】
第７の発明としては、第１乃至第６発明において、薄膜トランジスタのチャネル形成領域がレーザを用いて結晶化させたポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００３０】
第８の発明としては、第１乃至第７発明において、薄膜トランジスタのチャネル形成領域に結晶粒界を含むポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００３１】
第９の発明としては、第１乃至第８発明において、薄膜トランジスタのソース・ドレイン領域がレーザを用いて結晶化させたポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００３２】
第１０の発明としては、第３発明において、差動回路の第１乃至第２ｋの薄膜トランジスタのソースまたはドレインと前記カレントミラー回路の第１乃至第２ｎの薄膜トランジスタのソースまたはドレインを結線していない前記第１乃至第２ｎの薄膜トランジスタのソースまたはドレインに電源電圧を供給し、
前記差動回路の第２ｋ＋１乃至第２ｌの薄膜トランジスタのソースまたはドレインと前記カレントミラー回路の第２ｎ＋１乃至第２ｍの薄膜トランジスタのソースまたはドレインを結線していない前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのソースまたはドレインに前記電源電圧を供給し、前記カレントミラー回路と結線されていない前記差動回路の第１乃至第２ｋの薄膜トランジスタのソースまたはドレインと第２ｋ＋１乃至第２ｌの薄膜トランジスタのソースまたはドレインを結線し且つ定電流源に結線した薄膜トランジスタ回路を特徴としている。
【００３３】
第１１の発明としては、第３乃至第１０発明において、第１入力信号からアナログ信号が入力され、出力信号と第２入力信号を結線してバッファアンプとする薄膜トランジスタ回路を特徴としている。
【００３４】
第１２の発明としては、絶縁基板上に画素電極、前記画素電極に接続された画素スイッチ、水平走査回路、垂直走査回路、を少なくと含むアクティブマトリクス型液晶表示装置において、前記水平走査回路と前記画素スイッチの間にアナログ入力信号をアナログ出力信号として出力するバッファアンプまたは差動増幅回路を有し、前記バッファアンプまたは差動増幅回路が、第１乃至第１１発明の薄膜トランジスタを含む液晶表示装置を特徴とする。
【００３５】
第１３の発明としては、第１２発明において、アナログ入力信号が、前段でデジタルからアナログに変換されたアナログ信号である液晶表示装置を特徴とする。
【００３６】
本発明を図１を用いて、説明する。図１（Ａ）は、本発明の薄膜トランジスタの回路構成を示す一例である。点線で囲まれた部分が、カレントミラー回路１０１および差動回路１０２を構成しており、カレントミラー回路は、駆動電源と接続されており、差動回路１０２には入力１および入力２の、入力信号を入れる部分がある。差動回路１０２は、定電流源１０３に接続されている。
カレントミラー回路と差動回路の間から、出力信号が出力される。
【００３７】
この回路の入力１および入力２にそれぞれ信号を入れると、その差分が出力から出力信号が出力される。出力と入力２を接続したところ（図示せず）から新たに出力を取り出す場合は、入力１から入れた入力信号と同一の信号が出力されるアナログバッファアンプとして動作する。
【００３８】
カレントミラー回路１０１と差動回路１０２の中には、それぞれ４つの薄膜トランジスタが構成部品となっている。カレントミラー回路１０１と差動回路１０２の中に用いる薄膜トランジスタの極性はそれぞれ逆の極性になる。図中では、カレントミラー回路１０１内では、Ｎ型の薄膜トランジスタを用い、差動回路１０２内では、Ｐ型の薄膜トランジスタを用いている。このＰ型とＮ型の極性を逆にしてもよい。
しかし、同極性では、この回路は動作しない。
【００３９】
カレントミラー回路１０１の中にはＮ型薄膜トランジスタ（以下Ｎ−ＴＦＴという）１１１、１１２、１１３、１１４がある。第１組のＮ−ＴＦＴ１１１と１１２がペアで、第２組のＮ−ＴＦＴ１１３、１１４がもう一つのペアになっている。第１組のＮ−ＴＦＴ１１１、１１２のゲイト電極が接続され、第２組のＮ−ＴＦＴ１１３、１１４のゲイト電極が接続されており、それぞれのゲイト電極が結線されている。その結線されているところから、Ｎ─ＴＦＴ１１１、１１２のソースまたはドレインに結線されている。ゲイト電極と結線されていないＮ−ＴＦＴ１１１、１１２、１１３、１１４のドレインまたはソースは、駆動電源に接続されている。
【００４０】
本来、カレントミラー回路１０１では、それぞれ第１組および第２組の薄膜トランジスタはそれぞれ１つずつでも、回路の動作はする。実際、半導体のバラツキがほとんど無視できる単結晶モノリシック半導体では、それぞれ１個ずつのトランジスタで構成されている。
しかし、本発明を実施するためには、それぞれの組に複数の薄膜トランジスタが必要になるために第１組および第２組に２個ずつの薄膜トランジスタがある。
【００４１】
差動回路１０２の中にはＰ型薄膜トランジスタ（以下Ｐ−ＴＦＴという）１２１、１２２、１２３、１２４がある。第１組のＰ−ＴＦＴ１２１と１２２がペアで、第２組のＰ−ＴＦＴ１２３、１２４がもう一つのペアになっている。第１組のＰ−ＴＦＴ１２１、１２２のゲイト電極が接続され第１の入力信号源に接続され、第２組のＰ−ＴＦＴ１２３、１２４のゲイト電極が接続されて第２の入力信号源に接続されている。Ｐ−ＴＦＴ１２１、１２２、１２３、１２４のソースまたはドレインは、定電流電源１０３に接続されている。
【００４２】
本来、差動回路１０２では、それぞれ第１組および第２組の薄膜トランジスタはそれぞれ１つずつでも、回路の動作はする。実際、半導体のバラツキがほとんど無視できる単結晶モノリシック半導体では、それぞれ１個ずつのトランジスタで構成されている。
しかし、本発明を実施するためには、それぞれの組に複数の薄膜トランジスタが必要になるために第１組および第２組に２個ずつの薄膜トランジスタがある。
【００４３】
カレントミラー回路１０１の第１組のＮ−ＴＦＴ１１１、１１２のソースまたはドレインと差動回路１０２の第１組のＰ−ＴＦＴ１２１、１２２のドレインまたはソースが接続され、カレントミラー回路１０１の第２組のＮ−ＴＦＴ１１３、１１４のソースまたはドレインと差動回路１０２の第２組のＰ−ＴＦＴ１２３、１２４のドレインまたはソースが接続される。第２組のＮ−ＴＦＴ１１３、１１４とＰ−ＴＦＴ１２３、１２４の接続されたところから、出力信号が取り出される。
【００４４】
ここで、カレントミラー回路１０１および差動回路１０２の動作上、最も重要になるのは、第１組の薄膜トランジスタの特性と第２組の薄膜トランジスタの特性ができるだけ同一であることである。とくにトランジスタの電界効果移動度μと閾値電圧Ｖｔｈの特性ができるだけ揃う必要がある。
【００４５】
例えば、液晶表示装置のバッファアンプとして用いる場合は、階調としては、液晶を５Ｖで駆動する場合には、８階調のときの１階調あたりの電圧幅は５Ｖ／８階調で６２５ｍＶであり、以下順に１６階調のときは３１３ｍＶ、３２階調のときは１５６ｍＶ、６４階調のときは７８ｍＶ、１２８階調のときは３９ｍＶ、２５６階調のときは２０ｍＶになる。
【００４６】
したがって、薄膜トランジスタの閾値や電界効果移動度がずれる幅によって、どこまでの階調表示に用いることが出来るかがきまる。本発明では、このズレ幅を低減することを提供する。
説明の簡単化のために、まず差動回路１０２に関して説明する。
【００４７】
本発明人は、個々のトランジスタのバラツキは、ある程度あるのは、従来技術の説明でも述べた様に仕方のないことであることを前提とし、そのトランジスタを組み合わせることで、バラツキを低減させることに気づいた。
即ち、或る薄膜トランジスタを２個取り出して其を比較すると、それぞれ特性がほぼ同一の場合も、かなり異なる場合もある。しかしながら、ある薄膜トランジスタの集団と別の薄膜トランジスタの集団を比較すると、その集団の平均値どうしの比較では、大きな差が生じないということと、その集団の形成しかたによって更に特性の平均値の差が小さくなるのである。
【００４８】
従来技術および発明が解決しようとする課題の項で述べたように、個々の薄膜トランジスタの特性のバラツキを発生させる原因として、その薄膜トランジスタの基板上の位置に起因するものが、特にポリシリコン半導体を用いる場合に大きい。
第１組の薄膜トランジスタＰ−ＴＦＴ１２１、１２２と第２組の薄膜トランジスタＰ−ＴＦＴ１２３、１２４の特性の差を減じるために、それぞれの組のトランジスタを２個にして、１個の場合に生じるバラツキを２個にすることで、平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
【００４９】
図１（Ｂ）に、差動回路１０２の４つの薄膜トランジスタの基板上での平面的な配置とその結線の一例を示す。図に示すように、Ｐ−ＴＦＴ１２１と１２２はクロスする位置にあり、Ｐ−ＴＦＴ１２３と１２４が逆クロスの位置にある。それぞれのクロスの位置関係は、対称中心１３８に対して点対称であり各薄膜トランジスタの基本構成は同一である。
【００５０】
半導体層１３１とソース電極１３３、ソースコンタクト１３５、ドレイン電極１３４、ドレインコンタクト１３６、ゲイト電極１３２を有している。平面図のために、図中では見えないが、ゲイト電極１３２の下にはゲイト絶縁膜がありゲイト絶縁膜の下に半導体層１３１がある。ゲイト電極１３２と半導体層１３１が重なっている半導体層１３１の部分にチャネル形成領域がある。
【００５１】
Ｐ−ＴＦＴ１２１とＰ−ＴＦＴ１２２は、ゲイト電極１３２が共通であり、Ｐ−ＴＦＴ１２３とＰ−ＴＦＴ１２４は、ゲイト電極１３７が共通である。
図では、ソースおよびドレインの結線を示していないが、薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
【００５２】
したがって、対称中心１３８の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
図１では、カレントミラー回路１０１および差動回路１０２の中で４個づつの薄膜トランジスタを用いた例を示したが、さらに特性バラツキを減少させるためには、トランジスタの数を増やせばよい。要求されるバラツキが、液晶表示装置の６４階調用と２５６階調用では当然、異なり２５６階調のバラツキ低減の方がより小さくなくてはならない。
【００５３】
図２に、複数のトランジスタを用いて個々の薄膜トランジスタの特性バラツキを平均化する例を示す。
本発明を図２を用いて、説明する。カレントミラー回路２０１および差動回路２０２を構成しており、カレントミラー回路２０１は、駆動電源と接続されており、差動回路２０２には入力１および入力２の、入力信号を入れる部分がある。差動回路２０２は、定電流源２０３に接続されている。
カレントミラー回路２０１と差動回路２０２の間から、出力信号が出力される。
【００５４】
この回路の入力１および入力２にそれぞれ信号を入れると、その差分が出力から出力信号が出力される。出力と入力２を接続したところ（図示せず）から新たに出力を取り出す場合は、入力１から入れた入力信号と同一の信号が出力されるアナログバッファアンプとして動作する。
【００５５】
カレントミラー回路２０１には２ｍ個の薄膜トランジスタ２１１−１〜２１１─２ｍと、差動回路２０２の中には、２ｌ個の薄膜トランジスタ２２１─１〜２２１─２ｌが構成部品となっている。カレントミラー回路２０１と差動回路２０２の中に用いる薄膜トランジスタの極性はそれぞれ逆の極性になる。図中では、カレントミラー回路２０１内では、Ｎ型の薄膜トランジスタを用い、差動回路２０２内では、Ｐ型の薄膜トランジスタを用いている。このＰ型とＮ型の極性を逆にしてもよい。
しかし、同極性では、この回路は動作しない。
【００５６】
カレントミラー回路２０１の中には第１組２１５のＮ型薄膜トランジスタ（以下Ｎ−ＴＦＴという）２１１─１〜２１１─２ｎの２ｎ個のトランジスタが組になっている。一方、第２組２１６のＮ−ＴＦＴ２１１─（２ｎ＋１）〜２１１─２ｍの（２ｍ─２ｎ）個が組になっている。第１組２１５のＮ−ＴＦＴゲイト電極が接続され、第２組２１６のＮ−ＴＦＴゲイト電極が接続されており、それぞれのゲイト電極が結線されている。その結線されているところから、片方の組のソースまたはドレインに結線されている。逆側のドレインまたはソースは他方の組の同様のドレインまたはソースは、駆動電源に接続されている。
【００５７】
差動回路２０２の中には第１組２２５のＰ型薄膜トランジスタ（以下Ｐ−ＴＦＴという）２２１─１〜２２１─２ｋの２ｋ個のトランジスタが組になっている。一方、第２組２２６のＰ−ＴＦＴ２２１─（２ｋ＋１）〜２２１─２ｌの（２ｌ−２ｋ）個が組になっている。第１組２２５のＰ−ＴＦＴのゲイト電極が接続され第１の入力信号源に接続され、第２組２２６のＰ−ＴＦＴのゲイト電極が接続されて第２の入力信号源に接続されている。第１組２２５と第２組２２６の全てのＰ−ＴＦＴのソースまたはドレインは、定電流電源２０３に接続されている。
【００５８】
カレントミラー回路２０１の第１組２１５のＮ−ＴＦＴのソースまたはドレインと差動回路２０２の第１組２２５のＰ−ＴＦＴドレインまたはソースが接続され、カレントミラー回路２０１の第２組２１６のＮ−ＴＦＴのソースまたはドレインと差動回路２０２の第２組２２６のＰ−ＴＦＴのドレインまたはソースが接続される。第２組のＮ−ＴＦＴとＰ−ＴＦＴの接続されたところから、出力信号が取り出される。
【００５９】
説明を簡単にするために、カレントミラー回路２０１について説明する。第１組２１５の薄膜トランジスタと第２組２１６の薄膜トランジスタの特性の差を減じるために、第１組２１５のＮ−ＴＦＴを２ｎ個にし、第２組２１６のＮ−ＴＦＴを（２ｍ−２ｎ）個にして、１個の場合に生じるバラツキを平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
従って、第１組２１５および第２組２１６のＮ−ＴＦＴはどちらも偶数個である必要がある。
【００６０】
薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
したがって、対称中心の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
【００６１】
カレントミラー回路２０１を説明したが、差動回路２０２も同様である。図２で、ｎ＝１，ｍ＝２，ｋ＝１，ｌ＝２の場合が、図１の例に相当する。要求されるバラツキが、液晶表示装置の６４階調用と２５６階調用では当然、異なり２５６階調のバラツキ低減の方がより小さくなくてはならない。したがって、要求される使用に応じてｎ，ｍ，ｋ，ｌの値を決定すればよい。
【００６２】
【実施例】
〔実施例１〕
図３に本発明の実施例を示す。図３（Ａ）は、差動回路３０２に本発明を実施した例を示す。これは、カレントミラー回路に差動回路３０２を接続する場合に、薄膜半導体のプロセスや薄膜トランジスタの配置上、差動回路３０２内の薄膜トランジスタの特性がバラツキ易いことが分かっている場合に、差動回路３０２にのみ本発明を適用する例を示している。
【００６３】
基板に、薄膜半導体を多数形成する場合において、差動増幅回路を形成する基板上の位置が、基板の周辺部にあり、しかも、差動回路３０２が特に基板周辺側に位置しているために、その個々の薄膜トランジスタの特性がバラツキ易くなっているときなどが相当する。薄膜トランジスタのチャネル形成領域を含む半導体層を、平行平板型プラズマＣＶＤ装置を用いて成膜するばあいに、基板の周辺部は電極の電界が弱くなりまた、反応ガスの流れが一番乱れるところでもある。そのため、通常、基板周辺部から１０ｍｍ程度は、能動半導体素子を形成しないようにしている。
【００６４】
しかしながら、たとえ基板周辺から１０ｍｍ離れていても、その周辺近傍のトランジスタを用いて、差動回路３０２を形成しようとすると、その薄膜トランジスタの特性バラツキは大きな問題となる。
【００６５】
差動回路３０２は、第１組の薄膜トランジスタ群３２５と第２の薄膜トランジスタ群３２６を対向させている。第１組の薄膜トランジスタ群３２５は、薄膜トランジスタ３２１−１〜３２１−２ｋまでの２ｋ個の薄膜トランジスタからなり、２ｋ個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたゲイト電極に入力信号を入れる第１の入力端子があり、結線されたソース電極またはドレイン電極はカレントミラー回路に接続され、他方のドレイン電極またはソース電極は定電流電源に接続されている。
【００６６】
第２組の薄膜トランジスタ群３２６は、薄膜トランジスタ３２２−（２ｋ＋１）〜３２１−２ｌまでの（２ｌ−２ｋ）個の薄膜トランジスタからなり、（２ｌ−２ｋ）個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたゲイト電極に入力信号を入れる第２の入力端子があり、結線されたソース電極またはドレイン電極はカレントミラー回路に接続され、他方のドレイン電極またはソース電極は定電流電源に接続されている。
【００６７】
ここで、第１組の薄膜トランジスタ群３２５と第２組の薄膜トランジスタ群３２６の特性の差を減じるために、第１組の薄膜トランジスタ群３２５を２ｋ個にし、第２組の薄膜トランジスタ群３２６を（２ｌ−２ｋ）個にして、１個の場合に生じるバラツキを平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
従って、第１組の薄膜トランジスタ群３２５および第２組の薄膜トランジスタ群３２６はどちらも偶数個である必要がある。
【００６８】
薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
したがって、対称中心の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
図３（Ａ）では、薄膜トランジスタは全てＰ型になっているが、全てＮ型であっても同様である。
【００６９】
図３（Ｂ）は、カレントミラー回路３０１に本発明を実施した例を示す。これは、差動回路にカレントミラー回路３０１を接続する場合に、薄膜半導体のプロセスや薄膜トランジスタの配置で、カレントミラー回路３０１内の薄膜トランジスタの特性がバラツキ易いことが分かっている場合に、カレントミラー回路３０１にのみ本発明を適用する例を示している。
【００７０】
基板に、薄膜半導体を多数形成する場合において、差動増幅回路を形成する基板上の位置が、基板の周辺部にあり、しかも、カレントミラー回路３０１が特に基板周辺側に位置しているために、その個々の薄膜トランジスタの特性がバラツキ易くなっているときなどが相当する。薄膜トランジスタのチャネル形成領域を含む半導体層を、平行平板型プラズマＣＶＤ装置を用いて成膜するばあいに、基板の周辺部は電極の電界が弱くなりまた、反応ガスの流れが一番乱れるところでもある。そのため、通常、基板周辺部から１０ｍｍ程度は、能動半導体素子を形成しないようにしている。
【００７１】
しかしながら、たとえ基板周辺から１０ｍｍ離れていても、その周辺近傍のトランジスタを用いて、カレントミラー回路３０１を形成しようとすると、その薄膜トランジスタの特性バラツキは大きな問題となる。
【００７２】
カレントミラー回路３０１は、第１組の薄膜トランジスタ群３１５と第２の薄膜トランジスタ群３１６を対向させている。第１組の薄膜トランジスタ群３２５は、薄膜トランジスタ３１１−１〜３１１−２ｎまでの２ｎ個の薄膜トランジスタからなり、２ｎ個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたソース電極またはドレイン電極は差動回路回路に接続され、他方のドレイン電極またはソース電極は駆動電源に接続されている。
【００７３】
第２組の薄膜トランジスタ群３１６は、薄膜トランジスタ３１２−（２ｎ＋１）〜３２１−２ｍまでの（２ｍ−２ｎ）個の薄膜トランジスタからなり、（２ｍ−２ｎ）個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたソース電極またはドレイン電極は差動回路に接続され、他方のドレイン電極またはソース電極は定電流電源に接続されている。結線された第１組の薄膜トランジスタ群３１５のゲイト電極と、結線された第２組の薄膜トランジスタ群３１６のゲイト電極は接続されている。接続されたゲイト電極は、第１組の薄膜トランジスタ群３１５の差動回路に接続されているソース電極またはドレイン電極に接続されている。
【００７４】
ここで、第１組の薄膜トランジスタ群３１５と第２組の薄膜トランジスタ群３１６の特性の差を減じるために、第１組の薄膜トランジスタ群３１５を２ｎ個にし、第２組の薄膜トランジスタ群３１６を（２ｍ−２ｎ）個にして、１個の場合に生じるバラツキを平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
従って、第１組の薄膜トランジスタ群３１５および第２組の薄膜トランジスタ群３１６はどちらも偶数個である必要がある。
【００７５】
薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
したがって、対称中心の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
図３（Ｂ）では、薄膜トランジスタは全てＮ型になっているが、全てＰ型であっても同様である。
【００７６】
図３に示すような、工程としては対角３インチ（７６ｍｍ）の液晶プロジェクター用の液晶表示装置を構成する場合、１枚の石英基板または合成石英基板から６枚の３インチの液晶表示装置を構成する高温ポリシリコンを用いる場合に、基板の端側に相当する回路で、バッファアンプを必要とする６４階調表示に用いたところ、周辺部でも６４階調が表示された。
６４階調程度であれば、本発明の構成を用いない場合でも、基板の中央部等ではプロセス条件等を十分に検討すれば可能な数値ではあるが、基板の周辺部では６４階調表示を得ることができなかった。
【００７７】
無論、基板の周辺のみに本実施例の構成にするのでは無く、回路パターンの均一性や、パターンが基板の場所によって異なることから生じる、作製プロセスの問題から、基板全面に用いる方がより良いことは言うまでもなく、特にチャネル形成領域にグレインバンダリー（結晶粒界）ある場合に適用することも良い。
【００７８】
また、図９に示されるような、レーザ結晶化によって得るポリシリコンを用いた半導体や、ポリシリコンと非晶質の双方を用いる場合にあっては、そのレーザの照射位置から、どうしても薄膜ポリシリコントランジスタの均一性が取れない位置に、本実施例を用いることは有用である。さらに、レーザの照射位置から特定される基板上の位置での、薄膜トランジスタを組み合わせる場合の他に、基板全面のどの位置であっても本実施例を用いることが良いことは言うまでもない。
【００７９】
また、本出願人による出願である特願平８−３３５１５２などに記載された金属触媒を使った触媒結晶化の方法による針状または柱状の、横方向に成長したポリシリコン薄膜トランジスタに本実施例を用いることは特に有用であり、１２８階調が基板全面で表示可能なことは無論のこと２５６階調表示も可能とする。
【００８０】
〔実施例２〕
他の実施例を図４に示す。図４に本発明の実施例を示す。図４は、差動回路４０２とカレントミラー回路４０１に本発明を実施したアナログバッファアンプの例を示す。これは、カレントミラー回路４０１に差動回路４０２を接続する場合に、差動回路４０２は、第１組の薄膜トランジスタ群４２５と第２の薄膜トランジスタ群４２６を対向させている。第１組の薄膜トランジスタ群４２５は、薄膜トランジスタ４２１−１〜４２１−２ｋまでの２ｋ個の薄膜トランジスタからなり、２ｋ個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたゲイト電極に入力信号を入れる第１の入力端子があり、結線されたソース電極またはドレイン電極はカレントミラー回路に接続され、他方のドレイン電極またはソース電極は定電流電源４０３に接続されている。
【００８１】
第２組の薄膜トランジスタ群４２６は、薄膜トランジスタ４２２−（２ｋ＋１）〜４２１−２ｌまでの（２ｌ−２ｋ）個の薄膜トランジスタからなり、（２ｌ−２ｋ）個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたゲイト電極に入力信号を入れる第２の入力端子があり、結線されたソース電極またはドレイン電極はカレントミラー回路に接続され、他方のドレイン電極またはソース電極は定電流電源４０３に接続されている。
【００８２】
定電流源４０３としては、図に示すようにトランジスタ４３０と抵抗４３２を組み合わせてソースを抵抗４３２を介してグランドに接地し、ドレインを差動回路４０２に接続している。トランジスタ４３０のゲイトは別のトランジスタ４３１のゲイトに接続され、トランジスタ４３１のソースは抵抗４３３を介して接地され、ドレインは抵抗４３４を介してＶｄｄに接続されている。この定電流源４０３に用いている２つのトランジスタ４３０と４３１の特性は別段揃っている必要はないので、本発明を適用する必要もない。
【００８３】
ここで、第１組の薄膜トランジスタ群４２５と第２組の薄膜トランジスタ群４２６の特性の差を減じるために、第１組の薄膜トランジスタ群４２５を２ｋ個にし、第２組の薄膜トランジスタ群４２６を（２ｌ−２ｋ）個にして、１個の場合に生じるバラツキを平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
従って、第１組の薄膜トランジスタ群４２５および第２組の薄膜トランジスタ群４２６はどちらも偶数個である必要がある。
【００８４】
薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
したがって、対称中心の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
差動回路４０２では、薄膜トランジスタは全てＰ型になっているが、全てＮ型であっても同様である。
【００８５】
カレントミラー回路４０１は、第１組の薄膜トランジスタ群４１５と第２の薄膜トランジスタ群４１６を対向させている。第１組の薄膜トランジスタ群４２５は、薄膜トランジスタ３１１−１〜３１１−２ｎまでの２ｎ個の薄膜トランジスタからなり、２ｎ個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたソース電極またはドレイン電極は差動回路回路に接続され、他方のドレイン電極またはソース電極は駆動電源に接続されている。
【００８６】
第２組の薄膜トランジスタ群４１６は、薄膜トランジスタ４１２−（２ｎ＋１）〜４２１−２ｍまでの（２ｍ−２ｎ）個の薄膜トランジスタからなり、（２ｍ−２ｎ）個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたソース電極またはドレイン電極は差動回路に接続され、他方のドレイン電極またはソース電極は駆動電源に接続されている。結線された第１組の薄膜トランジスタ群４１５のゲイト電極と、結線された第２組の薄膜トランジスタ群４１６のゲイト電極は接続されている。接続されたゲイト電極は、第１組の薄膜トランジスタ群４１５の差動回路に接続されているソース電極またはドレイン電極に接続されている。
【００８７】
ここで、第１組の薄膜トランジスタ群４１５と第２組の薄膜トランジスタ群４１６の特性の差を減じるために、第１組の薄膜トランジスタ群４１５を２ｎ個にし、第２組の薄膜トランジスタ群４１６を（２ｍ−２ｎ）個にして、１個の場合に生じるバラツキを平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
従って、第１組の薄膜トランジスタ群４１５および第２組の薄膜トランジスタ群４１６はどちらも偶数個である必要がある。
【００８８】
薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
したがって、対称中心の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
カレントミラー回路４０１では、薄膜トランジスタは全てＮ型になっているが、全てＰ型であっても同様である。
【００８９】
差動回路４０２の第２の入力端子と差動回路とカレントミラー回路の間にある出力端子を４８０で結線しそこを出力端子として出力信号を取り出す。第１の入力端子に入るアナログ信号は、信号の波形をそのままにして出力端子から出力信号として取り出され、本実施例ではアナログバッファアンプとして用いる。
【００９０】
図４に示すような、工程としては対角３インチ（７６ｍｍ）の液晶プロジェクター用の液晶表示装置を構成する場合。１枚の石英基板または合成石英基板から６枚の３インチの液晶表示装置を構成する高温ポリシリコンを用いる場合に、基板の端側に相当する回路で、バッファアンプを必要とする６４階調表示に用いたところ、周辺部でも６４階調が表示された。
６４階調程度であれば、本発明の構成を用いない場合でも、基板の中央部等ではプロセス条件等を十分に検討すれば可能な数値ではあるが、基板の周辺部では６４階調表示を得ることができなかった。
【００９１】
無論、基板の周辺のみに本実施例の構成にするのでは無く、回路パターンの均一性や、パターンが基板の場所によって異なることから生じる、作製プロセスの問題から、基板全面に用いる方がより良いことは言うまでもなく、特にチャネル形成領域にグレインバンダリー（結晶粒界）ある場合に適用することも良い。
【００９２】
また、図９に示されるような、レーザ結晶化によって得るポリシリコンを用いた半導体や、ポリシリコンと非晶質の双方を用いる場合にあっては、そのレーザの照射位置から、どうしても薄膜ポリシリコントランジスタの均一性が取れない位置に、本実施例を用いることは有用である。さらに、レーザの照射位置から特定される基板上の位置での、薄膜トランジスタを組み合わせる場合の他に、基板全面のどの位置であっても本実施例を用いることが良いことは言うまでもない。
【００９３】
また、本出願人による特願平８−３３５１５２などを用いた、金属触媒を使った触媒結晶化の方法による針状または柱状の、横方向に成長したポリシリコン薄膜トランジスタに本実施例を用いることは特に有用であり、１２８階調が基板全面で表示可能なことは無論のこと２５６階調表示も可能とする。
【００９４】
〔実施例３〕
図１に本発明を用いた他の実施例を示す。図１（Ａ）は、本発明の薄膜トランジスタの回路構成を示す一例である。点線で囲まれた部分が、カレントミラー回路１０１および差動回路１０２を構成しており、カレントミラー回路は、駆動電源と接続されており、差動回路１０２には入力１および入力２の、入力信号を入れる部分がある。差動回路１０２は、定電流源１０３に接続されている。
カレントミラー回路と差動回路の間から、出力信号が出力される。
【００９５】
この回路の入力１および入力２にそれぞれ信号を入れると、その差分が出力から出力信号が出力される。出力と入力２を接続したところ（図示せず）から新たに出力を取り出す場合は、入力１から入れた入力信号と同一の信号が出力されるアナログバッファアンプとして動作する。
【００９６】
カレントミラー回路１０１と差動回路１０２の中には、それぞれ４つの薄膜トランジスタが構成部品となっている。カレントミラー回路１０１と差動回路１０２の中に用いる薄膜トランジスタの極性はそれぞれ逆の極性になる。図中では、カレントミラー回路１０１内では、Ｎ型の薄膜トランジスタを用い、差動回路１０２内では、Ｐ型の薄膜トランジスタを用いている。このＰ型とＮ型の極性を逆にしてもよい。
しかし、同極性では、この回路は動作しない。
【００９７】
カレントミラー回路１０１の中にはＮ型薄膜トランジスタ（以下Ｎ−ＴＦＴという）１１１、１１２、１１３、１１４がある。第１組のＮ−ＴＦＴ１１１と１１２がペアで、第２組のＮ−ＴＦＴ１１３、１１４がもう一つのペアになっている。第１組のＮ−ＴＦＴ１１１、１１２のゲイト電極が接続され、第２組のＮ−ＴＦＴ１１３、１１４のゲイト電極が接続されており、それぞれのゲイト電極が結線されている。その結線されているところから、Ｎ─ＴＦＴ１１１、１１２のソースまたはドレインに結線されている。ゲイト電極と結線されていないＮ−ＴＦＴ１１１、１１２、１１３、１１４のドレインまたはソースは、駆動電源に接続されている。
【００９８】
差動回路１０２の中にはＰ型薄膜トランジスタ（以下Ｐ−ＴＦＴという）１２１、１２２、１２３、１２４がある。第１組のＰ−ＴＦＴ１２１と１２２がペアで、第２組のＰ−ＴＦＴ１２３、１２４がもう一つのペアになっている。第１組のＰ−ＴＦＴ１２１、１２２のゲイト電極が接続され第１の入力信号源に接続され、第２組のＰ−ＴＦＴ１２３、１２４のゲイト電極が接続されて第２の入力信号源に接続されている。Ｐ−ＴＦＴ１２１、１２２、１２３、１２４のソースまたはドレインは、定電流電源１０３に接続されている。
【００９９】
カレントミラー回路１０１の第１組のＮ−ＴＦＴ１１１、１１２のソースまたはドレインと差動回路１０２の第１組のＰ−ＴＦＴ１２１、１２２のドレインまたはソースが接続され、カレントミラー回路１０１の第２組のＮ−ＴＦＴ１１３、１１４のソースまたはドレインと差動回路１０２の第２組のＰ−ＴＦＴ１２３、１２４のドレインまたはソースが接続される。第２組のＮ−ＴＦＴ１１３、１１４とＰ−ＴＦＴ１２３、１２４の接続されたところから、出力信号が取り出される。
【０１００】
第１組の薄膜トランジスタＰ−ＴＦＴ１２１、１２２と第２組の薄膜トランジスタＰ−ＴＦＴ１２３、１２４の特性の差を減じるために、それぞれの組のトランジスタを２個にして、１個の場合に生じるバラツキを２個にすることで、平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
【０１０１】
図１（Ｂ）に、差動回路１０２の４つの薄膜トランジスタの基板上での平面的な配置とその結線の一例を示す。図に示すように、Ｐ−ＴＦＴ１２１と１２２はクロスする位置にあり、Ｐ−ＴＦＴ１２３と１２４が逆クロスの位置にある。それぞれのトランジスタは対称中心１３８に対して点対称にあり各薄膜トランジスタの基本構成は同一である。
【０１０２】
半導体層１３１とソース電極１３３、ソースコンタクト１３５、ドレイン電極１３４、ドレインコンタクト１３６、ゲイト電極１３２を有している。平面図のために、図中では見えないが、ゲイト電極１３２の下にはゲイト絶縁膜がありゲイト絶縁膜の下に半導体層１３１がある。ゲイト電極１３２と半導体層１３１が重なっている半導体層１３１の部分にチャネル形成領域がある。
【０１０３】
Ｐ−ＴＦＴ１２１とＰ−ＴＦＴ１２２は、ゲイト電極１３２が共通であり、Ｐ−ＴＦＴ１２３とＰ−ＴＦＴ１２４は、ゲイト電極１３７が共通である。
図では、ソースおよびドレインの結線を示していないが、薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
【０１０４】
したがって、対称中心１３８の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
図１では、カレントミラー回路１０１および差動回路１０２の中で４個づつの薄膜トランジスタを用いた例を示したが、さらに特性バラツキを減少させるためには、トランジスタの数を増やせばよい。要求されるバラツキが、液晶表示装置の６４階調用と２５６階調用では当然、異なり２５６階調のバラツキ低減の方がより小さくなくてはならない。
本実施例の説明では、差動回路１０２について述べたがカレントミラー回路１０１についても同様である。
【０１０５】
図１に示すような、工程としては対角３インチ（７６ｍｍ）の液晶プロジェクター用の液晶表示装置を構成する場合。１枚の石英基板または合成石英基板から６枚の３インチの液晶表示装置を構成する高温ポリシリコンを用いる場合に、基板の端側に相当する回路で、バッファアンプを必要とする６４階調表示に用いたところ、周辺部でも６４階調が表示された。
６４階調程度であれば、本発明の構成を用いない場合でも、基板の中央部等ではプロセス条件等を十分に検討すれば可能な数値ではあるが、基板の周辺部では６４階調表示を得ることができなかった。
【０１０６】
無論、基板の周辺のみに本実施例の構成にするのでは無く、回路パターンの均一性や、パターンが基板の場所によって異なることから生じる、作製プロセスの問題から、基板全面に用いる方がより良いことは言うまでもなく、特にチャネル形成領域にグレインバンダリー（結晶粒界）ある場合に適用することも良い。
【０１０７】
また、図９に示されるような、レーザ結晶化によって得るポリシリコンを用いた半導体や、ポリシリコンと非晶質の双方を用いる場合にあっては、そのレーザの照射位置から、どうしても薄膜ポリシリコントランジスタの均一性が取れない位置に、本実施例を用いることは有用である。さらに、レーザの照射位置から特定される基板上の位置での、薄膜トランジスタを組み合わせる場合の他に、基板全面のどの位置であっても本実施例を用いることが良いことは言うまでもない。
【０１０８】
また、本出願人による特願平８−３３５１５２などを用いた、金属触媒を使った触媒結晶化の方法による針状または柱状の、横方向に成長したポリシリコン薄膜トランジスタに本実施例を用いることは特に有用であり、１２８階調が基板全面で表示可能なことは無論のこと２５６階調表示も可能とする。
【０１０９】
〔実施例４〕
本発明を液晶表示装置に用いる他の実施例を図５に示す。図５（Ａ）に、液晶表示装置を示す。画素１００１が格子状に配列しており、各画素はデータ線１００５とゲイト線１００４に接続されている。コンピュータなどの端末１０２１からの信号をＤ／Ａ変換器１０２０によってデジタル信号からアナログ信号に変換させ、ビデオ信号線１０２２に送られる。端末１０２１がテレビなど最初からアナログ信号を出力している場合は、Ｄ／Ａ変換器１０２０は無い。ビデオ信号線１０２２は、各データ線に接続されたスイッチトランジスタ１００３のソースまたはドレインに接続され、スイッチトランジスタ１００３は水平走査回路１０１０からの開信号がスイッチゲイト線１０１２に送られると、スイッチトランジスタ１００３が開状態になり、ビデオ信号がデータ線１００５に送られる。
【０１１０】
データ線１００５に送られたビデオ信号は、バッファアンプ１００２を介して画素１００１にビデオ信号を送る。このバッファアンプに実施例１〜３の差動回路とカレントミラー回路を適用した差動増幅回路およびその応用であるバッファアンプを適用する。
【０１１１】
画素の部分を図５（Ｂ）に示す。データ線１００５は画素スイッチトランジスタのソースまたはドレインに接続され、データ線に接続されていないドレインまたはソースには、画素電極を介して液晶１０４０および保持容量１０５０に接続されている。
また、画素トランジスタのゲイトはゲイト線１００４に接続されており、ゲイト線１００４は垂直走査回路１０１１に接続されている。
【０１１２】
この画素トランジスタの半導体として用いるのが、低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものである。
【０１１３】
低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものを使った液晶表示装置の場合には、バッファアンプ、スイッチトランジスタ、水平走査回路、垂直走査回路、の半導体に用いることができる。Ｄ／Ａ変換器は、非常に短時間でデジタル信号をアナログ信号に変換するために単結晶シリコン半導体などを用いたバイポーラ型トランジスタなどが必要である。
【０１１４】
低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものを使った液晶表示装置の場合は、基板上にポリシリコンを用いて画素スイッチ、バッファアンプ、スイッチトランジスタ、水平走査回路、垂直走査回路を形成することができるために、液晶表示装置の表示部以外の回路部分の面積を小さくすることが可能になった。
また、結晶半導体を用いたモノリシックＩＣを使わないためにＩＣの価格分のコストダウンを図ることができるという長所がある。
【０１１５】
〔実施例５〕
本実施例は、実施例１〜４で示した構成を逆スタガ型の薄膜トランジスタで構成する。各実施例で示したプレナー型の薄膜トランジスタに変えて、逆スタガ型の薄膜トランジスタとしても、同様の効果を得ることができる。
【０１１６】
なお、逆スタガ型の薄膜トランジスタのゲイト電極として、耐熱性の高いもの、例えばリンが多量にドープされたポリシリコンを利用することは、高性能な薄膜トランジスタを得るために有効である。
【０１１７】
【発明の効果】
本発明を用いることによって、低温ポリシリコン、高温ポリシリコン、中温ポリシリコンを用いた薄膜ポリシリコントランジスタを組み合わせた回路の中で、２組の特性のほぼ同一なトランジスタによって形成される差動回路とカレントミラー回路を簡単に作製することができる。
【０１１８】
特に薄膜トランジスタのチャネル形成領域にある、結晶粒界や、針状結晶などの基板の場所や個々のトランジスタでのバラツキを、幾何学的な配置と回路結線の仕方によって低減することができる。
【０１１９】
また、レーザ結晶化によるプロセス上かならず発生する、レーザの照射エリアの重なりによるバラツキを、幾何学的な配置と回路結線の仕方によって低減することができる。
【０１２０】
本発明を用いた差動回路とカレントミラー回路を用いることで、良好な差動増幅回路を形成できる。差動増幅回路の２つの入力の内１つを出力端子と結線することで良好なアナログバッファアンプを形成できる。
【０１２１】
本発明を用いたアナログバッファアンプは、同一の特性になるように組み合わせた薄膜トランジスタの群を２群組み合わせているために、温度変化等に対しても非常に信頼性が高い。
【０１２２】
本発明を用いた差動増幅回路やアナログバッファアンプを、液晶表示装置に適用することで、優れた階調表示を実現できる。特に、アナログ信号に適している。
【０１２３】
本明細書に示した各発明において、薄膜トランジスタを構成する活性領域中に結晶粒界が含まれないように、活性領域を形成するためのポリシリコン膜のうち、結晶粒界がないまたはほとんど含まれない領域を選択的に用いることは有効である。
【０１２４】
また、活性領域として柱状または針状の結晶に横成長させたポリシリコンを用いた場合、横成長の方向が、キャリアの移動方向に平行または概略平行となるようにすると、移動度等がより優れた薄膜トランジスタが得られる。
【０１２５】
また、柱状または針状の結晶が複数集合してなる横成長領域において、レーザーまたはそれと同等な強光等により結晶粒界を一旦溶融させた後に再結合させ、実質的に結晶粒界のない単結晶とみなせる領域（モノドメイン領域とよぶ）を形成し、これを薄膜トランジスタの活性領域としてもよい。
【０１２６】
本明細書で示した各発明は、液晶表示装置においては、反射型、透過型のいずれにも用いることができる。また液晶表示装置のみでなく、有機または無機のＥＬ（エレクトロルミネセンス）素子を用いた表示装置、その他、薄膜トランジスタを用いて形成されうる種々の回路について有効である。
【図面の簡単な説明】
【図１】本発明の回路図および平面配置図
【図２】本発明の回路図
【図３】本発明の回路図
【図４】本発明の回路図
【図５】本発明を用いた液晶表示装置
【図６】従来技術を示す回路図
【図７】従来技術を示す素子図
【図８】従来技術を示す素子図
【図９】従来技術を示す工程図
【符号の説明】
１１１、１１２、１１３、１１４ Ｐ−ＴＦＴ
１２１、１２２、１２３、１２４ Ｎ−ＴＦＴ
１０１ カレントミラー回路
１０２ 差動回路
１０３ 定電流源
１３１ 半導体層
１３２ ゲイト電極
１３３ ソース電極
１３４ ドレイン電極
１３５ ソースコンタクト
１３６ ドレインコンタクト
１３７ ゲイト電極
１３８ 対称中心
【発明の属する技術分野】
本発明は、薄膜トランジスタを用いた差動増幅回路およびこれを用いたバッファアンプ、これを内蔵した液晶表示装置に関する。
【０００２】
【従来の技術】
薄膜トランジスタを用いた液晶表示装置としては、従来半導体として非晶質シリコンを用いるもの、最高プロセス温度１０００℃以上を用いる高温ポリシリコンを用いるもの、最高プロセス温度６００℃以下を用いる低温ポリシリコンを用いるものがある。
また、最近では最高プロセス温度６００〜１０００℃を用いる中温（低温と高温の中間）ポリシリコンを用いるものや、非晶質シリコンと低温ポリシリコンが混在しているものを用いるものなどがある。
【０００３】
図５（Ａ）に、液晶表示装置を示す。画素１００１が格子状に配列しており、各画素はデータ線１００５とゲイト線１００４に接続されている。コンピュータなどの端末１０２１からの信号をＤ／Ａ変換器１０２０によってデジタル信号からアナログ信号に変換させ、ビデオ信号線１０２２に送られる。端末１０２１がテレビなど最初からアナログ信号を出力している場合は、Ｄ／Ａ変換器１０２０は無い。ビデオ信号線１０２２は、各データ線に接続されたスイッチトランジスタ１００３のソースまたはドレインに接続され、スイッチトランジスタ１００３は水平走査回路１０１０からの開信号がスイッチゲイト線１０１２に送られると、スイッチトランジスタ１００３が開状態になり、ビデオ信号がデータ線１００５に送られる。
【０００４】
データ線１００５に送られたビデオ信号は、バッファアンプ１００２を介して画素１００１にビデオ信号を送る。画素の部分を図５（Ｂ）に示す。データ線１００５は画素スイッチトランジスタのソースまたはドレインに接続され、データ線に接続されていないドレインまたはソースには、画素電極を介して液晶１０４０および保持容量１０５０に接続されている。
また、画素トランジスタのゲイトはゲイト線１００４に接続されており、ゲイト線１００４は垂直走査回路１０１１に接続されている。
【０００５】
この画素トランジスタの半導体として用いるのが、上記に記した非晶質シリコン、低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものである。
【０００６】
非晶質シリコンを画素トランジスタとして用いる液晶表示装置の場合は、バッファアンプ、スイッチトランジスタ、水平走査回路、垂直走査回路、Ｄ／Ａ変換器の半導体に非晶質シリコンを用いることは、非晶質シリコンの電界効果移動度が小さすぎて使用できない。
したがって、上記の回路は単結晶シリコンなどの結晶半導体を用いたモノリッシクＩＣを使っている。
【０００７】
そのため、液晶表示装置の表示部以外の回路部分の面積が大きくなるという欠点があった。
また、結晶半導体を用いたモノリシックＩＣを使うためにＩＣの価格が高くコストダウンを阻害している。
【０００８】
そこで提案されてきたのが、ポリシリコンを用いるものである。低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものを使った液晶表示装置の場合には、非晶質シリコンと比較して電界効果移動度が１０〜１００倍も大きいために、バッファアンプ、スイッチトランジスタ、水平走査回路、垂直走査回路、の半導体に用いることができる。Ｄ／Ａ変換器は、非常に短時間でデジタル信号をアナログ信号に変換するために単結晶シリコン半導体などを用いたバイポーラ型トランジスタなどが必要である。
【０００９】
低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものを使った液晶表示装置の場合は、基板上にポリシリコンを用いて画素スイッチ、バッファアンプ、スイッチトランジスタ、水平走査回路、垂直走査回路を形成することができるために、液晶表示装置の表示部以外の回路部分の面積を小さくすることが可能になった。
また、結晶半導体を用いたモノリシックＩＣを使わないためにＩＣの価格分のコストダウンを図ることができるという長所がある。
【００１０】
しかしながら、ポリシリコンを用いて形成できる従来のバッファアンプを図６（Ａ）（Ｂ）に示す。図６（Ａ）は、Ｎチャネル型薄膜トランジスタ１１０１と負荷抵抗１１０２を用いて構成したソースフォロワであり、利得がほぼ１のバッファアンプである。１１０３は入力端子、１１０６は出力端子、１１０４は正電源、１１０５は負電源である。
図６（Ｂ）は、Ｐチャネル型薄膜トランジスタ１１１１と負荷抵抗１１１２を用いて構成したソースフォロワであり、利得がほぼ１のバッファアンプである。１１１３は入力端子、１１１６は出力端子、１１１４は正電源、１１１５は負電源である。
【００１１】
このバッファアンプは、トランジスタ１個で形成することができるために、非常に簡単にバッファアンプを形成できるが、トランジスタのバラツキや温度変化に対する特性の変化が大きいために、液晶の表示階調が小さいときは用いることができるが、階調数が増加するとバラツキの中に階調が埋もれてしまいバッファアンプとしての動作ができなくなる。
階調としては、液晶を５Ｖで駆動する場合には、８階調のときの１階調あたりの電圧幅は５Ｖ／８階調で６２５ｍＶであり、以下順に１６階調のときは３１３ｍＶ、３２階調のときは１５６ｍＶ、６４階調のときは７８ｍＶ、１２８階調のときは３９ｍＶ、２５６階調のときは２０ｍＶになる。
【００１２】
１個のトランジスタでは、特性の温度変化やトランジスタのバラツキのためにせいぜい１６〜３２階調までが限界である。
さらに２個のトランジスタを用いた差動回路を形成しても、ポリシリコン独特の問題があり、特性バラツキを改善することはできなかった。
【００１３】
ポリシリコン独特の問題を、図７（Ａ）（Ｂ）に示す。図７（Ａ）は、絶縁ゲイト型ポリシリコン薄膜トランジスタ（以下ポリシリコン薄膜トランジスタという）の平面図を示すが、ゲイト電極１２０２、ポリシリコン１２０１、ソース電極１２０３、ソースコンタクト１２０５、ドレイン電極１２０４、ドレインコンタクト１２０６からなっている。ポリシリコン１２０１には、結晶粒界（グレインバンダリ）１２１０、１２１１、１２１２が存在する。この結晶粒界は、一様に形成される訳ではなく、そのポリシリコンの結晶化条件や結晶核、基板での位置などによって様々に変化する。
【００１４】
Ｘ−Ｘ’で切った断面を図７（Ｂ）に示すが、基板１２００上にポリシリコン１２０１、ゲイト絶縁膜１２０７、ゲイト電極１２０２、層間絶縁膜１２０８、ソース電極１２０３、ソースコンタクト１２０５、ドレイン電極１２０４、ドレインコンタクト１２０６からなっている。結晶粒界１２１０、１２１１、１２１２は図に示すように、断面に切り込むように形成されている。
ソースからドレインに流れる（あるいはドレインからソース）キャリアは、この結晶粒界を横切る形になる。
【００１５】
ポリシリコン薄膜トランジスタが１個であれば、問題は少ないが、バッファアンプなどを複数のトランジスタによって形成する場合に、個々のトランジスタにおいてこの結晶粒界のことなるために、個々のトランジスタでの特性が若干づつことなるために、差動増幅回路などトランジスタの特性の同一性が必要とされる薄膜トランジスタ回路に用いることは不向きであり、せいぜい６４階調までのバッファアンプまでしか構成できなかった。
【００１６】
また、図９に低温ポリシリコンの形成方法の一つであるレーザ結晶化の様子を示すが、図９は、島状半導体１４０１、１４０２、１４０３等が基板上にあるものを平面的に見た図である。島状半導体１４０１、１４０２、１４０３をレーザによって結晶化するために、レーザ照射エリアを１４１０、１４１１、１４１２、１４１３と順次移動しながら、島状半導体１４０１、１４０２、１４０３等をレーザ結晶化する。
レーザの照射は、液晶表示装置の場合では基板サイズが対角１インチよりかなり大きく通常は対角３インチ以上で、１枚の基板から液晶表示装置を多数枚取り出すものでは対角で８インチ以上にもなるために、レーザを基板全面に一度に照射してレーザ結晶化することができないために、図９のようにレーザ照射エリアを順次走査して、基板全面の半導体をレーザ結晶化する。
【００１７】
すると、レーザ照射エリアが重なるところがあり、その部分の半導体の結晶化状態のバラツキが大きくなる。
また、レーザとしては、通常エキシマレーザを用いるが、エキシマレーザはアルゴンやキセノンなどの不活性ガスと弗素や塩素などのハロゲンガスを用いてエキシマ状態をつくり、それによってエネルギーの大きな紫外光をつくり出すために、エネルギーの照射エネルギーのバラツキが、レーザ照射エリアの中でも±５％もあり、通常の場合では差動増幅回路などトランジスタの特性の同一性が必要とされる薄膜トランジスタ回路ようのポリシリコンの作製はできない。そのためせいぜい３２〜６４階調までのバッファアンプまでしか構成できなかった。
【００１８】
本出願人による出願である特願平８−３３５１５２号等に開示された、金属触媒を用いたポリシリコンの作製方法を用いると、結晶成長の向きを揃えることができる。その様子を図８に示す。ポリシリコン薄膜トランジスタの平面図を示すが、ゲイト電極１３０２、ポリシリコン１３０１、ソース電極１３０３、ソースコンタクト１３０５、ドレイン電極１３０４、ドレインコンタクト１３０６からなっている。ポリシリコン１３０１には、針状または柱状粒１３３０が存在する。これは、結晶成長を助長促進する金属触媒１３４０があるために、そこが結晶核になり、結晶が成長するためである。金属触媒１３４０を中心として対称となる位置にもう一つのポリシリコン薄膜トランジスタ１３０５があり、針状または柱状粒１３３１が存在する。
【００１９】
この方法で形成したポリシリコン薄膜トランジスタはそれ以外の、熱を加えただけの結晶化、レーザ結晶化、金属触媒を基板全面に作製してからの結晶化などで結晶化されたポリシリコンを用いたポリシリコン薄膜トランジスタと比較するとはるかにトランジスタ特性が優れている。例えば、従来であれば、駆動信号の周波数はせいぜい数ＭＨｚであったが、この薄膜トランジスタは、３．３〜５Ｖの電圧で数１０ＭＨｚ〜数１００ＭＨｚ以上の高周波での駆動も可能であり、リングオシレータレベルで１ＧＨｚ、シフトレジスタレベルで１００ＭＨｚの動作を行わすことができる。
【００２０】
しかしながら、この金属触媒を用いて形成された高特性な薄膜トランジスタでも、現状では２５６階調用の２個のトランジスタを使ったバッファアンプとして用いる差動増幅回路には、そのままでは用いることができず、せいぜい６４〜１２８階調までが限界であった。
【００２１】
【発明が解決しようとする課題】
いままで記載してきたように、ポリシリコン薄膜トランジスタによってバッファアンプを内蔵した液晶表示装置において、そのポリシリコンの作製方法によって個々のトランジスタのバラツキが大きいために、トランジスタを２個使った差動増幅回路を用いたバッファアンプを構成することは困難であった。
熱結晶化ポリシリコンでは、結晶粒界の形成のされかたがバラバラでありせいぜい６４階調までのバッファアンプまでしかできなかった。
レーザ結晶化ポリシリコンでは、レーザの照射の重なり程度およびレーザエネルギーの不安定さからせいぜい３２〜６４階調までのバッファアンプまでしかできなかった。
金属触媒をもちいたポリシリコンでもせいぜい１２８階調までのバッファアンプまでしかできなかった。
それぞれの作製方法の異なるポリシリコンを用いたポリシリコン薄膜トランジスタを、複数用いた差動増幅回路からなるバッファアンプを作製することが従来技術では達成することができなかった。
【００２２】
【課題を解決するための手段】
前述した従来技術の課題を鑑み、本発明は薄膜トランジスタを用いた差動回路など、特性の揃ったトランジスタを複数組み合わせて構成される薄膜トランジスタ回路において、個々のトランジスタの特性に差があった場合でも、そのトランジスタを特性の差が減じられる様に、配置、作製することによって薄膜トランジスタを用いた差動回路など、特性の揃ったトランジスタを複数組み合わせて構成される薄膜トランジスタ回路を提供できることを目的とする。
【００２３】
第１の発明としては、第１入力信号が入力されるゲイト電極電位が共通の第１乃至第２ｎ（ｎ≧１、ｎは自然数）の薄膜トランジスタと第２入力信号が入力されるゲイト電極電位が共通の第２ｎ＋１乃至第２ｍ（ｍ≧ｎ＋１、ｍは自然数）の薄膜トランジスタを含む差動回路を少なくとも用いた薄膜トランジスタ回路において、第１入力信号が入力される前記第１乃至第２ｎの薄膜トランジスタのうち第ｊ（２ｎ−１≧ｊ≧１、ｊは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｊ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
第２入力信号が入力される前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのうち第ｉ（２ｍ−１≧ｉ≧２ｎ、ｉは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｉ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
前記第１乃至第２ｎの薄膜トランジスタのチャネル形成領域の対称中心と前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのチャネル形成領域の対称中心が同じ点である薄膜トランジスタ回路を特徴としている。
【００２４】
第２の発明としては、ゲイト電極電位が共通の第１乃至第２ｎ（ｎ≧１、ｎは自然数）の薄膜トランジスタおよび第２ｎ＋１乃至第２ｍ（ｍ≧ｎ＋１、ｍは自然数）の薄膜トランジスタを少なくとも含み、前記第１乃至第２ｎの薄膜トランジスタまたは前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのどちらか一方のゲイト電極とソースまたはドレインを結線しているカレントミラー回路を含む薄膜トランジスタ回路において、
前記第１乃至第２ｎの薄膜トランジスタのうち第ｊ（２ｎ−１≧ｊ≧１、ｊは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｊ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのうち第ｉ（２ｍ−１≧ｉ≧２ｎ、ｉは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｉ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
前記第１乃至第２ｎの薄膜トランジスタのチャネル形成領域の対称中心と前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのチャネル形成領域の対称中心が同じ点である薄膜トランジスタ回路を特徴としている。
【００２５】
第３の発明としては、第１入力信号が入力されるゲイト電極電位が共通の第１乃至第２ｋ（ｋ≧１、ｋは自然数）の薄膜トランジスタと第２入力信号が入力されるゲイト電極電位が共通の第２ｋ＋１乃至第２ｌ（ｌ≧ｋ＋１、ｌは自然数）の薄膜トランジスタを少なくとも含む差動回路と、
ゲイト電極電位が共通の第１乃至第２ｎ（ｎ≧１、ｎは自然数）の薄膜トランジスタおよび第２ｎ＋１乃至第２ｍ（ｍ≧ｎ＋１、ｍは自然数）の薄膜トランジスタを少なくとも含み、前記第１乃至第２ｎの薄膜トランジスタまたは前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのどちらか一方のゲイト電極とソースまたはドレインを結線しているカレントミラー回路を用い、
前記差動回路中の薄膜トランジスタのソースドレイン極性と前記カレントミラー回路中の薄膜トランジスタのソースドレインの極性は、互いに逆の極性であり、前記差動回路の第１乃至第２ｋの薄膜トランジスタのソースまたはドレインと前記カレントミラー回路の第１乃至第２ｎの薄膜トランジスタのソースまたはドレインを結線し、
前記差動回路の第２ｋ＋１乃至第２ｌの薄膜トランジスタのソースまたはドレインと前記カレントミラー回路の第２ｎ＋１乃至第２ｍの薄膜トランジスタのソースまたはドレインを結線し、前記カレントミラー回路と結線されていない前記差動回路の第１乃至第２ｋの薄膜トランジスタのソースまたはドレインと第２ｋ＋１乃至第２ｌの薄膜トランジスタのソースまたはドレインを結線し、前記差動回路と結線されている前記カレントミラー回路の前記第１乃至第２ｎの薄膜トランジスタまたは前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのどちらか一方のゲイト電極とソースまたはドレインが結線されていない部分から出力信号を取り出す差動増幅回路を含む薄膜トランジスタ回路において、差動回路の第１入力信号が入力される前記第１乃至第２ｋの薄膜トランジスタのうち第ｇ（２ｋ−１≧ｇ≧１、ｇは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｇ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
第２入力信号が入力される前記第２ｋ＋１乃至第２ｌの薄膜トランジスタのうち第ｈ（２ｌ−１≧ｈ≧２ｋ、ｈは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｈ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
前記第１乃至第２ｎの薄膜トランジスタのチャネル形成領域の対称中心と前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのチャネル形成領域の対称中心が同じ点であり、
前記第１乃至第２ｎの薄膜トランジスタのうち第ｊ（２ｎ−１≧ｊ≧１、ｊは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｊ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、カレントミラー回路の前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのうち第ｉ（２ｍ−１≧ｉ≧２ｎ、ｉは自然数）番目の薄膜トランジスタのチャネル形成領域と第ｉ＋１番目のトランジスタのチャネル形成領域は平面上で点対称に配置され、
前記第１乃至第２ｎの薄膜トランジスタのチャネル形成領域の対称中心と前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのチャネル形成領域の対称中心が同じ点である薄膜トランジスタ回路を特徴としている。
【００２６】
第４の発明としては、第１乃至第３の発明において、薄膜トランジスタのソース・ドレイン領域がポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００２７】
第５の発明としては、第１乃至第４発明において、薄膜トランジスタのチャネル形成領域が針状結晶のポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００２８】
第６の発明としては、第１乃至第５発明において、薄膜トランジスタのチャネル形成領域が金属触媒を用いて結晶化させたポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００２９】
第７の発明としては、第１乃至第６発明において、薄膜トランジスタのチャネル形成領域がレーザを用いて結晶化させたポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００３０】
第８の発明としては、第１乃至第７発明において、薄膜トランジスタのチャネル形成領域に結晶粒界を含むポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００３１】
第９の発明としては、第１乃至第８発明において、薄膜トランジスタのソース・ドレイン領域がレーザを用いて結晶化させたポリシリコンからなる薄膜トランジスタ回路を特徴としている。
【００３２】
第１０の発明としては、第３発明において、差動回路の第１乃至第２ｋの薄膜トランジスタのソースまたはドレインと前記カレントミラー回路の第１乃至第２ｎの薄膜トランジスタのソースまたはドレインを結線していない前記第１乃至第２ｎの薄膜トランジスタのソースまたはドレインに電源電圧を供給し、
前記差動回路の第２ｋ＋１乃至第２ｌの薄膜トランジスタのソースまたはドレインと前記カレントミラー回路の第２ｎ＋１乃至第２ｍの薄膜トランジスタのソースまたはドレインを結線していない前記第２ｎ＋１乃至第２ｍの薄膜トランジスタのソースまたはドレインに前記電源電圧を供給し、前記カレントミラー回路と結線されていない前記差動回路の第１乃至第２ｋの薄膜トランジスタのソースまたはドレインと第２ｋ＋１乃至第２ｌの薄膜トランジスタのソースまたはドレインを結線し且つ定電流源に結線した薄膜トランジスタ回路を特徴としている。
【００３３】
第１１の発明としては、第３乃至第１０発明において、第１入力信号からアナログ信号が入力され、出力信号と第２入力信号を結線してバッファアンプとする薄膜トランジスタ回路を特徴としている。
【００３４】
第１２の発明としては、絶縁基板上に画素電極、前記画素電極に接続された画素スイッチ、水平走査回路、垂直走査回路、を少なくと含むアクティブマトリクス型液晶表示装置において、前記水平走査回路と前記画素スイッチの間にアナログ入力信号をアナログ出力信号として出力するバッファアンプまたは差動増幅回路を有し、前記バッファアンプまたは差動増幅回路が、第１乃至第１１発明の薄膜トランジスタを含む液晶表示装置を特徴とする。
【００３５】
第１３の発明としては、第１２発明において、アナログ入力信号が、前段でデジタルからアナログに変換されたアナログ信号である液晶表示装置を特徴とする。
【００３６】
本発明を図１を用いて、説明する。図１（Ａ）は、本発明の薄膜トランジスタの回路構成を示す一例である。点線で囲まれた部分が、カレントミラー回路１０１および差動回路１０２を構成しており、カレントミラー回路は、駆動電源と接続されており、差動回路１０２には入力１および入力２の、入力信号を入れる部分がある。差動回路１０２は、定電流源１０３に接続されている。
カレントミラー回路と差動回路の間から、出力信号が出力される。
【００３７】
この回路の入力１および入力２にそれぞれ信号を入れると、その差分が出力から出力信号が出力される。出力と入力２を接続したところ（図示せず）から新たに出力を取り出す場合は、入力１から入れた入力信号と同一の信号が出力されるアナログバッファアンプとして動作する。
【００３８】
カレントミラー回路１０１と差動回路１０２の中には、それぞれ４つの薄膜トランジスタが構成部品となっている。カレントミラー回路１０１と差動回路１０２の中に用いる薄膜トランジスタの極性はそれぞれ逆の極性になる。図中では、カレントミラー回路１０１内では、Ｎ型の薄膜トランジスタを用い、差動回路１０２内では、Ｐ型の薄膜トランジスタを用いている。このＰ型とＮ型の極性を逆にしてもよい。
しかし、同極性では、この回路は動作しない。
【００３９】
カレントミラー回路１０１の中にはＮ型薄膜トランジスタ（以下Ｎ−ＴＦＴという）１１１、１１２、１１３、１１４がある。第１組のＮ−ＴＦＴ１１１と１１２がペアで、第２組のＮ−ＴＦＴ１１３、１１４がもう一つのペアになっている。第１組のＮ−ＴＦＴ１１１、１１２のゲイト電極が接続され、第２組のＮ−ＴＦＴ１１３、１１４のゲイト電極が接続されており、それぞれのゲイト電極が結線されている。その結線されているところから、Ｎ─ＴＦＴ１１１、１１２のソースまたはドレインに結線されている。ゲイト電極と結線されていないＮ−ＴＦＴ１１１、１１２、１１３、１１４のドレインまたはソースは、駆動電源に接続されている。
【００４０】
本来、カレントミラー回路１０１では、それぞれ第１組および第２組の薄膜トランジスタはそれぞれ１つずつでも、回路の動作はする。実際、半導体のバラツキがほとんど無視できる単結晶モノリシック半導体では、それぞれ１個ずつのトランジスタで構成されている。
しかし、本発明を実施するためには、それぞれの組に複数の薄膜トランジスタが必要になるために第１組および第２組に２個ずつの薄膜トランジスタがある。
【００４１】
差動回路１０２の中にはＰ型薄膜トランジスタ（以下Ｐ−ＴＦＴという）１２１、１２２、１２３、１２４がある。第１組のＰ−ＴＦＴ１２１と１２２がペアで、第２組のＰ−ＴＦＴ１２３、１２４がもう一つのペアになっている。第１組のＰ−ＴＦＴ１２１、１２２のゲイト電極が接続され第１の入力信号源に接続され、第２組のＰ−ＴＦＴ１２３、１２４のゲイト電極が接続されて第２の入力信号源に接続されている。Ｐ−ＴＦＴ１２１、１２２、１２３、１２４のソースまたはドレインは、定電流電源１０３に接続されている。
【００４２】
本来、差動回路１０２では、それぞれ第１組および第２組の薄膜トランジスタはそれぞれ１つずつでも、回路の動作はする。実際、半導体のバラツキがほとんど無視できる単結晶モノリシック半導体では、それぞれ１個ずつのトランジスタで構成されている。
しかし、本発明を実施するためには、それぞれの組に複数の薄膜トランジスタが必要になるために第１組および第２組に２個ずつの薄膜トランジスタがある。
【００４３】
カレントミラー回路１０１の第１組のＮ−ＴＦＴ１１１、１１２のソースまたはドレインと差動回路１０２の第１組のＰ−ＴＦＴ１２１、１２２のドレインまたはソースが接続され、カレントミラー回路１０１の第２組のＮ−ＴＦＴ１１３、１１４のソースまたはドレインと差動回路１０２の第２組のＰ−ＴＦＴ１２３、１２４のドレインまたはソースが接続される。第２組のＮ−ＴＦＴ１１３、１１４とＰ−ＴＦＴ１２３、１２４の接続されたところから、出力信号が取り出される。
【００４４】
ここで、カレントミラー回路１０１および差動回路１０２の動作上、最も重要になるのは、第１組の薄膜トランジスタの特性と第２組の薄膜トランジスタの特性ができるだけ同一であることである。とくにトランジスタの電界効果移動度μと閾値電圧Ｖｔｈの特性ができるだけ揃う必要がある。
【００４５】
例えば、液晶表示装置のバッファアンプとして用いる場合は、階調としては、液晶を５Ｖで駆動する場合には、８階調のときの１階調あたりの電圧幅は５Ｖ／８階調で６２５ｍＶであり、以下順に１６階調のときは３１３ｍＶ、３２階調のときは１５６ｍＶ、６４階調のときは７８ｍＶ、１２８階調のときは３９ｍＶ、２５６階調のときは２０ｍＶになる。
【００４６】
したがって、薄膜トランジスタの閾値や電界効果移動度がずれる幅によって、どこまでの階調表示に用いることが出来るかがきまる。本発明では、このズレ幅を低減することを提供する。
説明の簡単化のために、まず差動回路１０２に関して説明する。
【００４７】
本発明人は、個々のトランジスタのバラツキは、ある程度あるのは、従来技術の説明でも述べた様に仕方のないことであることを前提とし、そのトランジスタを組み合わせることで、バラツキを低減させることに気づいた。
即ち、或る薄膜トランジスタを２個取り出して其を比較すると、それぞれ特性がほぼ同一の場合も、かなり異なる場合もある。しかしながら、ある薄膜トランジスタの集団と別の薄膜トランジスタの集団を比較すると、その集団の平均値どうしの比較では、大きな差が生じないということと、その集団の形成しかたによって更に特性の平均値の差が小さくなるのである。
【００４８】
従来技術および発明が解決しようとする課題の項で述べたように、個々の薄膜トランジスタの特性のバラツキを発生させる原因として、その薄膜トランジスタの基板上の位置に起因するものが、特にポリシリコン半導体を用いる場合に大きい。
第１組の薄膜トランジスタＰ−ＴＦＴ１２１、１２２と第２組の薄膜トランジスタＰ−ＴＦＴ１２３、１２４の特性の差を減じるために、それぞれの組のトランジスタを２個にして、１個の場合に生じるバラツキを２個にすることで、平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
【００４９】
図１（Ｂ）に、差動回路１０２の４つの薄膜トランジスタの基板上での平面的な配置とその結線の一例を示す。図に示すように、Ｐ−ＴＦＴ１２１と１２２はクロスする位置にあり、Ｐ−ＴＦＴ１２３と１２４が逆クロスの位置にある。それぞれのクロスの位置関係は、対称中心１３８に対して点対称であり各薄膜トランジスタの基本構成は同一である。
【００５０】
半導体層１３１とソース電極１３３、ソースコンタクト１３５、ドレイン電極１３４、ドレインコンタクト１３６、ゲイト電極１３２を有している。平面図のために、図中では見えないが、ゲイト電極１３２の下にはゲイト絶縁膜がありゲイト絶縁膜の下に半導体層１３１がある。ゲイト電極１３２と半導体層１３１が重なっている半導体層１３１の部分にチャネル形成領域がある。
【００５１】
Ｐ−ＴＦＴ１２１とＰ−ＴＦＴ１２２は、ゲイト電極１３２が共通であり、Ｐ−ＴＦＴ１２３とＰ−ＴＦＴ１２４は、ゲイト電極１３７が共通である。
図では、ソースおよびドレインの結線を示していないが、薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
【００５２】
したがって、対称中心１３８の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
図１では、カレントミラー回路１０１および差動回路１０２の中で４個づつの薄膜トランジスタを用いた例を示したが、さらに特性バラツキを減少させるためには、トランジスタの数を増やせばよい。要求されるバラツキが、液晶表示装置の６４階調用と２５６階調用では当然、異なり２５６階調のバラツキ低減の方がより小さくなくてはならない。
【００５３】
図２に、複数のトランジスタを用いて個々の薄膜トランジスタの特性バラツキを平均化する例を示す。
本発明を図２を用いて、説明する。カレントミラー回路２０１および差動回路２０２を構成しており、カレントミラー回路２０１は、駆動電源と接続されており、差動回路２０２には入力１および入力２の、入力信号を入れる部分がある。差動回路２０２は、定電流源２０３に接続されている。
カレントミラー回路２０１と差動回路２０２の間から、出力信号が出力される。
【００５４】
この回路の入力１および入力２にそれぞれ信号を入れると、その差分が出力から出力信号が出力される。出力と入力２を接続したところ（図示せず）から新たに出力を取り出す場合は、入力１から入れた入力信号と同一の信号が出力されるアナログバッファアンプとして動作する。
【００５５】
カレントミラー回路２０１には２ｍ個の薄膜トランジスタ２１１−１〜２１１─２ｍと、差動回路２０２の中には、２ｌ個の薄膜トランジスタ２２１─１〜２２１─２ｌが構成部品となっている。カレントミラー回路２０１と差動回路２０２の中に用いる薄膜トランジスタの極性はそれぞれ逆の極性になる。図中では、カレントミラー回路２０１内では、Ｎ型の薄膜トランジスタを用い、差動回路２０２内では、Ｐ型の薄膜トランジスタを用いている。このＰ型とＮ型の極性を逆にしてもよい。
しかし、同極性では、この回路は動作しない。
【００５６】
カレントミラー回路２０１の中には第１組２１５のＮ型薄膜トランジスタ（以下Ｎ−ＴＦＴという）２１１─１〜２１１─２ｎの２ｎ個のトランジスタが組になっている。一方、第２組２１６のＮ−ＴＦＴ２１１─（２ｎ＋１）〜２１１─２ｍの（２ｍ─２ｎ）個が組になっている。第１組２１５のＮ−ＴＦＴゲイト電極が接続され、第２組２１６のＮ−ＴＦＴゲイト電極が接続されており、それぞれのゲイト電極が結線されている。その結線されているところから、片方の組のソースまたはドレインに結線されている。逆側のドレインまたはソースは他方の組の同様のドレインまたはソースは、駆動電源に接続されている。
【００５７】
差動回路２０２の中には第１組２２５のＰ型薄膜トランジスタ（以下Ｐ−ＴＦＴという）２２１─１〜２２１─２ｋの２ｋ個のトランジスタが組になっている。一方、第２組２２６のＰ−ＴＦＴ２２１─（２ｋ＋１）〜２２１─２ｌの（２ｌ−２ｋ）個が組になっている。第１組２２５のＰ−ＴＦＴのゲイト電極が接続され第１の入力信号源に接続され、第２組２２６のＰ−ＴＦＴのゲイト電極が接続されて第２の入力信号源に接続されている。第１組２２５と第２組２２６の全てのＰ−ＴＦＴのソースまたはドレインは、定電流電源２０３に接続されている。
【００５８】
カレントミラー回路２０１の第１組２１５のＮ−ＴＦＴのソースまたはドレインと差動回路２０２の第１組２２５のＰ−ＴＦＴドレインまたはソースが接続され、カレントミラー回路２０１の第２組２１６のＮ−ＴＦＴのソースまたはドレインと差動回路２０２の第２組２２６のＰ−ＴＦＴのドレインまたはソースが接続される。第２組のＮ−ＴＦＴとＰ−ＴＦＴの接続されたところから、出力信号が取り出される。
【００５９】
説明を簡単にするために、カレントミラー回路２０１について説明する。第１組２１５の薄膜トランジスタと第２組２１６の薄膜トランジスタの特性の差を減じるために、第１組２１５のＮ−ＴＦＴを２ｎ個にし、第２組２１６のＮ−ＴＦＴを（２ｍ−２ｎ）個にして、１個の場合に生じるバラツキを平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
従って、第１組２１５および第２組２１６のＮ−ＴＦＴはどちらも偶数個である必要がある。
【００６０】
薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
したがって、対称中心の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
【００６１】
カレントミラー回路２０１を説明したが、差動回路２０２も同様である。図２で、ｎ＝１，ｍ＝２，ｋ＝１，ｌ＝２の場合が、図１の例に相当する。要求されるバラツキが、液晶表示装置の６４階調用と２５６階調用では当然、異なり２５６階調のバラツキ低減の方がより小さくなくてはならない。したがって、要求される使用に応じてｎ，ｍ，ｋ，ｌの値を決定すればよい。
【００６２】
【実施例】
〔実施例１〕
図３に本発明の実施例を示す。図３（Ａ）は、差動回路３０２に本発明を実施した例を示す。これは、カレントミラー回路に差動回路３０２を接続する場合に、薄膜半導体のプロセスや薄膜トランジスタの配置上、差動回路３０２内の薄膜トランジスタの特性がバラツキ易いことが分かっている場合に、差動回路３０２にのみ本発明を適用する例を示している。
【００６３】
基板に、薄膜半導体を多数形成する場合において、差動増幅回路を形成する基板上の位置が、基板の周辺部にあり、しかも、差動回路３０２が特に基板周辺側に位置しているために、その個々の薄膜トランジスタの特性がバラツキ易くなっているときなどが相当する。薄膜トランジスタのチャネル形成領域を含む半導体層を、平行平板型プラズマＣＶＤ装置を用いて成膜するばあいに、基板の周辺部は電極の電界が弱くなりまた、反応ガスの流れが一番乱れるところでもある。そのため、通常、基板周辺部から１０ｍｍ程度は、能動半導体素子を形成しないようにしている。
【００６４】
しかしながら、たとえ基板周辺から１０ｍｍ離れていても、その周辺近傍のトランジスタを用いて、差動回路３０２を形成しようとすると、その薄膜トランジスタの特性バラツキは大きな問題となる。
【００６５】
差動回路３０２は、第１組の薄膜トランジスタ群３２５と第２の薄膜トランジスタ群３２６を対向させている。第１組の薄膜トランジスタ群３２５は、薄膜トランジスタ３２１−１〜３２１−２ｋまでの２ｋ個の薄膜トランジスタからなり、２ｋ個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたゲイト電極に入力信号を入れる第１の入力端子があり、結線されたソース電極またはドレイン電極はカレントミラー回路に接続され、他方のドレイン電極またはソース電極は定電流電源に接続されている。
【００６６】
第２組の薄膜トランジスタ群３２６は、薄膜トランジスタ３２２−（２ｋ＋１）〜３２１−２ｌまでの（２ｌ−２ｋ）個の薄膜トランジスタからなり、（２ｌ−２ｋ）個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたゲイト電極に入力信号を入れる第２の入力端子があり、結線されたソース電極またはドレイン電極はカレントミラー回路に接続され、他方のドレイン電極またはソース電極は定電流電源に接続されている。
【００６７】
ここで、第１組の薄膜トランジスタ群３２５と第２組の薄膜トランジスタ群３２６の特性の差を減じるために、第１組の薄膜トランジスタ群３２５を２ｋ個にし、第２組の薄膜トランジスタ群３２６を（２ｌ−２ｋ）個にして、１個の場合に生じるバラツキを平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
従って、第１組の薄膜トランジスタ群３２５および第２組の薄膜トランジスタ群３２６はどちらも偶数個である必要がある。
【００６８】
薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
したがって、対称中心の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
図３（Ａ）では、薄膜トランジスタは全てＰ型になっているが、全てＮ型であっても同様である。
【００６９】
図３（Ｂ）は、カレントミラー回路３０１に本発明を実施した例を示す。これは、差動回路にカレントミラー回路３０１を接続する場合に、薄膜半導体のプロセスや薄膜トランジスタの配置で、カレントミラー回路３０１内の薄膜トランジスタの特性がバラツキ易いことが分かっている場合に、カレントミラー回路３０１にのみ本発明を適用する例を示している。
【００７０】
基板に、薄膜半導体を多数形成する場合において、差動増幅回路を形成する基板上の位置が、基板の周辺部にあり、しかも、カレントミラー回路３０１が特に基板周辺側に位置しているために、その個々の薄膜トランジスタの特性がバラツキ易くなっているときなどが相当する。薄膜トランジスタのチャネル形成領域を含む半導体層を、平行平板型プラズマＣＶＤ装置を用いて成膜するばあいに、基板の周辺部は電極の電界が弱くなりまた、反応ガスの流れが一番乱れるところでもある。そのため、通常、基板周辺部から１０ｍｍ程度は、能動半導体素子を形成しないようにしている。
【００７１】
しかしながら、たとえ基板周辺から１０ｍｍ離れていても、その周辺近傍のトランジスタを用いて、カレントミラー回路３０１を形成しようとすると、その薄膜トランジスタの特性バラツキは大きな問題となる。
【００７２】
カレントミラー回路３０１は、第１組の薄膜トランジスタ群３１５と第２の薄膜トランジスタ群３１６を対向させている。第１組の薄膜トランジスタ群３２５は、薄膜トランジスタ３１１−１〜３１１−２ｎまでの２ｎ個の薄膜トランジスタからなり、２ｎ個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたソース電極またはドレイン電極は差動回路回路に接続され、他方のドレイン電極またはソース電極は駆動電源に接続されている。
【００７３】
第２組の薄膜トランジスタ群３１６は、薄膜トランジスタ３１２−（２ｎ＋１）〜３２１−２ｍまでの（２ｍ−２ｎ）個の薄膜トランジスタからなり、（２ｍ−２ｎ）個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたソース電極またはドレイン電極は差動回路に接続され、他方のドレイン電極またはソース電極は定電流電源に接続されている。結線された第１組の薄膜トランジスタ群３１５のゲイト電極と、結線された第２組の薄膜トランジスタ群３１６のゲイト電極は接続されている。接続されたゲイト電極は、第１組の薄膜トランジスタ群３１５の差動回路に接続されているソース電極またはドレイン電極に接続されている。
【００７４】
ここで、第１組の薄膜トランジスタ群３１５と第２組の薄膜トランジスタ群３１６の特性の差を減じるために、第１組の薄膜トランジスタ群３１５を２ｎ個にし、第２組の薄膜トランジスタ群３１６を（２ｍ−２ｎ）個にして、１個の場合に生じるバラツキを平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
従って、第１組の薄膜トランジスタ群３１５および第２組の薄膜トランジスタ群３１６はどちらも偶数個である必要がある。
【００７５】
薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
したがって、対称中心の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
図３（Ｂ）では、薄膜トランジスタは全てＮ型になっているが、全てＰ型であっても同様である。
【００７６】
図３に示すような、工程としては対角３インチ（７６ｍｍ）の液晶プロジェクター用の液晶表示装置を構成する場合、１枚の石英基板または合成石英基板から６枚の３インチの液晶表示装置を構成する高温ポリシリコンを用いる場合に、基板の端側に相当する回路で、バッファアンプを必要とする６４階調表示に用いたところ、周辺部でも６４階調が表示された。
６４階調程度であれば、本発明の構成を用いない場合でも、基板の中央部等ではプロセス条件等を十分に検討すれば可能な数値ではあるが、基板の周辺部では６４階調表示を得ることができなかった。
【００７７】
無論、基板の周辺のみに本実施例の構成にするのでは無く、回路パターンの均一性や、パターンが基板の場所によって異なることから生じる、作製プロセスの問題から、基板全面に用いる方がより良いことは言うまでもなく、特にチャネル形成領域にグレインバンダリー（結晶粒界）ある場合に適用することも良い。
【００７８】
また、図９に示されるような、レーザ結晶化によって得るポリシリコンを用いた半導体や、ポリシリコンと非晶質の双方を用いる場合にあっては、そのレーザの照射位置から、どうしても薄膜ポリシリコントランジスタの均一性が取れない位置に、本実施例を用いることは有用である。さらに、レーザの照射位置から特定される基板上の位置での、薄膜トランジスタを組み合わせる場合の他に、基板全面のどの位置であっても本実施例を用いることが良いことは言うまでもない。
【００７９】
また、本出願人による出願である特願平８−３３５１５２などに記載された金属触媒を使った触媒結晶化の方法による針状または柱状の、横方向に成長したポリシリコン薄膜トランジスタに本実施例を用いることは特に有用であり、１２８階調が基板全面で表示可能なことは無論のこと２５６階調表示も可能とする。
【００８０】
〔実施例２〕
他の実施例を図４に示す。図４に本発明の実施例を示す。図４は、差動回路４０２とカレントミラー回路４０１に本発明を実施したアナログバッファアンプの例を示す。これは、カレントミラー回路４０１に差動回路４０２を接続する場合に、差動回路４０２は、第１組の薄膜トランジスタ群４２５と第２の薄膜トランジスタ群４２６を対向させている。第１組の薄膜トランジスタ群４２５は、薄膜トランジスタ４２１−１〜４２１−２ｋまでの２ｋ個の薄膜トランジスタからなり、２ｋ個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたゲイト電極に入力信号を入れる第１の入力端子があり、結線されたソース電極またはドレイン電極はカレントミラー回路に接続され、他方のドレイン電極またはソース電極は定電流電源４０３に接続されている。
【００８１】
第２組の薄膜トランジスタ群４２６は、薄膜トランジスタ４２２−（２ｋ＋１）〜４２１−２ｌまでの（２ｌ−２ｋ）個の薄膜トランジスタからなり、（２ｌ−２ｋ）個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたゲイト電極に入力信号を入れる第２の入力端子があり、結線されたソース電極またはドレイン電極はカレントミラー回路に接続され、他方のドレイン電極またはソース電極は定電流電源４０３に接続されている。
【００８２】
定電流源４０３としては、図に示すようにトランジスタ４３０と抵抗４３２を組み合わせてソースを抵抗４３２を介してグランドに接地し、ドレインを差動回路４０２に接続している。トランジスタ４３０のゲイトは別のトランジスタ４３１のゲイトに接続され、トランジスタ４３１のソースは抵抗４３３を介して接地され、ドレインは抵抗４３４を介してＶｄｄに接続されている。この定電流源４０３に用いている２つのトランジスタ４３０と４３１の特性は別段揃っている必要はないので、本発明を適用する必要もない。
【００８３】
ここで、第１組の薄膜トランジスタ群４２５と第２組の薄膜トランジスタ群４２６の特性の差を減じるために、第１組の薄膜トランジスタ群４２５を２ｋ個にし、第２組の薄膜トランジスタ群４２６を（２ｌ−２ｋ）個にして、１個の場合に生じるバラツキを平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
従って、第１組の薄膜トランジスタ群４２５および第２組の薄膜トランジスタ群４２６はどちらも偶数個である必要がある。
【００８４】
薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
したがって、対称中心の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
差動回路４０２では、薄膜トランジスタは全てＰ型になっているが、全てＮ型であっても同様である。
【００８５】
カレントミラー回路４０１は、第１組の薄膜トランジスタ群４１５と第２の薄膜トランジスタ群４１６を対向させている。第１組の薄膜トランジスタ群４２５は、薄膜トランジスタ３１１−１〜３１１−２ｎまでの２ｎ個の薄膜トランジスタからなり、２ｎ個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたソース電極またはドレイン電極は差動回路回路に接続され、他方のドレイン電極またはソース電極は駆動電源に接続されている。
【００８６】
第２組の薄膜トランジスタ群４１６は、薄膜トランジスタ４１２−（２ｎ＋１）〜４２１−２ｍまでの（２ｍ−２ｎ）個の薄膜トランジスタからなり、（２ｍ−２ｎ）個のトランジスタのそれぞれのゲイト電極、ソース電極、ドレイン電極は結線されている。結線されたソース電極またはドレイン電極は差動回路に接続され、他方のドレイン電極またはソース電極は駆動電源に接続されている。結線された第１組の薄膜トランジスタ群４１５のゲイト電極と、結線された第２組の薄膜トランジスタ群４１６のゲイト電極は接続されている。接続されたゲイト電極は、第１組の薄膜トランジスタ群４１５の差動回路に接続されているソース電極またはドレイン電極に接続されている。
【００８７】
ここで、第１組の薄膜トランジスタ群４１５と第２組の薄膜トランジスタ群４１６の特性の差を減じるために、第１組の薄膜トランジスタ群４１５を２ｎ個にし、第２組の薄膜トランジスタ群４１６を（２ｍ−２ｎ）個にして、１個の場合に生じるバラツキを平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
従って、第１組の薄膜トランジスタ群４１５および第２組の薄膜トランジスタ群４１６はどちらも偶数個である必要がある。
【００８８】
薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
したがって、対称中心の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
カレントミラー回路４０１では、薄膜トランジスタは全てＮ型になっているが、全てＰ型であっても同様である。
【００８９】
差動回路４０２の第２の入力端子と差動回路とカレントミラー回路の間にある出力端子を４８０で結線しそこを出力端子として出力信号を取り出す。第１の入力端子に入るアナログ信号は、信号の波形をそのままにして出力端子から出力信号として取り出され、本実施例ではアナログバッファアンプとして用いる。
【００９０】
図４に示すような、工程としては対角３インチ（７６ｍｍ）の液晶プロジェクター用の液晶表示装置を構成する場合。１枚の石英基板または合成石英基板から６枚の３インチの液晶表示装置を構成する高温ポリシリコンを用いる場合に、基板の端側に相当する回路で、バッファアンプを必要とする６４階調表示に用いたところ、周辺部でも６４階調が表示された。
６４階調程度であれば、本発明の構成を用いない場合でも、基板の中央部等ではプロセス条件等を十分に検討すれば可能な数値ではあるが、基板の周辺部では６４階調表示を得ることができなかった。
【００９１】
無論、基板の周辺のみに本実施例の構成にするのでは無く、回路パターンの均一性や、パターンが基板の場所によって異なることから生じる、作製プロセスの問題から、基板全面に用いる方がより良いことは言うまでもなく、特にチャネル形成領域にグレインバンダリー（結晶粒界）ある場合に適用することも良い。
【００９２】
また、図９に示されるような、レーザ結晶化によって得るポリシリコンを用いた半導体や、ポリシリコンと非晶質の双方を用いる場合にあっては、そのレーザの照射位置から、どうしても薄膜ポリシリコントランジスタの均一性が取れない位置に、本実施例を用いることは有用である。さらに、レーザの照射位置から特定される基板上の位置での、薄膜トランジスタを組み合わせる場合の他に、基板全面のどの位置であっても本実施例を用いることが良いことは言うまでもない。
【００９３】
また、本出願人による特願平８−３３５１５２などを用いた、金属触媒を使った触媒結晶化の方法による針状または柱状の、横方向に成長したポリシリコン薄膜トランジスタに本実施例を用いることは特に有用であり、１２８階調が基板全面で表示可能なことは無論のこと２５６階調表示も可能とする。
【００９４】
〔実施例３〕
図１に本発明を用いた他の実施例を示す。図１（Ａ）は、本発明の薄膜トランジスタの回路構成を示す一例である。点線で囲まれた部分が、カレントミラー回路１０１および差動回路１０２を構成しており、カレントミラー回路は、駆動電源と接続されており、差動回路１０２には入力１および入力２の、入力信号を入れる部分がある。差動回路１０２は、定電流源１０３に接続されている。
カレントミラー回路と差動回路の間から、出力信号が出力される。
【００９５】
この回路の入力１および入力２にそれぞれ信号を入れると、その差分が出力から出力信号が出力される。出力と入力２を接続したところ（図示せず）から新たに出力を取り出す場合は、入力１から入れた入力信号と同一の信号が出力されるアナログバッファアンプとして動作する。
【００９６】
カレントミラー回路１０１と差動回路１０２の中には、それぞれ４つの薄膜トランジスタが構成部品となっている。カレントミラー回路１０１と差動回路１０２の中に用いる薄膜トランジスタの極性はそれぞれ逆の極性になる。図中では、カレントミラー回路１０１内では、Ｎ型の薄膜トランジスタを用い、差動回路１０２内では、Ｐ型の薄膜トランジスタを用いている。このＰ型とＮ型の極性を逆にしてもよい。
しかし、同極性では、この回路は動作しない。
【００９７】
カレントミラー回路１０１の中にはＮ型薄膜トランジスタ（以下Ｎ−ＴＦＴという）１１１、１１２、１１３、１１４がある。第１組のＮ−ＴＦＴ１１１と１１２がペアで、第２組のＮ−ＴＦＴ１１３、１１４がもう一つのペアになっている。第１組のＮ−ＴＦＴ１１１、１１２のゲイト電極が接続され、第２組のＮ−ＴＦＴ１１３、１１４のゲイト電極が接続されており、それぞれのゲイト電極が結線されている。その結線されているところから、Ｎ─ＴＦＴ１１１、１１２のソースまたはドレインに結線されている。ゲイト電極と結線されていないＮ−ＴＦＴ１１１、１１２、１１３、１１４のドレインまたはソースは、駆動電源に接続されている。
【００９８】
差動回路１０２の中にはＰ型薄膜トランジスタ（以下Ｐ−ＴＦＴという）１２１、１２２、１２３、１２４がある。第１組のＰ−ＴＦＴ１２１と１２２がペアで、第２組のＰ−ＴＦＴ１２３、１２４がもう一つのペアになっている。第１組のＰ−ＴＦＴ１２１、１２２のゲイト電極が接続され第１の入力信号源に接続され、第２組のＰ−ＴＦＴ１２３、１２４のゲイト電極が接続されて第２の入力信号源に接続されている。Ｐ−ＴＦＴ１２１、１２２、１２３、１２４のソースまたはドレインは、定電流電源１０３に接続されている。
【００９９】
カレントミラー回路１０１の第１組のＮ−ＴＦＴ１１１、１１２のソースまたはドレインと差動回路１０２の第１組のＰ−ＴＦＴ１２１、１２２のドレインまたはソースが接続され、カレントミラー回路１０１の第２組のＮ−ＴＦＴ１１３、１１４のソースまたはドレインと差動回路１０２の第２組のＰ−ＴＦＴ１２３、１２４のドレインまたはソースが接続される。第２組のＮ−ＴＦＴ１１３、１１４とＰ−ＴＦＴ１２３、１２４の接続されたところから、出力信号が取り出される。
【０１００】
第１組の薄膜トランジスタＰ−ＴＦＴ１２１、１２２と第２組の薄膜トランジスタＰ−ＴＦＴ１２３、１２４の特性の差を減じるために、それぞれの組のトランジスタを２個にして、１個の場合に生じるバラツキを２個にすることで、平均化する。その平均のさせかたとして、隣合うトランジスタを組にするのではなく、対称中心からみて幾何学的に点対称となる位置の２つのトランジスタから１組のトランジスタを形成し、他の点対称となる位置の２つのトランジスタを別の組として選ぶことで平均化する。
【０１０１】
図１（Ｂ）に、差動回路１０２の４つの薄膜トランジスタの基板上での平面的な配置とその結線の一例を示す。図に示すように、Ｐ−ＴＦＴ１２１と１２２はクロスする位置にあり、Ｐ−ＴＦＴ１２３と１２４が逆クロスの位置にある。それぞれのトランジスタは対称中心１３８に対して点対称にあり各薄膜トランジスタの基本構成は同一である。
【０１０２】
半導体層１３１とソース電極１３３、ソースコンタクト１３５、ドレイン電極１３４、ドレインコンタクト１３６、ゲイト電極１３２を有している。平面図のために、図中では見えないが、ゲイト電極１３２の下にはゲイト絶縁膜がありゲイト絶縁膜の下に半導体層１３１がある。ゲイト電極１３２と半導体層１３１が重なっている半導体層１３１の部分にチャネル形成領域がある。
【０１０３】
Ｐ−ＴＦＴ１２１とＰ−ＴＦＴ１２２は、ゲイト電極１３２が共通であり、Ｐ−ＴＦＴ１２３とＰ−ＴＦＴ１２４は、ゲイト電極１３７が共通である。
図では、ソースおよびドレインの結線を示していないが、薄膜トランジスタの活性領域は殆ど全てチャネル形成領域であり、このチャネル形成領域を流れるキャリアのバラツキが全て、各薄膜トランジスタのバラツキに起因しているのである。ソース電極やドレイン電極の接続に関しては、ほとんど薄膜トランジスタのバラツキに関係しない。
【０１０４】
したがって、対称中心１３８の点対称の位置に置くトランジスタは、トランジスタ全体を点対称の位置に置くのではなく、チャネル形成領域を点対称の位置に置くことが重要である。
図１では、カレントミラー回路１０１および差動回路１０２の中で４個づつの薄膜トランジスタを用いた例を示したが、さらに特性バラツキを減少させるためには、トランジスタの数を増やせばよい。要求されるバラツキが、液晶表示装置の６４階調用と２５６階調用では当然、異なり２５６階調のバラツキ低減の方がより小さくなくてはならない。
本実施例の説明では、差動回路１０２について述べたがカレントミラー回路１０１についても同様である。
【０１０５】
図１に示すような、工程としては対角３インチ（７６ｍｍ）の液晶プロジェクター用の液晶表示装置を構成する場合。１枚の石英基板または合成石英基板から６枚の３インチの液晶表示装置を構成する高温ポリシリコンを用いる場合に、基板の端側に相当する回路で、バッファアンプを必要とする６４階調表示に用いたところ、周辺部でも６４階調が表示された。
６４階調程度であれば、本発明の構成を用いない場合でも、基板の中央部等ではプロセス条件等を十分に検討すれば可能な数値ではあるが、基板の周辺部では６４階調表示を得ることができなかった。
【０１０６】
無論、基板の周辺のみに本実施例の構成にするのでは無く、回路パターンの均一性や、パターンが基板の場所によって異なることから生じる、作製プロセスの問題から、基板全面に用いる方がより良いことは言うまでもなく、特にチャネル形成領域にグレインバンダリー（結晶粒界）ある場合に適用することも良い。
【０１０７】
また、図９に示されるような、レーザ結晶化によって得るポリシリコンを用いた半導体や、ポリシリコンと非晶質の双方を用いる場合にあっては、そのレーザの照射位置から、どうしても薄膜ポリシリコントランジスタの均一性が取れない位置に、本実施例を用いることは有用である。さらに、レーザの照射位置から特定される基板上の位置での、薄膜トランジスタを組み合わせる場合の他に、基板全面のどの位置であっても本実施例を用いることが良いことは言うまでもない。
【０１０８】
また、本出願人による特願平８−３３５１５２などを用いた、金属触媒を使った触媒結晶化の方法による針状または柱状の、横方向に成長したポリシリコン薄膜トランジスタに本実施例を用いることは特に有用であり、１２８階調が基板全面で表示可能なことは無論のこと２５６階調表示も可能とする。
【０１０９】
〔実施例４〕
本発明を液晶表示装置に用いる他の実施例を図５に示す。図５（Ａ）に、液晶表示装置を示す。画素１００１が格子状に配列しており、各画素はデータ線１００５とゲイト線１００４に接続されている。コンピュータなどの端末１０２１からの信号をＤ／Ａ変換器１０２０によってデジタル信号からアナログ信号に変換させ、ビデオ信号線１０２２に送られる。端末１０２１がテレビなど最初からアナログ信号を出力している場合は、Ｄ／Ａ変換器１０２０は無い。ビデオ信号線１０２２は、各データ線に接続されたスイッチトランジスタ１００３のソースまたはドレインに接続され、スイッチトランジスタ１００３は水平走査回路１０１０からの開信号がスイッチゲイト線１０１２に送られると、スイッチトランジスタ１００３が開状態になり、ビデオ信号がデータ線１００５に送られる。
【０１１０】
データ線１００５に送られたビデオ信号は、バッファアンプ１００２を介して画素１００１にビデオ信号を送る。このバッファアンプに実施例１〜３の差動回路とカレントミラー回路を適用した差動増幅回路およびその応用であるバッファアンプを適用する。
【０１１１】
画素の部分を図５（Ｂ）に示す。データ線１００５は画素スイッチトランジスタのソースまたはドレインに接続され、データ線に接続されていないドレインまたはソースには、画素電極を介して液晶１０４０および保持容量１０５０に接続されている。
また、画素トランジスタのゲイトはゲイト線１００４に接続されており、ゲイト線１００４は垂直走査回路１０１１に接続されている。
【０１１２】
この画素トランジスタの半導体として用いるのが、低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものである。
【０１１３】
低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものを使った液晶表示装置の場合には、バッファアンプ、スイッチトランジスタ、水平走査回路、垂直走査回路、の半導体に用いることができる。Ｄ／Ａ変換器は、非常に短時間でデジタル信号をアナログ信号に変換するために単結晶シリコン半導体などを用いたバイポーラ型トランジスタなどが必要である。
【０１１４】
低温ポリシリコン、中温ポリシリコン、高温ポリシリコン、非晶質シリコンと低温ポリシリコンの混在しているものを使った液晶表示装置の場合は、基板上にポリシリコンを用いて画素スイッチ、バッファアンプ、スイッチトランジスタ、水平走査回路、垂直走査回路を形成することができるために、液晶表示装置の表示部以外の回路部分の面積を小さくすることが可能になった。
また、結晶半導体を用いたモノリシックＩＣを使わないためにＩＣの価格分のコストダウンを図ることができるという長所がある。
【０１１５】
〔実施例５〕
本実施例は、実施例１〜４で示した構成を逆スタガ型の薄膜トランジスタで構成する。各実施例で示したプレナー型の薄膜トランジスタに変えて、逆スタガ型の薄膜トランジスタとしても、同様の効果を得ることができる。
【０１１６】
なお、逆スタガ型の薄膜トランジスタのゲイト電極として、耐熱性の高いもの、例えばリンが多量にドープされたポリシリコンを利用することは、高性能な薄膜トランジスタを得るために有効である。
【０１１７】
【発明の効果】
本発明を用いることによって、低温ポリシリコン、高温ポリシリコン、中温ポリシリコンを用いた薄膜ポリシリコントランジスタを組み合わせた回路の中で、２組の特性のほぼ同一なトランジスタによって形成される差動回路とカレントミラー回路を簡単に作製することができる。
【０１１８】
特に薄膜トランジスタのチャネル形成領域にある、結晶粒界や、針状結晶などの基板の場所や個々のトランジスタでのバラツキを、幾何学的な配置と回路結線の仕方によって低減することができる。
【０１１９】
また、レーザ結晶化によるプロセス上かならず発生する、レーザの照射エリアの重なりによるバラツキを、幾何学的な配置と回路結線の仕方によって低減することができる。
【０１２０】
本発明を用いた差動回路とカレントミラー回路を用いることで、良好な差動増幅回路を形成できる。差動増幅回路の２つの入力の内１つを出力端子と結線することで良好なアナログバッファアンプを形成できる。
【０１２１】
本発明を用いたアナログバッファアンプは、同一の特性になるように組み合わせた薄膜トランジスタの群を２群組み合わせているために、温度変化等に対しても非常に信頼性が高い。
【０１２２】
本発明を用いた差動増幅回路やアナログバッファアンプを、液晶表示装置に適用することで、優れた階調表示を実現できる。特に、アナログ信号に適している。
【０１２３】
本明細書に示した各発明において、薄膜トランジスタを構成する活性領域中に結晶粒界が含まれないように、活性領域を形成するためのポリシリコン膜のうち、結晶粒界がないまたはほとんど含まれない領域を選択的に用いることは有効である。
【０１２４】
また、活性領域として柱状または針状の結晶に横成長させたポリシリコンを用いた場合、横成長の方向が、キャリアの移動方向に平行または概略平行となるようにすると、移動度等がより優れた薄膜トランジスタが得られる。
【０１２５】
また、柱状または針状の結晶が複数集合してなる横成長領域において、レーザーまたはそれと同等な強光等により結晶粒界を一旦溶融させた後に再結合させ、実質的に結晶粒界のない単結晶とみなせる領域（モノドメイン領域とよぶ）を形成し、これを薄膜トランジスタの活性領域としてもよい。
【０１２６】
本明細書で示した各発明は、液晶表示装置においては、反射型、透過型のいずれにも用いることができる。また液晶表示装置のみでなく、有機または無機のＥＬ（エレクトロルミネセンス）素子を用いた表示装置、その他、薄膜トランジスタを用いて形成されうる種々の回路について有効である。
【図面の簡単な説明】
【図１】本発明の回路図および平面配置図
【図２】本発明の回路図
【図３】本発明の回路図
【図４】本発明の回路図
【図５】本発明を用いた液晶表示装置
【図６】従来技術を示す回路図
【図７】従来技術を示す素子図
【図８】従来技術を示す素子図
【図９】従来技術を示す工程図
【符号の説明】
１１１、１１２、１１３、１１４ Ｐ−ＴＦＴ
１２１、１２２、１２３、１２４ Ｎ−ＴＦＴ
１０１ カレントミラー回路
１０２ 差動回路
１０３ 定電流源
１３１ 半導体層
１３２ ゲイト電極
１３３ ソース電極
１３４ ドレイン電極
１３５ ソースコンタクト
１３６ ドレインコンタクト
１３７ ゲイト電極
１３８ 対称中心
Claims (12)
- 第１入力信号が入力されるゲイト電極電位が共通の第１乃至第２ｋ（ｋ≧１、ｋは自然数）の薄膜トランジスタと、第２入力信号が入力されるゲイト電極電位が共通の第（２ｋ＋１）乃至第２ｌ（ｌ≧ｋ＋１、ｌは自然数）の薄膜トランジスタを有し、且つ前記第１入力信号と前記第２入力信号とを比較する差動回路を有する回路において、
前記第１乃至第２ｋの薄膜トランジスタ及び前記第（２ｋ＋１）乃至第２ｌの薄膜トランジスタのチャネル形成領域はポリシリコンでなり、
前記第１乃至第２ｋの薄膜トランジスタのうち、第ｊ（２ｋ−１≧ｊ≧１、ｊは奇数）番目の薄膜トランジスタの前記チャネル形成領域と第（ｊ＋１）番目の薄膜トランジスタの前記チャネル形成領域は平面上で第１の対称中心に対し点対称に配置され、
前記第（２ｋ＋１）乃至第２ｌの薄膜トランジスタのうち、第ｉ（２ｌ−１≧ｉ≧２ｋ＋１、ｉは奇数）番目の薄膜トランジスタの前記チャネル形成領域と第（ｉ＋１）番目の薄膜トランジスタの前記チャネル形成領域は平面上で第２の対称中心に対し点対称に配置され、
前記第１の対称中心と前記２の対称中心が同じ点であることを特徴とする回路。 - ゲイト電極電位が共通の第１乃至第２ｎ（ｎ≧１、ｎは自然数）の薄膜トランジスタと、第（２ｎ＋１）乃至第２ｍ（ｍ≧ｎ＋１、ｍは自然数）の薄膜トランジスタを有し、且つ前記第１乃至第２ｎの薄膜トランジスタのゲイト電極と前記第１乃至第２ｎの薄膜トランジスタのソースまたはドレインの一方とが接続されているカレントミラー回路を有する回路において、
前記第１乃至第２ｎの薄膜トランジスタ及び前記第（２ｎ＋１）乃至第２ｍの薄膜トランジスタのチャネル形成領域はポリシリコンでなり、
前記第１乃至第２ｎの薄膜トランジスタのうち、第ｊ（２ｎ−１≧ｊ≧１、ｊは奇数）番目の薄膜トランジスタの前記チャネル形成領域と第（ｊ＋１）番目の薄膜トランジスタの前記チャネル形成領域は平面上で第１の対称中心に対し点対称に配置され、
前記第（２ｎ＋１）乃至第２ｍの薄膜トランジスタのうち、第ｉ（２ｍ−１≧ｉ≧２ｎ＋１、ｉは奇数）番目の薄膜トランジスタの前記チャネル形成領域と第（ｉ＋１）番目の薄膜トランジスタの前記チャネル形成領域は平面上で第２の対称中心に対し点対称に配置され、
前記第１の対称中心と前記第２の対称中心が同じ点であることを特徴とする回路。 - 第１入力信号が入力されるゲイト電極電位が共通の第１乃至第２ｋ（ｋ≧１、ｋは自然数）の薄膜トランジスタと、第２入力信号が入力されるゲイト電極電位が共通の第（２ｋ＋１）乃至第２ｌ（ｌ≧ｋ＋１、ｌは自然数）の薄膜トランジスタを有し、前記第１入力信号と前記第２入力信号とを比較する差動回路と、
ゲイト電極電位が共通の第１乃至第２ｎ（ｎ≧１、ｎは自然数）の薄膜トランジスタと、第（２ｎ＋１）乃至第２ｍ（ｍ≧ｎ＋１、ｍは自然数）の薄膜トランジスタを有し、且つ前記第１乃至第２ｎの薄膜トランジスタのゲイト電極と前記第１乃至第２ｎの薄膜トランジスタのソースまたはドレインの一方とが接続されているカレントミラー回路と、
を有する回路において、
前記第１乃至第２ｋの薄膜トランジスタ、前記第（２ｋ＋１）乃至第２ｌの薄膜トランジスタ、前記第１乃至第２ｎの薄膜トランジスタ及び前記第（２ｎ＋１）乃至第２ｍの薄膜トランジスタのチャネル形成領域はポリシリコンでなり、
前記第１乃至第２ｋ及び前記（２ｋ＋１）乃至第２ｌの薄膜トランジスタと、前記第１乃至第２ｎ及び前記第（２ｎ＋１）乃至第２ｍの薄膜トランジスタとの極性は、互いに逆の極性であり、
前記第１乃至第２ｋの薄膜トランジスタのソースまたはドレインの一方と前記第１乃至第２ｎの薄膜トランジスタのソースまたはドレインの一方は接続され、
前記第（２ｋ＋１）乃至第２ｌの薄膜トランジスタのソースまたはドレインの一方と前記第（２ｎ＋１）乃至第２ｍの薄膜トランジスタのソースまたはドレインの一方は接続され、該接続部分より出力信号は取り出され、
前記第１乃至第２ｋの薄膜トランジスタのソースまたはドレインの他方と前記第（２ｋ＋１）乃至第２ｌの薄膜トランジスタのソースまたはドレインの他方は接続され、
前記第１乃至第２ｋの薄膜トランジスタのうち第ｇ（２ｋ−１≧ｇ≧１、ｇは奇数）番目の薄膜トランジスタの前記チャネル形成領域と第（ｇ＋１）番目の薄膜トランジスタの前記チャネル形成領域は平面上で第１の対称中心に対し点対称に配置され、前記第（２ｋ＋１）乃至第２ｌの薄膜トランジスタのうち第ｈ（２ｌ−１≧ｈ≧２ｋ＋１、ｈは奇数）番目の薄膜トランジスタの前記チャネル形成領域と第（ｈ＋１）番目の薄膜トランジスタの前記チャネル形成領域は平面上で第２の対称中心に対し点対称に配置され、前記第１の対称中心と前記第２の対称中心が同じ点であり、
前記第１乃至第２ｎの薄膜トランジスタのうち第ｊ（２ｎ−１≧ｊ≧１、ｊは奇数）番目の薄膜トランジスタの前記チャネル形成領域と第（ｊ＋１）番目の薄膜トランジスタの前記チャネル形成領域は平面上で第３の対称中心に対し点対称に配置され、前記第（２ｎ＋１）乃至第２ｍの薄膜トランジスタのうち第ｉ（２ｍ−１≧ｉ≧２ｎ＋１、ｉは奇数）番目の薄膜トランジスタの前記チャネル形成領域と第（ｉ＋１）番目の薄膜トランジスタの前記チャネル形成領域は平面上で第４の対称中心に対し点対称に配置され、前記第３の対称中心と前記第４の対称中心が同じ点であることを特徴とする回路。 - 前記ポリシリコンは針状結晶を有することを特徴とする請求項第１乃至第３のいずれか一の回路。
- 前記ポリシリコンは結晶成長を助長する金属触媒を用いて結晶化させたポリシリコンであることを特徴とする請求項第１乃至第４のいずれか一の回路。
- 前記ポリシリコンはレーザを用いて結晶化させたポリシリコンであることを特徴とする請求項第１乃至第５のいずれか一の回路。
- 前記ポリシリコンは結晶粒界を含むことを特徴とする請求項第１乃至第６のいずれか一の回路。
- 前記薄膜トランジスタのソース及びドレインがポリシリコンからなることを特徴とする請求項第１乃至第７のいずれか一の回路。
- 前記薄膜トランジスタのソース及びドレインがレーザを用いて結晶化させたポリシリコンからなることを特徴とする請求項第１乃至第７のいずれか一の回路。
- 請求項第３において、前記第１乃至第２ｎの薄膜トランジスタのソースまたはドレインの他方と前記第（２ｎ＋１）乃至第２ｍの薄膜トランジスタのソースまたはドレインの他方には電源電圧が供給され、
前記第１乃至第２ｋの薄膜トランジスタのソースまたはドレインの他方と前記第（２ｋ＋１）乃至第２ｌの薄膜トランジスタのソースまたはドレインの他方は接続され且つ定電流源に接続されることを特徴とする回路。 - 請求項第３または第１０において、前記第１入力信号はアナログ信号であり、前記出力信号を出力する出力端子と前記第２入力信号を入力する入力端子を結線したところから出力信号を取り出すことにより、前記回路をバッファアンプとすることを特徴とする回路。
- 絶縁基板上に画素電極、前記画素電極に接続された画素スイッチ、水平走査回路、垂直走査回路、を少なくとも含むアクティブマトリクス型液晶表示装置において、前記水平走査回路と前記画素スイッチの間にビデオ信号を前記画素スイッチに送るバッファアンプを有し、前記バッファアンプが、請求項第１乃至第１１の回路を含むことを特徴とする液晶表示装置。
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