JPH0653442A - Ｓｒａｍメモリーセル構造 - Google Patents
Ｓｒａｍメモリーセル構造Info
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- JPH0653442A JPH0653442A JP4223392A JP22339292A JPH0653442A JP H0653442 A JPH0653442 A JP H0653442A JP 4223392 A JP4223392 A JP 4223392A JP 22339292 A JP22339292 A JP 22339292A JP H0653442 A JPH0653442 A JP H0653442A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
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Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 セル面積の増大をもたらすことなくワードト
ランジスタのチャネル長を大きくとれ、よってセル動作
の安定性を高めることができ、かつ、拡散層を通して信
号を伝達することに伴う問題点も解決したＳＲＡＭセル
構造を提供する。 【構成】 セル中央付近にワード線７を配し、その両側
に各一つのドライバートランジスタ８，９を概ね平行に
配する構造のＳＲＡＭメモリーセル構造において、ドラ
イバートランジスタのゲート電極のコンタクト部をワー
ド線とともに形成されるワードトランジスタ上に積層形
成したＳＲＡＭメモリーセル。
ランジスタのチャネル長を大きくとれ、よってセル動作
の安定性を高めることができ、かつ、拡散層を通して信
号を伝達することに伴う問題点も解決したＳＲＡＭセル
構造を提供する。 【構成】 セル中央付近にワード線７を配し、その両側
に各一つのドライバートランジスタ８，９を概ね平行に
配する構造のＳＲＡＭメモリーセル構造において、ドラ
イバートランジスタのゲート電極のコンタクト部をワー
ド線とともに形成されるワードトランジスタ上に積層形
成したＳＲＡＭメモリーセル。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭメモリー構造
に関する。本発明は、例えば、薄膜トランジスタ（以下
適宜「ＴＦＴ」と略すこともある）を備えたＳＲＡＭメ
モリーセル構造として具体化することができる。
に関する。本発明は、例えば、薄膜トランジスタ（以下
適宜「ＴＦＴ」と略すこともある）を備えたＳＲＡＭメ
モリーセル構造として具体化することができる。
【０００２】
【従来の技術】従来のＳＲＡＭセル構造として、例えば
薄膜トランジスタを備えたセル構造であるＴＦＴ負荷型
のＳＲＡＭメモリーセル構造が知られている。図１４に
一般的なＣＭＯＳ−ＳＲＡＭメモリーセル構造の一例と
して、Ｓｉ基板にワードトランジスタとドライバートラ
ンジスタを形成し、負荷素子としてＴＦＴをその上層部
に積層して構成し、セル中央にワード線７を配し、その
両側に２つのドライバートランジスタ（その電極を８，
９で示す）を概ね平行かつセル中央に対し点対称に配す
る構造をとる構成のユニットセルの基板構造を示す。
薄膜トランジスタを備えたセル構造であるＴＦＴ負荷型
のＳＲＡＭメモリーセル構造が知られている。図１４に
一般的なＣＭＯＳ−ＳＲＡＭメモリーセル構造の一例と
して、Ｓｉ基板にワードトランジスタとドライバートラ
ンジスタを形成し、負荷素子としてＴＦＴをその上層部
に積層して構成し、セル中央にワード線７を配し、その
両側に２つのドライバートランジスタ（その電極を８，
９で示す）を概ね平行かつセル中央に対し点対称に配す
る構造をとる構成のユニットセルの基板構造を示す。
【０００３】メモリーユニットセル回路を１５図に示
す。図１５中、トランジスタ１，６はワードトランジス
タであり、トランジスタ２，５はドライバートランジス
タであり、トランジスタ３，４はロード（負荷）トラン
ジスタをなすＴＦＴである。トランジスタ１，２から成
る図のＡ１部、及びトランジスタ５，６から成る図のＡ
２部は、Ｓｉ基板上に形成される。
す。図１５中、トランジスタ１，６はワードトランジス
タであり、トランジスタ２，５はドライバートランジス
タであり、トランジスタ３，４はロード（負荷）トラン
ジスタをなすＴＦＴである。トランジスタ１，２から成
る図のＡ１部、及びトランジスタ５，６から成る図のＡ
２部は、Ｓｉ基板上に形成される。
【０００４】４ＭＳＲＡＭ以降の高集積メモリーでは、
ワードトランジスタとドライバートランジスタをＳｉ基
板上に形成し、ロードトランジスタをＰＭＯＳ−ＴＦＴ
で構成するのが通例であり、その一例が、図１４に示さ
れる構造である。但し図１４は、ワードトランジスタと
ドライバートランジスタのゲート電極の配置と、関係す
るコンタクトのみを示したものである。即ち、電極７が
ワード線（図１５のワードトランジスタ１，６に相
当）、電極８，９がドライバートランジスタ（図１５の
ドライバートランジスタ２，５に相当）であり、図１４
中符号１０で示す部分がそれらを分離する素子間分離領
域である。ノードコンタクト１１から取りだされた信号
は、ワードトランジスタ７を通過し、電極８のコンタク
ト部の下の拡散層を経由してビットコンタクト１２から
取りだされる。図中、Ｓで信号を示す。
ワードトランジスタとドライバートランジスタをＳｉ基
板上に形成し、ロードトランジスタをＰＭＯＳ−ＴＦＴ
で構成するのが通例であり、その一例が、図１４に示さ
れる構造である。但し図１４は、ワードトランジスタと
ドライバートランジスタのゲート電極の配置と、関係す
るコンタクトのみを示したものである。即ち、電極７が
ワード線（図１５のワードトランジスタ１，６に相
当）、電極８，９がドライバートランジスタ（図１５の
ドライバートランジスタ２，５に相当）であり、図１４
中符号１０で示す部分がそれらを分離する素子間分離領
域である。ノードコンタクト１１から取りだされた信号
は、ワードトランジスタ７を通過し、電極８のコンタク
ト部の下の拡散層を経由してビットコンタクト１２から
取りだされる。図中、Ｓで信号を示す。
【０００５】さて、ここでこのメモリーセルの安定性を
考えてみると、一般的に安定性を高めるためには、ドラ
イバートランジスタのチャネル幅（図示Ｗｄ）を大きく
するか、ワードトランジスタのチャネル長（図示Ｌｗ）
を大きくするかのいずれかである。
考えてみると、一般的に安定性を高めるためには、ドラ
イバートランジスタのチャネル幅（図示Ｗｄ）を大きく
するか、ワードトランジスタのチャネル長（図示Ｌｗ）
を大きくするかのいずれかである。
【０００６】従来は、電極７，８，９を同一工程で形成
したが、図１４からもわかるとおり、安定性を高めよう
とすると、デザインルールの関係から、セル面積の増大
を引き起こしてしまう。更に、この従来例では、記憶ノ
ード１１からビットコンタクト１２に信号を伝達するた
めにドライバートランジスタのゲート電極８の下の拡散
層を通さねばならない。よって、抵抗が大きくなる、容
量が大きくなる、絶縁耐圧が保証しにくい、などの問題
点を誘発する。
したが、図１４からもわかるとおり、安定性を高めよう
とすると、デザインルールの関係から、セル面積の増大
を引き起こしてしまう。更に、この従来例では、記憶ノ
ード１１からビットコンタクト１２に信号を伝達するた
めにドライバートランジスタのゲート電極８の下の拡散
層を通さねばならない。よって、抵抗が大きくなる、容
量が大きくなる、絶縁耐圧が保証しにくい、などの問題
点を誘発する。
【０００７】
【発明の目的】本発明は、上記従来技術の問題点を解決
して、セル面積の増大をもたらすことなくワードトラン
ジスタのチャネル長を大きくとれ、よってセル動作の安
定性を高めることができ、かつ、拡散層を通して信号を
伝達することに伴う問題点も解決したＳＲＡＭセル構造
を提供することを目的とする。
して、セル面積の増大をもたらすことなくワードトラン
ジスタのチャネル長を大きくとれ、よってセル動作の安
定性を高めることができ、かつ、拡散層を通して信号を
伝達することに伴う問題点も解決したＳＲＡＭセル構造
を提供することを目的とする。
【０００８】
【問題点を解決するための手段】本出願の請求項１の発
明は、セル中央付近にワード線を配し、その両側に各一
つのドライバートランジスタを概ね平行に配する構造の
ＳＲＡＭメモリーセル構造において、ドライバートラン
ジスタのゲート電極のコンタクト部をワード線とともに
形成されるワードトランジスタ上に積層形成したことを
特徴とするＳＲＡＭメモリーセル構造であって、これに
より上記目的を達成するものである。
明は、セル中央付近にワード線を配し、その両側に各一
つのドライバートランジスタを概ね平行に配する構造の
ＳＲＡＭメモリーセル構造において、ドライバートラン
ジスタのゲート電極のコンタクト部をワード線とともに
形成されるワードトランジスタ上に積層形成したことを
特徴とするＳＲＡＭメモリーセル構造であって、これに
より上記目的を達成するものである。
【０００９】本出願の請求項２の発明は、基板にワード
トランジスタとドライバートランジスタを形成し、負荷
素子をその上層部に積層して構成したＳＲＡＭメモリー
セル構造において、セル中央付近にワード線を配し、そ
の両側に各一つのドライバートランジスタを概ね平行に
配する構造をとり、ワードトランジスタのチャネル部分
の電極の上層に絶縁膜を介してドライバートランジスタ
のゲート電極を半ば積層した構成をとり、その積層した
部分でドライバートランジスタのゲート電極のコンタク
トをとる構成としたことを特徴とするＳＲＡＭメモリー
セル構造であって、これにより上記目的を達成するもの
である。
トランジスタとドライバートランジスタを形成し、負荷
素子をその上層部に積層して構成したＳＲＡＭメモリー
セル構造において、セル中央付近にワード線を配し、そ
の両側に各一つのドライバートランジスタを概ね平行に
配する構造をとり、ワードトランジスタのチャネル部分
の電極の上層に絶縁膜を介してドライバートランジスタ
のゲート電極を半ば積層した構成をとり、その積層した
部分でドライバートランジスタのゲート電極のコンタク
トをとる構成としたことを特徴とするＳＲＡＭメモリー
セル構造であって、これにより上記目的を達成するもの
である。
【００１０】本出願の請求項３の発明は、前記ドライバ
ートランジスタのゲート電極がワード線形成工程の後で
形成されるものであることを特徴とする請求項１に記載
のＳＲＡＭメモリーセル構造であって、これにより上記
目的を達成するものである。
ートランジスタのゲート電極がワード線形成工程の後で
形成されるものであることを特徴とする請求項１に記載
のＳＲＡＭメモリーセル構造であって、これにより上記
目的を達成するものである。
【００１１】本出願の請求項４の発明は、セル中央付近
にワード線を配し、その両側に各一つのドライバートラ
ンジスタを概ね平行かつほぼ点対称に配する構成をとる
ことを特徴とする請求項１ないし３のいずれかに記載の
ＳＲＡＭメモリーセル構造であって、これにより上記目
的を達成するものである。
にワード線を配し、その両側に各一つのドライバートラ
ンジスタを概ね平行かつほぼ点対称に配する構成をとる
ことを特徴とする請求項１ないし３のいずれかに記載の
ＳＲＡＭメモリーセル構造であって、これにより上記目
的を達成するものである。
【００１２】
【作用】本出願の発明によれば、ドライバートランジス
タのゲート電極のコンタクト部をワード線とともに形成
されるワードトランジスタ上に積層形成したので、ドラ
イバートランジスタゲート電極のコンタクト部の下をワ
ードトランジスタとして利用する構成にでき、ワードト
ランジスタのチャネル長を大きく取ることができ、セル
動作の安定性を向上できる。また、従来構造と同程度の
安定性にして、セル面積の縮小を図ることができる。更
に、信号を拡散層を通して伝達する場合の拡散抵抗など
の問題は、本発明によれば、その部分をすべてワードの
チャネルとして利用する構成にできるので、この問題を
一掃できる。
タのゲート電極のコンタクト部をワード線とともに形成
されるワードトランジスタ上に積層形成したので、ドラ
イバートランジスタゲート電極のコンタクト部の下をワ
ードトランジスタとして利用する構成にでき、ワードト
ランジスタのチャネル長を大きく取ることができ、セル
動作の安定性を向上できる。また、従来構造と同程度の
安定性にして、セル面積の縮小を図ることができる。更
に、信号を拡散層を通して伝達する場合の拡散抵抗など
の問題は、本発明によれば、その部分をすべてワードの
チャネルとして利用する構成にできるので、この問題を
一掃できる。
【００１３】
【実施例】以下本発明について、図面を参照して説明す
る。但し当然のことではあるが、本発明は図示の実施例
により限定を受けるものではない。
る。但し当然のことではあるが、本発明は図示の実施例
により限定を受けるものではない。
【００１４】実施例１ この実施例は、負荷トランジスタとしてＰＭＯＳＴＦＴ
を備えたＳＲＡＭセル構造について、本出願の発明を適
用したものである。
を備えたＳＲＡＭセル構造について、本出願の発明を適
用したものである。
【００１５】実施例のＳＲＡＭメモリーセル構造の平面
図を図１に示す。図１４と対応する符号は、同構成部分
を示す。図２ないし図４は、図１を分解した本実施例の
レイヤー別の構成図である。図２は素子分離領域１０の
パターン（ハッチングの領域がアクティブレイヤーであ
る）、図３はワード線７（及びワードトランジスタ）、
図４はドライバートランジスタ８，９についての図であ
る。図２中、Ｗｗ，Ｌｗでワードトランジスタの幅及び
長さ、Ｗｄ，Ｌｄでドライバートランジスタの幅及び長
さを示す。レベンソン型の位相シフトマスクを用いてパ
ターン形成することが可能で、その場合、図２について
は図の左右のパターンの位相を０／πとし、図４につい
ては図の上のパターンを０、下のパターンをπとして、
その隣のセルについては上のパターンをπ、下のパター
ンを０とするとよい。
図を図１に示す。図１４と対応する符号は、同構成部分
を示す。図２ないし図４は、図１を分解した本実施例の
レイヤー別の構成図である。図２は素子分離領域１０の
パターン（ハッチングの領域がアクティブレイヤーであ
る）、図３はワード線７（及びワードトランジスタ）、
図４はドライバートランジスタ８，９についての図であ
る。図２中、Ｗｗ，Ｌｗでワードトランジスタの幅及び
長さ、Ｗｄ，Ｌｄでドライバートランジスタの幅及び長
さを示す。レベンソン型の位相シフトマスクを用いてパ
ターン形成することが可能で、その場合、図２について
は図の左右のパターンの位相を０／πとし、図４につい
ては図の上のパターンを０、下のパターンをπとして、
その隣のセルについては上のパターンをπ、下のパター
ンを０とするとよい。
【００１６】図１において、ノードコンタクト１１から
取り出された信号は、ワードトランジスタ（ワード線
７）を経由し、従来例にあるような長い拡散層を経由す
ること無く、直接ビットコンタクト１２から引き出され
る。
取り出された信号は、ワードトランジスタ（ワード線
７）を経由し、従来例にあるような長い拡散層を経由す
ること無く、直接ビットコンタクト１２から引き出され
る。
【００１７】この構造の最大の特徴は、ワードトランジ
スタのチャネル部分の電極の上層部に、例えばシリコン
酸化などの絶縁膜を介して、ワードトランジスタのゲー
ト電極８のコンタクト部１３を積層した点にある。
スタのチャネル部分の電極の上層部に、例えばシリコン
酸化などの絶縁膜を介して、ワードトランジスタのゲー
ト電極８のコンタクト部１３を積層した点にある。
【００１８】本実施例のＳＲＡＭメモリーセルの製造工
程例を、断面図を用いて、図５ないし図９により説明す
る。図５ないし図９において、各図の（ａ）は図１にお
けるＸ−Ｘ′の、各図の（ｂ）はＹ−Ｙ′の断面におけ
る構成を、それぞれ製造工程毎に示すものである。
程例を、断面図を用いて、図５ないし図９により説明す
る。図５ないし図９において、各図の（ａ）は図１にお
けるＸ−Ｘ′の、各図の（ｂ）はＹ−Ｙ′の断面におけ
る構成を、それぞれ製造工程毎に示すものである。
【００１９】まず、図５に示すように、素子分離領域１
０を形成し、第１ゲート酸化を行って第１ゲート酸化膜
１０ａを形成する。図中、２１で基板を示し、２２でチ
ャネルストップ領域を示す。
０を形成し、第１ゲート酸化を行って第１ゲート酸化膜
１０ａを形成する。図中、２１で基板を示し、２２でチ
ャネルストップ領域を示す。
【００２０】その後、例えば多結晶シリコンなどの導電
膜でワード線及びワードトランジスタ７を形成する。こ
のとき同時に、シリコン酸化膜などを用いてオフセット
絶縁膜１４を形成しておく。これにより図６の構造を得
る。
膜でワード線及びワードトランジスタ７を形成する。こ
のとき同時に、シリコン酸化膜などを用いてオフセット
絶縁膜１４を形成しておく。これにより図６の構造を得
る。
【００２１】ＬＤＤイオン注入及びＬＤＤサイドスペー
サー１５ａを形成した後、第２ゲート酸化を行い、第２
ゲート酸化膜１０ｂを得る（図７）。
サー１５ａを形成した後、第２ゲート酸化を行い、第２
ゲート酸化膜１０ｂを得る（図７）。
【００２２】次に、ドライバートランジスタのゲート電
極８を形成する（図８）。再びＬＤＤイオン注入及びＬ
ＤＤサイドスペーサー１５ｂを形成した後、絶縁層１
５′を形成して、上層部にＴＦＴ部を形成し、メモリー
セルの完成となる。なお図９は、コンタクト１１，１３
を示すが、これらコンタクト１１，１３はプロセス上、
同時には開口しない。図９では、コンタクト１１，１３
の位置関係を明らかにするため、便宜上、同工程のよう
に示した。
極８を形成する（図８）。再びＬＤＤイオン注入及びＬ
ＤＤサイドスペーサー１５ｂを形成した後、絶縁層１
５′を形成して、上層部にＴＦＴ部を形成し、メモリー
セルの完成となる。なお図９は、コンタクト１１，１３
を示すが、これらコンタクト１１，１３はプロセス上、
同時には開口しない。図９では、コンタクト１１，１３
の位置関係を明らかにするため、便宜上、同工程のよう
に示した。
【００２３】本実施例の構造的特徴は、前に述べとお
り、この構造により、ワードトランジスタのチャネル長
を長くとることが可能となることである。例えば、図１
と従来例の図１４を比較すると、縦方向のサイズが従来
例の７割程度にもかかわらず、ワードトランジスタのチ
ャネル長は、約１．７５倍である（各図のＬｗ参照）。
双方のセルの横方向は同じであるから、ドライバートラ
ンジスタのチャネル幅は同じである。従って、雑音信号
に対する安定度は格段に向上することになる。ちなみ
に、安定度を示すファクターとしてβ比がよく用いられ
る。これは、ワードトランジスタのチャネル長をＬｗ、
チャネル幅をＷｗ、同様にドライバートランジスタのそ
れをＬｄ、Ｗｄとしたとき、β＝（Ｗｄ・Ｌｗ）／（Ｗ
ｗ・Ｌｄ）で定義される。図１４の従来例ではβは約
４、これに対し図１の本実施例では、βは約７である。
り、この構造により、ワードトランジスタのチャネル長
を長くとることが可能となることである。例えば、図１
と従来例の図１４を比較すると、縦方向のサイズが従来
例の７割程度にもかかわらず、ワードトランジスタのチ
ャネル長は、約１．７５倍である（各図のＬｗ参照）。
双方のセルの横方向は同じであるから、ドライバートラ
ンジスタのチャネル幅は同じである。従って、雑音信号
に対する安定度は格段に向上することになる。ちなみ
に、安定度を示すファクターとしてβ比がよく用いられ
る。これは、ワードトランジスタのチャネル長をＬｗ、
チャネル幅をＷｗ、同様にドライバートランジスタのそ
れをＬｄ、Ｗｄとしたとき、β＝（Ｗｄ・Ｌｗ）／（Ｗ
ｗ・Ｌｄ）で定義される。図１４の従来例ではβは約
４、これに対し図１の本実施例では、βは約７である。
【００２４】本実施例の構造における負荷トランジスタ
（ＴＦＴ）の構成例を図１０ないし図１３に示す。ノー
ドコンタクト１１と、ドライバーゲートコンタクト１３
を開口した後、ＴＦＴのゲートとなる導電層１６を多結
晶Ｓｉ等を用いて形成する。ここで、ノードコンタクト
１１はいわゆるセルフアラインコンタクト法を用いて形
成可能である。更に、ゲート絶縁膜を形成した後ＴＦＴ
のチャネル部１７を多結晶Ｓｉ等を用いて形成する。セ
ル中央をＸ方向に走るラインをＶｄｄ（電源線）として
利用する。
（ＴＦＴ）の構成例を図１０ないし図１３に示す。ノー
ドコンタクト１１と、ドライバーゲートコンタクト１３
を開口した後、ＴＦＴのゲートとなる導電層１６を多結
晶Ｓｉ等を用いて形成する。ここで、ノードコンタクト
１１はいわゆるセルフアラインコンタクト法を用いて形
成可能である。更に、ゲート絶縁膜を形成した後ＴＦＴ
のチャネル部１７を多結晶Ｓｉ等を用いて形成する。セ
ル中央をＸ方向に走るラインをＶｄｄ（電源線）として
利用する。
【００２５】負荷トランジスタ（ＴＦＴ）の形成完了
後、Ｖｓｓコンタクト１８を開口し、多結晶Ｓｉ等でＶ
ｓｓレイヤー１９を形成し、ビットコンタクト１２を開
口してＹ方向に走るビット線をＡｌ等の導電層２０（図
１３）で形成して、メモリーセルの完成となる。
後、Ｖｓｓコンタクト１８を開口し、多結晶Ｓｉ等でＶ
ｓｓレイヤー１９を形成し、ビットコンタクト１２を開
口してＹ方向に走るビット線をＡｌ等の導電層２０（図
１３）で形成して、メモリーセルの完成となる。
【００２６】本実施例のＳＲＡＭメモリーセル構造によ
れば、ドライバートランジスタゲート電極のコンタクト
部の下を、ワードトランジスタとして利用することがで
きるので、ワードトランジスタのチャネル長を非常に大
きく取ることができる。よって動作の安定性を格段に向
上させることができる。また、従来構造と同程度の安定
性であれば、そのマージンをセル面積の縮小に振り向け
ることができる。更に、従来構造の欠点である拡散抵抗
などの問題は、その部分をすべてワードトランジスタの
チャネルとして利用するという本構造の特徴により、完
全に解消される。本構造はドライバートランジスタゲー
トを最小ルールとして設計することが可能である。ま
た、位相シフト法（レベンソン法）の適応も考慮されて
いる（図２及び図４の説明参照）。
れば、ドライバートランジスタゲート電極のコンタクト
部の下を、ワードトランジスタとして利用することがで
きるので、ワードトランジスタのチャネル長を非常に大
きく取ることができる。よって動作の安定性を格段に向
上させることができる。また、従来構造と同程度の安定
性であれば、そのマージンをセル面積の縮小に振り向け
ることができる。更に、従来構造の欠点である拡散抵抗
などの問題は、その部分をすべてワードトランジスタの
チャネルとして利用するという本構造の特徴により、完
全に解消される。本構造はドライバートランジスタゲー
トを最小ルールとして設計することが可能である。ま
た、位相シフト法（レベンソン法）の適応も考慮されて
いる（図２及び図４の説明参照）。
【００２７】
【発明の効果】上述の如く、本実施例によれば、セル面
積の増大をもたらすことなくワードトランジスタのチャ
ネル長を大きくとれ、よってセル動作の安定性を高める
ことができ、かつ、拡散層を通して信号を伝達すること
に伴う問題点も解決したＳＲＡＭセル構造を提供するこ
とができた。
積の増大をもたらすことなくワードトランジスタのチャ
ネル長を大きくとれ、よってセル動作の安定性を高める
ことができ、かつ、拡散層を通して信号を伝達すること
に伴う問題点も解決したＳＲＡＭセル構造を提供するこ
とができた。
【図１】実施例１のＳＲＡＭメモリーセル構造を示す平
面図である。
面図である。
【図２】実施例１のＳＲＡＭメモリーセル構造のレイヤ
ー別構成図である。
ー別構成図である。
【図３】実施例１のＳＲＡＭメモリーセル構造のレイヤ
ー別構成図である。
ー別構成図である。
【図４】実施例１のＳＲＡＭメモリーセル構造のレイヤ
ー別構成図である。
ー別構成図である。
【図５】実施例１のＳＲＡＭメモリーセル構造の形成工
程を示す図である（１）。
程を示す図である（１）。
【図６】実施例１のＳＲＡＭメモリーセル構造の形成工
程を示す図である（２）。
程を示す図である（２）。
【図７】実施例１のＳＲＡＭメモリーセル構造の形成工
程を示す図である（３）。
程を示す図である（３）。
【図８】実施例１のＳＲＡＭメモリーセル構造の形成工
程を示す図である（４）。
程を示す図である（４）。
【図９】実施例１のＳＲＡＭメモリーセル構造の形成工
程を示す図である（５）。
程を示す図である（５）。
【図１０】実施例１のＴＦＴの構成例を示す図である。
【図１１】実施例１のＴＦＴの構成例を示す図である。
【図１２】実施例１のＴＦＴの構成例を示す図である。
【図１３】実施例１のＴＦＴの構成例を示す図である。
【図１４】従来技術を示す図である。
【図１５】ユニットセル回路図である。
７ ワード線（ワードトランジスタ電極） ８，９ ドライバートランジスタ（電極） １１ ノードコンタクト １２ ビットコンタクト １３ コンタクト部
Claims (4)
- 【請求項１】セル中央付近にワード線を配し、その両側
に各一つのドライバートランジスタを概ね平行に配する
構造のＳＲＡＭメモリーセル構造において、 ドライバートランジスタのゲート電極のコンタクト部を
ワード線とともに形成されるワードトランジスタ上に積
層形成したことを特徴とするＳＲＡＭメモリーセル構
造。 - 【請求項２】基板にワードトランジスタとドライバート
ランジスタを形成し、負荷素子をその上層部に積層して
構成したＳＲＡＭメモリーセル構造において、 セル中央付近にワード線を配し、その両側に各一つのド
ライバートランジスタを概ね平行に配する構造をとり、
ワードトランジスタのチャネル部分の電極の上層に絶縁
膜を介してドライバートランジスタのゲート電極を半ば
積層した構成をとり、その積層した部分でドライバート
ランジスタのゲート電極のコンタクトをとる構成とした
ことを特徴とするＳＲＡＭメモリーセル構造。 - 【請求項３】前記ドライバートランジスタのゲート電極
がワード線形成工程の後で形成されるものであることを
特徴とする請求項１に記載のＳＲＡＭメモリーセル構
造。 - 【請求項４】セル中央付近にワード線を配し、その両側
に各一つのドライバートランジスタを概ね平行かつほぼ
点対称に配する構成をとることを特徴とする請求項１な
いし３のいずれかに記載のＳＲＡＭメモリーセル構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223392A JPH0653442A (ja) | 1992-07-30 | 1992-07-30 | Ｓｒａｍメモリーセル構造 |
| US08/060,544 US5379251A (en) | 1992-05-15 | 1993-05-13 | Method and apparatus for static RAM |
| KR1019930008180A KR930024188A (ko) | 1992-05-15 | 1993-05-13 | 스태틱램(sram)장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223392A JPH0653442A (ja) | 1992-07-30 | 1992-07-30 | Ｓｒａｍメモリーセル構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653442A true JPH0653442A (ja) | 1994-02-25 |
Family
ID=16797429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4223392A Pending JPH0653442A (ja) | 1992-05-15 | 1992-07-30 | Ｓｒａｍメモリーセル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653442A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477391A (en) * | 1993-08-16 | 1995-12-19 | Lowell Engineering Corp. | Mirror assembly movable into rearwardly folded position with reversing spring bias |
| WO1998005070A1 (en) * | 1996-07-31 | 1998-02-05 | Micron Technology, Inc. | Static memory cell |
| US6043540A (en) * | 1996-10-08 | 2000-03-28 | Nec Corporation | Static RAM having cell transistors with longer gate electrodes than transistors in the periphery of the cell |
| US6384454B2 (en) | 1997-05-12 | 2002-05-07 | Micron Technology, Inc. | Process for manufacturing integrated circuit SRAM |
| US7211961B2 (en) | 1996-12-30 | 2007-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
-
1992
- 1992-07-30 JP JP4223392A patent/JPH0653442A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100291153B1 (ko) * | 1996-10-08 | 2001-07-12 | 가네꼬 히사시 | 스태틱램 |
| US7211961B2 (en) | 1996-12-30 | 2007-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
| US7517236B2 (en) | 1996-12-30 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
| US6384454B2 (en) | 1997-05-12 | 2002-05-07 | Micron Technology, Inc. | Process for manufacturing integrated circuit SRAM |
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