JPH09232447A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09232447A JPH09232447A JP8030976A JP3097696A JPH09232447A JP H09232447 A JPH09232447 A JP H09232447A JP 8030976 A JP8030976 A JP 8030976A JP 3097696 A JP3097696 A JP 3097696A JP H09232447 A JPH09232447 A JP H09232447A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000010408 film Substances 0.000 claims abstract description 52
- 239000010409 thin film Substances 0.000 claims abstract description 24
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 230000003068 static effect Effects 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 210
- 238000010586 diagram Methods 0.000 description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 20
- 239000011229 interlayer Substances 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 239000012212 insulator Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 5
- 239000013039 cover film Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical group [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板上のトランジスタと縦型薄膜トラ
ンジスタ（ＴＦＴ）とでＣＭＯＳスタチック型メモリセ
ルを構成すると、薄膜導電体膜の膜数が多くなり、かつ
セルフアライン化が困難になる。 【解決手段】 ＳＯＩ下地基板層（Ｐ型基板１０１）を
配線領域として用い、ＳＯＩ基板表面に垂直な方向にチ
ャネル方向を有し、かつ環状のゲート電極１０５を有す
るＴＦＴの活性層Ｐ+ 領域１４０の一方がＳＯＩ下地基
板層に接続され、他方がＳＯＩ基板活性層で構成される
トランジスタに接続される。ＴＦＴのゲート電極１０５
の上層絶縁膜１０９の膜厚設定で非対称ゲートオフセッ
トをセルフアライン化する。
ンジスタ（ＴＦＴ）とでＣＭＯＳスタチック型メモリセ
ルを構成すると、薄膜導電体膜の膜数が多くなり、かつ
セルフアライン化が困難になる。 【解決手段】 ＳＯＩ下地基板層（Ｐ型基板１０１）を
配線領域として用い、ＳＯＩ基板表面に垂直な方向にチ
ャネル方向を有し、かつ環状のゲート電極１０５を有す
るＴＦＴの活性層Ｐ+ 領域１４０の一方がＳＯＩ下地基
板層に接続され、他方がＳＯＩ基板活性層で構成される
トランジスタに接続される。ＴＦＴのゲート電極１０５
の上層絶縁膜１０９の膜厚設定で非対称ゲートオフセッ
トをセルフアライン化する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特にフリップフロップ回路を用いたスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）装置に関す
る。
関し、特にフリップフロップ回路を用いたスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）装置に関す
る。
【０００２】
【従来の技術】近年、半導体装置の微細化を進める上で
有効な薄膜トランジスタ（以下、ＴＦＴと略称）の利用
が図られており、例えばＴＦＴをシリコン基板上のＭＯ
Ｓトランジスタと組み合わせて構成したＣＭＯＳ型のス
タティック・メモリセルが特開平５−６３１６０号公報
等において提案されている。この種のメモリセルは、ま
ず、図２５に等価回路を示すように、このＣＭＯＳ型ス
タティック・メモリセルでは、シリコン基板上のＮチャ
ネルの駆動用ＭＯＳトランジスタＱ１およびＰチャネル
のＴＦＴを負荷トランジスタＱ３とするＣＭＯＳインバ
ータと、同様にＮチャネル駆動用ＭＯＳトランジスタＱ
４とＰチャネルＴＦＴ負荷トランジスタＱ６で構成され
る他のＣＭＯＳインバータとを交差接続してフリップフ
ロップ回路を構成しており、このフリップフロップ回路
がワード線ＷＬを共有した転送用ＭＯＳトランジスタＱ
２およびＱ５を介してビット線ＢＬに接続されている。
さらに、電源供給線Ｖｃｃおよびグランド配線ＧＮＤが
各々Ｑ３およびＱ６、Ｑ１及びＱ４のソース側に接続さ
れる。
有効な薄膜トランジスタ（以下、ＴＦＴと略称）の利用
が図られており、例えばＴＦＴをシリコン基板上のＭＯ
Ｓトランジスタと組み合わせて構成したＣＭＯＳ型のス
タティック・メモリセルが特開平５−６３１６０号公報
等において提案されている。この種のメモリセルは、ま
ず、図２５に等価回路を示すように、このＣＭＯＳ型ス
タティック・メモリセルでは、シリコン基板上のＮチャ
ネルの駆動用ＭＯＳトランジスタＱ１およびＰチャネル
のＴＦＴを負荷トランジスタＱ３とするＣＭＯＳインバ
ータと、同様にＮチャネル駆動用ＭＯＳトランジスタＱ
４とＰチャネルＴＦＴ負荷トランジスタＱ６で構成され
る他のＣＭＯＳインバータとを交差接続してフリップフ
ロップ回路を構成しており、このフリップフロップ回路
がワード線ＷＬを共有した転送用ＭＯＳトランジスタＱ
２およびＱ５を介してビット線ＢＬに接続されている。
さらに、電源供給線Ｖｃｃおよびグランド配線ＧＮＤが
各々Ｑ３およびＱ６、Ｑ１及びＱ４のソース側に接続さ
れる。
【０００３】このようなメモリセルの製造方法を図２
６，図２７の製造工程断面図に示す。なお、これらの図
は図２８に示すレイアウト図のＥＦ線、ＧＨ線に沿う部
分の断面図である。造工程順に示したものである。先
ず、図２６（ａ），図２７（ａ）のように、Ｐ型シリコ
ン基板１にフィールド酸化幕４を形成して素子領域を画
成し、この素子領域にゲート絶縁膜３、ゲート電極５、
ワード線１５、Ｎ+ 拡散層２を形成してＭＯＳトランジ
スタが構成される。このとき、ゲート電極５はセル内拡
散層コンタクト８を介してＮ+ 拡散層２に接続される。
これは、フリップフロップ回路を構成するためのＣＭＯ
Ｓインバータ間の交差接続に用いられている。このセル
内拡散層コンタクト８の形成には、ゲート電極５及びワ
ード線１５の形成のポリシリコンの堆積の前に、ゲート
絶縁膜３の開口加工を行っておき形成する。
６，図２７の製造工程断面図に示す。なお、これらの図
は図２８に示すレイアウト図のＥＦ線、ＧＨ線に沿う部
分の断面図である。造工程順に示したものである。先
ず、図２６（ａ），図２７（ａ）のように、Ｐ型シリコ
ン基板１にフィールド酸化幕４を形成して素子領域を画
成し、この素子領域にゲート絶縁膜３、ゲート電極５、
ワード線１５、Ｎ+ 拡散層２を形成してＭＯＳトランジ
スタが構成される。このとき、ゲート電極５はセル内拡
散層コンタクト８を介してＮ+ 拡散層２に接続される。
これは、フリップフロップ回路を構成するためのＣＭＯ
Ｓインバータ間の交差接続に用いられている。このセル
内拡散層コンタクト８の形成には、ゲート電極５及びワ
ード線１５の形成のポリシリコンの堆積の前に、ゲート
絶縁膜３の開口加工を行っておき形成する。
【０００４】次いで、図２６（ｂ），図２７（ｂ）のよ
うに、層間膜９を堆積した後、これをシリコン基板１の
Ｎ+ 拡散層８まで開口加工し、タングステン・シリサイ
ドを堆積かつパターン加工してグランド配線３０および
グランド配線コンタクト３８を形成する。次に、層間膜
１９を形成し、層間膜９と合わせてゲート電極５まで開
口加工した後にポリシリコンを堆積し、リン等のＮ型不
純物をドーピングした後にパターン加工してＴＦＴゲー
ト電極２５およびＴＦＴゲート・コンタクト２８を形成
する。
うに、層間膜９を堆積した後、これをシリコン基板１の
Ｎ+ 拡散層８まで開口加工し、タングステン・シリサイ
ドを堆積かつパターン加工してグランド配線３０および
グランド配線コンタクト３８を形成する。次に、層間膜
１９を形成し、層間膜９と合わせてゲート電極５まで開
口加工した後にポリシリコンを堆積し、リン等のＮ型不
純物をドーピングした後にパターン加工してＴＦＴゲー
ト電極２５およびＴＦＴゲート・コンタクト２８を形成
する。
【０００５】さらに、図２６（ｃ），図２７（ｃ）のよ
うに、ＴＦＴゲート絶縁膜４３を全面に形成し、これを
ＴＦＴゲート電極２５上で開口加工してＴＦＴ活性層コ
ンタクト４８の領域を確保した後に、ＴＦＴ活性層ポリ
シリコンを全面に堆積する。これには、アモルファス・
シリコンを堆積し、結晶化熱処理によりポリシリコンを
形成する手法が用いられる。続いて、全面に低濃度のリ
ンなどのＮ型不純物をイオン注入しておき、ＴＦＴチャ
ネル領域４１の不純物濃度制御が行われることもある。
パターン加工を行った後に、ボロンなどのＰ型不純物を
選択的にイオン注入することで、ＴＦＴ活性層Ｐ+ 領域
４０を形成する。このＴＦＴ活性層Ｐ+領域４０は、セ
ル内のトランジスタ間の接続のみならず、隣接セル間を
接続して電源供給線として機能する。また、ＴＦＴ活性
層Ｐ+ 領域４０形成のための高濃度イオン注入の際、レ
ジスト・パターン等でマスクすることで、非注入領域で
あるＴＦＴチャネル領域４１およびＴＦＴゲート・オフ
セット領域４２が形成される。このうちＴＦＴのドレイ
ン側に形成されるＴＦＴゲート・オフセット領域４２
は、ＴＦＴに特有のカットオフ時のリーク電流低減構造
として機能することが知られている。
うに、ＴＦＴゲート絶縁膜４３を全面に形成し、これを
ＴＦＴゲート電極２５上で開口加工してＴＦＴ活性層コ
ンタクト４８の領域を確保した後に、ＴＦＴ活性層ポリ
シリコンを全面に堆積する。これには、アモルファス・
シリコンを堆積し、結晶化熱処理によりポリシリコンを
形成する手法が用いられる。続いて、全面に低濃度のリ
ンなどのＮ型不純物をイオン注入しておき、ＴＦＴチャ
ネル領域４１の不純物濃度制御が行われることもある。
パターン加工を行った後に、ボロンなどのＰ型不純物を
選択的にイオン注入することで、ＴＦＴ活性層Ｐ+ 領域
４０を形成する。このＴＦＴ活性層Ｐ+領域４０は、セ
ル内のトランジスタ間の接続のみならず、隣接セル間を
接続して電源供給線として機能する。また、ＴＦＴ活性
層Ｐ+ 領域４０形成のための高濃度イオン注入の際、レ
ジスト・パターン等でマスクすることで、非注入領域で
あるＴＦＴチャネル領域４１およびＴＦＴゲート・オフ
セット領域４２が形成される。このうちＴＦＴのドレイ
ン側に形成されるＴＦＴゲート・オフセット領域４２
は、ＴＦＴに特有のカットオフ時のリーク電流低減構造
として機能することが知られている。
【０００６】しかる後、図２６（ｄ），図２７（ｄ）の
ように、層間膜２９を形成した後、これをシリコン基板
１のＮ+ 活性層８に達するまで開口し、アルミニウムの
配線を形成することで、ビット線５０およびビット線コ
ンタクト５８が形成される。さらに、上層にカバー膜５
９が形成される。
ように、層間膜２９を形成した後、これをシリコン基板
１のＮ+ 活性層８に達するまで開口し、アルミニウムの
配線を形成することで、ビット線５０およびビット線コ
ンタクト５８が形成される。さらに、上層にカバー膜５
９が形成される。
【０００７】ここで、図２８は、シリコン基板上のＮ＋
拡散層２、駆動用ＭＯＳトランジスタＱ１及びＱ４のゲ
ート電極５およびワード線１５、等価回路上のＱ３及び
Ｑ６に対応するＴＦＴのＴＦＴゲート電極２５のパター
ンレイアウト、および各種コンタクトの配置を示してい
る。図２９は、Ｎ+ 拡散層２、グランド配線３０のパタ
ーンレイアウト、および各種コンタクトを示している。
図３０は、ＴＦＴゲート電極２５、ＴＦＴのソース・ド
レイン・チャネルおよび電源供給配線のパターンレイア
ウト、および各種コンタクトを示している。図３１はＮ
+ 拡散層２、ビット線５０のパターンレイアウト、およ
びビット線コンタクト５８を示している。図２８から図
３１において、ＡＢＣＤが単位メモリセルに対応し、隣
接するメモリセルの配置の対称性を表す意味でＡＢ′
Ｃ′Ｄを示した。
拡散層２、駆動用ＭＯＳトランジスタＱ１及びＱ４のゲ
ート電極５およびワード線１５、等価回路上のＱ３及び
Ｑ６に対応するＴＦＴのＴＦＴゲート電極２５のパター
ンレイアウト、および各種コンタクトの配置を示してい
る。図２９は、Ｎ+ 拡散層２、グランド配線３０のパタ
ーンレイアウト、および各種コンタクトを示している。
図３０は、ＴＦＴゲート電極２５、ＴＦＴのソース・ド
レイン・チャネルおよび電源供給配線のパターンレイア
ウト、および各種コンタクトを示している。図３１はＮ
+ 拡散層２、ビット線５０のパターンレイアウト、およ
びビット線コンタクト５８を示している。図２８から図
３１において、ＡＢＣＤが単位メモリセルに対応し、隣
接するメモリセルの配置の対称性を表す意味でＡＢ′
Ｃ′Ｄを示した。
【０００８】なお、従来ではこのような下地ＭＯＳトラ
ンジスタを形成するのにＳＯＩ基板を用いることも可能
である。このとき、ＳＯＩ基板上の活性層Ｎ+ 領域は、
シリコン基板１のＮ+ 拡散層に対応する。
ンジスタを形成するのにＳＯＩ基板を用いることも可能
である。このとき、ＳＯＩ基板上の活性層Ｎ+ 領域は、
シリコン基板１のＮ+ 拡散層に対応する。
【０００９】
【発明が解決しようとする課題】このように、従来のメ
モリセル構造では、半導体基板の上層に４層の薄膜導電
体層および１層のアルミニウム配線層が形成されてお
り、それぞれ下層から、第１層のシリコン基板上の駆動
用ＭＯＳトランジスタのゲート電極および同層で形成さ
れるワード線、第２層として駆動用ＭＯＳトランジスタ
のソースに接続されているグランド配線、第３層のＴＦ
Ｔのゲート電極、第４層のＴＦＴのソース・ドレイン・
チャネルおよび電源供給配線、第５層のアルミニウム配
線により形成されるビット線により構成されている。こ
のため、次のような問題が生じている。
モリセル構造では、半導体基板の上層に４層の薄膜導電
体層および１層のアルミニウム配線層が形成されてお
り、それぞれ下層から、第１層のシリコン基板上の駆動
用ＭＯＳトランジスタのゲート電極および同層で形成さ
れるワード線、第２層として駆動用ＭＯＳトランジスタ
のソースに接続されているグランド配線、第３層のＴＦ
Ｔのゲート電極、第４層のＴＦＴのソース・ドレイン・
チャネルおよび電源供給配線、第５層のアルミニウム配
線により形成されるビット線により構成されている。こ
のため、次のような問題が生じている。
【００１０】第１の問題点は、従来の方法でＴＦＴを用
いるとシリコン基板上のトランジスタだけで構成した場
合よりも、配線層が２層増加し、同時にコンタクト形成
などの工程も増加する。その理由は、ＴＦＴのゲート電
極と活性層の２層の薄膜導電体層が必要となるためであ
る。
いるとシリコン基板上のトランジスタだけで構成した場
合よりも、配線層が２層増加し、同時にコンタクト形成
などの工程も増加する。その理由は、ＴＦＴのゲート電
極と活性層の２層の薄膜導電体層が必要となるためであ
る。
【００１１】第２の問題点は、ＴＦＴを積層すると接続
のためのコンタクト等が増大して、平面的なレイアウト
の制限を招くことにある。その理由は、スタティック・
メモリセルでは、フリップフロップ回路においてインバ
ータを交差接続させる必要から、ＴＦＴのソース・ドレ
イン領域の配置の平面的な制約は大きい。例えば、第１
の問題点に対する解決として、平面的な構造のＴＦＴに
おいて、ＴＦＴのゲート電極をシリコン基板上のトラン
ジスタと共用することは、特開平３−１３１０６５号公
報において提案されているが、ゲート電極とコンタクト
の両方を平面的な配置として共有することは、下地トラ
ンジスタとＴＦＴの両方の構造パラメータを協調させる
ことが困難である。例えば、ＴＦＴにおいては、ＴＦＴ
特有のリーク電流低減のために設けられるゲート・オフ
セット領域が設定されるが、この公報に記載の技術にお
いては、下地トランジスタ配置間隔を増大させるしか方
法はなく、高集積度に伴い占有面積の縮小化が要求され
るメモリセルでは、この時のセル面積の増大は致命的で
ある。
のためのコンタクト等が増大して、平面的なレイアウト
の制限を招くことにある。その理由は、スタティック・
メモリセルでは、フリップフロップ回路においてインバ
ータを交差接続させる必要から、ＴＦＴのソース・ドレ
イン領域の配置の平面的な制約は大きい。例えば、第１
の問題点に対する解決として、平面的な構造のＴＦＴに
おいて、ＴＦＴのゲート電極をシリコン基板上のトラン
ジスタと共用することは、特開平３−１３１０６５号公
報において提案されているが、ゲート電極とコンタクト
の両方を平面的な配置として共有することは、下地トラ
ンジスタとＴＦＴの両方の構造パラメータを協調させる
ことが困難である。例えば、ＴＦＴにおいては、ＴＦＴ
特有のリーク電流低減のために設けられるゲート・オフ
セット領域が設定されるが、この公報に記載の技術にお
いては、下地トランジスタ配置間隔を増大させるしか方
法はなく、高集積度に伴い占有面積の縮小化が要求され
るメモリセルでは、この時のセル面積の増大は致命的で
ある。
【００１２】第３の問題点は、平面的なＴＦＴの配置で
は、ＴＦＴゲートオフセット領域の位置合わせ精度によ
り大きく特性が変動することがある。特にＴＦＴのリー
ク電流値がセル間で大きくばらつくこと、高集積のメモ
リセル全体のスタンバイ電流値の制御が困難となる。ま
た、ＴＦＴのオン電流も同時に影響されるので、低電圧
動作に対する動作余裕度に対する問題となっていた。そ
の理由は、従来のＴＦＴでは、ＴＦＴゲートオフセット
領域は、レジスト・パターンをマスクとしたイオン注入
領域の選択により設定されるが、この時の位置合わせの
精度はリソグラフィー技術の目合わせ精度に依存してい
る。チップ全体、ウェーハ全体の目合わせ精度の絶対値
の確保も重要であるが、特にスタティック・メモリセル
のレイアウトでは、セル内の１対のインバータは矩形セ
ル形状内で反転対称の位置関係に配置されるために、上
下左右いずれの目合わせズレに対しても、必ずインバー
タ間で相補的なズレを生じ、同量のズレとなることはな
い。このため、電気回路設計上では等価であるはずのイ
ンバータ特性に不平衡が生じてしまい、回路動作上の問
題となるためである。この第３の問題点に関連しては、
縦型のＴＦＴ構造が特開平３−６９１６８号公報にて公
知となっているが、非対称なゲートオフセット構造をセ
ルファライン化するまでには至っていなかった。
は、ＴＦＴゲートオフセット領域の位置合わせ精度によ
り大きく特性が変動することがある。特にＴＦＴのリー
ク電流値がセル間で大きくばらつくこと、高集積のメモ
リセル全体のスタンバイ電流値の制御が困難となる。ま
た、ＴＦＴのオン電流も同時に影響されるので、低電圧
動作に対する動作余裕度に対する問題となっていた。そ
の理由は、従来のＴＦＴでは、ＴＦＴゲートオフセット
領域は、レジスト・パターンをマスクとしたイオン注入
領域の選択により設定されるが、この時の位置合わせの
精度はリソグラフィー技術の目合わせ精度に依存してい
る。チップ全体、ウェーハ全体の目合わせ精度の絶対値
の確保も重要であるが、特にスタティック・メモリセル
のレイアウトでは、セル内の１対のインバータは矩形セ
ル形状内で反転対称の位置関係に配置されるために、上
下左右いずれの目合わせズレに対しても、必ずインバー
タ間で相補的なズレを生じ、同量のズレとなることはな
い。このため、電気回路設計上では等価であるはずのイ
ンバータ特性に不平衡が生じてしまい、回路動作上の問
題となるためである。この第３の問題点に関連しては、
縦型のＴＦＴ構造が特開平３−６９１６８号公報にて公
知となっているが、非対称なゲートオフセット構造をセ
ルファライン化するまでには至っていなかった。
【００１３】本発明の目的は、薄膜導電体層の低減を図
るとともに、レイアウト設計の自由度を高め、しかも特
性の安定化を可能にした半導体メモリ装置を提供するこ
とにある。
るとともに、レイアウト設計の自由度を高め、しかも特
性の安定化を可能にした半導体メモリ装置を提供するこ
とにある。
【００１４】
【課題を解決するための手段】本発明は、ＳＯＩ基板上
に構成され、前記ＳＯＩ下地基板層を配線領域として用
い、またＳＯＩ基板表面に垂直な方向にチャネル方向を
有しかつ環状のゲート電極を有する縦型薄膜トランジス
タを含むメモリセルを備え、前記縦型薄膜トランジスタ
の一方のソース・ドレイン領域が前記ＳＯＩ下地基板層
と接続され、また他方のソース・ドレイン領域が前記Ｓ
ＯＩ基板活性層で構成されるトランジスタと接続されて
メモリセルを構成することを特徴とする。
に構成され、前記ＳＯＩ下地基板層を配線領域として用
い、またＳＯＩ基板表面に垂直な方向にチャネル方向を
有しかつ環状のゲート電極を有する縦型薄膜トランジス
タを含むメモリセルを備え、前記縦型薄膜トランジスタ
の一方のソース・ドレイン領域が前記ＳＯＩ下地基板層
と接続され、また他方のソース・ドレイン領域が前記Ｓ
ＯＩ基板活性層で構成されるトランジスタと接続されて
メモリセルを構成することを特徴とする。
【００１５】ここで、縦型薄膜トランジスタの環状ゲー
ト電極として、ＳＯＩ基板上活性層で構成されるトラン
ジスタにおけるゲート電極と同層の薄膜導電体層の開口
断面を用いる、またＳＯＩ基板上活性層の開口断面を用
いる、あるいはＳＯＩ基板上活性層で構成されるトラン
ジスタにおけるゲート電極と同層の薄膜導電体層および
ＳＯＩ基板上活性層の多層構造の開口断面を用いてい
る。また、縦型薄膜トランジスタのゲート電極の上層の
絶縁体層の膜厚により、ソース・ドレイン間に対して非
対称なゲートオフセット構造を有している。
ト電極として、ＳＯＩ基板上活性層で構成されるトラン
ジスタにおけるゲート電極と同層の薄膜導電体層の開口
断面を用いる、またＳＯＩ基板上活性層の開口断面を用
いる、あるいはＳＯＩ基板上活性層で構成されるトラン
ジスタにおけるゲート電極と同層の薄膜導電体層および
ＳＯＩ基板上活性層の多層構造の開口断面を用いてい
る。また、縦型薄膜トランジスタのゲート電極の上層の
絶縁体層の膜厚により、ソース・ドレイン間に対して非
対称なゲートオフセット構造を有している。
【００１６】この構成によれば、第１に、ＳＯＩ基板上
に縦型のＴＦＴを構成することで、ＴＦＴのゲート電極
として、ＳＯＩ上ＭＯＳトランジスタのゲート電極、も
しくはＳＯＩ活性層の高濃度領域、あるいは両者の積層
構造を用いることができる。これは、下地絶縁体層上に
活性層が存在するＳＯＩ基板特有の構造上の特徴を活用
したものである。
に縦型のＴＦＴを構成することで、ＴＦＴのゲート電極
として、ＳＯＩ上ＭＯＳトランジスタのゲート電極、も
しくはＳＯＩ活性層の高濃度領域、あるいは両者の積層
構造を用いることができる。これは、下地絶縁体層上に
活性層が存在するＳＯＩ基板特有の構造上の特徴を活用
したものである。
【００１７】第２に、ＳＯＩ上トランジスタに対して多
くの相対的な位置関係をとることができ、ＴＦＴの配置
の自由度が増大される。これは、縦型ＴＦＴのソース側
が、セル内全域にわたって存在する配線層としてのＳＯ
Ｉ基板に直接接続されるためである。
くの相対的な位置関係をとることができ、ＴＦＴの配置
の自由度が増大される。これは、縦型ＴＦＴのソース側
が、セル内全域にわたって存在する配線層としてのＳＯ
Ｉ基板に直接接続されるためである。
【００１８】第３に、ソース側のオフセットを決定する
のは、ＳＯＩ下地絶縁体層の厚さであり、ドレイン側は
ＳＯＩトランジスタのゲート電極またはＳＯＩ活性層Ｎ
＋領域の上層の層間膜の厚さである。ＳＯＩ下地絶縁体
層の厚さは、ＳＯＩトランジスタのデバイス特性を決定
する構造パラメータであり、ソース側のオフセットは、
この関連を無視して独立に設定することはできないが、
上層の層間膜の膜厚の設定についてはＳＯＩトランジス
タとの直接の関連はない。このため、ソース側のオフセ
ットについては、熱処理の調節によりＳＯＩ基板からの
Ｐ型不純物の拡散を促し、ＳＯＩ下地絶縁体層の厚さに
相当する分だけの拡散長さの調節を行うことでオフセッ
トを無くし、一方ドレイン側については、この拡散長さ
を加算して層間膜の膜厚を設定することで、容易にドレ
イン側にのみゲートオフセット領域が形成される。した
がって、トランジスタ構造の完全セルフアライン化が達
成される。
のは、ＳＯＩ下地絶縁体層の厚さであり、ドレイン側は
ＳＯＩトランジスタのゲート電極またはＳＯＩ活性層Ｎ
＋領域の上層の層間膜の厚さである。ＳＯＩ下地絶縁体
層の厚さは、ＳＯＩトランジスタのデバイス特性を決定
する構造パラメータであり、ソース側のオフセットは、
この関連を無視して独立に設定することはできないが、
上層の層間膜の膜厚の設定についてはＳＯＩトランジス
タとの直接の関連はない。このため、ソース側のオフセ
ットについては、熱処理の調節によりＳＯＩ基板からの
Ｐ型不純物の拡散を促し、ＳＯＩ下地絶縁体層の厚さに
相当する分だけの拡散長さの調節を行うことでオフセッ
トを無くし、一方ドレイン側については、この拡散長さ
を加算して層間膜の膜厚を設定することで、容易にドレ
イン側にのみゲートオフセット領域が形成される。した
がって、トランジスタ構造の完全セルフアライン化が達
成される。
【００１９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の主
要部の断面図であり、図 に示した等価回路のメモリセ
ルを構成した例である。図２，図３を用いて製造工程を
説明する。なお、これらの図は、図４のＥＦ線、ＧＨ線
に沿う断面図である。先ず、図２（ａ），図３（ａ）の
ように、Ｐ型基板１０１上にＳＯＩ下地絶縁体層１０
３、ＳＯＩ活性層１１２がそれぞれ形成されたＳＯＩ構
造が設けられ、前記ＳＯＩ活性層１１２は公知のフォト
リソグラフィ技術、及びドライエッチング技術を用い
て、所定のパターンに加工される。ここで、ＳＯＩ構造
は貼り合わせ法により形成された基板を用いており、Ｓ
ＯＩ活性層１１２、ＳＯＩ下地絶縁体層１０３の厚さ
は、各々１２０ｎｍ、２００ｎｍである。また、活性層
キャリア濃度は１×１０16ｃｍ-3程度のものを用いた。
参照して説明する。図１は本発明の第１の実施形態の主
要部の断面図であり、図 に示した等価回路のメモリセ
ルを構成した例である。図２，図３を用いて製造工程を
説明する。なお、これらの図は、図４のＥＦ線、ＧＨ線
に沿う断面図である。先ず、図２（ａ），図３（ａ）の
ように、Ｐ型基板１０１上にＳＯＩ下地絶縁体層１０
３、ＳＯＩ活性層１１２がそれぞれ形成されたＳＯＩ構
造が設けられ、前記ＳＯＩ活性層１１２は公知のフォト
リソグラフィ技術、及びドライエッチング技術を用い
て、所定のパターンに加工される。ここで、ＳＯＩ構造
は貼り合わせ法により形成された基板を用いており、Ｓ
ＯＩ活性層１１２、ＳＯＩ下地絶縁体層１０３の厚さ
は、各々１２０ｎｍ、２００ｎｍである。また、活性層
キャリア濃度は１×１０16ｃｍ-3程度のものを用いた。
【００２０】次に、図２（ｂ），図３（ｂ）のように、
全面を８００℃で熱酸化して５ｎｍ厚のシリコン酸化膜
を形成し、さらに２５０ｎｍ厚のポリシリコンを順次堆
積した後に、この積層構造を同時にパターン加工するこ
とによって、ゲート絶縁膜１１３、ゲート電極１０５を
形成する。さらに、ＮチャネルＭＯＳトランジスタ形成
領域全面にヒ素イオンを加速電圧３０ｋｅＶ、ドーズ量
４×１０15ｃｍ-2の条件でイオン注入することにより、
ゲート電極１０５、ワード線１１５、およびこれと自己
整合的にＳＯＩ活性層１１２へのドーピングをおこな
い、ＳＯＩ活性層Ｎ+ 領域１０２、ＳＯＩ活性層チャネ
ル領域１０４と合わせて、ＳＯＩ上のＮチャネルＭＯＳ
トランジスタが構成される。このトランジスタを図２の
等価回路上で示すと、ゲート電極１０５とのＳＯＩ活性
層との交差部に形成されるのがＱ１，Ｑ４、ワード線１
１５との交差部に形成されるのが、Ｑ２，Ｑ５である。
また、メモリセル部以外の回路構成等で、Ｐ型のＳＯＩ
トランジスタを配置する場合には、レジスト・パターン
を用いたイオン注入工程を適宜追加することにより、Ｐ
型不純物が導入される領域を選択することによって構成
する。
全面を８００℃で熱酸化して５ｎｍ厚のシリコン酸化膜
を形成し、さらに２５０ｎｍ厚のポリシリコンを順次堆
積した後に、この積層構造を同時にパターン加工するこ
とによって、ゲート絶縁膜１１３、ゲート電極１０５を
形成する。さらに、ＮチャネルＭＯＳトランジスタ形成
領域全面にヒ素イオンを加速電圧３０ｋｅＶ、ドーズ量
４×１０15ｃｍ-2の条件でイオン注入することにより、
ゲート電極１０５、ワード線１１５、およびこれと自己
整合的にＳＯＩ活性層１１２へのドーピングをおこな
い、ＳＯＩ活性層Ｎ+ 領域１０２、ＳＯＩ活性層チャネ
ル領域１０４と合わせて、ＳＯＩ上のＮチャネルＭＯＳ
トランジスタが構成される。このトランジスタを図２の
等価回路上で示すと、ゲート電極１０５とのＳＯＩ活性
層との交差部に形成されるのがＱ１，Ｑ４、ワード線１
１５との交差部に形成されるのが、Ｑ２，Ｑ５である。
また、メモリセル部以外の回路構成等で、Ｐ型のＳＯＩ
トランジスタを配置する場合には、レジスト・パターン
を用いたイオン注入工程を適宜追加することにより、Ｐ
型不純物が導入される領域を選択することによって構成
する。
【００２１】次いで、図２（ｃ），図３（ｃ）のよう
に、ＬＰＣＶＤによって全面に２００ｎｍ厚の層間膜１
０９を堆積した後に、ゲート電極１０５上、及びＳＯＩ
活性層Ｎ+ 領域１０２上に、ゲート・コンタクト１６８
及びセル内ＳＯＩ活性層コンタクト１０８を開口加工し
た。さらに、図２（ｄ），図３（ｄ）のように、層間膜
１０９、ゲート電極１０５、ゲート絶縁膜１１３、ＳＯ
Ｉ下地絶縁体層１０３の４層構造に対して、Ｐ型基板１
０１に達するまで、開口加工をおこない、縦型ＴＦＴゲ
ート開口領域１１８を形成した。この後、全面に６ｎｍ
厚のＬＰＣＶＤシリコン酸化膜を堆積し、エッチングバ
ック処理をおこなうと、縦型ＴＦＴゲート開口領域１１
８の内周側壁部に特徴的にＴＦＴゲート絶縁膜１４３が
形成される。
に、ＬＰＣＶＤによって全面に２００ｎｍ厚の層間膜１
０９を堆積した後に、ゲート電極１０５上、及びＳＯＩ
活性層Ｎ+ 領域１０２上に、ゲート・コンタクト１６８
及びセル内ＳＯＩ活性層コンタクト１０８を開口加工し
た。さらに、図２（ｄ），図３（ｄ）のように、層間膜
１０９、ゲート電極１０５、ゲート絶縁膜１１３、ＳＯ
Ｉ下地絶縁体層１０３の４層構造に対して、Ｐ型基板１
０１に達するまで、開口加工をおこない、縦型ＴＦＴゲ
ート開口領域１１８を形成した。この後、全面に６ｎｍ
厚のＬＰＣＶＤシリコン酸化膜を堆積し、エッチングバ
ック処理をおこなうと、縦型ＴＦＴゲート開口領域１１
８の内周側壁部に特徴的にＴＦＴゲート絶縁膜１４３が
形成される。
【００２２】さらに、図２（ｅ），図３（ｅ）のよう
に、５２０℃でのジシランガスの熱分解のＬＰＣＶＤ法
により、全面に５０ｎｍ厚のアモルファス・シリコン層
を堆積し、６１０℃の不活性ガス雰囲気中での熱処理で
固相成長法により結晶化を行い、ＴＦＴの活性層となる
ポリシリコン層を形成した。このポリシリコン層をパタ
ーン加工した後、さらに全面に１００ｎｍ厚のＬＰＣＶ
Ｄシリコン酸化膜を堆積し、これをエッチングバックす
ることで、縦型ＴＦＴゲート開口領域１１８部の最内周
部に内壁酸化膜１４２を形成する。そしてボロンを加速
電圧１５ｋｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注
入することで、最表面ではＴＦＴ活性層Ｐ+ 領域１４０
が形成され、また縦型ＴＦＴゲート開口領域１１８の底
面部には、Ｐ型基板１０１との電気的接続のために基板
コンタクト１７８が形成されるが、内壁酸化膜１４２に
覆われた縦型ＴＦＴゲート開口領域１１８の内周部に形
成されたポリシリコン層に対しては、ボロンがイオン注
入されないＴＦＴチャネル領域１４１が形成される。
に、５２０℃でのジシランガスの熱分解のＬＰＣＶＤ法
により、全面に５０ｎｍ厚のアモルファス・シリコン層
を堆積し、６１０℃の不活性ガス雰囲気中での熱処理で
固相成長法により結晶化を行い、ＴＦＴの活性層となる
ポリシリコン層を形成した。このポリシリコン層をパタ
ーン加工した後、さらに全面に１００ｎｍ厚のＬＰＣＶ
Ｄシリコン酸化膜を堆積し、これをエッチングバックす
ることで、縦型ＴＦＴゲート開口領域１１８部の最内周
部に内壁酸化膜１４２を形成する。そしてボロンを加速
電圧１５ｋｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注
入することで、最表面ではＴＦＴ活性層Ｐ+ 領域１４０
が形成され、また縦型ＴＦＴゲート開口領域１１８の底
面部には、Ｐ型基板１０１との電気的接続のために基板
コンタクト１７８が形成されるが、内壁酸化膜１４２に
覆われた縦型ＴＦＴゲート開口領域１１８の内周部に形
成されたポリシリコン層に対しては、ボロンがイオン注
入されないＴＦＴチャネル領域１４１が形成される。
【００２３】よって、ＳＯＩ上のゲート電極１０５を共
有し、チャネル方向が基板に垂直な方向の縦型ＴＦＴが
形成される。このＴＦＴは、図 の等価回路上では、Ｑ
３，Ｑ６に相当し、基板コンタクト１７８を介してＶｃ
ｃ供給領域としてのＰ型基板１０１に接続されることに
なる。また、セル内ＳＯＩ活性層コンタクト１０８によ
り、ＴＦＴとＳＯＩ上トランジスタとが接続され、ゲー
トコンタクト１６８により、ＴＦＴとゲート電極１０５
との接続が行われる。図５のレイアウトでのゲート電極
１０５の形状に見るように、このゲートコンタクト１６
８は、セル内の他方のＳＯＩ上トランジスタへの接続
（Ｑ１からＱ４、またはＱ４からＱ１）の機能を果たし
ている。ここにおいて、１対のＣＭＯＳ構成インバータ
入出力を交差接続して構成されるフリップフロップ回路
の主要部が形成される。
有し、チャネル方向が基板に垂直な方向の縦型ＴＦＴが
形成される。このＴＦＴは、図 の等価回路上では、Ｑ
３，Ｑ６に相当し、基板コンタクト１７８を介してＶｃ
ｃ供給領域としてのＰ型基板１０１に接続されることに
なる。また、セル内ＳＯＩ活性層コンタクト１０８によ
り、ＴＦＴとＳＯＩ上トランジスタとが接続され、ゲー
トコンタクト１６８により、ＴＦＴとゲート電極１０５
との接続が行われる。図５のレイアウトでのゲート電極
１０５の形状に見るように、このゲートコンタクト１６
８は、セル内の他方のＳＯＩ上トランジスタへの接続
（Ｑ１からＱ４、またはＱ４からＱ１）の機能を果たし
ている。ここにおいて、１対のＣＭＯＳ構成インバータ
入出力を交差接続して構成されるフリップフロップ回路
の主要部が形成される。
【００２４】次に、図２（ｆ），図３（ｆ）のように、
グランド配線、ビット線との配線接続構造を形成する。
ボロン、リンドープのＣＶＤシリコン酸化膜ＢＰＳＧを
４００ｎｍ厚に堆積し、層間膜１２９を形成する。この
後、イオン注入した不純物の活性化のために９００℃程
度の熱処理を行う。このとき、ＴＦＴゲートオフセット
長さの調整を考慮して処理時間を設定するのが有効であ
る。次に、ＳＯＩ活性層Ｎ+ 領域１０２への接続のため
の開口加工することで、ビット線コンタクト１５８、及
びグランド配線コンタクト１３８（図６（ａ）参照）を
形成する。さらに、６００ｎｍ厚のアルミニウムを堆積
した後、配線パターンに形状加工することで、グランド
配線１３０、ビット線１５０を形成した。この後、８０
０ナノメートル厚のプラズマＣＶＤ酸窒化膜でカバー膜
１５９を形成した。
グランド配線、ビット線との配線接続構造を形成する。
ボロン、リンドープのＣＶＤシリコン酸化膜ＢＰＳＧを
４００ｎｍ厚に堆積し、層間膜１２９を形成する。この
後、イオン注入した不純物の活性化のために９００℃程
度の熱処理を行う。このとき、ＴＦＴゲートオフセット
長さの調整を考慮して処理時間を設定するのが有効であ
る。次に、ＳＯＩ活性層Ｎ+ 領域１０２への接続のため
の開口加工することで、ビット線コンタクト１５８、及
びグランド配線コンタクト１３８（図６（ａ）参照）を
形成する。さらに、６００ｎｍ厚のアルミニウムを堆積
した後、配線パターンに形状加工することで、グランド
配線１３０、ビット線１５０を形成した。この後、８０
０ナノメートル厚のプラズマＣＶＤ酸窒化膜でカバー膜
１５９を形成した。
【００２５】なお、図４ないし図６は、層別に分解して
示したセルレイアウトを説明する平面図であり、図中Ａ
ＢＣＤが図２に示したフリップフロップ回路を用いたス
タティック型メモリセル単位に相当する。配置の対称性
を明確にする意味で図中ＡＢ′Ｃ′Ｄに、隣接して配置
されるセルを示している。図４は、主としてＳＯＩ上の
トランジスタの配置を示すために、ＳＯＩ活性層、ＳＯ
Ｉ上トランジスタのゲート電極及びワード線、その他コ
ンタクト等を選択して図示したものである。図５は、図
４に加えて、ＴＦＴ活性層のパターン形状、縦型ＴＦＴ
の形成領域を図示したものである。図６には、アルミニ
ウム層で形成されるグランド配線及びビット線、ＳＯＩ
活性層、コンタクトの配置を図示した。
示したセルレイアウトを説明する平面図であり、図中Ａ
ＢＣＤが図２に示したフリップフロップ回路を用いたス
タティック型メモリセル単位に相当する。配置の対称性
を明確にする意味で図中ＡＢ′Ｃ′Ｄに、隣接して配置
されるセルを示している。図４は、主としてＳＯＩ上の
トランジスタの配置を示すために、ＳＯＩ活性層、ＳＯ
Ｉ上トランジスタのゲート電極及びワード線、その他コ
ンタクト等を選択して図示したものである。図５は、図
４に加えて、ＴＦＴ活性層のパターン形状、縦型ＴＦＴ
の形成領域を図示したものである。図６には、アルミニ
ウム層で形成されるグランド配線及びビット線、ＳＯＩ
活性層、コンタクトの配置を図示した。
【００２６】次に、このメモリセルの動作について説明
する。ゲート電極１０５の一部は、環状に開口加工さ
れ、その開口断面が縦型ＴＦＴのゲート電極となってい
るために、等価回路で示されるＱ１，Ｑ３のＳＯＩ上ト
ランジスタとＴＦＴのゲート電極は常に同電位である。
このゲート電極がＶｃｃに相当する電位に設定されてい
たとすると、ＴＦＴのソース側は電源供給配線として機
能するＳＯＩ基板１０１に接続されており、Ｖｃｃ相当
の電位となるために、Ｑ３のＴＦＴはオフしている。逆
にＱ１の駆動用ＭＯＳトランジスタは、オンとなってド
レイン側もソース側と同じくグランド電位に設定され
る。このときのドレイン側のＳＯＩ活性層Ｎ+ 領域１０
２は、セル内ＳＯＩ活性層コンタクト１０８を介して、
他方のインバータのゲート電極に接続され、この電位が
グランド電位に設定される。また同時に、ワード線２１
５が高い電位に設定されていれば、転送用ＭＯＳトラン
ジスタＱ２がオンとなり、ビット線コンタクト１５８を
介してビット線１５０へ、この駆動用ＭＯＳトランジス
タののドレイン側の電位の情報が送られ、センスアンプ
などのメモリセル周辺回路により処理される。また、逆
にビット線１５０から電位を設定することも可能であ
る。以上のようにして、セル内の１対のインバータが、
相補的なデータ電位を保持するスタティック型メモリセ
ルとして動作する。
する。ゲート電極１０５の一部は、環状に開口加工さ
れ、その開口断面が縦型ＴＦＴのゲート電極となってい
るために、等価回路で示されるＱ１，Ｑ３のＳＯＩ上ト
ランジスタとＴＦＴのゲート電極は常に同電位である。
このゲート電極がＶｃｃに相当する電位に設定されてい
たとすると、ＴＦＴのソース側は電源供給配線として機
能するＳＯＩ基板１０１に接続されており、Ｖｃｃ相当
の電位となるために、Ｑ３のＴＦＴはオフしている。逆
にＱ１の駆動用ＭＯＳトランジスタは、オンとなってド
レイン側もソース側と同じくグランド電位に設定され
る。このときのドレイン側のＳＯＩ活性層Ｎ+ 領域１０
２は、セル内ＳＯＩ活性層コンタクト１０８を介して、
他方のインバータのゲート電極に接続され、この電位が
グランド電位に設定される。また同時に、ワード線２１
５が高い電位に設定されていれば、転送用ＭＯＳトラン
ジスタＱ２がオンとなり、ビット線コンタクト１５８を
介してビット線１５０へ、この駆動用ＭＯＳトランジス
タののドレイン側の電位の情報が送られ、センスアンプ
などのメモリセル周辺回路により処理される。また、逆
にビット線１５０から電位を設定することも可能であ
る。以上のようにして、セル内の１対のインバータが、
相補的なデータ電位を保持するスタティック型メモリセ
ルとして動作する。
【００２７】次に、本発明の第２の実施形態を説明す
る。図７および図８は図１０に示すレイアウト図のＥＦ
線、ＧＨ線の断面構造を製造工程順に示す図である。ま
た、図９はその工程の一部を詳細に示す断面図である。
この第２の実施例では、第１の実施例とは異なり、グラ
ンド配線をＴＦＴ活性層を形成するポリシリコン層で形
成することを主な特徴としている。この構成では、アル
ミニウムの配線層がビット線のみとなり、１セル当たり
２本となるので、セル面積の縮小に有効となる。先ず、
図７（ａ），図８（ａ）において、ＳＯＩ基板として
は、抵抗率０．０１Ω・ｃｍ程度の低抵抗のＰ+ 基板２
０１の上に、層厚２０００ｎｍ、抵抗率６Ω・ｃｍでエ
ピタキシャル成長したＰエピタキシャル層２９１を有す
る基板を出発材料として、貼り合わせ法により、３００
ｎｍ厚のＳＯＩ下地絶縁体層２０３、８０ｎｍ厚のＳＯ
Ｉ活性層厚の構造を形成したものを用いる。第１の実施
形態と同様にして、ＳＯＩ活性層チャネル領域２０４、
ＳＯＩ活性層Ｎ+ 領域２０２、ゲート電極２５０または
ワード線２１５から構成されるＳＯＩ上のＮチャネルＭ
ＯＳＦＥＴが形成される。
る。図７および図８は図１０に示すレイアウト図のＥＦ
線、ＧＨ線の断面構造を製造工程順に示す図である。ま
た、図９はその工程の一部を詳細に示す断面図である。
この第２の実施例では、第１の実施例とは異なり、グラ
ンド配線をＴＦＴ活性層を形成するポリシリコン層で形
成することを主な特徴としている。この構成では、アル
ミニウムの配線層がビット線のみとなり、１セル当たり
２本となるので、セル面積の縮小に有効となる。先ず、
図７（ａ），図８（ａ）において、ＳＯＩ基板として
は、抵抗率０．０１Ω・ｃｍ程度の低抵抗のＰ+ 基板２
０１の上に、層厚２０００ｎｍ、抵抗率６Ω・ｃｍでエ
ピタキシャル成長したＰエピタキシャル層２９１を有す
る基板を出発材料として、貼り合わせ法により、３００
ｎｍ厚のＳＯＩ下地絶縁体層２０３、８０ｎｍ厚のＳＯ
Ｉ活性層厚の構造を形成したものを用いる。第１の実施
形態と同様にして、ＳＯＩ活性層チャネル領域２０４、
ＳＯＩ活性層Ｎ+ 領域２０２、ゲート電極２５０または
ワード線２１５から構成されるＳＯＩ上のＮチャネルＭ
ＯＳＦＥＴが形成される。
【００２８】次に、図７（ｂ），図８（ｂ），図９
（ａ）のように、全面にＬＰＣＶＤによって２４０ｎｍ
厚のシリコン酸化膜を堆積して、層間膜２０９を形成し
た後、ゲート・コンタクト２６８、セル内ＳＯＩ活性層
コンタクト２０８、グランド配線コンタクト２３８（図
１０参照）の３種のコンタクトを同時に開口加工する。
この後、図７（ｃ），図８（ｃ），図９（ｂ）のよう
に、ＴＦＴ活性層となるポリシリコンを第１の実施形態
と同様にして全面に形成し、パターン加工を行う。ここ
で、この実施形態においては、このポリシリコン層を用
いてグランド配線領域２４５を同時に形成する。縦型Ｔ
ＦＴの形成については、第１の実施形態と同様の工程を
用いて、ＴＦＴゲート酸化膜２４３、内壁酸化膜２４２
との積層構造の形成、さらにはボロンのイオン注入によ
るＴＦＴ活性層Ｐ+ 領域２４０の形成を経て、縦型ＴＦ
Ｔが構成される。
（ａ）のように、全面にＬＰＣＶＤによって２４０ｎｍ
厚のシリコン酸化膜を堆積して、層間膜２０９を形成し
た後、ゲート・コンタクト２６８、セル内ＳＯＩ活性層
コンタクト２０８、グランド配線コンタクト２３８（図
１０参照）の３種のコンタクトを同時に開口加工する。
この後、図７（ｃ），図８（ｃ），図９（ｂ）のよう
に、ＴＦＴ活性層となるポリシリコンを第１の実施形態
と同様にして全面に形成し、パターン加工を行う。ここ
で、この実施形態においては、このポリシリコン層を用
いてグランド配線領域２４５を同時に形成する。縦型Ｔ
ＦＴの形成については、第１の実施形態と同様の工程を
用いて、ＴＦＴゲート酸化膜２４３、内壁酸化膜２４２
との積層構造の形成、さらにはボロンのイオン注入によ
るＴＦＴ活性層Ｐ+ 領域２４０の形成を経て、縦型ＴＦ
Ｔが構成される。
【００２９】このときのグランド配線領域２４５の製造
工程を細分化して示したのが図９（ｃ）及び（ｄ）であ
る。グランド配線は、ＳＯＩ活性層Ｎ+ 領域２０２に対
してグランド配線コンタクト２３８を介してＳＯＩ上の
Ｎチャネルトランジスタに接続されるので、ＴＦＴ活性
層と同様にＰ型不純物が導入すると、この接続部にＰＮ
接合が形成され、かつセル動作の電位の設定上、逆方向
にバイアスされることになる。そこで、ＴＦＴ活性層Ｐ
＋領域２４０に対するボロンのイオン注入工程では、グ
ランド配線領域２４５をレジスト２７７で覆って行って
いる。また、グランド配線領域２４５へのリンのイオン
注入については、レジスト２７８で、ＴＦＴ活性層Ｐ+
領域２４０を覆って、加速エネルギ３５ｋｅＶ、ドーズ
量５×１０15ｃｍ-2で行っている。
工程を細分化して示したのが図９（ｃ）及び（ｄ）であ
る。グランド配線は、ＳＯＩ活性層Ｎ+ 領域２０２に対
してグランド配線コンタクト２３８を介してＳＯＩ上の
Ｎチャネルトランジスタに接続されるので、ＴＦＴ活性
層と同様にＰ型不純物が導入すると、この接続部にＰＮ
接合が形成され、かつセル動作の電位の設定上、逆方向
にバイアスされることになる。そこで、ＴＦＴ活性層Ｐ
＋領域２４０に対するボロンのイオン注入工程では、グ
ランド配線領域２４５をレジスト２７７で覆って行って
いる。また、グランド配線領域２４５へのリンのイオン
注入については、レジスト２７８で、ＴＦＴ活性層Ｐ+
領域２４０を覆って、加速エネルギ３５ｋｅＶ、ドーズ
量５×１０15ｃｍ-2で行っている。
【００３０】この後、図７（ｄ），図８（ｄ）のよう
に、ＢＰＳＧによる層間膜２２９を５００ｎｍ厚で全面
に堆積し、ビット線コンタクト２５８の開口加工を行
い、さらに全面にアルミを堆積してパターン加工を行
い、ビット線２５０を形成し、その上でカバー膜２５９
を形成する。
に、ＢＰＳＧによる層間膜２２９を５００ｎｍ厚で全面
に堆積し、ビット線コンタクト２５８の開口加工を行
い、さらに全面にアルミを堆積してパターン加工を行
い、ビット線２５０を形成し、その上でカバー膜２５９
を形成する。
【００３１】なお、図１０ないし図１２は、層別に分解
して示したセルレイアウトを説明する平面図であり、図
中ＡＢＣＤに単位セル、及びＡＢ′Ｃ′Ｄに隣接して配
置されるセルを示している。図１０は、主としてＳＯＩ
上のトランジスタの配置を示すために、ＳＯＩ活性層、
ＳＯＩ上トランジスタのゲート電極及びワード線、その
他コンタクト等を選択して図示したものである。図１１
は、図１０に加えて、ＴＦＴ活性層のパターン形状、縦
型ＴＦＴの形成領域、ＴＦＴ活性層と同層で形成される
グランド配線領域を図示したものである。図１２には、
ＳＯＩ活性層、グランド配線、アルミニウム層で形成さ
れるビット線、ビット線コンタクト等の配置を図示し
た。
して示したセルレイアウトを説明する平面図であり、図
中ＡＢＣＤに単位セル、及びＡＢ′Ｃ′Ｄに隣接して配
置されるセルを示している。図１０は、主としてＳＯＩ
上のトランジスタの配置を示すために、ＳＯＩ活性層、
ＳＯＩ上トランジスタのゲート電極及びワード線、その
他コンタクト等を選択して図示したものである。図１１
は、図１０に加えて、ＴＦＴ活性層のパターン形状、縦
型ＴＦＴの形成領域、ＴＦＴ活性層と同層で形成される
グランド配線領域を図示したものである。図１２には、
ＳＯＩ活性層、グランド配線、アルミニウム層で形成さ
れるビット線、ビット線コンタクト等の配置を図示し
た。
【００３２】本発明の第３の実施形態を図１３用いて説
明する。同図は図１４のレイアウト図のＥＦ線断面図で
ある。この第３の実施形態では、縦型ＴＦＴのゲート電
極として、ＳＯＩ活性層Ｎ+ 領域を用いることを主な特
徴としている。先ず、図１３（ａ）のように、ＳＯＩ基
板の各層の初期厚さとしては、３００ｎｍ厚のＳＯＩ下
地絶縁体層３０３、２００ｎｍ厚のＳＯＩ活性層を用い
る。このＳＯＩ活性層の厚さの選択は、ＳＯＩ活性層Ｎ
+ 領域３０２を縦型ＴＦＴのゲート電極として用いるた
めに、ＳＯＩ上のトランジスタ及びＴＦＴの両方のデバ
イスパラメータを考慮して決定する必要がある。ここで
は、ＳＯＩ活性層のキャリア濃度を１×１０15ｃｍ-3程
度と低濃度化することで、さらにＳＯＩ上のトランジス
タのパラメータ最適化を行う。
明する。同図は図１４のレイアウト図のＥＦ線断面図で
ある。この第３の実施形態では、縦型ＴＦＴのゲート電
極として、ＳＯＩ活性層Ｎ+ 領域を用いることを主な特
徴としている。先ず、図１３（ａ）のように、ＳＯＩ基
板の各層の初期厚さとしては、３００ｎｍ厚のＳＯＩ下
地絶縁体層３０３、２００ｎｍ厚のＳＯＩ活性層を用い
る。このＳＯＩ活性層の厚さの選択は、ＳＯＩ活性層Ｎ
+ 領域３０２を縦型ＴＦＴのゲート電極として用いるた
めに、ＳＯＩ上のトランジスタ及びＴＦＴの両方のデバ
イスパラメータを考慮して決定する必要がある。ここで
は、ＳＯＩ活性層のキャリア濃度を１×１０15ｃｍ-3程
度と低濃度化することで、さらにＳＯＩ上のトランジス
タのパラメータ最適化を行う。
【００３３】次いで、第２の実施形態と同様にＳＯＩ活
性層のパターニングを行い、全面にゲート絶縁膜３１３
を形成した後に、このゲート絶縁膜３１３に対して開口
加工を行い、セル内ＳＯＩ活性層コンタクト３０８を形
成する。この後に、ポリシリコン層を堆積し、全面にリ
ンをドーズ量１×１０16ｃｍ-2程度でイオン注入する。
このあらかじめドーピングを行ったゲート電極及びワー
ド線形成用のポリシリコンをパターン加工した後に、さ
らに全面にヒ素等のＮ型不純物をイオン注入してＳＯＩ
活性層Ｎ+ 領域３０２を形成し、かつこれと同時にゲー
ト電極３０５にはヒ素がドーピングされる。この後、８
００℃２０分程度の熱処理を行うと、セル内ＳＯＩ活性
層コンタクト３０８部においても、上層のゲート電極３
０５からのリンの拡散が生じて下層のＳＯＩ活性層にも
ドーピングされ、さらに隣接する上層にゲート電極３０
５を有しないＳＯＩ活性層周辺にもリンの横方向の拡散
が生じるために、セル内ＳＯＩ活性層コンタクト３０８
部分には連続した領域としてのＳＯＩ活性層Ｎ+ 領域３
０２の形成が行われる。
性層のパターニングを行い、全面にゲート絶縁膜３１３
を形成した後に、このゲート絶縁膜３１３に対して開口
加工を行い、セル内ＳＯＩ活性層コンタクト３０８を形
成する。この後に、ポリシリコン層を堆積し、全面にリ
ンをドーズ量１×１０16ｃｍ-2程度でイオン注入する。
このあらかじめドーピングを行ったゲート電極及びワー
ド線形成用のポリシリコンをパターン加工した後に、さ
らに全面にヒ素等のＮ型不純物をイオン注入してＳＯＩ
活性層Ｎ+ 領域３０２を形成し、かつこれと同時にゲー
ト電極３０５にはヒ素がドーピングされる。この後、８
００℃２０分程度の熱処理を行うと、セル内ＳＯＩ活性
層コンタクト３０８部においても、上層のゲート電極３
０５からのリンの拡散が生じて下層のＳＯＩ活性層にも
ドーピングされ、さらに隣接する上層にゲート電極３０
５を有しないＳＯＩ活性層周辺にもリンの横方向の拡散
が生じるために、セル内ＳＯＩ活性層コンタクト３０８
部分には連続した領域としてのＳＯＩ活性層Ｎ+ 領域３
０２の形成が行われる。
【００３４】次いで、図１３（ｂ）のように、第２の実
施形態と同様にＬＰＣＶＤシリコン酸化膜の堆積で層間
膜３０９を形成し、ゲート・コンタクト３６８を開口加
工する。このゲート・コンタクト３６８は、第２の実施
形態とは異なり、ＳＯＩトランジスタのチャネル領域の
ゲート電極３０５上に形成される。次に、図１３（ｃ）
のように、層間膜３０９、ＳＯＩ活性層Ｎ+ 領域３０
２、ＳＯＩ下地絶縁体層３０３の３層構造に対して、Ｐ
型基板３０１に達するまで開口加工を行い、縦型ＴＦＴ
ゲート開口領域３１８を形成し、ＬＰＣＶＤシリコン酸
化膜を堆積し、エッチングバックすることで、縦型ＴＦ
Ｔゲート開口領域３１８の内周にＴＦＴゲート絶縁膜３
４３を形成する。
施形態と同様にＬＰＣＶＤシリコン酸化膜の堆積で層間
膜３０９を形成し、ゲート・コンタクト３６８を開口加
工する。このゲート・コンタクト３６８は、第２の実施
形態とは異なり、ＳＯＩトランジスタのチャネル領域の
ゲート電極３０５上に形成される。次に、図１３（ｃ）
のように、層間膜３０９、ＳＯＩ活性層Ｎ+ 領域３０
２、ＳＯＩ下地絶縁体層３０３の３層構造に対して、Ｐ
型基板３０１に達するまで開口加工を行い、縦型ＴＦＴ
ゲート開口領域３１８を形成し、ＬＰＣＶＤシリコン酸
化膜を堆積し、エッチングバックすることで、縦型ＴＦ
Ｔゲート開口領域３１８の内周にＴＦＴゲート絶縁膜３
４３を形成する。
【００３５】さらに、図１３（ｄ）のように、第２の実
施形態の図７（ｃ）の工程と同様の工程で縦型ＴＦＴを
形成する。グランド配線領域３４５の形成は、第２の実
施例とは異なりＮ型不純物のイオン注入はせず、ＴＦＴ
活性層Ｐ+ 領域３４０と同時にＰ+ 領域として形成す
る。その後、図１３（ｅ）のように、層間膜３２９を堆
積し、グランド配線第１コンタクト３３８をＳＯＩ活性
層Ｎ+ 領域３０２に対して、またグランド配線第２コン
タクト３４８をグランド配線領域３４５に対してそれぞ
れ開口加工して形成し、アルミニウムによりビット線３
５０、コンタクト形成電極３８８を形成する。これは、
グランド配線領域３４５はＰ+ 領域として形成されてい
るために、ＰＮ接合形成を避けるために、直接ＳＯＩ活
性層Ｎ+ 領域３０２とのコンタクトとはせずに別々のコ
ンタクトを形成した後に、アルミニウム配線によるコン
タクト形成電極３８８を用いて、両方の領域に対して良
好な電気的接続を形成するものである。さらに、アルミ
ニウム配線の上層にカバー膜３５９を形成する。
施形態の図７（ｃ）の工程と同様の工程で縦型ＴＦＴを
形成する。グランド配線領域３４５の形成は、第２の実
施例とは異なりＮ型不純物のイオン注入はせず、ＴＦＴ
活性層Ｐ+ 領域３４０と同時にＰ+ 領域として形成す
る。その後、図１３（ｅ）のように、層間膜３２９を堆
積し、グランド配線第１コンタクト３３８をＳＯＩ活性
層Ｎ+ 領域３０２に対して、またグランド配線第２コン
タクト３４８をグランド配線領域３４５に対してそれぞ
れ開口加工して形成し、アルミニウムによりビット線３
５０、コンタクト形成電極３８８を形成する。これは、
グランド配線領域３４５はＰ+ 領域として形成されてい
るために、ＰＮ接合形成を避けるために、直接ＳＯＩ活
性層Ｎ+ 領域３０２とのコンタクトとはせずに別々のコ
ンタクトを形成した後に、アルミニウム配線によるコン
タクト形成電極３８８を用いて、両方の領域に対して良
好な電気的接続を形成するものである。さらに、アルミ
ニウム配線の上層にカバー膜３５９を形成する。
【００３６】この第３の実施形態では、縦型ＴＦＴのゲ
ート電極として、ＳＯＩ活性層Ｎ+領域３０２を用いる
ために、ゲート電極３０５及びワード線３１５の材料の
選択においては、縦型ＴＦＴ構造とは分離して設定可能
である。故に、通例「ポリサイド構造」と称されるポリ
シリコン層とタングステン・シリサイド層の２層構造等
も用いることが可能となり、ワード線の配線抵抗の低抵
抗化などで有利である。
ート電極として、ＳＯＩ活性層Ｎ+領域３０２を用いる
ために、ゲート電極３０５及びワード線３１５の材料の
選択においては、縦型ＴＦＴ構造とは分離して設定可能
である。故に、通例「ポリサイド構造」と称されるポリ
シリコン層とタングステン・シリサイド層の２層構造等
も用いることが可能となり、ワード線の配線抵抗の低抵
抗化などで有利である。
【００３７】なお、図１４ないし図１６は、層別に分解
して示したセルレイアウトを説明する平面図であり、図
中ＡＢＣＤに単位セル、及びＡＢ′Ｃ′Ｄに隣接して配
置されるセルを示している。図１４は、主としてＳＯＩ
上のトランジスタの配置を示すために、ＳＯＩ活性層、
ＳＯＩ上トランジスタのゲート電極及びワード線、その
他コンタクト等を選択して図示したものである。図１５
は、図１４に加えて、ＴＦＴ活性層のパターン形状、縦
型ＴＦＴの形成領域、ＴＦＴ活性層と同層で形成される
グランド配線領域を図示したものである。図１６には、
ＳＯＩ活性層、グランド配線、アルミニウム層で形成さ
れるビット線及びコンタクト形成電極、ビット線コンタ
クト及びグランド配線とコンタクト形成電極とのコンタ
クト等の配置を図示している。
して示したセルレイアウトを説明する平面図であり、図
中ＡＢＣＤに単位セル、及びＡＢ′Ｃ′Ｄに隣接して配
置されるセルを示している。図１４は、主としてＳＯＩ
上のトランジスタの配置を示すために、ＳＯＩ活性層、
ＳＯＩ上トランジスタのゲート電極及びワード線、その
他コンタクト等を選択して図示したものである。図１５
は、図１４に加えて、ＴＦＴ活性層のパターン形状、縦
型ＴＦＴの形成領域、ＴＦＴ活性層と同層で形成される
グランド配線領域を図示したものである。図１６には、
ＳＯＩ活性層、グランド配線、アルミニウム層で形成さ
れるビット線及びコンタクト形成電極、ビット線コンタ
クト及びグランド配線とコンタクト形成電極とのコンタ
クト等の配置を図示している。
【００３８】本発明の第４の実施形態を図１７を用いて
説明する。同図は図１８に示すレイアウト図のＥＦ線断
面図であり、この第３の実施形態では、縦型ＴＦＴのゲ
ート電極として、ＳＯＩ活性層Ｎ+ 領域及びＳＯＩトラ
ンジスタ・ゲート電極のポリシリコンの２層構造を用い
ることを主な特徴としている。先ず、図１７（ａ）のよ
うに、第３の実施形態と同様にＳＯＩ基板の活性層のパ
ターニングを行い、全面にゲート絶縁膜４１３を形成し
た後に、このゲート絶縁膜４１３に対して開口加工を行
い、セル内ＳＯＩ活性層コンタクト４０８を形成する。
さらに、第３の実施形態と同様にして、ポリシリコンの
堆積と全面ドーピングを行い、ゲート電極４０５及びワ
ード線４１５をパターン加工し、その後に全面にヒ素の
ドーピングを行うことで自己整合的にＳＯＩ活性層Ｎ+
領域４０２を形成する。この第４の実施形態では、ＳＯ
Ｉ基板の各層の初期厚さとしては、２００ｎｍ厚のＳＯ
Ｉ下地絶縁体層４０３、４０ｎｍ厚のＳＯＩ活性層を用
いる。
説明する。同図は図１８に示すレイアウト図のＥＦ線断
面図であり、この第３の実施形態では、縦型ＴＦＴのゲ
ート電極として、ＳＯＩ活性層Ｎ+ 領域及びＳＯＩトラ
ンジスタ・ゲート電極のポリシリコンの２層構造を用い
ることを主な特徴としている。先ず、図１７（ａ）のよ
うに、第３の実施形態と同様にＳＯＩ基板の活性層のパ
ターニングを行い、全面にゲート絶縁膜４１３を形成し
た後に、このゲート絶縁膜４１３に対して開口加工を行
い、セル内ＳＯＩ活性層コンタクト４０８を形成する。
さらに、第３の実施形態と同様にして、ポリシリコンの
堆積と全面ドーピングを行い、ゲート電極４０５及びワ
ード線４１５をパターン加工し、その後に全面にヒ素の
ドーピングを行うことで自己整合的にＳＯＩ活性層Ｎ+
領域４０２を形成する。この第４の実施形態では、ＳＯ
Ｉ基板の各層の初期厚さとしては、２００ｎｍ厚のＳＯ
Ｉ下地絶縁体層４０３、４０ｎｍ厚のＳＯＩ活性層を用
いる。
【００３９】次に、図１７（ｂ）のように、層間膜４０
９を堆積した後に、縦型ＴＦＴゲート開口領域４１８を
セル内ＳＯＩコンタクト４０８部の内部に形成する。こ
のことにより、縦型ＴＦＴのゲート電極としては、ＳＯ
Ｉ活性層Ｎ+ 領域４０２とゲート電極４０５の２層構造
で形成される。この開口部の内周にＴＦＴゲート絶縁膜
４４３を形成する。以下、図１７（ｃ），（ｄ）のよう
に、第３の実施形態の図１３（ｃ）および図１３（ｄ）
と同様にして、以後の構造を形成する。
９を堆積した後に、縦型ＴＦＴゲート開口領域４１８を
セル内ＳＯＩコンタクト４０８部の内部に形成する。こ
のことにより、縦型ＴＦＴのゲート電極としては、ＳＯ
Ｉ活性層Ｎ+ 領域４０２とゲート電極４０５の２層構造
で形成される。この開口部の内周にＴＦＴゲート絶縁膜
４４３を形成する。以下、図１７（ｃ），（ｄ）のよう
に、第３の実施形態の図１３（ｃ）および図１３（ｄ）
と同様にして、以後の構造を形成する。
【００４０】なお、図１８ないし図２０は、層別に分解
して示したセルレイアウトを説明する平面図であり、図
中ＡＢＣＤに単位セル、及びＡＢ′Ｃ′Ｄに隣接して配
置されるセルを示している。図１８は、主としてＳＯＩ
上のトランジスタの配置を示すために、ＳＯＩ活性層、
ＳＯＩ上トランジスタのゲート電極及びワード線、その
他コンタクト等を選択して図示したものである。図１９
は、図１８に加えて、ＴＦＴ活性層のパターン形状、縦
型ＴＦＴの形成領域、ＴＦＴ活性層と同層で形成される
グランド配線領域を図示したものである。図２０には、
ＳＯＩ活性層、グランド配線、アルミニウム層で形成さ
れるビット線及びコンタクト形成電極、ビット線コンタ
クト及び、グランド配線とコンタクト形成電極とのコン
タクト等の配置を図示している。
して示したセルレイアウトを説明する平面図であり、図
中ＡＢＣＤに単位セル、及びＡＢ′Ｃ′Ｄに隣接して配
置されるセルを示している。図１８は、主としてＳＯＩ
上のトランジスタの配置を示すために、ＳＯＩ活性層、
ＳＯＩ上トランジスタのゲート電極及びワード線、その
他コンタクト等を選択して図示したものである。図１９
は、図１８に加えて、ＴＦＴ活性層のパターン形状、縦
型ＴＦＴの形成領域、ＴＦＴ活性層と同層で形成される
グランド配線領域を図示したものである。図２０には、
ＳＯＩ活性層、グランド配線、アルミニウム層で形成さ
れるビット線及びコンタクト形成電極、ビット線コンタ
クト及び、グランド配線とコンタクト形成電極とのコン
タクト等の配置を図示している。
【００４１】本発明の第５の実施形態を図２１を用いて
説明する。同図は図２２に示すレイアウト図のＥＦ線断
面図である。この第５の実施形態では、縦型ＴＦＴのゲ
ート電極としては、第４の実施形態と同じ構造を用いる
が、ＴＦＴ活性層ポリシリコンとＳＯＩトランジスタの
ゲート電極とのコンタクトの配置については、ＳＯＩト
ランジスタ・チャネル領域の上層に形成することを主な
特徴としている。図２１に示す製造工程は、図１７に示
された第４の実施形態と同様である。ゲートコンタクト
５６８が、ＳＯＩ活性層チャネル領域５０４上層のゲー
ト電極５０５に形成されていることから、パターンレイ
アウト設計上、特にセル長辺方向についてＳＯＩ活性層
Ｎ+ 領域５０２との目合わせマージンが拡大する利点が
ある。
説明する。同図は図２２に示すレイアウト図のＥＦ線断
面図である。この第５の実施形態では、縦型ＴＦＴのゲ
ート電極としては、第４の実施形態と同じ構造を用いる
が、ＴＦＴ活性層ポリシリコンとＳＯＩトランジスタの
ゲート電極とのコンタクトの配置については、ＳＯＩト
ランジスタ・チャネル領域の上層に形成することを主な
特徴としている。図２１に示す製造工程は、図１７に示
された第４の実施形態と同様である。ゲートコンタクト
５６８が、ＳＯＩ活性層チャネル領域５０４上層のゲー
ト電極５０５に形成されていることから、パターンレイ
アウト設計上、特にセル長辺方向についてＳＯＩ活性層
Ｎ+ 領域５０２との目合わせマージンが拡大する利点が
ある。
【００４２】なお、図２２ないし図２４は、層別に分解
して示したセルレイアウトを説明する平面図であり、図
中ＡＢＣＤに単位セル、及びＡＢ′Ｃ′Ｄに隣接して配
置されるセルを示している。図２４は、主としてＳＯＩ
上のトランジスタの配置を示すために、ＳＯＩ活性層、
ＳＯＩ上トランジスタのゲート電極及びワード線、その
他コンタクト等を選択して図示したものである。図２５
は、図２４に加えて、ＴＦＴ活性層のパターン形状、縦
型ＴＦＴの形成領域、ＴＦＴ活性層と同層で形成される
グランド配線領域を図示したものである。図２６には、
ＳＯＩ活性層、グランド配線、アルミニウム層で形成さ
れるビット線及びコンタクト形成電極、ビット線コンタ
クト及び、グランド配線とコンタクト形成電極とのコン
タクト等の配線を図示している。
して示したセルレイアウトを説明する平面図であり、図
中ＡＢＣＤに単位セル、及びＡＢ′Ｃ′Ｄに隣接して配
置されるセルを示している。図２４は、主としてＳＯＩ
上のトランジスタの配置を示すために、ＳＯＩ活性層、
ＳＯＩ上トランジスタのゲート電極及びワード線、その
他コンタクト等を選択して図示したものである。図２５
は、図２４に加えて、ＴＦＴ活性層のパターン形状、縦
型ＴＦＴの形成領域、ＴＦＴ活性層と同層で形成される
グランド配線領域を図示したものである。図２６には、
ＳＯＩ活性層、グランド配線、アルミニウム層で形成さ
れるビット線及びコンタクト形成電極、ビット線コンタ
クト及び、グランド配線とコンタクト形成電極とのコン
タクト等の配線を図示している。
【００４３】
【発明の効果】以上説明したように本発明は、ＳＯＩ基
板上に構成され、前記ＳＯＩ下地基板層を配線領域とし
て用い、またＳＯＩ基板表面に垂直な方向にチャネル方
向を有しかつ環状のゲート電極を有する縦型薄膜トラン
ジスタの一方のソース・ドレイン領域がＳＯＩ下地基板
層と接続され、また他方のソース・ドレイン領域がＳＯ
Ｉ基板活性層で構成されるトランジスタと接続されてメ
モリセルを構成しているので、次のような効果を得るこ
とができる。
板上に構成され、前記ＳＯＩ下地基板層を配線領域とし
て用い、またＳＯＩ基板表面に垂直な方向にチャネル方
向を有しかつ環状のゲート電極を有する縦型薄膜トラン
ジスタの一方のソース・ドレイン領域がＳＯＩ下地基板
層と接続され、また他方のソース・ドレイン領域がＳＯ
Ｉ基板活性層で構成されるトランジスタと接続されてメ
モリセルを構成しているので、次のような効果を得るこ
とができる。
【００４４】第１の効果は、ＳＯＩ基板上に縦型ＴＦＴ
を用いてメモリセルを構成し、かつＳＯＩ基板を電源供
給配線として用いることで、ＴＦＴ活性層ポリシリコン
層の１層を追加するのみで、ＴＦＴ負荷のＣＭＯＳスタ
ティック型メモリセルを達成できた。その理由は、ＳＯ
Ｉ基板上の活性層、またはＳＯＩ基板上のトランジスタ
のゲート電極、さらには、両者の積層構造の断面を用い
て、ＴＦＴのゲート電極とすることができたからであ
る。
を用いてメモリセルを構成し、かつＳＯＩ基板を電源供
給配線として用いることで、ＴＦＴ活性層ポリシリコン
層の１層を追加するのみで、ＴＦＴ負荷のＣＭＯＳスタ
ティック型メモリセルを達成できた。その理由は、ＳＯ
Ｉ基板上の活性層、またはＳＯＩ基板上のトランジスタ
のゲート電極、さらには、両者の積層構造の断面を用い
て、ＴＦＴのゲート電極とすることができたからであ
る。
【００４５】第２の効果は、ＳＯＩ基板を縦型ＴＦＴを
介して接続することで、ＴＦＴ配置のレイアウト設計上
の多くの自由度を確保することができた。その理由は、
電源供給としてのＳＯＩ基板は、セル内の全域にわたっ
て存在し、縦型ＴＦＴ構造として、開口加工を行った部
分に、そのままコンタクトが形成されるため、別途にコ
ンタクト形成領域の配置を考慮する必要がないためであ
る。
介して接続することで、ＴＦＴ配置のレイアウト設計上
の多くの自由度を確保することができた。その理由は、
電源供給としてのＳＯＩ基板は、セル内の全域にわたっ
て存在し、縦型ＴＦＴ構造として、開口加工を行った部
分に、そのままコンタクトが形成されるため、別途にコ
ンタクト形成領域の配置を考慮する必要がないためであ
る。
【００４６】第３の効果は、メモリセル内のトランジス
タ特性のばらつきが従来の５分の１程度に抑えられ、低
電圧動作に対する動作余裕度が向上した。その理由は、
ＳＯＩ基板を電源供給配線として用い、その上層に縦型
ＴＦＴをスタティック型メモリセルに用いることで、Ｓ
ＯＩ基板上のトランジスタ、ＴＦＴ両方に対して、完全
セルファライン構造を達成できた。特にＴＦＴのドレイ
ン側にのみ非対称に配置されるゲートオフセット領域の
セルファライン構造を達成できたためである。より具体
的には、ＰチャネルＴＦＴのソース側に接続される電源
配線層を縦型ＴＦＴの下層領域にＳＯＩ基板を用いて配
置できたために、ＴＦＴのドレイン側のみＳＯＩ基板上
の上層の層間膜の膜厚の制御により、独立にかつ制御性
良くＴＦＴゲートオフセット領域を設定することが可能
となったことによる。このため、大規模集積度のメモリ
セル全体において、フリップフロップ回路動作の対称性
が確保され、スタティック・ノイズ・マージンのばらつ
きが小さく制御され、低電圧動作時の少数ビット動作不
良が大幅に低減できたためである。
タ特性のばらつきが従来の５分の１程度に抑えられ、低
電圧動作に対する動作余裕度が向上した。その理由は、
ＳＯＩ基板を電源供給配線として用い、その上層に縦型
ＴＦＴをスタティック型メモリセルに用いることで、Ｓ
ＯＩ基板上のトランジスタ、ＴＦＴ両方に対して、完全
セルファライン構造を達成できた。特にＴＦＴのドレイ
ン側にのみ非対称に配置されるゲートオフセット領域の
セルファライン構造を達成できたためである。より具体
的には、ＰチャネルＴＦＴのソース側に接続される電源
配線層を縦型ＴＦＴの下層領域にＳＯＩ基板を用いて配
置できたために、ＴＦＴのドレイン側のみＳＯＩ基板上
の上層の層間膜の膜厚の制御により、独立にかつ制御性
良くＴＦＴゲートオフセット領域を設定することが可能
となったことによる。このため、大規模集積度のメモリ
セル全体において、フリップフロップ回路動作の対称性
が確保され、スタティック・ノイズ・マージンのばらつ
きが小さく制御され、低電圧動作時の少数ビット動作不
良が大幅に低減できたためである。
【図１】本発明の第１の実施形態の主要部の断面図であ
る。
る。
【図２】本発明の第１の実施形態を製造工程順に示す断
面図であり、図４のＥＦ線に沿う断面図である。
面図であり、図４のＥＦ線に沿う断面図である。
【図３】本発明の第１の実施形態を製造工程順に示す断
面図であり、図４のＧＨ線に沿う断面図である。
面図であり、図４のＧＨ線に沿う断面図である。
【図４】本発明の第１の実施形態の層別のレイアウト図
のその１である。
のその１である。
【図５】本発明の第１の実施形態の層別のレイアウト図
のその２である。
のその２である。
【図６】本発明の第１の実施形態の層別のレイアウト図
のその３である。
のその３である。
【図７】本発明の第２の実施形態を製造工程順に示す断
面図であり、図９のＥＦ線に沿う断面図である。
面図であり、図９のＥＦ線に沿う断面図である。
【図８】本発明の第２の実施形態を製造工程順に示す断
面図であり、図９のＧＨ線に沿う断面図である。
面図であり、図９のＧＨ線に沿う断面図である。
【図９】図７および図８の各製造工程の一部を詳細に示
す断面図である。
す断面図である。
【図１０】本発明の第２の実施形態の層別のレイアウト
図のその１である。
図のその１である。
【図１１】本発明の第２の実施形態の層別のレイアウト
図のその２である。
図のその２である。
【図１２】本発明の第２の実施形態の層別のレイアウト
図のその３である。
図のその３である。
【図１３】本発明の第３の実施形態を製造工程順に示す
断面図であり、図１４のＥＦ線に沿う断面図である。
断面図であり、図１４のＥＦ線に沿う断面図である。
【図１４】本発明の第３の実施形態の層別のレイアウト
図のその１である。
図のその１である。
【図１５】本発明の第３の実施形態の層別のレイアウト
図のその２である。
図のその２である。
【図１６】本発明の第３の実施形態の層別のレイアウト
図のその３である。
図のその３である。
【図１７】本発明の第４の実施形態を製造工程順に示す
断面図であり、図１８のＥＦ線に沿う断面図である。
断面図であり、図１８のＥＦ線に沿う断面図である。
【図１８】本発明の第４の実施形態の層別のレイアウト
図のその１である。
図のその１である。
【図１９】本発明の第４の実施形態の層別のレイアウト
図のその２である。
図のその２である。
【図２０】本発明の第４の実施形態の層別のレイアウト
図のその３である。
図のその３である。
【図２１】本発明の第５の実施形態を製造工程順に示す
断面図であり、図２２のＥＦ線に沿う断面図である。
断面図であり、図２２のＥＦ線に沿う断面図である。
【図２２】本発明の第５の実施形態の層別のレイアウト
図のその１である。
図のその１である。
【図２３】本発明の第５の実施形態の層別のレイアウト
図のその２である。
図のその２である。
【図２４】本発明の第５の実施形態の層別のレイアウト
図のその３である。
図のその３である。
【図２５】本発明が適用されるＳＲＡＭの等価回路図で
ある。
ある。
【図２６】従来のメモリセルを製造工程順に示す断面図
であり、図２８のＥＦ線に沿う断面図である。
であり、図２８のＥＦ線に沿う断面図である。
【図２７】従来のメモリセルを製造工程順に示す断面図
であり、図２８のＧＨ線に沿う断面図である。
であり、図２８のＧＨ線に沿う断面図である。
【図２８】従来のメモリセルの層別のレイアウト図のそ
の１である。
の１である。
【図２９】従来のメモリセルの層別のレイアウト図のそ
の２である。
の２である。
【図３０】従来のメモリセルの層別のレイアウト図のそ
の３である。
の３である。
【図３１】従来のメモリセルの層別のレイアウト図のそ
の３である。
の３である。
１，１０１，３０１，４０１，５０１ Ｐ型基板 ２ Ｎ+ 拡散層 ３，１１３，２１３，３１３，４１３，５１３ ゲート
絶縁膜 ５，１０５，２０５，３０５，４０５，５０５ ゲート
電極 ８ セル内拡散層コンタクト ２５ ＴＦＴゲート電極 ２８ ＴＦＴゲートコンタクト ４２，１４４ ＴＦＴゲートオフセット領域 ２４７ ＴＦＴ活性層ポリシリコン ４８ ＴＦＴ活性層コンタクト １１８，２１８，３１８，４１８，５１８ 縦型ＴＦＴ
ゲート開口領域 ４０，１４０，２４０，３４０，４４０，５４０ ＴＦ
Ｔ活性層Ｐ+ 領域 ４１，１４１，２４１，３４１，４４１，５４１ ＴＦ
Ｔチャネル領域 １４２，２４２，３４２，４４２，５４２ 内壁酸化膜 ４３，１４３，２４３，３４３，４４３，５４３ ＴＦ
Ｔゲート絶縁膜 １５，１１５，２１５，３１５，４１５，５１５ ワー
ド線 ５０，１５０，２５０，３５０，４５０，５５０ ビッ
ト線 ５８，１５８，２５８，３５８，４５８，５５８ ビッ
ト線コンタクト １０２，２０２，３０２，４０２，５０２ ＳＯＩ活性
層Ｎ+ 領域 １０３，２０３，３０３，４０３，５０３ ＳＯＩ下地
絶縁体層 １０４，２０４，３０４，４０４，５０４ ＳＯＩ活性
層チャネル領域 １０８，２０８，３０８，４０８，５０８ セル内ＳＯ
Ｉ活性層コンタクト １１２ ＳＯＩ活性層 １７８，２７８，３７８，４７８，５７８ 基板コンタ
クト ３０，１３０ グランド配線 ２４５，３４５，４４５，５４５ グランド配線領域 ３８，１３８，２３８ グランド配線コンタクト ３３８，４３８ グランド配線第１コンタクト ３４８，４４８ グランド配線第２コンタクト ２８８，３８８，４８８，５８８ コンタクト形成電極 ５４８ 共通コンタクト ２７７，２７８ レジスト ２９１ Ｐエピタキシャル層 ２０１ Ｐ+ 基板 ９，１９，２９，１０９，１２９，２０９，２２９，３
０９，３２９，４０９，４２９，５０９，５２９ 層間
膜 ５９，１５９，２５９，３５９，４５９，５５９ カバ
ー膜
絶縁膜 ５，１０５，２０５，３０５，４０５，５０５ ゲート
電極 ８ セル内拡散層コンタクト ２５ ＴＦＴゲート電極 ２８ ＴＦＴゲートコンタクト ４２，１４４ ＴＦＴゲートオフセット領域 ２４７ ＴＦＴ活性層ポリシリコン ４８ ＴＦＴ活性層コンタクト １１８，２１８，３１８，４１８，５１８ 縦型ＴＦＴ
ゲート開口領域 ４０，１４０，２４０，３４０，４４０，５４０ ＴＦ
Ｔ活性層Ｐ+ 領域 ４１，１４１，２４１，３４１，４４１，５４１ ＴＦ
Ｔチャネル領域 １４２，２４２，３４２，４４２，５４２ 内壁酸化膜 ４３，１４３，２４３，３４３，４４３，５４３ ＴＦ
Ｔゲート絶縁膜 １５，１１５，２１５，３１５，４１５，５１５ ワー
ド線 ５０，１５０，２５０，３５０，４５０，５５０ ビッ
ト線 ５８，１５８，２５８，３５８，４５８，５５８ ビッ
ト線コンタクト １０２，２０２，３０２，４０２，５０２ ＳＯＩ活性
層Ｎ+ 領域 １０３，２０３，３０３，４０３，５０３ ＳＯＩ下地
絶縁体層 １０４，２０４，３０４，４０４，５０４ ＳＯＩ活性
層チャネル領域 １０８，２０８，３０８，４０８，５０８ セル内ＳＯ
Ｉ活性層コンタクト １１２ ＳＯＩ活性層 １７８，２７８，３７８，４７８，５７８ 基板コンタ
クト ３０，１３０ グランド配線 ２４５，３４５，４４５，５４５ グランド配線領域 ３８，１３８，２３８ グランド配線コンタクト ３３８，４３８ グランド配線第１コンタクト ３４８，４４８ グランド配線第２コンタクト ２８８，３８８，４８８，５８８ コンタクト形成電極 ５４８ 共通コンタクト ２７７，２７８ レジスト ２９１ Ｐエピタキシャル層 ２０１ Ｐ+ 基板 ９，１９，２９，１０９，１２９，２０９，２２９，３
０９，３２９，４０９，４２９，５０９，５２９ 層間
膜 ５９，１５９，２５９，３５９，４５９，５５９ カバ
ー膜
Claims (6)
- 【請求項１】 ＳＯＩ基板上に構成され、前記ＳＯＩ下
地基板層を配線領域として用い、またＳＯＩ基板表面に
垂直な方向にチャネル方向を有しかつ環状のゲート電極
を有する縦型薄膜トランジスタを含むメモリセルを備
え、前記縦型薄膜トランジスタの一方のソース・ドレイ
ン領域が前記ＳＯＩ下地基板層と接続され、また他方の
ソース・ドレイン領域が前記ＳＯＩ基板活性層で構成さ
れるトランジスタと接続されてメモリセルを構成するこ
とを特徴とする半導体メモリ装置。 - 【請求項２】 縦型薄膜トランジスタとＳＯＩ基板に構
成されるトランジスタとでインバータを構成し、これら
インバータを交差接続したフリップフロップ回路でスタ
ティック型メモリセルを構成する請求項１の半導体メモ
リ装置。 - 【請求項３】 縦型薄膜トランジスタの環状ゲート電極
として、ＳＯＩ基板上活性層で構成されるトランジスタ
におけるゲート電極と同層の薄膜導電体層の開口断面を
用いる請求項１または２の半導体メモリ装置。 - 【請求項４】 縦型薄膜トランジスタの環状ゲート電極
として、ＳＯＩ基板上活性層の開口断面を用いる請求項
１または２の半導体メモリ装置。 - 【請求項５】 縦型薄膜トランジスタの環状ゲート電極
として、ＳＯＩ基板上活性層で構成されるトランジスタ
におけるゲート電極と同層の薄膜導電体層およびＳＯＩ
基板上活性層の多層構造の開口断面を用いる請求項１ま
たは２の半導体メモリ装置。 - 【請求項６】 縦型薄膜トランジスタのゲート電極の上
層の絶縁体層の膜厚により、ソース・ドレイン間に対し
て非対称なゲートオフセット構造を有する請求項１また
は２の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8030976A JP2921468B2 (ja) | 1996-02-19 | 1996-02-19 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8030976A JP2921468B2 (ja) | 1996-02-19 | 1996-02-19 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232447A true JPH09232447A (ja) | 1997-09-05 |
| JP2921468B2 JP2921468B2 (ja) | 1999-07-19 |
Family
ID=12318700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8030976A Expired - Fee Related JP2921468B2 (ja) | 1996-02-19 | 1996-02-19 | 半導体メモリ装置 |
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|---|---|
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1996
- 1996-02-19 JP JP8030976A patent/JP2921468B2/ja not_active Expired - Fee Related
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| US11935574B2 (en) | 2019-07-10 | 2024-03-19 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2921468B2 (ja) | 1999-07-19 |
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