JPH1056082A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JPH1056082A JPH1056082A JP8208416A JP20841696A JPH1056082A JP H1056082 A JPH1056082 A JP H1056082A JP 8208416 A JP8208416 A JP 8208416A JP 20841696 A JP20841696 A JP 20841696A JP H1056082 A JPH1056082 A JP H1056082A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion region
- well
- conductivity type
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 Ｆｕｌｌ ＣＭＯＳ構造のＳＲＡＭを有する
半導体集積回路装置のＮウェル−ソース構造において、
Ｐ+拡散領域，Ｎ+拡散領域の表面に対するコンタクトの
形成を不要にしてレイアウトサイズの縮小を図る。 【解決手段】 Ｐ+拡散領域７，Ｎ+拡散領域８の表面を
チタンシリサイド４で被覆して、両拡散領域７，８をチ
タンシリサイド４を介して電気的に接続し、チタンシリ
サイド４の表面を酸化膜１０で被覆する。これにより、
金属配線２へ印加された電源電位は、先ずコンタクトホ
ール３を介してＮ+拡散領域６、Ｎウェル１２及びＮ+拡
散領域８へ印加され、更に、チタンシリサイド４を介し
て、ＰＭＯＳトランジスタのソース領域であるＰ+拡散
領域７に供給されるので、ラッチアップ対策を図りつ
つ、両拡散領域７，８へ電源電位を供給するためのコン
タクトを形成することを不要として、レイアウトサイズ
の縮小を図ることができる。
半導体集積回路装置のＮウェル−ソース構造において、
Ｐ+拡散領域，Ｎ+拡散領域の表面に対するコンタクトの
形成を不要にしてレイアウトサイズの縮小を図る。 【解決手段】 Ｐ+拡散領域７，Ｎ+拡散領域８の表面を
チタンシリサイド４で被覆して、両拡散領域７，８をチ
タンシリサイド４を介して電気的に接続し、チタンシリ
サイド４の表面を酸化膜１０で被覆する。これにより、
金属配線２へ印加された電源電位は、先ずコンタクトホ
ール３を介してＮ+拡散領域６、Ｎウェル１２及びＮ+拡
散領域８へ印加され、更に、チタンシリサイド４を介し
て、ＰＭＯＳトランジスタのソース領域であるＰ+拡散
領域７に供給されるので、ラッチアップ対策を図りつ
つ、両拡散領域７，８へ電源電位を供給するためのコン
タクトを形成することを不要として、レイアウトサイズ
の縮小を図ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に相補型スタティックＲＡＭ等に備わる
配線及びスタティック・メモリセルの製造方法に関する
ものである。
装置に関し、特に相補型スタティックＲＡＭ等に備わる
配線及びスタティック・メモリセルの製造方法に関する
ものである。
【０００２】
【従来の技術】例えば特公平１−４４０２３号公報に開
示されている、従来のＦｕｌｌ ＣＭＯＳ ＳＲＡＭの
メモリセルにおけるＮウェル−ソース構造の一例を、図
１８及び図１９に示す。図１８はそのようなＳＲＡＭの
メモリセルのパターン配線を模式的に示す平面図であ
り、又、図１９は、図１８中に示すＣ−Ｃ’線に関する
縦断面図である。
示されている、従来のＦｕｌｌ ＣＭＯＳ ＳＲＡＭの
メモリセルにおけるＮウェル−ソース構造の一例を、図
１８及び図１９に示す。図１８はそのようなＳＲＡＭの
メモリセルのパターン配線を模式的に示す平面図であ
り、又、図１９は、図１８中に示すＣ−Ｃ’線に関する
縦断面図である。
【０００３】両図１８，１９において、各参照符号は次
のものを示す。即ち、１ＰはスタティックＲＡＭの１ビ
ット分のメモリセル、２Ｐ及び１４Ｐはコンタクト用の
金属配線（１ＡＬ）、３Ｐ，１５Ｐ，２２及び２３はコ
ンタクトホール，５Ｐはグランド電位が印加されたＧＮ
Ｄ配線層，６Ｐ及び８ＰはＮ+拡散領域、７Ｐ及び９Ｐ
はＰ+拡散領域、１０Ｐは絶縁膜として機能するシリコ
ン酸化膜、１１Ｐは両拡散領域６Ｐ，７Ｐ等を電気的に
分離するための絶縁体、１２ＰはＰＭＯＳ領域を形成す
るためのＮウェル、１３ＰはＰ型の基板である。
のものを示す。即ち、１ＰはスタティックＲＡＭの１ビ
ット分のメモリセル、２Ｐ及び１４Ｐはコンタクト用の
金属配線（１ＡＬ）、３Ｐ，１５Ｐ，２２及び２３はコ
ンタクトホール，５Ｐはグランド電位が印加されたＧＮ
Ｄ配線層，６Ｐ及び８ＰはＮ+拡散領域、７Ｐ及び９Ｐ
はＰ+拡散領域、１０Ｐは絶縁膜として機能するシリコ
ン酸化膜、１１Ｐは両拡散領域６Ｐ，７Ｐ等を電気的に
分離するための絶縁体、１２ＰはＰＭＯＳ領域を形成す
るためのＮウェル、１３ＰはＰ型の基板である。
【０００４】次に、図１９を用いて、スタティック・メ
モリセル１Ｐに電源電位（ＶDD）が印加される経路を説
明する。先ず、図示しない外部の電源電位が印加された
配線から金属配線２Ｐに電源電位ＶDDが印加されると、
同電位ＶDDは、金属配線２Ｐよりコンタクトホール３Ｐ
及びＮ+拡散領域６Ｐを介してＮウェル１２Ｐに印加さ
れ、さらにＮウェル１２ＰからＮ+拡散領域８Ｐ、コン
タクトホール２２、金属配線１４Ｐ及びコンタクトホー
ル１５Ｐを介して、ＰＭＯＳトランジスタのソース領域
であるＰ+拡散領域７Ｐに印加される。
モリセル１Ｐに電源電位（ＶDD）が印加される経路を説
明する。先ず、図示しない外部の電源電位が印加された
配線から金属配線２Ｐに電源電位ＶDDが印加されると、
同電位ＶDDは、金属配線２Ｐよりコンタクトホール３Ｐ
及びＮ+拡散領域６Ｐを介してＮウェル１２Ｐに印加さ
れ、さらにＮウェル１２ＰからＮ+拡散領域８Ｐ、コン
タクトホール２２、金属配線１４Ｐ及びコンタクトホー
ル１５Ｐを介して、ＰＭＯＳトランジスタのソース領域
であるＰ+拡散領域７Ｐに印加される。
【０００５】このようなＮウェル−ソース構造とするこ
とは、既に特公平１−４４０２３号公報に詳述されてい
る通り、ラッチアップ耐量の改善にとって有効となる。
即ち、Ｐ基板１３Ｐ，Ｎウェル１２Ｐ及びＰ+拡散領域
７Ｐより形成されるＰＮＰトランジスタのエミッタ電位
は、Ｎウェル１２Ｐ、Ｎ+拡散領域８Ｐ、コンタクトホ
ール２２及び金属配線１４Ｐを介して与えられるため、
Ｎウェル１２Ｐと同電位にある上記ＰＮＰトランジスタ
のベース電位よりも常に低い。したがって、このＰＮＰ
トランジスタのエミッタ・ベース間が順バイアスされる
ことはなく、これにより、ラッチアップを防止すること
が可能となる。
とは、既に特公平１−４４０２３号公報に詳述されてい
る通り、ラッチアップ耐量の改善にとって有効となる。
即ち、Ｐ基板１３Ｐ，Ｎウェル１２Ｐ及びＰ+拡散領域
７Ｐより形成されるＰＮＰトランジスタのエミッタ電位
は、Ｎウェル１２Ｐ、Ｎ+拡散領域８Ｐ、コンタクトホ
ール２２及び金属配線１４Ｐを介して与えられるため、
Ｎウェル１２Ｐと同電位にある上記ＰＮＰトランジスタ
のベース電位よりも常に低い。したがって、このＰＮＰ
トランジスタのエミッタ・ベース間が順バイアスされる
ことはなく、これにより、ラッチアップを防止すること
が可能となる。
【０００６】
【発明が解決しようとする課題】従来のＦｕｌｌ ＣＭ
ＯＳ ＳＲＡＭは上記のように構成されているので、ラ
ッチアップ対策を図ることができる反面、次のような問
題点を内包している。即ち、図１８，図１９で述べた従
来技術に示されるように、Ｎ+拡散領域８ＰとＰ+拡散領
域７ＰとはＰＮ接合を形成して電気的には接続されてい
ない。このため、Ｎウェル１２Ｐ中のＰＭＯＳトランジ
スタのソース領域にソース電位を供給するためには、そ
の供給経路中にコンタクトホール２２，金属配線１４Ｐ
及びコンタクトホール１５Ｐを設けて、両拡散領域７
Ｐ，８Ｐを電気的に接続する必要がある。従って、この
ような配線領域を確保しようとする結果、レイアウトサ
イズが大きくなるという問題点が生じている。
ＯＳ ＳＲＡＭは上記のように構成されているので、ラ
ッチアップ対策を図ることができる反面、次のような問
題点を内包している。即ち、図１８，図１９で述べた従
来技術に示されるように、Ｎ+拡散領域８ＰとＰ+拡散領
域７ＰとはＰＮ接合を形成して電気的には接続されてい
ない。このため、Ｎウェル１２Ｐ中のＰＭＯＳトランジ
スタのソース領域にソース電位を供給するためには、そ
の供給経路中にコンタクトホール２２，金属配線１４Ｐ
及びコンタクトホール１５Ｐを設けて、両拡散領域７
Ｐ，８Ｐを電気的に接続する必要がある。従って、この
ような配線領域を確保しようとする結果、レイアウトサ
イズが大きくなるという問題点が生じている。
【０００７】例えば、図１９に示す寸法Ｌ１，Ｌ２は、
それぞれコンタクトホール２２，１５Ｐの径に依存して
設定する必要があり、製造上の容易性の観点からコンタ
クトホール２２，１５Ｐの配置精度を比較的に小さく設
定するためには、それらの寸法Ｌ１，Ｌ２の値をコンタ
クトホール２２，１５Ｐの各径と比較して十分に大きな
値としておく必要がある。又、図１８に示すように、Ｙ
方向に関しても、製造上、各拡散領域７Ｐ，８Ｐの幅寸
法Ｗを、コンタクトホール１５Ｐ，２２の径寸法よりも
十分に大きな値に設定しておく必要がある。このため、
Ｎ+拡散領域８Ｐ等の表面積が勢い大きくならざるを得
ないことになる。
それぞれコンタクトホール２２，１５Ｐの径に依存して
設定する必要があり、製造上の容易性の観点からコンタ
クトホール２２，１５Ｐの配置精度を比較的に小さく設
定するためには、それらの寸法Ｌ１，Ｌ２の値をコンタ
クトホール２２，１５Ｐの各径と比較して十分に大きな
値としておく必要がある。又、図１８に示すように、Ｙ
方向に関しても、製造上、各拡散領域７Ｐ，８Ｐの幅寸
法Ｗを、コンタクトホール１５Ｐ，２２の径寸法よりも
十分に大きな値に設定しておく必要がある。このため、
Ｎ+拡散領域８Ｐ等の表面積が勢い大きくならざるを得
ないことになる。
【０００８】このような問題点は、図１８，図１９に示
したＮウェル−ソース構造の場合に限るものではなく、
Ｐウェルを用いたウェル−ソース構造を採るＦｕｌｌ
ＣＭＯＳ ＳＲＡＭのメモリセルの接地配線についても
同様に生じるのである。
したＮウェル−ソース構造の場合に限るものではなく、
Ｐウェルを用いたウェル−ソース構造を採るＦｕｌｌ
ＣＭＯＳ ＳＲＡＭのメモリセルの接地配線についても
同様に生じるのである。
【０００９】従って、Ｆｕｌｌ ＣＭＯＳ構造のＳＲＡ
Ｍのメモリセルについてウェル−ソース構造を設けた場
合には、一般的に、ラッチアップ耐量の改善効果を図れ
る反面、ウェル−ソース構造を形成する拡散領域のレイ
アウトサイズが大きくならざるを得ないという問題点が
生じるのである。
Ｍのメモリセルについてウェル−ソース構造を設けた場
合には、一般的に、ラッチアップ耐量の改善効果を図れ
る反面、ウェル−ソース構造を形成する拡散領域のレイ
アウトサイズが大きくならざるを得ないという問題点が
生じるのである。
【００１０】この発明は、Ｆｕｌｌ ＣＭＯＳ構造のＳ
ＲＡＭに関する上記の問題点を解消するためになされた
ものであり、第３拡散領域及び第２拡散領域の表面上に
コンタクトホールを形成することを一切不要として、ウ
ェル−ソース構造によるラッチアップ対策を図りつつ、
上記両拡散領域のレイアウトサイズを縮小できる、半導
体集積回路装置とその製造方法を提供することを目的と
している。
ＲＡＭに関する上記の問題点を解消するためになされた
ものであり、第３拡散領域及び第２拡散領域の表面上に
コンタクトホールを形成することを一切不要として、ウ
ェル−ソース構造によるラッチアップ対策を図りつつ、
上記両拡散領域のレイアウトサイズを縮小できる、半導
体集積回路装置とその製造方法を提供することを目的と
している。
【００１１】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、ＣＭＯＳ構造により形成される半導体
集積回路装置であって、第１導電型の基板と、前記基板
の表面より内部に向けて形成され且つ前記基板と電気的
に分離された第２導電型のウェルと、前記ウェルの表面
及び内部の第１部分に形成され且つ外部より所定の電位
が印加されている前記第２導電型の第１拡散領域と、前
記ウェルの表面及び内部の第２部分に形成された前記第
２導電型の第２拡散領域と、前記ウェル、前記第１拡散
領域及び前記第２拡散領域のいずれとも電気的に分離さ
れるように、前記ウェルの表面及び内部の第３部分に形
成された前記第１導電型の第３拡散領域と、前記第２拡
散領域及び前記第３拡散領域の両表面上に形成され、且
つ、前記第１拡散領域と前記第２拡散領域を電気的に接
続する金属−半導体化合物膜と、前記金属−半導体化合
物膜の表面上に全面的に形成された絶縁膜とを備えたも
のである。
集積回路装置は、ＣＭＯＳ構造により形成される半導体
集積回路装置であって、第１導電型の基板と、前記基板
の表面より内部に向けて形成され且つ前記基板と電気的
に分離された第２導電型のウェルと、前記ウェルの表面
及び内部の第１部分に形成され且つ外部より所定の電位
が印加されている前記第２導電型の第１拡散領域と、前
記ウェルの表面及び内部の第２部分に形成された前記第
２導電型の第２拡散領域と、前記ウェル、前記第１拡散
領域及び前記第２拡散領域のいずれとも電気的に分離さ
れるように、前記ウェルの表面及び内部の第３部分に形
成された前記第１導電型の第３拡散領域と、前記第２拡
散領域及び前記第３拡散領域の両表面上に形成され、且
つ、前記第１拡散領域と前記第２拡散領域を電気的に接
続する金属−半導体化合物膜と、前記金属−半導体化合
物膜の表面上に全面的に形成された絶縁膜とを備えたも
のである。
【００１２】第１拡散領域に印加されている所定の電位
はウェルに供給されるが、当該ウェルは基板とは電気的
に分離されているため、基板には伝達されない。そし
て、ウェルに供給された電位は、同導電型の第２拡散領
域に供給される。金属−半導体化合物膜は第２及び第３
拡散領域の両表面上に形成されているため、両拡散領域
を電気的に接続している。従って、第２拡散領域に供給
された電位は、上記金属−半導体化合物膜を介して第３
拡散領域に供給される。このような電位供給経路とする
ことにより、ウェルに実際に供給される電位は、第３拡
散領域に実際に供給される電位よりも大となるので、基
板、ウェル及び第３拡散領域より形成される浮遊のトラ
ンジスタ成分は非導通状態となり、ラッチアップ耐量が
改善される。しかも、金属−半導体化合物膜は直接に第
２及び第３拡散領域を導通させているので、コンタクト
ホール内に形成されたコンタクト用金属配線層と同一の
機能を担っている。このため、金属−半導体化合物膜の
表面は、全面的に絶縁膜によって直接被覆される。この
構造は、第２及び第３拡散領域の表面上にコンタクトホ
ール等を一切形成することを根本的に不要とするので、
第２及び第３拡散領域の表面積は上記コンタクトホール
の径寸法とは無関係に設定されうることとなり、Ｆｕｌ
ｌ ＣＭＯＳ構造における各メモリセルのレイアウトサ
イズは大幅に縮小される。
はウェルに供給されるが、当該ウェルは基板とは電気的
に分離されているため、基板には伝達されない。そし
て、ウェルに供給された電位は、同導電型の第２拡散領
域に供給される。金属−半導体化合物膜は第２及び第３
拡散領域の両表面上に形成されているため、両拡散領域
を電気的に接続している。従って、第２拡散領域に供給
された電位は、上記金属−半導体化合物膜を介して第３
拡散領域に供給される。このような電位供給経路とする
ことにより、ウェルに実際に供給される電位は、第３拡
散領域に実際に供給される電位よりも大となるので、基
板、ウェル及び第３拡散領域より形成される浮遊のトラ
ンジスタ成分は非導通状態となり、ラッチアップ耐量が
改善される。しかも、金属−半導体化合物膜は直接に第
２及び第３拡散領域を導通させているので、コンタクト
ホール内に形成されたコンタクト用金属配線層と同一の
機能を担っている。このため、金属−半導体化合物膜の
表面は、全面的に絶縁膜によって直接被覆される。この
構造は、第２及び第３拡散領域の表面上にコンタクトホ
ール等を一切形成することを根本的に不要とするので、
第２及び第３拡散領域の表面積は上記コンタクトホール
の径寸法とは無関係に設定されうることとなり、Ｆｕｌ
ｌ ＣＭＯＳ構造における各メモリセルのレイアウトサ
イズは大幅に縮小される。
【００１３】第２の発明に係る半導体集積回路装置は、
第１の発明の半導体集積回路装置において、前記第２部
分と前記第３部分とを隣接し合うように形成したもので
ある。
第１の発明の半導体集積回路装置において、前記第２部
分と前記第３部分とを隣接し合うように形成したもので
ある。
【００１４】第３の発明に係る半導体集積回路装置は、
第１又は第２の発明の半導体集積回路装置において、前
記第３部分が前記第１部分及び前記第２部分の間に形成
したものである。
第１又は第２の発明の半導体集積回路装置において、前
記第３部分が前記第１部分及び前記第２部分の間に形成
したものである。
【００１５】第４の発明に係る半導体集積回路装置は、
ＣＭＯＳ構造により形成される半導体集積回路装置であ
って、第１導電型の下地と、前記下地の表面及び内部に
形成され且つ前記下地と電気的に分離された第２導電型
のウェルと、前記ウェルの表面及び内部にそれぞれ別々
に形成された、前記第１導電型の拡散領域及び前記第２
導電型の別の拡散領域とを備えた半導体集積回路装置に
おいて、前記拡散領域及び前記別の拡散領域の両表面を
被覆する金属−半導体化合物から成る導電膜を設け、更
に当該導電膜の表面を全面的に被覆する絶縁膜を設けた
ことを特徴とする。
ＣＭＯＳ構造により形成される半導体集積回路装置であ
って、第１導電型の下地と、前記下地の表面及び内部に
形成され且つ前記下地と電気的に分離された第２導電型
のウェルと、前記ウェルの表面及び内部にそれぞれ別々
に形成された、前記第１導電型の拡散領域及び前記第２
導電型の別の拡散領域とを備えた半導体集積回路装置に
おいて、前記拡散領域及び前記別の拡散領域の両表面を
被覆する金属−半導体化合物から成る導電膜を設け、更
に当該導電膜の表面を全面的に被覆する絶縁膜を設けた
ことを特徴とする。
【００１６】導電膜は、ＰＮ接合を形成する拡散領域及
び別の拡散領域を直接に電気的に接続する。従って、ウ
ェルの電位は、拡散領域及び導電膜を経由して別の拡散
領域に供給される。このような供給経路を介するため、
（ウェルの電位）＞（別の拡散領域の電位）という関係
が成立し、このため、下地，ウェル及び別の拡散領域か
ら形成されるトランジスタ成分は非導通状態となり、ラ
ッチアップ対策の改善が図られる。しかも、導電膜は直
接に且つ全面的に絶縁膜で被覆されているので、拡散領
域及び別の拡散領域の表面積の設定にあたっては、従来
技術のようにコンタクトホールの寸法による制限を全く
受けることはない。このため、拡散領域及び別の拡散領
域のレイアウトサイズは従来技術よりも格段に低減され
る。
び別の拡散領域を直接に電気的に接続する。従って、ウ
ェルの電位は、拡散領域及び導電膜を経由して別の拡散
領域に供給される。このような供給経路を介するため、
（ウェルの電位）＞（別の拡散領域の電位）という関係
が成立し、このため、下地，ウェル及び別の拡散領域か
ら形成されるトランジスタ成分は非導通状態となり、ラ
ッチアップ対策の改善が図られる。しかも、導電膜は直
接に且つ全面的に絶縁膜で被覆されているので、拡散領
域及び別の拡散領域の表面積の設定にあたっては、従来
技術のようにコンタクトホールの寸法による制限を全く
受けることはない。このため、拡散領域及び別の拡散領
域のレイアウトサイズは従来技術よりも格段に低減され
る。
【００１７】第５の発明に係る半導体集積回路装置の製
造方法は、ＣＭＯＳ構造により形成される半導体集積回
路装置の製造方法であって、第１導電型の下地を準備す
る第１工程と、前記下地と電気的に分離された第２導電
型のウェルを前記下地の表面及び内部に形成する第２工
程と、前記ウェルの表面及び内部の第１、第２及び第３
部分に、それぞれ前記第２導電型の第１拡散領域、前記
第２導電型の第２拡散領域及び前記第１導電型の第３拡
散領域を形成する第３工程と、前記第２及び第３拡散領
域の両表面上に、金属−半導体化合物の導電膜と絶縁膜
とを当該順序で積層形成する第４工程とを備えたもので
ある。
造方法は、ＣＭＯＳ構造により形成される半導体集積回
路装置の製造方法であって、第１導電型の下地を準備す
る第１工程と、前記下地と電気的に分離された第２導電
型のウェルを前記下地の表面及び内部に形成する第２工
程と、前記ウェルの表面及び内部の第１、第２及び第３
部分に、それぞれ前記第２導電型の第１拡散領域、前記
第２導電型の第２拡散領域及び前記第１導電型の第３拡
散領域を形成する第３工程と、前記第２及び第３拡散領
域の両表面上に、金属−半導体化合物の導電膜と絶縁膜
とを当該順序で積層形成する第４工程とを備えたもので
ある。
【００１８】第４工程によって、金属−半導体化合物か
らなる導電膜が第２及び第３拡散領域の両表面上に直接
形成されることとなり、導電膜は第２及び第３拡散領域
を直接に電気的に接続する。従って、第４工程は、従来
技術におけるような第２及び第３拡散領域の両表面上に
コンタクトホールを形成してそのホール中にコンタクト
用金属配線層を形成するという工程を一切不要として、
工程を簡略化する。このような第４工程の機能は、第３
工程に対して重要な影響を及ぼす。即ち、第３工程で
は、従来技術における上記コンタクトホール等の形成を
全く考慮に入れることなく、第２及び第３拡散領域を形
成することが可能となる。このことは、第２及び第３拡
散領域の寸法設定に際して、上記コンタクトホールの径
寸法による、縮小化に対する制限を全く受けずに行える
ことを意味するので、第３工程では、第２及び第３拡散
領域のレイアウトサイズを従来技術よりも格段に低減せ
しめることができる。
らなる導電膜が第２及び第３拡散領域の両表面上に直接
形成されることとなり、導電膜は第２及び第３拡散領域
を直接に電気的に接続する。従って、第４工程は、従来
技術におけるような第２及び第３拡散領域の両表面上に
コンタクトホールを形成してそのホール中にコンタクト
用金属配線層を形成するという工程を一切不要として、
工程を簡略化する。このような第４工程の機能は、第３
工程に対して重要な影響を及ぼす。即ち、第３工程で
は、従来技術における上記コンタクトホール等の形成を
全く考慮に入れることなく、第２及び第３拡散領域を形
成することが可能となる。このことは、第２及び第３拡
散領域の寸法設定に際して、上記コンタクトホールの径
寸法による、縮小化に対する制限を全く受けずに行える
ことを意味するので、第３工程では、第２及び第３拡散
領域のレイアウトサイズを従来技術よりも格段に低減せ
しめることができる。
【００１９】以上の通り、レイアウトサイズの縮小化が
なされた、且つラッチアップ耐量も改善されたＦｕｌｌ
ＣＭＯＳ構造におけるメモリセルを簡易な工程で以
て、実用的に製造することが可能となる。
なされた、且つラッチアップ耐量も改善されたＦｕｌｌ
ＣＭＯＳ構造におけるメモリセルを簡易な工程で以
て、実用的に製造することが可能となる。
【００２０】第６の発明に係る半導体集積回路装置の製
造方法は、第５の発明の半導体集積回路装置の製造方法
における、前記第４工程に関して、前記第２及び第３拡
散領域の両表面を直接に被覆するように前記金属−半導
体化合物の導電膜を形成する工程と、前記導電膜の表面
を直接に且つ全面的に被覆するように前記絶縁膜を形成
する工程とを備えるようにしたものである。
造方法は、第５の発明の半導体集積回路装置の製造方法
における、前記第４工程に関して、前記第２及び第３拡
散領域の両表面を直接に被覆するように前記金属−半導
体化合物の導電膜を形成する工程と、前記導電膜の表面
を直接に且つ全面的に被覆するように前記絶縁膜を形成
する工程とを備えるようにしたものである。
【００２１】
（実施の形態１）以下、この発明の実施の形態１の半導
体集積回路装置を、図に基づき説明する。
体集積回路装置を、図に基づき説明する。
【００２２】図１は、Ｆｕｌｌ ＣＭＯＳ構造から成る
ＳＲＡＭ（スタティック・ランダムアクセスメモリ）の
メモリセルアレイを有する半導体集積回路装置のパター
ン配線を、１ビットのメモリセルについて模式的に示す
平面図である。同図には、図示の便宜上、絶縁膜等は省
略されている。又、図２は、図１における１ビットのメ
モリセル１の等価回路を示す図である。更に、図３及び
図４は、それぞれ図１中のＡ−Ａ’線及びＢ−Ｂ’線に
関する縦断面図である。
ＳＲＡＭ（スタティック・ランダムアクセスメモリ）の
メモリセルアレイを有する半導体集積回路装置のパター
ン配線を、１ビットのメモリセルについて模式的に示す
平面図である。同図には、図示の便宜上、絶縁膜等は省
略されている。又、図２は、図１における１ビットのメ
モリセル１の等価回路を示す図である。更に、図３及び
図４は、それぞれ図１中のＡ−Ａ’線及びＢ−Ｂ’線に
関する縦断面図である。
【００２３】図１及び図３に示すように、Ｙ軸方向に沿
って、外部より電源電位（所定の電位に該当）ＶＤＤが
印加される金属配線層２ａ（２ＡＬ：第２金属配線層）
が設けられており、同配線層２ａは、絶縁膜１０中に形
成されたヴィアホールＶ１１を介して、Ｙ軸方向に沿っ
て形成された下層の金属配線層２（１ＡＬ：第１金属配
線層）と電気的に接続されている。そして、金属配線層
２は、絶縁膜１０内に形成されたコンタクトホール３及
び金属−半導体化合物膜（導電膜）４を介して、後述す
るＮ+拡散領域６（第２導電型の第２拡散領域に該当）
と電気的に接続されている。尚、コンタクトホール３の
底面をなす上記膜４は必ずしも必要ではない。
って、外部より電源電位（所定の電位に該当）ＶＤＤが
印加される金属配線層２ａ（２ＡＬ：第２金属配線層）
が設けられており、同配線層２ａは、絶縁膜１０中に形
成されたヴィアホールＶ１１を介して、Ｙ軸方向に沿っ
て形成された下層の金属配線層２（１ＡＬ：第１金属配
線層）と電気的に接続されている。そして、金属配線層
２は、絶縁膜１０内に形成されたコンタクトホール３及
び金属−半導体化合物膜（導電膜）４を介して、後述す
るＮ+拡散領域６（第２導電型の第２拡散領域に該当）
と電気的に接続されている。尚、コンタクトホール３の
底面をなす上記膜４は必ずしも必要ではない。
【００２４】図１に示すスタティック・メモリセル１
は、ここでは図２に示す通り６素子型のメモリセルであ
り、図１中のコンタクトホールＶ１、（Ｖ３，Ｖ３’，
Ｖ３”）、（Ｖ５，Ｖ５’）、（Ｖ６，Ｖ６’）及び
（Ｖ８，Ｖ８’，Ｖ８”）は、それぞれ図２中の節点Ｎ
１，Ｎ３，Ｎ５，Ｎ６及びＮ８に対応している。両図
１，２において、各参照記号ＷＬ、（ＢＬ１，ＢＬ
２）、（ＡＴ１，ＡＴ２）、（ＤＴ１，ＤＴ２）、及び
（ＬＴ１，ＬＴ２）は、それぞれ、ワード線、ビット
線、アクセストランジスタ、ドライバトランジスタ及び
ロードトランジスタに該当する。尚、スタティック・メ
モリセル１を６素子型に代えて４素子型、即ち、ロード
トランジスタＬＴ１，ＬＴ２を共に抵抗素子に置き代え
たものとしても良いことは、勿論である。
は、ここでは図２に示す通り６素子型のメモリセルであ
り、図１中のコンタクトホールＶ１、（Ｖ３，Ｖ３’，
Ｖ３”）、（Ｖ５，Ｖ５’）、（Ｖ６，Ｖ６’）及び
（Ｖ８，Ｖ８’，Ｖ８”）は、それぞれ図２中の節点Ｎ
１，Ｎ３，Ｎ５，Ｎ６及びＮ８に対応している。両図
１，２において、各参照記号ＷＬ、（ＢＬ１，ＢＬ
２）、（ＡＴ１，ＡＴ２）、（ＤＴ１，ＤＴ２）、及び
（ＬＴ１，ＬＴ２）は、それぞれ、ワード線、ビット
線、アクセストランジスタ、ドライバトランジスタ及び
ロードトランジスタに該当する。尚、スタティック・メ
モリセル１を６素子型に代えて４素子型、即ち、ロード
トランジスタＬＴ１，ＬＴ２を共に抵抗素子に置き代え
たものとしても良いことは、勿論である。
【００２５】図３及び図４に示すように、下地としての
Ｐ型の基板１３（第１導電型の基板に該当：例えばシリ
コン基板）の表面（主面）及び内部に、Ｘ軸及びＹ軸方
向に沿って、Ｐ型基板１３とは電気的に分離されたＮ型
のウェル１２（第２導電型のウェルに該当）が形成され
ている。更に、Ｎ型のウェル１２の表面及び内部には、
Ｘ及びＹ軸方向に沿って、前述した金属配線層２と電気
的に接続されたＮ+型の拡散領域６が形成されている。
このＮ+拡散領域６が形成されているＮウェル１２の表
面及び内部の領域を第１領域と呼ぶ。更に、Ｎウェル１
２の表面及び内部の第３領域に、Ｘ及びＹ軸方向に沿っ
て、絶縁膜１１を介してＮ+拡散領域６とは電気的に分
離された、Ｐ型の+拡散領域７（第１導電型の第３拡散
領域ないし別の拡散領域に該当）が形成されている。こ
のＰ+拡散領域７は、図４に示す様に、スタティック・
メモリセル１の両ロードトランジスタＬＴ１，ＬＴ２の
ソース領域を形成する。そして、このＰ+拡散領域７に
隣接してＰＮ接合を形成するように、Ｎウェル１２の表
面及び内部の第２領域に、Ｎ+型の拡散領域８（第２導
電型の第２拡散領域ないし拡散領域に該当）が形成され
ている。更に、このＮ+拡散領域８に隣接するように、
第４領域内にＰ型の+拡散領域９が形成されている。こ
のＰ+拡散領域９は、当該メモリセル１とＸ軸方向に隣
接した別のメモリセル１のＰ型ＭＯＳトランジスタ（ド
ライバトランジスタ）のソース領域を形成する。
Ｐ型の基板１３（第１導電型の基板に該当：例えばシリ
コン基板）の表面（主面）及び内部に、Ｘ軸及びＹ軸方
向に沿って、Ｐ型基板１３とは電気的に分離されたＮ型
のウェル１２（第２導電型のウェルに該当）が形成され
ている。更に、Ｎ型のウェル１２の表面及び内部には、
Ｘ及びＹ軸方向に沿って、前述した金属配線層２と電気
的に接続されたＮ+型の拡散領域６が形成されている。
このＮ+拡散領域６が形成されているＮウェル１２の表
面及び内部の領域を第１領域と呼ぶ。更に、Ｎウェル１
２の表面及び内部の第３領域に、Ｘ及びＹ軸方向に沿っ
て、絶縁膜１１を介してＮ+拡散領域６とは電気的に分
離された、Ｐ型の+拡散領域７（第１導電型の第３拡散
領域ないし別の拡散領域に該当）が形成されている。こ
のＰ+拡散領域７は、図４に示す様に、スタティック・
メモリセル１の両ロードトランジスタＬＴ１，ＬＴ２の
ソース領域を形成する。そして、このＰ+拡散領域７に
隣接してＰＮ接合を形成するように、Ｎウェル１２の表
面及び内部の第２領域に、Ｎ+型の拡散領域８（第２導
電型の第２拡散領域ないし拡散領域に該当）が形成され
ている。更に、このＮ+拡散領域８に隣接するように、
第４領域内にＰ型の+拡散領域９が形成されている。こ
のＰ+拡散領域９は、当該メモリセル１とＸ軸方向に隣
接した別のメモリセル１のＰ型ＭＯＳトランジスタ（ド
ライバトランジスタ）のソース領域を形成する。
【００２６】更に、拡散領域７，８，９の表面を全て被
覆するように、これらの表面上に金属シリサイド膜４
（金属−半導体化合物膜ないし導電膜に該当）がＸ，Ｙ
軸方向に沿って形成されている。当該金属シリサイド膜
４は、例えば導電性を有するチタンシリサイドである。
その他に、コバルトシリサイドやニッケルシリサイドを
上記膜４として用いることもできる。この金属シリサイ
ド膜４は、ＰＮ接合を形成するが電気的には未接続の状
態にあるＰ+拡散領域７とＮ+拡散領域８とを、そしてＮ
+拡散領域８とＰ+拡散領域９とを、直接に電気的に接続
する。この金属シリサイド膜４の膜厚は、そのＹ方向の
幅等の寸法値にもよるが、例えば１００〜１０００オン
グストロームオーダー程度である。
覆するように、これらの表面上に金属シリサイド膜４
（金属−半導体化合物膜ないし導電膜に該当）がＸ，Ｙ
軸方向に沿って形成されている。当該金属シリサイド膜
４は、例えば導電性を有するチタンシリサイドである。
その他に、コバルトシリサイドやニッケルシリサイドを
上記膜４として用いることもできる。この金属シリサイ
ド膜４は、ＰＮ接合を形成するが電気的には未接続の状
態にあるＰ+拡散領域７とＮ+拡散領域８とを、そしてＮ
+拡散領域８とＰ+拡散領域９とを、直接に電気的に接続
する。この金属シリサイド膜４の膜厚は、そのＹ方向の
幅等の寸法値にもよるが、例えば１００〜１０００オン
グストロームオーダー程度である。
【００２７】更に、金属シリサイド４の表面及び絶縁膜
１１の表面上に、これらの表面を全面的に且つ直接に被
覆する様に、例えばＳｉＯ2膜から成る酸化膜１０（絶
縁膜に該当）が形成されている。そして、当該絶縁膜１
０内には、図示しないコンタクトホールを介して外部の
接地と電気的に接続されたＧＮＤ配線層５が形成されて
いる。
１１の表面上に、これらの表面を全面的に且つ直接に被
覆する様に、例えばＳｉＯ2膜から成る酸化膜１０（絶
縁膜に該当）が形成されている。そして、当該絶縁膜１
０内には、図示しないコンタクトホールを介して外部の
接地と電気的に接続されたＧＮＤ配線層５が形成されて
いる。
【００２８】他方、図４に示すように、Ｙ軸方向に沿っ
て１ビットメモリセル１が形成されている。即ち、Ｐ型
基板１３の表面及び内部に、ＰＭＯＳ領域が形成される
Ｎウェル１２及びＮＭＯＳ領域が形成されるＰ型のウェ
ル（以後、Ｐウェルと称す）２８が形成されている。更
に、Ｎウェル１２の表面及び内部にはＰ+拡散領域７，
７ａが、Ｎウェル１２の表面上には金属シリサイド膜４
及びゲート酸化膜３１が、それぞれ形成されており、ゲ
ート酸化膜３１上にはポリシリコン膜（ゲート）２６ａ
と金属シリサイド膜４とが形成され、これらの膜３１，
２６ａ，４の側面にはサイドウォール２９が設けられて
いる。尚、ポリシリコン膜２６ａの上及びＰ+拡散領域
７ａ上の金属シリサイド膜４は、後述する金属シリサイ
ド膜４の製造工程上生じるものであって、この発明の本
質とは関係ないので共になくても構わないものである。
又、Ｐウェル２８の表面（主面）及び内部にもＮ+拡散
領域２７，２７ａが形成され、更にＰウェル２８の表面
上には、金属シリサイド膜４及びゲート酸化膜３１が形
成され、その膜３１上にはポリシリコン膜（ゲート）２
６ａが形成され、ポリシリコン膜２６ａの表面上に残留
の金属シリサイド膜４があり、これらの膜３１，２６
ａ，４の側面にサイドウォール２９が設けられており、
これによりアクセストランジスタＡＴ２がＰウェル２８
内に形成されている。更に、上層部には、絶縁膜２４及
び金属配線層２５が形成されている。又、Ｎウェル１２
とＰウェル２８の界面とその近傍には、絶縁体３０が設
けられている。又、絶縁膜２４には、既述したコンタク
トホールＶ８，Ｖ８’，Ｖ８”が設けられている。
て１ビットメモリセル１が形成されている。即ち、Ｐ型
基板１３の表面及び内部に、ＰＭＯＳ領域が形成される
Ｎウェル１２及びＮＭＯＳ領域が形成されるＰ型のウェ
ル（以後、Ｐウェルと称す）２８が形成されている。更
に、Ｎウェル１２の表面及び内部にはＰ+拡散領域７，
７ａが、Ｎウェル１２の表面上には金属シリサイド膜４
及びゲート酸化膜３１が、それぞれ形成されており、ゲ
ート酸化膜３１上にはポリシリコン膜（ゲート）２６ａ
と金属シリサイド膜４とが形成され、これらの膜３１，
２６ａ，４の側面にはサイドウォール２９が設けられて
いる。尚、ポリシリコン膜２６ａの上及びＰ+拡散領域
７ａ上の金属シリサイド膜４は、後述する金属シリサイ
ド膜４の製造工程上生じるものであって、この発明の本
質とは関係ないので共になくても構わないものである。
又、Ｐウェル２８の表面（主面）及び内部にもＮ+拡散
領域２７，２７ａが形成され、更にＰウェル２８の表面
上には、金属シリサイド膜４及びゲート酸化膜３１が形
成され、その膜３１上にはポリシリコン膜（ゲート）２
６ａが形成され、ポリシリコン膜２６ａの表面上に残留
の金属シリサイド膜４があり、これらの膜３１，２６
ａ，４の側面にサイドウォール２９が設けられており、
これによりアクセストランジスタＡＴ２がＰウェル２８
内に形成されている。更に、上層部には、絶縁膜２４及
び金属配線層２５が形成されている。又、Ｎウェル１２
とＰウェル２８の界面とその近傍には、絶縁体３０が設
けられている。又、絶縁膜２４には、既述したコンタク
トホールＶ８，Ｖ８’，Ｖ８”が設けられている。
【００２９】次に、図３を参照して、スタティック・メ
モリセル１における電源電位ＶＤＤの供給される経路に
ついて説明する。
モリセル１における電源電位ＶＤＤの供給される経路に
ついて説明する。
【００３０】先ず、金属配線層２ａ（２ＡＬ）に外部よ
り電源電位ＶＤＤが印加されると、電源電位ＶＤＤは図
１のヴィアホールＶ１１を介して金属配線層２（１Ａ
Ｌ）に供給され、更に金属配線層２（１ＡＬ）よりコン
タクトホール３、金属シリサイド膜４及びＮ+拡散領域
６を介してＮウェル１２に供給される。この場合、Ｎウ
ェル１２とＰ基板１３とは電気的に分離されている。Ｎ
ウェル１２に供給された同電位ＶＤＤは、さらにＮ+拡
散領域８及び金属シリサイド膜４を介して、ＰＭＯＳト
ランジスタのソース領域であるＰ+拡散領域７（９）及
びそのソース電極に供給されることとなる。従って、本
スタティック・メモリセル１においても、Ｎウェル−ソ
ース構造という電源配線構造を有していることから、
（Ｎウェル１２の電位）＞（Ｐ+拡散領域７の電位）の
関係が成立することとなり、特公平１−４４０２３号公
報で述べられた従来技術の場合と同様に、ラッチアップ
耐量の改善が図られる。しかも、本スタティック・メモ
リセル１では、金属シリサイド膜４は両拡散領域７，８
の表面を直接に被覆して両拡散領域７，８を導通せしめ
ており、加えて、この金属シリサイド膜４の表面は、金
属配線層２（１ＡＬ）やＧＮＤ配線層５や絶縁膜１１等
を被覆する酸化膜１０で以て全面的に被覆されている。
このような構成を有することは、上記従来技術ではＰ+
拡散領域７ＰとＮ+拡散領域８Ｐとの電気的な接続とし
て必要不可欠であったコンタクト（図１９中の金属配線
層２Ｐ、コンタクトホール３Ｐ，１５Ｐ，２２）を一切
不要とすることができる利点をもたらす。即ち、金属シ
リサイド膜４の成膜のみで以てＰ+拡散領域７とＮ+拡散
領域８とを電気的に接続せしめて、Ｎウェル−ソース構
造によりＰＭＯＳトランジスタＬＴ１，ＬＴ２のソース
電極に電源電位を供給することが可能となる。このこと
は、従来技術の課題で述べたような図１８，１９で示す
寸法Ｌ１，Ｌ２及びＷについての制約がなくなることを
意味するので、両拡散領域７，８に関するレイアウトサ
イズを従来の場合よりも格段に縮小することが可能とな
る。例えば、本実施の形態１によれば、上記レイアウト
サイズを約１０〜２０％程度削減することが可能とな
る。
り電源電位ＶＤＤが印加されると、電源電位ＶＤＤは図
１のヴィアホールＶ１１を介して金属配線層２（１Ａ
Ｌ）に供給され、更に金属配線層２（１ＡＬ）よりコン
タクトホール３、金属シリサイド膜４及びＮ+拡散領域
６を介してＮウェル１２に供給される。この場合、Ｎウ
ェル１２とＰ基板１３とは電気的に分離されている。Ｎ
ウェル１２に供給された同電位ＶＤＤは、さらにＮ+拡
散領域８及び金属シリサイド膜４を介して、ＰＭＯＳト
ランジスタのソース領域であるＰ+拡散領域７（９）及
びそのソース電極に供給されることとなる。従って、本
スタティック・メモリセル１においても、Ｎウェル−ソ
ース構造という電源配線構造を有していることから、
（Ｎウェル１２の電位）＞（Ｐ+拡散領域７の電位）の
関係が成立することとなり、特公平１−４４０２３号公
報で述べられた従来技術の場合と同様に、ラッチアップ
耐量の改善が図られる。しかも、本スタティック・メモ
リセル１では、金属シリサイド膜４は両拡散領域７，８
の表面を直接に被覆して両拡散領域７，８を導通せしめ
ており、加えて、この金属シリサイド膜４の表面は、金
属配線層２（１ＡＬ）やＧＮＤ配線層５や絶縁膜１１等
を被覆する酸化膜１０で以て全面的に被覆されている。
このような構成を有することは、上記従来技術ではＰ+
拡散領域７ＰとＮ+拡散領域８Ｐとの電気的な接続とし
て必要不可欠であったコンタクト（図１９中の金属配線
層２Ｐ、コンタクトホール３Ｐ，１５Ｐ，２２）を一切
不要とすることができる利点をもたらす。即ち、金属シ
リサイド膜４の成膜のみで以てＰ+拡散領域７とＮ+拡散
領域８とを電気的に接続せしめて、Ｎウェル−ソース構
造によりＰＭＯＳトランジスタＬＴ１，ＬＴ２のソース
電極に電源電位を供給することが可能となる。このこと
は、従来技術の課題で述べたような図１８，１９で示す
寸法Ｌ１，Ｌ２及びＷについての制約がなくなることを
意味するので、両拡散領域７，８に関するレイアウトサ
イズを従来の場合よりも格段に縮小することが可能とな
る。例えば、本実施の形態１によれば、上記レイアウト
サイズを約１０〜２０％程度削減することが可能とな
る。
【００３１】以上に述べた本半導体集積回路装置におけ
る特有な作用・効果は、本装置が、 金属シリサイド膜４で直接に両拡散領域７，８の表面
を被覆し、且つ上記金属シリサイド膜４の表面を直接
かつ全面的に絶縁膜１０で被覆した構造を有する点によ
りもたらされるものである。この点で、適用分野がＣＭ
ＯＳロジック回路（ＣＭＯＳインバータ）に関するもの
であり本発明と基本的に異なるけれども、本装置の上記
構造と比較すべき従来技術が、米国特許４，９０５，０
７３号において開示されている。同文献に記載の技術の
概要を紹介するならば、次の通りと言えるであろう。即
ち、例えばＮ型ウェルの表面及び内部に形成されたＮ型
拡散層とＰ型拡散層とを考えるものとする。上記Ｎ型拡
散層は、当該Ｎ型拡散層に印加される電源電位をいわゆ
るバックゲート電位として上記Ｎ型ウェルに供給するた
めのものであり、上記Ｐ型拡散層はＰチャネルＭＯＳト
ランジスタのソース領域をなす。そして、同従来技術で
は、これらの拡散領域の表面上にシリサイド膜を形成
し、更に上記シリサイド膜を被覆する絶縁膜に上記シリ
サイド膜の表面の一部を底面とするコンタクトホールを
形成し、当該コンタクトホール内に金属配線層を形成し
ている。同様な構成をＰ型ウェル内のＮチャネルＭＯＳ
トランジスタについても適用している。
る特有な作用・効果は、本装置が、 金属シリサイド膜４で直接に両拡散領域７，８の表面
を被覆し、且つ上記金属シリサイド膜４の表面を直接
かつ全面的に絶縁膜１０で被覆した構造を有する点によ
りもたらされるものである。この点で、適用分野がＣＭ
ＯＳロジック回路（ＣＭＯＳインバータ）に関するもの
であり本発明と基本的に異なるけれども、本装置の上記
構造と比較すべき従来技術が、米国特許４，９０５，０
７３号において開示されている。同文献に記載の技術の
概要を紹介するならば、次の通りと言えるであろう。即
ち、例えばＮ型ウェルの表面及び内部に形成されたＮ型
拡散層とＰ型拡散層とを考えるものとする。上記Ｎ型拡
散層は、当該Ｎ型拡散層に印加される電源電位をいわゆ
るバックゲート電位として上記Ｎ型ウェルに供給するた
めのものであり、上記Ｐ型拡散層はＰチャネルＭＯＳト
ランジスタのソース領域をなす。そして、同従来技術で
は、これらの拡散領域の表面上にシリサイド膜を形成
し、更に上記シリサイド膜を被覆する絶縁膜に上記シリ
サイド膜の表面の一部を底面とするコンタクトホールを
形成し、当該コンタクトホール内に金属配線層を形成し
ている。同様な構成をＰ型ウェル内のＮチャネルＭＯＳ
トランジスタについても適用している。
【００３２】同従来技術がこのような構造を採用するに
至った、その技術的思想は、次の点にあると言える。上
記バックゲート電位供給用の一方の拡散層（上記Ｎ型拡
散層）の表面積よりも表面積が一般的に大きく設定され
ている他方のソース領域用の拡散層（上記Ｐ型拡散層）
の表面上方にコンタクトホールの底面を設ける片側コン
タクトホールの方が、コンタクトホールの位置決め精度
としては、共通コンタクトホールとするよりも緩和され
る。そのためには、上記片側コンタクトホールの底面を
その一方の表面が形成し、その他方の表面が上記Ｎ型及
びＰ型の両拡散層の表面を被覆するような上記シリサイ
ド膜を設ければ良いのである。同従来技術は、このよう
な技術的思想に立脚して創作されたものと考えられる。
至った、その技術的思想は、次の点にあると言える。上
記バックゲート電位供給用の一方の拡散層（上記Ｎ型拡
散層）の表面積よりも表面積が一般的に大きく設定され
ている他方のソース領域用の拡散層（上記Ｐ型拡散層）
の表面上方にコンタクトホールの底面を設ける片側コン
タクトホールの方が、コンタクトホールの位置決め精度
としては、共通コンタクトホールとするよりも緩和され
る。そのためには、上記片側コンタクトホールの底面を
その一方の表面が形成し、その他方の表面が上記Ｎ型及
びＰ型の両拡散層の表面を被覆するような上記シリサイ
ド膜を設ければ良いのである。同従来技術は、このよう
な技術的思想に立脚して創作されたものと考えられる。
【００３３】そうであるならば、同従来技術を本発明の
半導体集積回路装置に応用することは、その基礎を欠く
ものとして採用することができないであろう。仮に、同
従来技術をＦｕｌｌ ＣＭＯＳ ＳＲＡＭのＮウェル−
ソース構造に適用しようとするならば、例えば図５の縦
断面図（図１のＡ−Ａ’線に関して描いたもの）に示さ
れたものが得られることとなろう。しかし、図５に示す
場合には、なる程コンタクトホールの位置精度を緩和さ
せることが可能となるが、依然としてコンタクトホール
を用いてコンタクトしなければならないこととなり、既
述した本装置の課題・目的が克服されていないのであ
る。
半導体集積回路装置に応用することは、その基礎を欠く
ものとして採用することができないであろう。仮に、同
従来技術をＦｕｌｌ ＣＭＯＳ ＳＲＡＭのＮウェル−
ソース構造に適用しようとするならば、例えば図５の縦
断面図（図１のＡ−Ａ’線に関して描いたもの）に示さ
れたものが得られることとなろう。しかし、図５に示す
場合には、なる程コンタクトホールの位置精度を緩和さ
せることが可能となるが、依然としてコンタクトホール
を用いてコンタクトしなければならないこととなり、既
述した本装置の課題・目的が克服されていないのであ
る。
【００３４】（変形例１）図１〜図４に示した例では、
Ｐ+拡散領域７とＮ+拡散領域８とは隣接して形成されて
いたが、両拡散領域７，８とを、非隣接となる様に（但
し、両拡散領域７，８の表面上に金属シリサイド膜４が
形成されていなければならない）、Ｎウェル１２の表面
及び内部に形成するようにしても良い。このようにして
も、上述した作用・効果は同様に得られる。
Ｐ+拡散領域７とＮ+拡散領域８とは隣接して形成されて
いたが、両拡散領域７，８とを、非隣接となる様に（但
し、両拡散領域７，８の表面上に金属シリサイド膜４が
形成されていなければならない）、Ｎウェル１２の表面
及び内部に形成するようにしても良い。このようにして
も、上述した作用・効果は同様に得られる。
【００３５】（変形例２）又、図１〜図４に示した例で
は、Ｐ+拡散領域７が形成された第３部分は、両Ｎ+拡散
領域６，８がそれぞれ形成された第１及び第２部分の間
に設定されていたが、これに代えて、第２部分と第３部
分との位置を逆転させても良い。この場合には、Ｎ+拡
散領域８が絶縁体１１を介してＮ+拡散領域６と対峙す
ることとなり、（Ｎウェルの電位）＞（Ｐ+拡散領域の
電位）が保証できなくなる結果、ラッチアップ耐量が改
善されなくなるけれども、上述したレイアウトサイズの
縮小化という利点は依然として得られる。
は、Ｐ+拡散領域７が形成された第３部分は、両Ｎ+拡散
領域６，８がそれぞれ形成された第１及び第２部分の間
に設定されていたが、これに代えて、第２部分と第３部
分との位置を逆転させても良い。この場合には、Ｎ+拡
散領域８が絶縁体１１を介してＮ+拡散領域６と対峙す
ることとなり、（Ｎウェルの電位）＞（Ｐ+拡散領域の
電位）が保証できなくなる結果、ラッチアップ耐量が改
善されなくなるけれども、上述したレイアウトサイズの
縮小化という利点は依然として得られる。
【００３６】（変形例３）尚、図１〜図４で述べた例は
電源電位配線に関する構造であったが、それに代えて、
Ｐウェル−ソース構造とした接地配線構造にも上述した
技術的思想を適用することもできる。その場合には、図
１〜図４の電源電位ＶＤＤをＧＮＤ電位に置き換え、同
時に、Ｐ型の基板１３、Ｎ型のウェル１２、第１部分の
Ｎ+型拡散領域６、第３部分のＰ+型拡散領域７及び第２
部分のＮ+型拡散領域８を、それぞれＮ型の基板、Ｐ型
のウェル、第１部分のＰ+型拡散領域、第３部分のＮ+型
拡散領域及び第２部分のＰ+拡散領域に置き換え、同時
に他のＭＯＳトランジスタの導電型も全て逆の導電型に
置き換えれば良い。この場合にも、上述した作用・効果
が得られる。
電源電位配線に関する構造であったが、それに代えて、
Ｐウェル−ソース構造とした接地配線構造にも上述した
技術的思想を適用することもできる。その場合には、図
１〜図４の電源電位ＶＤＤをＧＮＤ電位に置き換え、同
時に、Ｐ型の基板１３、Ｎ型のウェル１２、第１部分の
Ｎ+型拡散領域６、第３部分のＰ+型拡散領域７及び第２
部分のＮ+型拡散領域８を、それぞれＮ型の基板、Ｐ型
のウェル、第１部分のＰ+型拡散領域、第３部分のＮ+型
拡散領域及び第２部分のＰ+拡散領域に置き換え、同時
に他のＭＯＳトランジスタの導電型も全て逆の導電型に
置き換えれば良い。この場合にも、上述した作用・効果
が得られる。
【００３７】（実施の形態１の製造方法）図１〜４に関
して既述したＦｕｌｌ ＣＭＯＳ構造におけるスタティ
ック・メモリセル１の製造方法を、以下に、図１のＡ−
Ａ’線に関して描いた継断面図に基づいて説明する。
して既述したＦｕｌｌ ＣＭＯＳ構造におけるスタティ
ック・メモリセル１の製造方法を、以下に、図１のＡ−
Ａ’線に関して描いた継断面図に基づいて説明する。
【００３８】先ず、図６に示すように、下地であるＰ型
の基板１３の表面（主面）上にＳｉＯ2膜１７を形成し
た上で、更にその上層にＳｉＮ膜１６を形成する。
の基板１３の表面（主面）上にＳｉＯ2膜１７を形成し
た上で、更にその上層にＳｉＮ膜１６を形成する。
【００３９】図６における製造工程の終了後は、図７に
示すように、フォトリソグラフィー法とエッチング法と
によりＳｉＮ膜１６のエッチングを行い、その後、図示
しないレジストを除去することでＳｉＯ2膜１７を露出
した領域１８及び１９を形成する。
示すように、フォトリソグラフィー法とエッチング法と
によりＳｉＮ膜１６のエッチングを行い、その後、図示
しないレジストを除去することでＳｉＯ2膜１７を露出
した領域１８及び１９を形成する。
【００４０】図７における製造工程の終了後は、図８に
示すように、ＳｉＮ膜１６をマスクにして、選択的にＳ
ｉ基板１３表面を熱酸化することでフィールド酸化膜を
形成し、その後ＳｉＮ膜１６及びＳｉＯ2膜１７の除去
を行うことで絶縁膜１１を形成する。
示すように、ＳｉＮ膜１６をマスクにして、選択的にＳ
ｉ基板１３表面を熱酸化することでフィールド酸化膜を
形成し、その後ＳｉＮ膜１６及びＳｉＯ2膜１７の除去
を行うことで絶縁膜１１を形成する。
【００４１】図８における製造工程の終了後は、図９に
示すように、Ｓｉ基板１３表面を熱酸化してＳｉＯ2膜
１７を形成後、フォトリソグラフィー法により図示しな
いレジストにパターンを形成し、イオン注入法によりリ
ンＰを不純物として注入することでＮウェル１２をＰ型
基板１３の表面及び内部に形成し、その後、上記レジス
ト及び上記ＳｉＯ2膜１７を除去する。
示すように、Ｓｉ基板１３表面を熱酸化してＳｉＯ2膜
１７を形成後、フォトリソグラフィー法により図示しな
いレジストにパターンを形成し、イオン注入法によりリ
ンＰを不純物として注入することでＮウェル１２をＰ型
基板１３の表面及び内部に形成し、その後、上記レジス
ト及び上記ＳｉＯ2膜１７を除去する。
【００４２】図９における製造工程の終了後は、図１０
に示すように、フォトリソグラフィー法によりレジスト
２０に所定のパターンを形成し、ひ素Ａｓを不純物とし
てイオン注入することで、Ｎ+型の拡散領域６及び８を
それぞれＮウェル１２内の第１及び第２部分に形成す
る。その後、不要なレジスト２０を除去する。
に示すように、フォトリソグラフィー法によりレジスト
２０に所定のパターンを形成し、ひ素Ａｓを不純物とし
てイオン注入することで、Ｎ+型の拡散領域６及び８を
それぞれＮウェル１２内の第１及び第２部分に形成す
る。その後、不要なレジスト２０を除去する。
【００４３】図１０における製造工程の終了後は、図１
１に示すように、フォトリソグラフィー法によりレジス
ト２０に所定の開孔パターンを形成し、フッ化硼素ＢＦ
２を不純物としてイオン注入することで、Ｐ+型の拡散
領域７をＮウェル１２内の第３部分に形成する。その
後、上記レジスト２０を除去する。
１に示すように、フォトリソグラフィー法によりレジス
ト２０に所定の開孔パターンを形成し、フッ化硼素ＢＦ
２を不純物としてイオン注入することで、Ｐ+型の拡散
領域７をＮウェル１２内の第３部分に形成する。その
後、上記レジスト２０を除去する。
【００４４】図１１における製造工程の終了後は、図１
２に示すように、Ｔｉ膜２１を全拡散領域６〜９及び絶
縁体１１の表面上に形成する（尚、Ｔｉ膜２１は図４で
示したＰウェル２８側にも形成されている）。
２に示すように、Ｔｉ膜２１を全拡散領域６〜９及び絶
縁体１１の表面上に形成する（尚、Ｔｉ膜２１は図４で
示したＰウェル２８側にも形成されている）。
【００４５】図１２における製造工程の終了後は、図１
３に示すように、熱処理により、チタンシリサイド膜
（金属シリサイド膜）４を、Ｔｉ膜２１中の上記拡散領
域６〜９の表面部分に所定の膜厚で形成する。
３に示すように、熱処理により、チタンシリサイド膜
（金属シリサイド膜）４を、Ｔｉ膜２１中の上記拡散領
域６〜９の表面部分に所定の膜厚で形成する。
【００４６】図１３における製造工程の終了後は、図１
４に示すように、絶縁膜１１上のシリサイド化していな
いＴｉ膜２１のみを除去し、更にその後、チタンシリサ
イド膜４の表面を全面的に且つ直接に被覆するように、
絶縁膜としてのＳｉＯ2膜１０を形成する。これによ
り、チタンシリサイド膜４及びＳｉＯ2膜１０が、この
順序で拡散領域６〜９の表面上に積層形成されたことと
なる。
４に示すように、絶縁膜１１上のシリサイド化していな
いＴｉ膜２１のみを除去し、更にその後、チタンシリサ
イド膜４の表面を全面的に且つ直接に被覆するように、
絶縁膜としてのＳｉＯ2膜１０を形成する。これによ
り、チタンシリサイド膜４及びＳｉＯ2膜１０が、この
順序で拡散領域６〜９の表面上に積層形成されたことと
なる。
【００４７】図１４における製造工程の終了後は、図１
５に示すように、フォトリソグラフィー法とエッチング
法とによりＳｉＯ2膜１７のエッチングを行うことでコ
ンタクトホール３を形成し、その後、不要な図示しない
レジストを除去する。
５に示すように、フォトリソグラフィー法とエッチング
法とによりＳｉＯ2膜１７のエッチングを行うことでコ
ンタクトホール３を形成し、その後、不要な図示しない
レジストを除去する。
【００４８】図１５における製造工程の終了後は、図１
６に示すように、ＳｉＯ2膜１７の表面上とコンタクト
ホール３内に金属膜５ｂを形成する。
６に示すように、ＳｉＯ2膜１７の表面上とコンタクト
ホール３内に金属膜５ｂを形成する。
【００４９】図１６における製造工程の終了後は、図１
７に示すように、フォトリソグラフィー法により所定の
開孔パターンを有するレジストを形成し、金属膜５ｂの
エッチングを行うことで、コンタクトホール３内を埋め
る金属配線層２とＧＮＤ配線層５とを形成する。その
後、上記レジストを除去する。その後は、上記各膜１
０，２，５の露出表面を被覆するようにＳｉＯ2膜を形
成すれば、図３で示した絶縁膜１０が得られる。
７に示すように、フォトリソグラフィー法により所定の
開孔パターンを有するレジストを形成し、金属膜５ｂの
エッチングを行うことで、コンタクトホール３内を埋め
る金属配線層２とＧＮＤ配線層５とを形成する。その
後、上記レジストを除去する。その後は、上記各膜１
０，２，５の露出表面を被覆するようにＳｉＯ2膜を形
成すれば、図３で示した絶縁膜１０が得られる。
【００５０】以上より、図１２〜図１７に示される製造
工程では、導電性のチタンシリサイド膜４をＰ+拡散領
域７及びＮ+拡散領域８の両表面上に直接に形成するこ
とができるので、チタンシリサイド膜（導電膜）４はＰ
+拡散領域７とＮ+拡散領域８とを電気的に直接接続す
る。しかも、図１２〜図１７に示される本製造工程は、
特公平１−４４０２３号公報に開示された従来技術にお
いては必要不可欠であった工程、即ち、図１９のＰ+拡
散領域７Ｐ及びＮ+拡散領域８Ｐの両表面上にコンタク
トホール１５Ｐ，２２，２３を形成し、その後コンタク
トホール１５Ｐ，２２，２３内に金属配線層１４Ｐを形
成するという工程を、一切不要することができる点で、
工程の簡略化に寄与し得る。
工程では、導電性のチタンシリサイド膜４をＰ+拡散領
域７及びＮ+拡散領域８の両表面上に直接に形成するこ
とができるので、チタンシリサイド膜（導電膜）４はＰ
+拡散領域７とＮ+拡散領域８とを電気的に直接接続す
る。しかも、図１２〜図１７に示される本製造工程は、
特公平１−４４０２３号公報に開示された従来技術にお
いては必要不可欠であった工程、即ち、図１９のＰ+拡
散領域７Ｐ及びＮ+拡散領域８Ｐの両表面上にコンタク
トホール１５Ｐ，２２，２３を形成し、その後コンタク
トホール１５Ｐ，２２，２３内に金属配線層１４Ｐを形
成するという工程を、一切不要することができる点で、
工程の簡略化に寄与し得る。
【００５１】しかも図１２〜図１７の製造工程は、前工
程にあたる図９〜図１１における製造工程に対して重要
な好影響を及ぼしている。つまり、図９〜図１１の製造
工程は、特公平１−４４０２３号公報の従来技術におい
て開示されたコンタクトホール１５Ｐ，２２，２３（図
１９）の形成工程を全く考えることなく、Ｐ+拡散領域
７及びＮ+拡散領域８を形成することができる。このこ
とは、Ｐ+拡散領域７及びＮ+拡散領域８を形成する際に
上記コンタクトホール１５Ｐ，２２，２３の径寸法によ
る縮小化の制限を全く受けずに、Ｐ+拡散領域７及びＮ+
拡散領域８の寸法設定を行えるということを意味する。
従って、図９〜１１の製造工程の実行により、Ｐ+拡散
領域７及びＮ+拡散領域８のレイアウトサイズを特公平
１−４４０２３号公報記載の従来技術よりも格段に縮小
できるという効果が得られる。
程にあたる図９〜図１１における製造工程に対して重要
な好影響を及ぼしている。つまり、図９〜図１１の製造
工程は、特公平１−４４０２３号公報の従来技術におい
て開示されたコンタクトホール１５Ｐ，２２，２３（図
１９）の形成工程を全く考えることなく、Ｐ+拡散領域
７及びＮ+拡散領域８を形成することができる。このこ
とは、Ｐ+拡散領域７及びＮ+拡散領域８を形成する際に
上記コンタクトホール１５Ｐ，２２，２３の径寸法によ
る縮小化の制限を全く受けずに、Ｐ+拡散領域７及びＮ+
拡散領域８の寸法設定を行えるということを意味する。
従って、図９〜１１の製造工程の実行により、Ｐ+拡散
領域７及びＮ+拡散領域８のレイアウトサイズを特公平
１−４４０２３号公報記載の従来技術よりも格段に縮小
できるという効果が得られる。
【００５２】尚、上述した製造工程は、Ｐウェル−ソー
ス構造によるＦｕｌｌ ＣＭＯＳＳＲＡＭのメモリセル
アレイの製造についても、導電型は互いに入れ替わるこ
ととなるのでその意味での修正は受けるが、同様に適用
することが可能である。
ス構造によるＦｕｌｌ ＣＭＯＳＳＲＡＭのメモリセル
アレイの製造についても、導電型は互いに入れ替わるこ
ととなるのでその意味での修正は受けるが、同様に適用
することが可能である。
【００５３】以上では、スタティックランダムアクセス
メモリセルのアレイについて述べたが、個々のＳＲＡＭ
が他の半導体集積回路の機能部とともに同一基板上に形
成されている場合にもこの発明は適用可能である。
メモリセルのアレイについて述べたが、個々のＳＲＡＭ
が他の半導体集積回路の機能部とともに同一基板上に形
成されている場合にもこの発明は適用可能である。
【００５４】（まとめ）以上の通り、本発明では、金属
シリサイド膜４を用いて両拡散領域７，８を電気的に接
続し且つ絶縁膜１０で金属シリサイド膜４を全面的に被
覆したので、両拡散領域７，８を電気的に接続するため
のコンタクトを一切不要とすることができ、且つ両拡散
領域７，８に関してレイアウトサイズを格段に縮小する
ことができる。しかも、当該半導体集積装置はウェル−
ソース構造を有しているので、ラッチアップ対策も図る
ことができる。
シリサイド膜４を用いて両拡散領域７，８を電気的に接
続し且つ絶縁膜１０で金属シリサイド膜４を全面的に被
覆したので、両拡散領域７，８を電気的に接続するため
のコンタクトを一切不要とすることができ、且つ両拡散
領域７，８に関してレイアウトサイズを格段に縮小する
ことができる。しかも、当該半導体集積装置はウェル−
ソース構造を有しているので、ラッチアップ対策も図る
ことができる。
【００５５】
【発明の効果】請求項１〜３に記載の各発明によれば、
第２導電型の第２拡散領域と第１導電型の第３拡散領域
とは金属−半導体化合物膜を介して電気的に接続されて
おり、且つ金属−半導体化合物の表面上には絶縁膜のみ
が形成されているので、コンタクトホールを第２拡散領
域の第３拡散領域上の双方上又は一方上に形成すること
なく、第１拡散領域に印加された所定の電位を第２導電
型ウェルを介して第３拡散領域にまで印加することがで
きる。これにより、Ｆｕｌｌ ＣＭＯＳ構造のメモリセ
ルにおいて従来の技術のようにウェル−ソース構造を採
用しつつも、上記第２及び第３拡散領域におけるレイア
ウトサイズを格段に縮小することが可能となる。
第２導電型の第２拡散領域と第１導電型の第３拡散領域
とは金属−半導体化合物膜を介して電気的に接続されて
おり、且つ金属−半導体化合物の表面上には絶縁膜のみ
が形成されているので、コンタクトホールを第２拡散領
域の第３拡散領域上の双方上又は一方上に形成すること
なく、第１拡散領域に印加された所定の電位を第２導電
型ウェルを介して第３拡散領域にまで印加することがで
きる。これにより、Ｆｕｌｌ ＣＭＯＳ構造のメモリセ
ルにおいて従来の技術のようにウェル−ソース構造を採
用しつつも、上記第２及び第３拡散領域におけるレイア
ウトサイズを格段に縮小することが可能となる。
【００５６】特に、請求項２記載の発明によれば、第２
拡散領域及び第３拡散領域を隣接し合うように形成した
ため、請求項１の発明と比べて、更にレイアウトサイズ
を縮小できるという効果がある。
拡散領域及び第３拡散領域を隣接し合うように形成した
ため、請求項１の発明と比べて、更にレイアウトサイズ
を縮小できるという効果がある。
【００５７】更に請求項３記載の発明によれば、第３拡
散領域は第１拡散領域及び第２拡散領域の間に設けられ
ているので、従来技術と同様にラッチアップ対策を十分
に図りつつ、レイアウトサイズの縮小化をも同時に実現
できるという効果がある。
散領域は第１拡散領域及び第２拡散領域の間に設けられ
ているので、従来技術と同様にラッチアップ対策を十分
に図りつつ、レイアウトサイズの縮小化をも同時に実現
できるという効果がある。
【００５８】請求項４記載の発明によれば、従来技術の
ようにコンタクトホールの径寸法による制限を受けるこ
とはなく、拡散領域及び別の拡散領域のレイアウトサイ
ズを従来技術の場合よりも縮小化することができるとい
う効果がある。
ようにコンタクトホールの径寸法による制限を受けるこ
とはなく、拡散領域及び別の拡散領域のレイアウトサイ
ズを従来技術の場合よりも縮小化することができるとい
う効果がある。
【００５９】請求項５及び６記載の発明によれば、第４
工程により、コンタクトホールを形成してそのホール中
にコンタクト用金属配線層を形成するという工程を一切
不要とすることができ、且つ、第３工程において、上記
コンタクトホール等の形成を全く考慮にいれることなく
第２及び第３拡散領域を形成することができる。その結
果、本発明は、工程を簡略化することができ、且つ第２
及び第３拡散領域のレイアウトサイズを従来技術よりも
格段に縮小できるという効果を奏する。
工程により、コンタクトホールを形成してそのホール中
にコンタクト用金属配線層を形成するという工程を一切
不要とすることができ、且つ、第３工程において、上記
コンタクトホール等の形成を全く考慮にいれることなく
第２及び第３拡散領域を形成することができる。その結
果、本発明は、工程を簡略化することができ、且つ第２
及び第３拡散領域のレイアウトサイズを従来技術よりも
格段に縮小できるという効果を奏する。
【図１】 この発明の実施の形態１による半導体集積回
路装置のパターン配線を模式的に示す平面図である。
路装置のパターン配線を模式的に示す平面図である。
【図２】 図１の半導体集積回路装置における１ビット
のメモリセルの等価回路を示す図である。
のメモリセルの等価回路を示す図である。
【図３】 この発明の実施の形態１による半導体集積回
路装置の図１中のＡ−Ａ’線に関する縦断面図である。
路装置の図１中のＡ−Ａ’線に関する縦断面図である。
【図４】 この発明の実施の形態１による半導体集積回
路装置の図１中のＢ−Ｂ’線に関する縦断面図である。
路装置の図１中のＢ−Ｂ’線に関する縦断面図である。
【図５】 従来技術を組み合わして得られるであろう、
仮想的な半導体集積回路装置に関する縦断面図である。
仮想的な半導体集積回路装置に関する縦断面図である。
【図６】 この発明の実施の形態１による半導体集積回
路装置の製造工程を示す縦断面図である。
路装置の製造工程を示す縦断面図である。
【図７】 この発明の実施の形態１による半導体集積回
路装置の製造工程を示す縦断面図である。
路装置の製造工程を示す縦断面図である。
【図８】 この発明の実施の形態１による半導体集積回
路装置の製造工程を示す縦断面図である。
路装置の製造工程を示す縦断面図である。
【図９】 この発明の実施の形態１による半導体集積回
路装置の製造工程を示す縦断面図である。
路装置の製造工程を示す縦断面図である。
【図１０】 この発明の実施の形態１による半導体集積
回路装置の製造工程を示す縦断面図である。
回路装置の製造工程を示す縦断面図である。
【図１１】 この発明の実施の形態１による半導体集積
回路装置の製造工程を示す縦断面図である。
回路装置の製造工程を示す縦断面図である。
【図１２】 この発明の実施の形態１による半導体集積
回路装置の製造工程を示す縦断面図である。
回路装置の製造工程を示す縦断面図である。
【図１３】 この発明の実施の形態１による半導体集積
回路装置の製造工程を示す縦断面図である。
回路装置の製造工程を示す縦断面図である。
【図１４】 この発明の実施の形態１による半導体集積
回路装置の製造工程を示す縦断面図である。
回路装置の製造工程を示す縦断面図である。
【図１５】 この発明の実施の形態１による半導体集積
回路装置の製造工程を示す縦断面図である。
回路装置の製造工程を示す縦断面図である。
【図１６】 この発明の実施の形態１による半導体集積
回路装置の製造工程を示す縦断面図である。
回路装置の製造工程を示す縦断面図である。
【図１７】 この発明の実施の形態１による半導体集積
回路装置の製造工程を示す縦断面図である。
回路装置の製造工程を示す縦断面図である。
【図１８】 従来のＦｕｌｌ ＣＭＯＳ構造のＳＲＡＭ
を有する半導体集積回路装置のパターン配線を模式的に
示す平面図である。
を有する半導体集積回路装置のパターン配線を模式的に
示す平面図である。
【図１９】 従来のＦｕｌｌ ＣＭＯＳ構造のＳＲＡＭ
を有する半導体集積回路装置の図１８中のＣ−Ｃ’線に
関する縦断面図である。
を有する半導体集積回路装置の図１８中のＣ−Ｃ’線に
関する縦断面図である。
１ スタティック・メモリセル、２，２ａ 金属配線
層、３，１５，２２，２３ コンタクトホール、４ 金
属−半導体化合物膜（導電膜）、４ａ 金属シリサイド
膜、５ ＧＮＤ配線層、５ｂ 金属膜、６，８ Ｎ+拡
散領域、７，９Ｐ+拡散領域、１０ 酸化膜、１１ 絶
縁膜、１２ Ｎウェル、１３ Ｐ基板、１４ 金属配線
層、１６ ＳｉＮ膜、１７ ＳｉＯ2膜、１８，１９
ＳｉＯ2膜が露出した領域、２０ レジスト膜、２１
Ｔｉ膜。
層、３，１５，２２，２３ コンタクトホール、４ 金
属−半導体化合物膜（導電膜）、４ａ 金属シリサイド
膜、５ ＧＮＤ配線層、５ｂ 金属膜、６，８ Ｎ+拡
散領域、７，９Ｐ+拡散領域、１０ 酸化膜、１１ 絶
縁膜、１２ Ｎウェル、１３ Ｐ基板、１４ 金属配線
層、１６ ＳｉＮ膜、１７ ＳｉＯ2膜、１８，１９
ＳｉＯ2膜が露出した領域、２０ レジスト膜、２１
Ｔｉ膜。
Claims (6)
- 【請求項１】 ＣＭＯＳ構造により形成される半導体集
積回路装置であって、 第１導電型の基板と、 前記基板の表面より内部に向けて形成され且つ前記基板
と電気的に分離された第２導電型のウェルと、 前記ウェルの表面及び内部の第１部分に形成され且つ外
部より所定の電位が印加されている前記第２導電型の第
１拡散領域と、 前記ウェルの表面及び内部の第２部分に形成された前記
第２導電型の第２拡散領域と、 前記ウェル、前記第１拡散領域及び前記第２拡散領域の
いずれとも電気的に分離されるように、前記ウェルの表
面及び内部の第３部分に形成された前記第１導電型の第
３拡散領域と、 前記第２拡散領域及び前記第３拡散領域の両表面上に形
成され、且つ、前記第１拡散領域と前記第２拡散領域を
電気的に接続する金属−半導体化合物膜と、 前記金属−半導体化合物膜の表面上に全面的に形成され
た絶縁膜とを備えた、半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記第２部分と前記第３部分とは隣接し合うように形成
された、半導体集積回路装置。 - 【請求項３】 請求項１又は請求項２記載の半導体集積
回路装置において、 前記第３部分は前記第１部分及び前記第２部分の間に形
成された、半導体集積回路装置。 - 【請求項４】 ＣＭＯＳ構造により形成される半導体集
積回路装置であって、 第１導電型の下地と、 前記下地の表面及び内部に形成され且つ前記下地と電気
的に分離された第２導電型のウェルと、 前記ウェルの表面及び内部にそれぞれ別々に形成され
た、前記第１導電型の拡散領域及び前記第２導電型の別
の拡散領域とを備えた半導体集積回路装置において、 前記拡散領域及び前記別の拡散領域の両表面を被覆する
金属−半導体化合物から成る導電膜を設け、 更に当該導電膜の表面を全面的に被覆する絶縁膜を設け
たことを特徴とする、半導体集積回路装置。 - 【請求項５】 ＣＭＯＳ構造により形成される半導体集
積回路装置の製造方法であって、 第１導電型の下地を準備する第１工程と、 前記下地と電気的に分離された第２導電型のウェルを前
記下地の表面及び内部に形成する第２工程と、 前記ウェルの表面及び内部の第１、第２及び第３部分
に、それぞれ前記第２導電型の第１拡散領域、前記第２
導電型の第２拡散領域及び前記第１導電型の第３拡散領
域を形成する第３工程と、 前記第２及び第３拡散領域の両表面上に、金属−半導体
化合物の導電膜と絶縁膜とを順次に積層形成する第４工
程とを備えた、半導体集積回路装置の製造方法。 - 【請求項６】 請求項５記載の半導体集積回路装置の製
造方法であって、 前記第４工程は、 前記第２及び第３拡散領域の両表面を直接に被覆するよ
うに前記金属−半導体化合物の導電膜を形成する工程
と、 前記導電膜の表面を直接に且つ全面的に被覆するように
前記絶縁膜を形成する工程とを備えた、半導体集積回路
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208416A JPH1056082A (ja) | 1996-08-07 | 1996-08-07 | 半導体集積回路装置及びその製造方法 |
| US08/791,619 US5880503A (en) | 1996-08-07 | 1997-01-31 | Semiconductor integrated circuit device having static memory cell with CMOS structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208416A JPH1056082A (ja) | 1996-08-07 | 1996-08-07 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056082A true JPH1056082A (ja) | 1998-02-24 |
Family
ID=16555879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8208416A Pending JPH1056082A (ja) | 1996-08-07 | 1996-08-07 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5880503A (ja) |
| JP (1) | JPH1056082A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11297856A (ja) * | 1998-04-16 | 1999-10-29 | Mitsubishi Electric Corp | スタティック半導体記憶装置 |
| JP2001077213A (ja) * | 1999-09-08 | 2001-03-23 | Mitsubishi Electric Corp | スタティック型半導体記憶装置および半導体装置 |
| US7271449B2 (en) | 2004-10-21 | 2007-09-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having triple-well structure |
| JP2009105233A (ja) * | 2007-10-24 | 2009-05-14 | Sony Corp | 半導体装置およびその製造方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3852729B2 (ja) * | 1998-10-27 | 2006-12-06 | 富士通株式会社 | 半導体記憶装置 |
| US6117762A (en) * | 1999-04-23 | 2000-09-12 | Hrl Laboratories, Llc | Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering |
| US6396368B1 (en) | 1999-11-10 | 2002-05-28 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
| US7217977B2 (en) * | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
| US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
| US7294935B2 (en) * | 2001-01-24 | 2007-11-13 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
| US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| US6774413B2 (en) * | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
| US6740942B2 (en) * | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| JP4623885B2 (ja) * | 2001-08-16 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6897535B2 (en) * | 2002-05-14 | 2005-05-24 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| US6762464B2 (en) * | 2002-09-17 | 2004-07-13 | Intel Corporation | N-p butting connections on SOI substrates |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6979606B2 (en) * | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
| AU2003293540A1 (en) * | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
| JP3858849B2 (ja) * | 2003-04-16 | 2006-12-20 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US6849904B2 (en) * | 2003-04-28 | 2005-02-01 | Taiwan Semiconductor Manufacturing Co., Ltd | Efficient source diffusion interconnect, MOS transistor and standard cell layout utilizing same |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| US7282771B2 (en) * | 2005-01-25 | 2007-10-16 | International Business Machines Corporation | Structure and method for latchup suppression |
| US7750416B2 (en) | 2006-05-03 | 2010-07-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Modifying work function in PMOS devices by counter-doping |
| US8168487B2 (en) * | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
| CN111081760B (zh) * | 2019-12-13 | 2023-07-18 | 联合微电子中心有限责任公司 | 一种检测TSV中Cu扩散的器件结构及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163856A (ja) * | 1983-03-08 | 1984-09-14 | Nec Corp | 相補型ｍｏｓ集積回路 |
| US4905073A (en) * | 1987-06-22 | 1990-02-27 | At&T Bell Laboratories | Integrated circuit with improved tub tie |
| JP2675011B2 (ja) * | 1987-08-12 | 1997-11-12 | 株式会社日立製作所 | 熱処理装置及び熱処理方法 |
| DE4400418A1 (de) * | 1993-01-14 | 1994-08-04 | Schlumberger Ind Inc | Luftgekoppelter Stromtransformator |
| JPH08181225A (ja) * | 1994-10-28 | 1996-07-12 | Nkk Corp | 半導体記憶装置 |
-
1996
- 1996-08-07 JP JP8208416A patent/JPH1056082A/ja active Pending
-
1997
- 1997-01-31 US US08/791,619 patent/US5880503A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11297856A (ja) * | 1998-04-16 | 1999-10-29 | Mitsubishi Electric Corp | スタティック半導体記憶装置 |
| JP2001077213A (ja) * | 1999-09-08 | 2001-03-23 | Mitsubishi Electric Corp | スタティック型半導体記憶装置および半導体装置 |
| US7271449B2 (en) | 2004-10-21 | 2007-09-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having triple-well structure |
| JP2009105233A (ja) * | 2007-10-24 | 2009-05-14 | Sony Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5880503A (en) | 1999-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1056082A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3535615B2 (ja) | 半導体集積回路装置 | |
| JP2000012802A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JP2000058675A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2921468B2 (ja) | 半導体メモリ装置 | |
| JPH10199993A (ja) | 半導体回路装置及びその製造方法、半導体回路装置製造用マスク装置 | |
| JP2002076144A (ja) | 半導体装置 | |
| US5886388A (en) | Static semiconductor memory device and manufacturing method thereof | |
| JPH11345887A (ja) | 半導体装置およびその製造方法 | |
| US6597041B2 (en) | Semiconductor static random access memory device | |
| US6127704A (en) | Structure of SRAM cell and method for fabricating the same | |
| US6653696B2 (en) | Semiconductor device, memory system, and electronic instrument | |
| US6730974B2 (en) | Semiconductor devices, memory systems and electronic apparatuses with improved latch up suppression | |
| JP2000269319A (ja) | 半導体装置およびその製造方法 | |
| JP3981798B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2010010590A (ja) | 半導体装置およびその製造方法 | |
| US6232670B1 (en) | Semiconductor memory device and method of fabricating the same | |
| US7250661B2 (en) | Semiconductor memory device with plural source/drain regions | |
| JPH1154509A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1167932A (ja) | 半導体集積回路装置の製造方法 | |
| JPH10270572A (ja) | 半導体装置およびその製造方法 | |
| KR100464941B1 (ko) | 풀 씨모스 에스램 셀 제조 방법 | |
| JP2001345389A (ja) | 半導体集積回路装置の製造方法 | |
| JP3059607B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3839418B2 (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040805 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040831 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050315 |