JP2002076144A

JP2002076144A - 半導体装置

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Publication number: JP2002076144A
Application number: JP2000266794A
Authority: JP
Inventors: Takashi Kumagai; 敬熊谷; Masahiro Takeuchi; 正浩竹内; Satoru Kodaira; 覚小平; Takashi Noda; 貴史野田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-09-04
Filing date: 2000-09-04
Publication date: 2002-03-15
Anticipated expiration: 2020-09-04
Also published as: US6657243B2; US20020063267A1; JP3589168B2

Abstract

(57)【要約】【課題】ＳＲＡＭ部の小型化が可能な半導体装置を提
供すること。【解決手段】ＳＲＡＭ部３の半導体基板内には、ｐウ
ェル１２、ｎウェル１４、ｎウェル１６が形成されてい
る。ｐウェル１２には、二つのｎ型転送トランジスタ、
二つのｎ型駆動トランジスタが形成されている。ｎウェ
ル１４には、二つのｐ型負荷トランジスタが形成されて
いる。ｎウェル１６は、ｐウェル１２およびｎウェル１
４の下に位置し、ｎウェル１４に接触している。ｎウェ
ル１４の電位は、ｎウェル１６から供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＳＲＡＭ
（static random access memory）のような半導体記憶
装置を含む半導体装置に関する。

【０００２】

【背景技術および発明が解決しようとする課題】半導体
記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が
不要なのでシステムを簡単にできることや低消費電力で
あるという特徴を有する。このため、ＳＲＡＭは、例え
ば、携帯電話のような携帯機器のメモリに好適に使用さ
れる。

【０００３】携帯機器には、小型化の要請があり、この
ためには、ＳＲＡＭのメモリセルアレイが形成されるＳ
ＲＡＭ部を小型化しなければならない。

【０００４】本発明の目的は、小型化が可能な半導体装
置を提供することである。

【０００５】

【課題を解決するための手段】（１）本発明は、複数の
メモリセルを含むＳＲＡＭ部を備えた半導体装置であっ
て、前記メモリセルは、第１導電型第１ウェル、第２導
電型第２ウェル、第１負荷トランジスタ、第２負荷トラ
ンジスタ、第１駆動トランジスタ、第２駆動トランジス
タ、第１転送トランジスタおよび第２転送トランジスタ
を有し、前記第１負荷トランジスタおよび前記第２負荷
トランジスタは、前記第１ウェル上に位置し、前記第１
駆動トランジスタ、前記第２駆動トランジスタ、前記第
１転送トランジスタおよび前記第２転送トランジスタ
は、前記第２ウェル上に位置し、前記半導体装置は、第
１導電型第３ウェルを備え、前記第３ウェルの底部は、
前記第１ウェルの底部および前記第２ウェルの底部より
深い位置にあり、前記第３ウェルは、各前記メモリセル
の前記第１ウェルと接続されている、ことを特徴とす
る。

【０００６】負荷トランジスタが配置される第１ウェル
に電位を供給する配線を、半導体基板上に形成した場
合、この配線が第１ウェルと接続するウェルコンタクト
領域を半導体基板上に設けなければならない。これは、
ＳＲＡＭ部の小型化の妨げとなる。本発明によれば、第
３ウェルが第１ウェルと接続する配線となる。このた
め、ＳＲＡＭ部を小型化することができる。

【０００７】また、ＳＲＡＭ部のメモリセル領域全面
に、第３ウェルを配置することができるので、第１ウェ
ルのウェル抵抗を低減できる。よって、本発明によれ
ば、ウェル抵抗の上昇が原因となるラッチアップの発生
を防ぐことができる。

【０００８】さらに、本発明によれば、第２導電型の第
２ウェルの下に、第１導電型の第３ウェルが埋め込みの
形で配置することが可能である。この第２ウェルと第３
ウェルは、逆バイアスされたｐｎ接合となる。また、第
２ウェルと第２ウェル上のドレイン（ドレインとは、例
えば、駆動トランジスタのドレイン拡散領域）も逆バイ
アスのｐｎ接合である。この状態で、第２ウェル上のド
レインにα線が入射し、ドレイン部のｐｎ接合空乏層
が、ファネリングによりゆがめられた場合、第３ウェル
がガードバンドの役割を果たす。すなわち、第２ウェル
のドレインへのファネリング電荷の注入を、第２ウェル
の深さの分だけにすることができる。従って、本発明で
は、α線によるソフトエラーを防ぐことができる。

【０００９】（２）本発明において、前記半導体装置
は、半導体回路部を備え、前記半導体回路部は、第１導
電型第４ウェルを有し、前記第４ウェルは、前記第３ウ
ェルと接続されている、ことを特徴とする。

【００１０】本発明によれば、第４ウェルから第３ウェ
ルを介して、第１ウェルに電位が与えられる。

【００１１】（３）本発明において、前記ＳＲＡＭ部
は、前記第３ウェルのウェルコンタクト領域を有さな
い、ことを特徴とする。

【００１２】本発明によれば、ＳＲＡＭ部を小型化する
ことができる。

【００１３】（４）本発明において、前記ＳＲＡＭ部
は、前記第３ウェルのウェルコンタクト領域を有する、
ことを特徴とする。

【００１４】本発明によれば、第１ウェルのウェル抵抗
を低減できる。特に、第４ウェルと第３ウェルとの境界
にウェルコンタクト領域を配置することで、第４ウェル
で発生した基板電流がメモリセル領域に流れ込むのを防
ぐことができる。よって、ラッチアップ耐量をさらに向
上できる。

【００１５】（５）本発明において、前記ＳＲＡＭ部
は、正規メモリセル群および冗長メモリセル群を含み、
前記正規メモリセル群は、前記冗長メモリセル群に置換
可能である、ことを特徴とする。

【００１６】本発明によれば、ＳＲＡＭ部の歩留まりを
向上させることができる。

【００１７】（６）本発明において、前記メモリセル
は、セル用電源線を有し、前記セル用電源線は、前記メ
モリセルにおける前記第１負荷トランジスタおよび前記
第２負荷トランジスタに電位を供給し、前記セル用電源
線は、前記第３ウェルと電気的に分離されており、前記
メモリセル群は、それぞれ、メモリセル群用電源線を備
え、前記メモリセル群用電源線は、前記メモリセル群の
前記セル用電源線に電位を供給し、前記メモリセル群用
電源線は、電源切り離し回路を含み、前記電源切り離し
回路により、前記セル用電源線は電源から切り離し可能
である、ことを特徴とする。

【００１８】本発明によれば、メモリセル群用電源線に
電源切り離し回路が設けられている。このため、流れて
はならない電流が、メモリセル群用電源線およびセル用
電源線を介して、あるメモリセルに流れる場合、以下の
救済ができる。その不良メモリセルを含むメモリセル群
を、冗長メモリセル群と置換する。そして、電源切り離
し回路により、不良メモリセルを含む正規メモリセル群
のセル用電源線を電源から切り離す。これにより、電流
がメモリセル群用電源線およびセル用電源線を介して、
不良メモリセルに流れるのを防ぐことができる。よっ
て、メモリセル内の電流を伴う不良を救済でき、歩留ま
りが向上する。

【００１９】また、本発明によれば、セル用電源線の電
源からの切り離しは、メモリセル群を単位としてなされ
る。このため、セル用電源線を単位とする場合に比べ
て、ＳＲＡＭ部の面積を小さくすることが可能となる。

【００２０】また、本発明によれば、第３ウェルがセル
用電源線と分離されているので、第３ウェルを介して、
不良メモリセルに電流が流れるのを防ぐことが可能とな
る。よって、セル用電源線を切断するだけで、電流不良
を救済できる。

【００２１】（７）本発明において、前記メモリセル群
用電源線は、前記メモリセル群における前記メモリセル
のビット線プリチャージ回路に電位を供給し、前記電源
切り離し回路により、前記ビット線プリチャージ回路は
電源から切り離し可能である、ことを特徴とする。

【００２２】本発明によれば、ビット線プリチャージ回
路がメモリセル群用電源線と接続されている。このた
め、流れてはならない電流が、ビット線プリチャージ回
路を介して、あるメモリセルに流れる場合、以下の救済
が可能である。その不良メモリセルを含むメモリセル群
を、冗長メモリセル群と置換する。そして、ビット線プ
リチャージ回路を電源から切り離す。これにより、電流
がビット線プリチャージ回路を介して、不良メモリセル
に流れるのを防ぐことができる。よって、ビット線を介
する電流不良を救済でき、歩留まりが向上する。

【００２３】（８）本発明において、複数の前記メモリ
セルによりメモリセルアレイが構成され、前記メモリセ
ル群は、前記メモリセルアレイにおける複数のカラムを
単位とする、ことを特徴とする。本発明によれば、メモ
リセル用電源を複数カラムで共用できる。よって、半導
体装置の面積の増加を防ぐことができる。

【００２４】（９）本発明において、前記メモリセル
は、第１および第２ゲート−ゲート電極層、第１および
第２ドレイン−ドレイン接続層、第１および第２ドレイ
ン−ゲート接続層を備え、前記第１ゲート−ゲート電極
層は、前記第１負荷トランジスタおよび前記第１駆動ト
ランジスタのゲート電極を含み、前記第２ゲート−ゲー
ト電極層は、前記第２負荷トランジスタおよび前記第２
駆動トランジスタのゲート電極を含み、前記第１ドレイ
ン−ドレイン接続層は、前記第１負荷トランジスタのド
レインと前記第１駆動トランジスタのドレインとを接続
し、前記第２ドレイン−ドレイン接続層は、前記第２負
荷トランジスタのドレインと前記第２駆動トランジスタ
のドレインとを接続し、前記第１ドレイン−ドレイン接
続層と前記第２ドレイン−ドレイン接続層との間に、前
記第１ゲート−ゲート電極層および前記第２ゲート−ゲ
ート電極層が位置し、前記第１ドレイン−ゲート接続層
は、前記第１ドレイン−ドレイン接続層と前記第２ゲー
ト−ゲート電極層とを接続し、前記第２ドレイン−ゲー
ト接続層は、前記第２ドレイン−ドレイン接続層と前記
第１ゲート−ゲート電極層とを接続し、前記ドレイン−
ゲート接続層、前記ドレイン−ドレイン接続層、および
前記ゲート−ゲート電極層は、それぞれ、異なる層にあ
る、ことを特徴とする。

【００２５】本発明によれば、三層（ゲート−ゲート電
極層、ドレイン−ドレイン接続層、ドレイン−ゲート接
続層）を用いて、フリップフロップが形成される。この
ため、二層を用いてフリップフロップを形成する場合に
比べて、各層のパターンを単純化（例えば、直線状のパ
ターン）することができる。このように、本発明によれ
ば、各層のパターンを単純化できるので、例えば、メモ
リセルサイズが、４．５μｍ²以下の微細な半導体装置
にすることができる。

【００２６】（１０）本発明において、前記第１導電型
は、ｎ型であり、前記第２導電型は、ｐ型であり、前記
第１ウェルおよび前記第３ウェルには、Ｖ_DD電源が接続
され、前記第２ウェルには、Ｖ_SS電源が接続されてい
る、ことを特徴とする。

【００２７】（１１）本発明において、前記第２ウェル
は、２メモリセル毎に一つ、前記第２ウェルのウェルコ
ンタクト領域が設けられている、ことを特徴とする。

【００２８】本発明によれば、ラッチアップを防ぐこと
ができる。すなわち、ウェルコンタクト領域から離れた
メモリセルでは、基板抵抗が上昇する。基板抵抗の上昇
は、ラッチアップの原因となる。本発明によれば、第２
ウェルのウェルコンタクト領域が、２メモリセル毎に一
つ設けられている。このため、第２ウェルについては、
ウェルコンタクト領域に近い位置にあるので、その分だ
け、基板抵抗を下げることができる。よって、本発明に
よれば、ラッチアップを防ぐことができる。

【００２９】

【発明の実施の形態】本発明にかかる半導体装置の一実
施形態について説明する。図１８は、本実施形態の半導
体装置１の平面図である。本実施形態の半導体装置１
は、ＳＲＡＭ部３と、ロジック回路部５と、を同一の半
導体基板に形成している。ここで、ロジック回路部５と
は、デコーダ、センスアンプ、制御回路などのＳＲＡＭ
周辺回路であってもよいし、メモリ混載チップにおけ
る、メモリ以外のロジック回路であってもよい。以下、
半導体装置１について、ＳＲＡＭ部３の概略、ＳＲＡＭ
部３の詳細、ロジック回路部５、半導体装置１のウェ
ル、ＳＲＡＭ部３の冗長回路、の順で説明する。

【００３０】［ＳＲＡＭ部３の概略］本実施形態のＳＲ
ＡＭ部３は、６個のＭＯＳ電界効果トランジスタによ
り、一つのメモリセルが構成されるタイプである。ＳＲ
ＡＭ部３の概略を、メモリセルのフリップフロップを構
成する部分の構造と、メモリセルの構造と、ＳＲＡＭ部
３の主な効果と、に分けて説明する。

【００３１】｛メモリセルのフリップフロップを構成す
る部分の構造｝図１は、本実施形態のＳＲＡＭ部３のメ
モリセルアレイの一部における第１層導電層、第２層導
電層および第３層導電層を示す平面図である。図１の理
解を容易にするため、まず、第１層導電層、第２層導電
層、第３層導電層について個別に説明する。

【００３２】第１層導電層は、図３に示すように、ゲー
ト−ゲート電極層２１ａ、２１ｂおよび副ワード線２３
が配置されている。第２層導電層は、図５に示すよう
に、ドレイン−ドレイン接続層３１ａ、３１ｂ等が配置
されている。第３層導電層は、図８に示すように、ドレ
イン−ゲート接続層４１ａ、４１ｂ等が配置されてい
る。図３に示す構造上に、図５に示す構造が位置し、図
５に示す構造上に、図８に示す構造が位置している。こ
れを一つの図で表したのが図１である。

【００３３】図１には、フリップフロップを構成する部
分が表れている。これを、領域Ａに着目して説明する。
領域Ａは、一つのメモリセルが形成される領域である。
他の図面の領域Ａもこの意味である。

【００３４】領域Ａには、６個のＭＯＳ電界効果トラン
ジスタ、つまり、ｎチャネル型の転送トランジスタ
Ｑ₁、Ｑ₂、ｎチャネル型の駆動トランジスタＱ₃、Ｑ₄お
よびｐチャネル型の負荷トランジスタＱ₅、Ｑ₆が形成さ
れている。駆動トランジスタＱ₃と負荷トランジスタＱ₅
とで、一つのＣＭＯＳインバータが構成されている。ま
た、駆動トランジスタＱ₄と負荷トランジスタＱ₆とで、
一つのＣＭＯＳインバータが構成されている。この二つ
のＣＭＯＳインバータをクロスカップルすることによ
り、フリップフロップが構成される。領域Ａにある６個
のＭＯＳ電界効果トランジスタで構成される回路を、等
価回路で示すと図１７のようになる。

【００３５】再び図１を参照して、ゲート−ゲート電極
層２１ａ、２１ｂは、それぞれ、直線状のパターンをし
ている。ゲート−ゲート電極層２１ａは、駆動トランジ
スタＱ₃および負荷トランジスタＱ₅のゲート電極を構成
し、さらに、これらのゲート電極同士を接続している。
また、ゲート−ゲート電極層２１ｂは、駆動トランジス
タＱ₄および負荷トランジスタＱ₆のゲート電極を構成
し、さらに、これらのゲート電極同士を接続している。

【００３６】駆動トランジスタＱ₃のドレイン領域と負
荷トランジスタＱ₅のドレイン領域とは、ドレイン−ド
レイン接続層３１ａにより接続される。また、駆動トラ
ンジスタＱ₄のドレイン領域と負荷トランジスタＱ₆のド
レイン領域とは、ドレイン−ドレイン接続層３１ｂによ
り接続される。ドレイン−ドレイン接続層３１ａおよび
ドレイン−ドレイン接続層３１ｂは、それぞれ、直線状
のパターンを有する。

【００３７】駆動トランジスタＱ₃および負荷トランジ
スタＱ₅のゲート電極（ゲート−ゲート電極層２１ａ）
とドレイン−ドレイン接続層３１ｂとは、ドレイン−ゲ
ート接続層４１ｂにより接続されている。また、駆動ト
ランジスタＱ₄および負荷トランジスタＱ₆のゲート電極
（ゲート−ゲート電極層２１ｂ）とドレイン−ドレイン
接続層３１ａとは、ドレイン−ゲート接続層４１ａによ
り接続されている。ドレイン−ゲート接続層４１ａおよ
びドレイン−ゲート接続層４１ｂは、それぞれ、Ｌ字状
のパターンをしている。Ｌ字状のパターンの第１の辺と
第２の辺とで形成される角度は、ほぼ９０度である。ド
レイン−ゲート接続層４１ａの第１の辺は、ドレイン−
ゲート接続層４１ｂの第１の辺と対向している。ドレイ
ン−ゲート接続層４１ａの第２の辺は、ドレイン−ゲー
ト接続層４１ｂの第２の辺と対向している。ドレイン−
ゲート接続層４１ａとドレイン−ゲート接続層４１ｂと
は、ほぼ点対称である。

【００３８】ゲート−ゲート電極層２１ａ、ゲート−ゲ
ート電極層２１ｂ、ドレイン−ドレイン接続層３１ａお
よびドレイン−ドレイン接続層３１ｂは、互いに平行に
配置されている。そして、平面的に見ると、ドレイン−
ドレイン接続層３１ａとドレイン−ドレイン接続層３１
ｂとの間に、ゲート−ゲート電極層２１ａ、２１ｂが位
置している。

【００３９】｛メモリセルの構造｝次に、本実施形態の
ＳＲＡＭ部３のメモリセルの構造を説明する。ＳＲＡＭ
部３のメモリセルは、フィールド上に、第１層導電層、
第２層導電層、第３層導電層、第４層導電層を、層間絶
縁層を介して、順に重ねた構造をしている。フィールド
は、図２に示すように、活性領域１１、１３、１７と素
子分離領域１９とが位置する領域である。第４層導電層
は、図１０に示すように、ビット線５１等が位置する層
である。ＳＲＡＭ部３のメモリセルは、図２に示すフィ
ールド上に、前述した図１に示す第１層導電層、第２層
導電層、第３層導電層が位置し、そして、この上に、図
１０に示す第４層導電層が位置する構造をしている。

【００４０】｛ＳＲＡＭ部３の主な効果｝本実施形態に
よれば、ＳＲＡＭ部のメモリセルの小型化を図ることが
できる。本実施形態では、メモリセルのフリップフロッ
プで情報の記憶を行う。フリップフロップは、一方のイ
ンバータの入力端子（ゲート電極）を他方のインバータ
の出力端子（ドレイン）に接続し、かつ他方のインバー
タの入力端子（ゲート電極）を一方のインバータの出力
端子（ドレイン）に接続することにより、構成される。
つまり、フリップフロップは、第１のインバータと第２
のインバータをクロスカップル接続したものである。フ
リップフロップを二層で作製する場合、例えば、インバ
ータのドレイン同士を接続するドレイン−ドレイン接続
層と、インバータのゲートとインバータのドレインを接
続するドレイン−ゲート接続層と、を一つの導電層にす
ることにより、クロスカップル接続ができる。

【００４１】しかし、この構造によれば、この導電層
は、一方のインバータのドレインが位置する領域と、他
方のインバータのゲートが位置する領域と、これらを連
結する領域と、にわたって形成される。よって、この導
電層は、三つ端部を有するパターン（例えば、Ｔ字状や
ｈ字状のような分岐部を有するパターン）や、互いに腕
部分が入り込み合った渦巻き状のパターンとなる。な
お、Ｔ字状のパターンとしては、例えば、特開平１０−
４１４０９号公報の図１に開示されている。ｈ字状のパ
ターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ
Ｔech.Ｄigest(1998)、第２０１頁の図４（ｂ）に開示
されている。渦巻き状のパターンとしては、例えば、
Ｍ.Ｉshida,et.al.,ＩＥＤＭＴech.Ｄigest(1998)、第
２０１頁の図３（ｂ）に開示されている。このような複
雑なパターンは、パターンが微細化すると、フォトエッ
チング工程での正確な形状再現が困難となるので、所望
のパターンが得られず、メモリセルサイズの小型化の妨
げとなる。

【００４２】本実施形態によれば、図１に示すように、
ＣＭＯＳインバータのゲートとなるゲート−ゲート電極
層（２１ａ、２１ｂ）、ＣＭＯＳインバータのドレイン
同士を接続するドレイン−ドレイン接続層（３１ａ、３
１ｂ）、一方のＣＭＯＳインバータのゲートと他方のＣ
ＭＯＳインバータのドレインとを接続するドレイン−ゲ
ート接続層（４１ａ、４１ｂ）を、それぞれ、異なる層
に形成している。したがって、フリップフロップを形成
するのに、三層が用いられることになる。よって、二層
を用いてフリップフロップを形成する場合に比べて、各
層のパターンを単純化（例えば、直線状に）することが
できる。このように、本実施形態によれば、各層のパタ
ーンを単純化できるので、例えば、０．１８μｍ世代に
おいて、メモリセルサイズが、４．５μｍ²以下の微細
なＳＲＡＭにすることができる。

【００４３】［ＳＲＡＭ部３の詳細］本実施形態のＳＲ
ＡＭ部３の詳細を、下層から順に、図２〜図１５を用い
て説明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、
Ｃ１−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った
断面を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断
面を示すのが図１５である。

【００４４】｛フィールド、第１層導電層｝図１１は、
フィールドおよび第１層導電層を示す平面図である。ま
ず、フィールドについて、図２、図１４および図１５を
用いて説明する。図２は、フィールドを示す平面図であ
る。フィールドは、活性領域１１、１３、１７および素
子分離領域１９を有する。活性領域１１、１３、１７
は、シリコン基板の表面に形成されている。

【００４５】活性領域１１は、ほぼ口の字型をしてい
る。複数の活性領域１１が、図２中、ｘ軸方向に並んで
いる。活性領域１１には、図１に示す転送トランジスタ
Ｑ₁、Ｑ₂、駆動トランジスタＱ₃、Ｑ₄が形成される。

【００４６】活性領域１３は、ほぼエの字型をしてい
る。複数の活性領域１３が、図２中、ｘ軸方向に並んで
いる。活性領域１３には、図１に示す負荷トランジスタ
Ｑ₅、Ｑ₆が形成される。

【００４７】活性領域１７は、ｙ方向に並ぶ２メモリセ
ル毎に一つが形成される。活性領域１７には、ｐウェル
のウェルコンタクト領域が形成される。よって、２メモ
リセル分に対応するｐウェルが、このウェルコンタクト
領域を介して、Ｖ_SS配線（接地線）と接続される。

【００４８】活性領域１１、１３、１７は、それぞれ、
素子分離領域１９（深さ、例えば、４００ｎｍ）によ
り、他の活性領域から分離されている。素子分離領域１
９としては、例えば、ＳＴＩ（shallow trench isolati
on）がある。

【００４９】図２に示すフィールドのＢ１−Ｂ２断面、
Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すと
おりである。これらの断面には、シリコン基板中に形成
されたｐウェル１２、ｎウェル１４、ｎウェル１６等が
表れている。これらのウェルについては、［半導体装置
１のウェル］の欄で説明する。

【００５０】次に、フィールド上に位置する第１層導電
層について、図３、図１１、図１４および図１５を用い
て説明する。図３は、第１層導電層を示す平面図であ
り、第１層導電層には、複数のゲート−ゲート電極層２
１ａ、２１ｂおよび複数の副ワード線２３が配置されて
いる。ゲート−ゲート電極層２１ａ、２１ｂおよび副ワ
ード線２３は、例えば、ポリシリコン層上にシリサイド
層を形成した構造を有する。

【００５１】ゲート−ゲート電極層２１ａ、２１ｂは、
それぞれ、図３中、ｙ軸方向に延びた直線状のパターン
を有する。一組のゲート−ゲート電極層２１ａ、２１ｂ
が、互いに平行に、一つのメモリセル領域に配置され
る。ゲート−ゲート電極層２１ａ、２１ｂは、図１に示
す駆動トランジスタＱ₃、Ｑ₄、負荷トランジスタＱ₅、
Ｑ₆のゲート電極となる。駆動トランジスタＱ₃、Ｑ₄の
ゲート長は、例えば、０．１８μｍである。負荷トラン
ジスタＱ₅、Ｑ₆のゲート長は、例えば、０．２０μｍで
ある。

【００５２】副ワード線２３は、直線状のパターンを有
し、図３中、ｘ軸方向に延びている。副ワード線２３
は、駆動トランジスタ側に位置している。副ワード線２
３は、上層に位置する主ワード線によって活性化／非活
性化される。副ワード線２３は、転送トランジスタのゲ
ート電極となる。転送トランジスタのゲート長は、例え
ば、０．２４μｍである。

【００５３】図３に示す第１層導電層のＢ１−Ｂ２断
面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示
すとおりである。これらの断面には、副ワード線２３や
ゲート−ゲート電極層２１ｂが表れている。

【００５４】次に、活性領域に形成されるソース／ドレ
イン領域等について説明する。図１１に示すように、活
性領域１１には、ｎ⁺型ソース／ドレイン領域１１ａが
形成される。ソース／ドレイン領域とは、ソースおよび
ドレインのうち、少なくとも一方の機能を果たす領域と
いう意味である。活性領域１７には、ｐ⁺型ウェルコン
タクト領域１７ａが形成される。

【００５５】フィールドおよび第１層導電層を覆うよう
に、例えば、シリコン酸化層のような層間絶縁層（図１
１中には図示せず）が形成されている。図１４および図
１５に示すように、この層間絶縁層６５は、ＣＭＰによ
り平坦化の処理がなされている。層間絶縁層６５には、
ｎ⁺型ソース／ドレイン領域１１ａ等を露出する複数の
コンタクトホール６３が形成されている。これらのコン
タクトホール６３には、コンタクト導電部６１が埋め込
まれている。

【００５６】コンタクト導電部６１は、コンタクトホー
ル６３に埋め込まれたプラグ６０と、コンタクトホール
６３の底面上および側面上に位置する高融点金属の窒化
物層６２と、を含む。プラグ６０の材料としては、例え
ば、タングステンがある。高融点金属の窒化物層６２の
材料としては、例えば、チタンナイトライドがある。高
融点金属の窒化物層６２は、主にバリア層として機能す
る。コンタクトホール６３の上端部の径は、例えば、
０．３０μｍであり、下端部の径は、例えば、０．２４
μｍである。

【００５７】コンタクト導電部６１の平面パターンを図
で示すと、図４のとおりである。図１１に示すように、
コンタクト導電部６１は、ｎ⁺型ソース／ドレイン領域
１１ａ、ｐ⁺型ソース／ドレイン領域１３ａ、ｐ⁺型ウェ
ルコンタクト領域１７ａに接続されている。

【００５８】｛第２層導電層｝第２層導電層は、図１１
に示す構造上に位置する。第２層導電層は、図５に示す
ように、複数のドレイン−ドレイン接続層３１ａ、３１
ｂ、Ｖ_DD配線３３、複数のＢＬ（ビット線、ビット線
／）コンタクトパッド層３５ａ、３５ｂ、複数のＶ_SS局
所配線３７が配置されている。これらは、例えば、高融
点金属からなる金属層（厚さ例えば、８．５ｎｍ）上
に、高融点金属の窒化物層（厚さ例えば、１３５ｎｍ）
を形成した構造を有する。高融点金属からなる金属層
は、下敷きとなり、例えば、チタン層がある。高融点金
属の窒化物層は、例えば、チタンナイトライド層があ
る。なお、第２層導電層の構成は、高融点金属の窒化物
層のみでもよい。

【００５９】ドレイン−ドレイン接続層３１ａ、３１ｂ
から説明する。ドレイン−ドレイン接続層３１ａ、３１
ｂは、それぞれ、図５中、ｙ軸方向に延びた直線状のパ
ターンを有する。ドレイン−ドレイン接続層３１ａの本
体部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａ
の端部３１ａ１、３１ａ２の幅より小さい。同様に、ド
レイン−ドレイン接続層３１ｂの本体部３１ｂ３の幅
は、ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、
３１ｂ２の幅より小さい。本体部３１ａ３、３１ｂ３の
幅の値は、設計ルール上の最小値である。一組のドレイ
ン−ドレイン接続層３１ａ、３１ｂが、一つのメモリセ
ル領域に配置される。

【００６０】Ｖ_SS局所配線３７は、端部および、図５
中、ｙ軸方向に延びた本体部を有する。Ｖ_SS局所配線３
７の端部の幅は、Ｖ_SS局所配線３７の本体部の幅より大
きい。Ｖ_SS局所配線３７は、ドレイン−ドレイン接続層
３１ａの端部３１ａ２とドレイン−ドレイン接続層３１
ｂの端部３１ｂ２との間に位置する。そして、この位置
から、Ｖ_SS局所配線３７は、図５中、下に位置するメモ
リセルのドレイン−ドレイン接続層３１ａの端部３１ａ
２とドレイン−ドレイン接続層３１ｂの端部３１ｂ２と
の間にまで延びている。Ｖ_SS局所配線３７は、二つのメ
モリセルにつき、一つが配置される。

【００６１】ＢＬコンタクトパッド層３５ａは、ビット
線とｎ⁺型ソース／ドレイン領域１１ａ（図１１参照）
とを接続するためのパッド層として機能する。同様に、
ＢＬコンタクトパッド層３５ｂは、ビット線／とｎ⁺型
ソース／ドレイン領域１１ａとを接続するためのパッド
層として機能する。

【００６２】ＢＬコンタクトパッド層３５ａは、一メモ
リセルのドレイン−ドレイン接続層３１ａと、図５中、
その下にあるメモリセルのドレイン−ドレイン接続層３
１ａとの間に位置する。同様に、ＢＬコンタクトパッド
層３５ｂは、一メモリセルのドレイン−ドレイン接続層
３１ｂと、図５中、その下にあるメモリセルのドレイン
−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタ
クトパッド層３５ａ、３５ｂは、二つのメモリセルにつ
き、それぞれ、一つが配置される。

【００６３】Ｖ_DD配線３３は、図５中、ｘ軸方向に延び
た直線状のパターンを有する。

【００６４】図５に示す第２層導電層に位置するドレイ
ン−ドレイン接続層３１ａ、３１ｂ、Ｖ_DD配線３３、Ｂ
Ｌコンタクトパッド層３５ａ、３５ｂ、Ｖ_SS局所配線３
７は、図１１に示すコンタクト導電部６１と接続されて
いる。この接続を、図５ではコンタクト部６１ｍで表
す。

【００６５】図５に示す第２層導電層のＢ１−Ｂ２断面
は、図１４に示すとおりである。この断面には、ドレイ
ン−ドレイン接続層３１ｂ、ＢＬコンタクトパッド層３
５ｂが表れている。第２層導電層は、先程説明したよう
に、高融点金属からなる金属層３０と、高融点金属から
なる金属層３０上に位置する高融点金属の窒化物層３２
と、を備える。

【００６６】第２層導電層を覆うように、例えば、シリ
コン酸化層のような層間絶縁層（図５中には図示せず）
が形成されている。図１４および図１５に示すように、
この層間絶縁層７１は、ＣＭＰにより平坦化の処理がな
されている。図１４に示すように、層間絶縁層７１に
は、ドレイン−ドレイン接続層３１ｂ等を露出する複数
のスルーホール７９が形成されている。スルーホール７
９には、コンタクト導電部７５が埋め込まれている。ま
た、図１５に示すように、層間絶縁層７１、６５には、
ゲート−ゲート電極層２１ｂを露出するスルーホール７
７が形成されている。スルーホール７７には、コンタク
ト導電部７３が埋め込まれている。コンタクト導電部７
３、７５と第２層導電層との平面的関係を図示したのが
図１２である。

【００６７】コンタクト導電部７３について説明する。
コンタクト導電部７３の平面パターンは、図６に示すと
おりである。コンタクト導電部７３は、ゲート−ゲート
電極層２１ａ、２１ｂ（図３参照）に、接続されてい
る。コンタクト導電部７３の断面を、図１５を用いて説
明する。コンタクト導電部７３は、二つの層間絶縁層６
５、７１を貫通するスルーホール７７に埋め込まれてい
る。この断面において、コンタクト導電部７３は、ゲー
ト−ゲート電極層２１ｂと接続されている。コンタクト
導電部７３は、スルーホール７７に埋め込まれたプラグ
７０と、スルーホール７７の底面上および側面上に位置
する高融点金属の窒化物層７２と、を含む。プラグ７０
の材料としては、例えば、タングステンがある。高融点
金属の窒化物層７２の材料としては、例えば、チタンナ
イトライドがある。高融点金属の窒化物層７２は、主に
バリア層として機能する。スルーホール７７の上端部の
径は、例えば、０．３２μｍであり、下端部の径は、例
えば、０．２４μｍである。

【００６８】コンタクト導電部７５について説明する。
コンタクト導電部７５の平面パターンは、図７に示すと
おりである。コンタクト導電部７５は、図１２に示すよ
うに、ドレイン−ドレイン接続層３１ａの端部３１ａ
１、ドレイン−ドレイン接続層３１ｂの端部３１ｂ２、
ＢＬコンタクトパッド層３５ａ、３５ｂ、Ｖ_SS局所配線
３７に接続されている。コンタクト導電部７５の断面
を、図１４を用いて説明する。コンタクト導電部７５
は、層間絶縁層７１を貫通するスルーホール７９に埋め
込まれている。この断面において、コンタクト導電部７
５は、ドレイン−ドレイン接続層３１ｂ、ＢＬコンタク
トパッド層３５ｂと接続されている。コンタクト導電部
７５の構成要素は、コンタクト導電部６１、７３と同じ
である。スルーホール７９の上端部の径は、例えば、
０．３０μｍであり、下端部の径は、例えば、０．２４
μｍである。

【００６９】｛第３層導電層｝第３層導電層は、図１２
に示す構造上に位置する。第３層導電層は、図８に示す
ように、複数のドレイン−ゲート接続層４１ａ、４１
ｂ、主ワード線４３、複数のＢＬコンタクトパッド層４
５ａ、４５ｂ、複数のＶ_SSコンタクトパッド層４７が配
置されている。

【００７０】ドレイン−ゲート接続層４１ａは、本体部
４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。
本体部４１ａ３は、図８中、ｘ軸方向に延びている部分
である。端部４１ａ１は、ドレイン−ゲート接続層４１
ｂ側に曲がっている部分である。同様に、ドレイン−ゲ
ート接続層４１ｂは、本体部４１ｂ３と二つの端部４１
ｂ１、４１ｂ２とを有する。本体部４１ｂ３は、図８
中、ｘ軸方向に延びている部分である。端部４１ｂ１
は、ドレイン−ゲート接続層４１ａ側に曲がっている部
分である。一組のドレイン−ゲート接続層４１ａ、４１
ｂが、一つのメモリセル領域に配置される。

【００７１】ＢＬコンタクトパッド層４５ａは、ビット
線とｎ⁺型ソース／ドレイン領域１１ａとを接続するた
めのパッド層として機能する。同様に、ＢＬコンタクト
パッド層４５ｂは、ビット線／とｎ⁺型ソース／ドレイ
ン領域１１ａとを接続するためのパッド層として機能す
る。ＢＬコンタクトパッド層４５ａ、４５ｂは、二つの
メモリセルにつき、それぞれ、一つが配置される。

【００７２】Ｖ_SSコンタクトパッド層４７は、図８中、
ｙ軸方向に延び、二つの端部を有する。Ｖ_SSコンタクト
パッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬ
コンタクトパッド層４５ｂとの間に位置する。Ｖ_SSコン
タクトパッド層４７は、二つのメモリセルにつき、一つ
が配置される。

【００７３】主ワード線４３は、図８中、ｘ軸方向に、
直線状に延びている。主ワード線４３は、図５に示すＶ
_DD配線３３の上方に位置する。なお、本実施形態では、
ワード線を副ワード線２３（図３参照）と主ワード線４
３（図８参照）からなる構造としているが、主ワード線
を設けない構造でもよい。

【００７４】ドレイン−ゲート接続層４１ａの端部４１
ａ１、ドレイン−ゲート接続層４１ｂの端部４１ｂ１
は、それぞれ、図１２に示すコンタクト導電部７３と接
続されている。この接続を、図８ではコンタクト部７３
ｍで表す。また、ドレイン−ゲート接続層４１ａの端部
４１ａ２、ドレイン−ゲート接続層４１ｂの端部４１ｂ
２、ＢＬコンタクトパッド層４５ａ、４５ｂ、Ｖ_SSコン
タクトパッド層４７は、図１２に示すコンタクト導電部
７５と接続されている。この接続を、図８ではコンタク
ト部７５ｍで表す。

【００７５】図８に示す第３層のＢ１−Ｂ２断面、Ｃ１
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。この断面には、ドレイン−ゲート接続層４１
ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード
線４３が表れている。これらを含む第３層導電層は、例
えば、下から順に、高融点金属の窒化物層４２、金属層
４４、高融点金属からなる金属層４６、高融点金属の窒
化物層４８が積層された構造を有する。各層の具体例
は、次のとおりである。高融点金属の窒化物層４２とし
ては、例えば、チタンナイトライド層がある。金属層４
４としては、例えば、アルミニウム層、銅層または、こ
れらの合金層がある。高融点金属からなる金属層４６と
しては、例えば、チタン層がある。高融点金属の窒化物
層４８としては、例えば、チタンナイトライド層があ
る。

【００７６】第３層導電層上には、シリコン酸化層から
なるハードマスク層４０が形成されている。ハードマス
ク層４０をマスクとして、第３層の導電層のパターンニ
ングがなされる。これは、メモリセルの小型化により、
レジストのみをマスクとして、第３層導電層のパターン
ニングをするのが困難だからである。

【００７７】第３層導電層を覆うように、例えば、シリ
コン酸化層のような層間絶縁層が形成されている。図１
４および図１５に示すように、この層間絶縁層８５は、
ＣＭＰにより平坦化の処理がなされている。層間絶縁層
８５には、ＢＬコンタクトパッド層４５ａ等が露出する
スルーホール８３が形成されている。スルーホール８３
には、コンタクト導電部８１が埋め込まれている。これ
を図示した平面図が図１３である。コンタクト導電部８
１は、図１３に示すように、ＢＬコンタクトパッド層４
５ａ、４５ｂ、Ｖ_SSコンタクトパッド層４７に接続され
ている。コンタクト導電部８１の平面パターンは、図９
に示すとおりである。コンタクト導電部８１の構成要素
は、コンタクト導電部６１、７３、７５と同じである。
スルーホール８３の上端部の径は、例えば、０．３６μ
ｍであり、下端部の径は、例えば、０．２８μｍであ
る。

【００７８】｛第４層導電層｝第４層導電層は、図１３
に示す構造上に位置する。第４層導電層は、図１０に示
すように、複数のビット線５１、複数のビット線／５
３、複数のＶ_SS配線５５が配置されている。これらは、
図１０中、ｙ軸方向に、直線状に延びている。Ｖ _SS配線
５５は、ビット線５１とビット線／５３との間であっ
て、メモリセル中央にに配置されている。これらは、そ
れぞれ、図１３に示すコンタクト導電部８１と接続され
ている。この接続を、図１０ではコンタクト部８１ｍで
表す。ビット線５１等は、例えば、下から順に、チタン
ナイトライド層、アルミニウム−銅合金層、チタンナイ
トライド層が積層された構造を有する。

【００７９】図１０に示す第４層のＢ１−Ｂ２断面は、
図１４に示すとおりである。この断面には、ビット線／
５３が表れている。ビット線／５３には、ビット線５１
に流れる信号と相補の信号が流れる。以上が本実施形態
の構造の詳細である。

【００８０】なお、図１〜図１３に示されているパター
ンは、設計パターンである。これらのパターンは角部を
有する。しかし、実際に半導体基板上に形成されるパタ
ーンは、光の近接効果により、角部を規定する線が曲線
になっている。

【００８１】［ロジック回路部５］図１６は、ＳＲＡＭ
部３の一部およびロジック回路部５の一部の断面図であ
る。ＳＲＡＭ部３の一部の断面は、図１４に示す断面に
おいて、Ｂ２をさらに、図２に示すｙ方向に延ばしたも
のである。但し、図１６においては、詳細な構造を省略
している。ＳＲＡＭ部３の一部の断面もあらわしたの
は、ロジック回路部５の各層とＳＲＡＭ部３の各層との
対応関係を説明するためである。ロジック回路部５にお
ける符号が示す要素のうち、ＳＲＡＭ部３における符号
が示す要素と同じものについては、同一符号を付してい
る。

【００８２】ロジック回路部５とＳＲＡＭ部３とは、同
一のシリコン基板上に形成されている。ロジック回路部
５には、ＭＯＳ電界効果トランジスタ１００があらわれ
ている。ロジック回路部５には、この回路の機能を実現
するのに必要な素子が形成される。ＭＯＳ電界効果トラ
ンジスタ１００は、シリコン基板中のｎウェル１８上に
形成されている。ＭＯＳ電界効果トランジスタ１００
は、ゲート電極２５と、一対のｐ⁺型ソース／ドレイン
領域１３ａと、を備える。ゲート電極２５は、副ワード
線２３と同じ層に位置している。ゲート電極２５は、副
ワード線２３と同時に形成されるので、ゲート電極２５
の構成要素は、副ワード線２３と同じである。ゲート電
極２５を覆うように、層間絶縁層６５が位置している。

【００８３】ロジック回路部５において、層間絶縁層６
５上には、配線層が形成されていない。なお、層間絶縁
層６５上に配線層が形成されていてもよい。層間絶縁層
６５上に層間絶縁層７１が位置している。層間絶縁層６
５および層間絶縁層７１を貫通するように、二つのコン
タクトホール８７が形成されている。コンタクトホール
８７の一方は、ｐ⁺型ソース／ドレイン領域１３ａの一
方に到達している。コンタクトホール８７の他方は、ｐ
⁺型ソース／ドレイン領域１３ａの他方に到達してい
る。コンタクトホール８７は、図１５に示すスルーホー
ル７７と同時に形成される。なお、図示はされていない
が、層間絶縁層６５および層間絶縁層７１を貫通し、ゲ
ート電極２５へ到達するコンタクトホールも形成されて
いる。このコンタクトホールはコンタクトホール８７と
同時に形成される。

【００８４】コンタクトホール８７の上端部の径は、例
えば、０．３２μｍであり、下端部の径は、例えば、
０．２２μｍであり、深さは、１．０μｍである。コン
タクトホール８７のアスペクト比（コンタクトホール８
７の深さ／コンタクトホール８７の下端部の径）は、約
４．５である。コンタクトホール８７には、コンタクト
導電部８９が埋め込まれている。コンタクト導電部８９
は、図１５に示すコンタクト導電部７３と同時に形成さ
れるので、コンタクト導電部８９の構成要素は、コンタ
クト導電部７３と同じである。

【００８５】層間絶縁層７１上には、第１層配線層９０
や配線コンタクトパッド９１が位置している。配線コン
タクトパッドとは、配線層とｐ⁺型ソース／ドレイン領
域１３ａとの接続に用いられる導電層である。配線コン
タクトパッド９１は、一方のコンタクト導電部８９と接
続されている。第１層配線層９０は、他方のコンタクト
導電部８９と接続されている。第１層配線層９０および
配線コンタクトパッド９１は、ドレイン−ゲート接続層
４１ｂやＢＬコンタクトパッド層４５ｂと同じ層に位置
している。第１層配線層９０および配線コンタクトパッ
ド９１は、ドレイン−ゲート接続層４１ｂやＢＬコンタ
クトパッド層４５ｂと同時に形成されるので、第１層配
線層９０および配線コンタクトパッド９１の構成要素
は、ドレイン−ゲート接続層４１ｂやＢＬコンタクトパ
ッド層４５ｂと同じである。

【００８６】第１層配線層９０および配線コンタクトパ
ッド９１を覆うように、層間絶縁層８５が位置してい
る。層間絶縁層８５中には、二つのコンタクト導電部８
１が形成されている。一方のコンタクト導電部８１は、
配線コンタクトパッド９１と接続されている。他方のコ
ンタクト導電部８１は、第１層配線層９０と接続されて
いる。

【００８７】層間絶縁層８５上には、第２層配線層９２
や配線コンタクトパッド９３が位置している。配線コン
タクトパッド９３は、一方のコンタクト導電部８１と接
続されている。第２層配線層９２は、他方のコンタクト
導電部８１と接続されている。第２層配線層９２および
配線コンタクトパッド９３は、ビット線／５３と同じ層
に位置している。第２層配線層９２および配線コンタク
トパッド９３は、ビット線／５３と同時に形成されるの
で、第２層配線層９２および配線コンタクトパッド９３
の構成要素は、ビット線／５３と同じである。

【００８８】第２層配線層９２、配線コンタクトパッド
９３およびビット線／５３を覆うように、層間絶縁層９
４が位置している。層間絶縁層９４の構成要素は、層間
絶縁層８５と同じである。層間絶縁層９４中には、コン
タクト導電部９５が形成されている。コンタクト導電部
９５は、配線コンタクトパッド９３と接続されている。
コンタクト導電部９５の構成要素は、コンタクト導電部
と同じである。層間絶縁層９４上には、第３層配線層９
６が位置している。第３層配線層９６は、コンタクト導
電部９５と接続されている。第３層配線層９６の構成要
素は、第２層配線層９２と同じである。

【００８９】なお、ロジック回路部５の配線構成とし
て、第３層配線層９６およびコンタクト導電部９５を設
けない構成でもよいし、また、第３層配線層９６の他、
第４層配線層や第５層配線層を設ける構成でもよい。ま
た、ＳＲＡＭ部３と同一の配線層を有する構成でもよ
い。

【００９０】［半導体装置１のウェル］半導体装置１の
ウェルについて、ウェルの構造、ウェルによる効果、ウ
ェルの形成方法の順に説明する。

【００９１】｛ウェルの構造｝半導体装置１のウェルの
構造について、主に図１６を用いて説明する。まず、Ｓ
ＲＡＭ部３に配置されているウェルの構造から説明す
る。

【００９２】ＳＲＡＭ部３には、ｐウェル１２、ｎウェ
ル１４、ｎウェル１６が配置されている。ｐウェル１２
の表面には、活性領域１１があり、そこに、図１に示
す、ｎチャネル型の転送トランジスタＱ₁、Ｑ₂、ｎチャ
ネル型の駆動トランジスタＱ₃、Ｑ₄が形成されている。
また、図示されていないが、ｐウェル１２の表面には、
図２に示す活性領域１７がある。活性領域１７には、ｐ
ウェル１２のウェルコンタクト領域がある。ｎウェル１
４の表面には、活性領域１３があり、そこに、図１に示
す、ｐチャネル型の負荷トランジスタＱ₅、Ｑ₆が形成さ
れている。ｎウェル１６は、ｐウェル１２、ｎウェル１
４の下に位置している。ｎウェル１６は、各ｎウェル１
４と接触している。よって、各ｎウェル１４は、ｎウェ
ル１６と接続されている。

【００９３】図１９は、ｐウェル１２、ｎウェル１４、
ｎウェル１６の配置関係を示す平面図である。ｐウェル
１２、ｎウェル１４は、それぞれ、平面形状が長方形状
をしている。ｐウェル１２、ｎウェル１４は、それぞ
れ、複数あり、交互に、ｎウェル１６上に配置されてい
る。

【００９４】ロジック回路部５に配置されているウェル
について説明する。ロジック回路部５には、ｎウェル１
８が配置されている。ｎウェル１８は、ＳＲＡＭ部３と
ロジック回路部５の境界において、ｎウェル１６と接触
している。よって、ｎウェル１８はｎウェル１６と接続
されている。

【００９５】次に、各ウェルの深さ、および濃度につい
て説明する。ｐウェル１２の底部１２ａは、シリコン基
板の表面から深さｄ（例えば、０．６〜１．０μｍ）の
位置にある。ｐウェル１２のｐ型不純物は、例えば、ボ
ロンであり、ｐ型不純物濃度は、１×１０¹⁶〜１×１０
¹⁸個／ｃｍ³である。ｎウェル１４の底部１４ａは、ｐ
ウェル１２の底部１２ａとほぼ同じ位置にある。ｎウェ
ル１４のｎ型不純物は、例えば、リンであり、ｎ型不純
物濃度は、１×１０¹⁶〜１×１０¹⁸個／ｃｍ³である。
ｎウェル１６の底部１６ａは、シリコン基板の表面から
深さＤ（例えば、０．８〜３．０μｍ）の位置にある。
深さＤは深さｄより大きな値である。ｎウェル１６のｎ
型不純物は、例えば、リンであり、ｎ型不純物濃度は、
１×１０ ¹⁵〜１×１０¹⁸個／ｃｍ³である。ｎウェル１
８の底部１８ａは、ｎウェル１６の底部１６ａとほぼ同
じ位置にある。ｎウェル１８のｎ型不純物は、例えば、
リンであり、ｎ型不純物濃度は、１×１０¹⁵〜１×１０
¹⁸個／ｃｍ³である。

【００９６】｛ウェルによる効果｝本実施形態のウェル
による効果を説明する。ｎウェル１６は、ｎウェル１４
にＶ_DDの電位を供給する。このため、ｎウェル１４に
は、ウェルコンタクト領域が不要となる。これにより、
ＳＲＡＭ部３を小型化することができる。なお、ｎウェ
ル１６は、ｎウェル１８から電位を供給される。ｎウェ
ル１８は、ｎウェル１８のウェルコンタクト領域を介し
て、シリコン基板上の配線層より電位が供給される。

【００９７】本実施形態によれば、ｎウェル１６によ
り、ｎウェル１４には、均一に、Ｖ_DDの電位が供給され
る。このため、一部の負荷トランジスタにおいて、ｎウ
ェル１４の抵抗が上昇する問題を生じないようにするこ
とができる。つまり、ｎウェル１４にウェルコンタクト
領域を設けた場合、ウェルコンタクト領域から離れた位
置にある負荷トランジスタでは、ｎウェル１４の抵抗が
高くなり、ラッチアップの原因となるのである。

【００９８】なお、ｎウェル１６は、ｎウェル１８から
電位を供給されているが、本発明はこれに限定されな
い。例えば、図１９に示すＳＲＡＭ部３の周囲に、ｎウ
ェル１６のウェルコンタクト領域を形成し、そこからｎ
ウェル１６に電位を供給してもよい。一般にロジック回
路部５は、トランジスタの駆動能力が高く、基板電流が
大きい。ｎウェル１６とｎウェル１８との境界部にウェ
ルコンタクト領域を配置することで、ロジック回路部５
の基板電流がメモリセル領域に流れ込まない。よって、
ラッチアップをさらに防止することができる。

【００９９】本実施形態では、ｐウェル１２の下にｎウ
ェル１６が埋め込み層の形で配置される。ｐウェル１２
にはＶ_SSの電位、ｎウェル１６にはＶ_DDの電位が、それ
ぞれ、供給される。ｐウェル１２とｎウェル１６は、逆
バイアスされたｐｎ接合となる。また、ｐウェル１２上
のｎ⁺型のドレイン１１ａ（例えば、駆動トランジスタ
Ｑ₃、Ｑ₄のドレイン）がＶ_DD電位である場合、ｎ⁺型の
ドレイン１１ａとｐウェル１２も、逆バイアスされたｐ
ｎ接合となる。この状態で、ｎ⁺型のドレイン１１ａに
α線が入射し、ｎ⁺型のドレイン１１ａとｐウェル１２
とのｐｎ接合の空乏層がファネリングによりゆがめられ
た場合でも、Ｖ_DD電位のｎウェル１６のガードバンドの
役割を果たす。すなわち、ｎ⁺型のドレイン１１ａへの
ファネリングによる電荷の流入は、ｐウェル１２分だけ
となる。ｐウェル１２の下にｎウェル１６がない場合
（特に、シリコン基板がｐ型）に比べて、ｎ⁺型のドレ
イン１１ａへの流入電荷量は、大幅に低減される。よっ
て、本実施形態では、α線によるソフトエラーを防ぐこ
とができる。

【０１００】｛ウェルの形成方法｝次に、図１６に示す
ウェルの形成方法について、図２０〜図２３を用いて説
明する。図２０〜図２３において、領域Ｒ１は、ＳＲＡ
Ｍ部３の形成領域、領域Ｒ２は、ロジック回路部５の形
成領域を示す。

【０１０１】まず、図２０に示すように、ｐ型のシリコ
ン基板の表面に、例えば、ＳＴＩ（shallow trench iso
lation）により、素子分離領域１９を形成する。そし
て、シリコン基板の表面に、図示しないが、厚さ、例え
ば、３．０〜８．０μｍのレジストパターンを形成す
る。このレジストパターンにより、領域Ｒ１は全面的に
露出し、領域Ｒ２は部分的に露出している。

【０１０２】このレジストパターンをマスクとして、シ
リコン基板にイオンを注入し、図２１に示すように、領
域Ｒ１にｎウェル１６および領域Ｒ２にｎウェル１８を
形成する。イオンは、例えば、リンである。打ち込みエ
ネルギーは、例えば、５００ＫｅＶ〜３ＭｅＶである。
ドーズ量は、例えば、５Ｅ１２〜５Ｅ１３である。

【０１０３】図２２に示すように、ｎウェル１４の形成
領域およびｎウェル１８を露出するように、レジストパ
ターン１０００をシリコン基板上に形成する。レジスト
パターン１０００の厚さは、例えば、１．２〜２．５μ
ｍである。レジストパターン１０００をマスクとして、
シリコン基板にイオンを注入し、領域Ｒ１にｎウェル１
４を形成する。

【０１０４】ｎウェル１４は、例えば、以下の３種類の
打ち込みを組み合わせることにより形成される。まず、
チャネルカット層を形成する。イオンは、例えば、リン
である。打ち込みエネルギーは、例えば、２００ＫｅＶ
〜５００ＫｅＶであり、ドース量は、例えば、３Ｅ１２
〜２Ｅ１３である。次に、パンチスルーストッパ層を形
成する。イオンは、例えば、リンである。打ち込みエネ
ルギーは、例えば、１００ＫｅＶ〜２００ＫｅＶであ
り、ドース量は、例えば、２Ｅ１２〜１Ｅ１３である。
次に、チャネルドープ層を形成する。イオンは、例え
ば、リンである。打ち込みエネルギーは、例えば、２０
ＫｅＶ〜１００ＫｅＶであり、ドース量は、例えば、１
Ｅ１２〜１．２Ｅ１３である。なお、このイオン注入に
より、ｎウェル１８にもイオンが注入される。また、チ
ャネルドープ層形成のイオン注入は、領域Ｒ１のｎウェ
ル１４、領域Ｒ２のｎウェル１８を、別々に異なるドー
ス量でイオン注入してもよい。

【０１０５】図２３に示すように、ｐウェル１２の形成
領域を露出するように、レジストパターン２０００をシ
リコン基板上に形成する。レジストパターン２０００の
厚さは、例えば、１．２〜２．５μｍである。レジスト
パターン２０００をマスクとして、シリコン基板にイオ
ンを注入し、領域Ｒ１にｐウェル１２を形成する。

【０１０６】ｐウェル１２は、例えば、以下の３種類の
打ち込みを組み合わせることにより形成される。まず、
チャネルカット層を形成する。イオンは、例えば、ボロ
ンである。打ち込みエネルギーは、例えば、１００Ｋｅ
Ｖ〜３００ＫｅＶであり、ドース量は、例えば、３Ｅ１
２〜２Ｅ１３である。次に、パンチスルーストッパ層を
形成する。イオンは、例えば、ボロンである。打ち込み
エネルギーは、例えば、５０ＫｅＶ〜２００ＫｅＶであ
り、ドース量は、例えば、２Ｅ１２〜１Ｅ１３である。
次に、チャネルドープ層を形成する。イオンは、例え
ば、二フッ化ボロンである。打ち込みエネルギーは、例
えば、３０ＫｅＶ〜１５０ＫｅＶであり、ドース量は、
例えば、１Ｅ１２〜１．２Ｅ１３である。

【０１０７】以上により、図１６に示すウェルが形成さ
れる。

【０１０８】［ＳＲＡＭ部３の冗長回路］ＳＲＡＭ部３
は、冗長回路を含む。これについて、ＳＲＡＭ部３の冗
長回路の構成、冗長回路よる主な効果、ＳＲＡＭ部３の
電源切り離し回路、の順で説明する。

【０１０９】｛ＳＲＡＭ部３の冗長回路の構成｝図２４
は、ＳＲＡＭ部３の一部の回路ブロック図である。多数
のメモリセルＭＣが、ＳＲＡＭ部３にマトリックス状に
配置されている。メモリセルＭＣは、図１７に示す回路
構成をしている。

【０１１０】ＳＲＡＭ部３は、多数のメモリセル群を含
む。メモリセル群は、複数のメモリセルＭＣから構成さ
れ、所定数（例えば、１６）のカラムを一群としてい
る。よって、メモリセル群のロウ方向には、１６個のメ
モリセルＭＣがある。メモリセル群には、正規メモリセ
ル群および冗長メモリセル群がある。冗長メモリセル群
は、所定数（例えば、１２８）の正規メモリセル群毎に
一つ設けられている。

【０１１１】各メモリセル群には、主電源Ｖ_DDと接続さ
れたメモリセル群用電源線２００がある。メモリセル群
用電源線２００は、ビット線プリチャージ回路４００を
介して、そのメモリセル群にあるＢＬ線およびＢＬ／線
に電位を供給する。また、メモリセル群用電源線２００
は、そのメモリセル群にあるセル用Ｖ_DD電源線に電位を
供給する。

【０１１２】メモリセル群用電源線２００には、電源切
り離し回路３００が接続されている。電源切り離し回路
３００は、セル用Ｖ_DD電源線を主電源Ｖ_DDから切り離す
機能を有する。電源切り離し回路３００の詳細は、後で
説明する。なお、ＳＲＡＭ部３には、カラム毎に接地線
５００が配置されている。

【０１１３】各メモリセルＭＣは、セル用Ｖ_SS電源線を
備えている。セル用Ｖ_SS電源線は、その一部が図１０に
示すＶ_SS配線５５である。セル用Ｖ_SS電源線およびｐウ
ェル１２は、接地線５００に接続されている。

【０１１４】各メモリセルＭＣは、セル用Ｖ_DD電源線を
備えている。セル用Ｖ_DD電源線は、その一部が図５に示
すＶ_DD配線３３である。各メモリセルＭＣのセル用Ｖ_DD
電源線は、そのメモリセルＭＣが属するメモリセル群の
メモリセル群用電源線２００に接続されている。セル用
Ｖ_DD電源線は、ｎウェル１４と接続されていない。ｎウ
ェル１４は、図１６に示すｎウェル１８、ｎウェル１６
を介して、別の経路からＶ_DDの電位が供給される。

【０１１５】｛冗長回路よる主な効果｝あるメモリセル
ＭＣに、セル用Ｖ_DD電源線、ＢＬ線またはＢＬ／線を介
して、不要な電流が流れる場合、そのメモリセルは不良
メモリセルである。本実施形態では、その不良メモリセ
ルＭＣを含む正規メモリセル群を冗長メモリセル群に置
換する。そして、不良メモリセルＭＣに電流が流れるの
を防ぐため、電源切り離し回路３００のヒューズを切断
することにより、その正規メモリセル群を主電源Ｖ_DDか
ら切り離す。

【０１１６】なお、ｎウェル１４の電源供給の経路をセ
ル用Ｖ_DD電源線と別にしているので、隣りのメモリセル
群のセル用Ｖ_DD電源線からの電流が不良メモリセルＭＣ
に流れることない。すなわち、あるメモリセル群のｎウ
ェル１４は、隣りのメモリセル群のｎウェル１４とつな
がっている。ｎウェル１４の電源供給の経路をセル用Ｖ
_DD電源線と同じにすると、不良メモリセルＭＣを含む正
規メモリセル群を主電源Ｖ_DDから切り離しても、隣りの
メモリセル群のｎウェル１４を介して不良メモリセルＭ
Ｃに電流が流れるのである。

【０１１７】また、本実施形態によれば、セル用Ｖ_DD電
源線の主電源Ｖ_DDからの切り離しは、メモリセル群を単
位としてなされる。このため、セル用Ｖ_DD電源線を単位
としてなされる場合に比べて、ＳＲＡＭ部３の面積を小
さくすることが可能となる。なお、本実施形態におい
て、セル用電源線の電源からの切り離しは、セル用電源
線を単位とすることも可能である。

【０１１８】｛電源切り離し回路｝電源切り離し回路３
００は、公知の電源切り離し回路を用いることができ
る。電源切り離し回路３００の一例について、図２５を
用いて説明する。図２５は、特開平９−２６５７９２号
公報に開示された電源切り離し回路である。まず、電源
切り離し回路３００の構成から説明する。電源切り離し
回路３００は、プログラム回路３１０とスイッチ回路３
２０を含む。

【０１１９】プログラム回路３１０は、抵抗３１１、ヒ
ューズ３１３、インバータ３１５、３１７を含む。抵抗
３１１とヒューズ３１３は直列接続されている。抵抗３
１１とヒューズ３１３を接続する配線には、インバータ
３１５の入力端子が接続されている。インバータ３１５
の入力は、アクティブロウである。インバータ３１５の
出力端子は、インバータ３１７の入力端子に接続されて
いる。

【０１２０】スイッチ回路３２０は、ｐチャネル型のＭ
ＯＳトランジスタ３２１を含む。ＭＯＳトランジスタ３
２１の一方のソース／ドレインには、メモリセル群用電
源線２００（２００ａ）が接続されている。ＭＯＳトラ
ンジスタ３２１の他方のソース／ドレインには、メモリ
セル群用電源線２００（２００ｂ）が接続されている。
ＭＯＳトランジスタ３２１のゲートには、インバータ３
１７の出力端子が接続されている。

【０１２１】次に、電源切り離し回路３００の動作を説
明する。ヒューズ３１３は抵抗３１１より、抵抗値が十
分低い。このため、ヒューズ３１３を切断しない場合、
ノード３１９はロウレベル電位となる。したがって、ｐ
チャネル型のＭＯＳトランジスタ３２１はＯＮし、主電
源Ｖ_DDからメモリセル群用電源線２００を介して、セル
用Ｖ_DD電源線（図２４）に電位が供給される。

【０１２２】あるメモリセルＭＳ（図２４）が不良な場
合、そのメモリセルＭＳを含む正規メモリセル群におけ
る電源切り離し回路３００のヒューズ３１３を、レーザ
などで切断する。これにより、ノード３１９はハイレベ
ル電位となるので、ｐチャネル型のＭＯＳトランジスタ
３２１はＯＦＦする。この結果、セル用Ｖ_DD電源線（図
２４）は、主電源Ｖ_DDから切り離される。なお、電源切
り離し回路３００は、この構成にとらわれず、低抵抗の
ヒューズリンクを用いてもよい。

【図面の簡単な説明】

【図１】本実施形態のＳＲＡＭ部のメモリセルアレイの
一部における第１層導電層、第２層導電層および第３層
導電層を示す平面図である。

【図２】本実施形態のＳＲＡＭ部のメモリセルアレイの
一部におけるフィールドを示す平面図である。

【図３】本実施形態のＳＲＡＭ部のメモリセルアレイの
一部における第１層導電層を示す平面図である。

【図４】本実施形態のＳＲＡＭ部のメモリセルアレイの
一部におけるコンタクト導電部６１を示す平面図であ
る。

【図５】本実施形態のＳＲＡＭ部のメモリセルアレイの
一部における第２層導電層を示す平面図である。

【図６】本実施形態のＳＲＡＭ部のメモリセルアレイの
一部におけるコンタクト導電部７３を示す平面図であ
る。

【図７】本実施形態のＳＲＡＭ部のメモリセルアレイの
一部におけるコンタクト導電部７５を示す平面図であ
る。

【図８】本実施形態のＳＲＡＭ部のメモリセルアレイの
一部における第３層導電層を示す平面図である。

【図９】本実施形態のＳＲＡＭ部のメモリセルアレイの
一部におけるコンタクト導電部８１を示す平面図であ
る。

【図１０】本実施形態のＳＲＡＭ部のメモリセルアレイ
の一部における第４層導電層を示す平面図である。

【図１１】本実施形態のＳＲＡＭ部における、フィール
ド、第１層導電層、コンタクト導電部６１を示す平面図
である。

【図１２】本実施形態のＳＲＡＭ部における、第２層導
電層、コンタクト導電部７３、７５を示す平面図であ
る。

【図１３】本実施形態のＳＲＡＭ部における、第３層導
電層、コンタクト導電部８１を示す平面図である。

【図１４】本実施形態のＳＲＡＭ部の平面のＢ１−Ｂ２
線に沿った断面図である。

【図１５】本実施形態のＳＲＡＭ部の平面のＣ１−Ｃ２
線に沿った断面図である。

【図１６】本実施形態におけるＳＲＡＭ部の一部および
ロジック回路部の一部の断面図である。

【図１７】本実施形態におけるＳＲＡＭの等価回路図で
ある。

【図１８】本実施形態における半導体装置の平面図であ
る。

【図１９】本実施形態におけるウェルの配置関係を示す
平面図である。

【図２０】本実施形態におけるウェルの形成方法の第１
工程図である。

【図２１】本実施形態におけるウェルの形成方法の第２
工程図である。

【図２２】本実施形態におけるウェルの形成方法の第３
工程図である。

【図２３】本実施形態におけるウェルの形成方法の第４
工程図である。

【図２４】本実施形態におけるＳＲＡＭ部の一部の回路
ブロック図である。

【図２５】本実施形態におけるＳＲＡＭ部の電源切り離
し回路の回路図である。

【符号の説明】

１半導体装置３ＳＲＡＭ部５ロジック回路部１１活性領域１１ａｎ⁺型ソース／ドレイン領域１２ｐウェル１２ａ底部１３活性領域１３ａｐ⁺型ソース／ドレイン領域１４ｎウェル１４ａ底部１６ｎウェル１６ａ底部１７活性領域１７ａｐ⁺型ウェルコンタクト領域１８ｎウェル１８ａ底部１９素子分離領域２１ａ、２１ｂゲート−ゲート電極層２３副ワード線２５ゲート電極３０高融点金属からなる金属層３１ａ、３１ｂドレイン−ドレイン接続層３１ａ１、３１ａ２、３１ｂ１、３１ｂ２端部３１ａ３、３１ｂ３本体部３２高融点金属の窒化物層３３Ｖ_DD配線３５ａ、３５ｂＢＬコンタクトパッド層３７Ｖ_SS局所配線４０ハードマスク層４１ａ、４１ｂドレイン−ゲート接続層４１ａ１、４１ａ２、４１ｂ１、４１ｂ２端部４１ａ３、４１ｂ３本体部４２高融点金属の窒化物層４３主ワード線４４金属層４５ａ、４５ｂＢＬコンタクトパッド層４６高融点金属からなる金属層４７Ｖ_SSコンタクトパッド層４８高融点金属の窒化物層５１ビット線５３ビット線／５５Ｖ_SS配線６０プラグ６１コンタクト導電部６１ｍコンタクト部６２高融点金属の窒化物層６３コンタクトホール６５層間絶縁層７０プラグ７１層間絶縁層７２高融点金属の窒化物層７３コンタクト導電部７３ｍコンタクト部７５コンタクト導電部７５ｍコンタクト部７７、７９スルーホール８１コンタクト導電部８１ｍコンタクト部８３スルーホール８５層間絶縁層８７コンタクトホール８９コンタクト導電部９０第１層配線層９１配線コンタクトパッド層９２第２層配線層９３配線コンタクトパッド層９４層間絶縁層９５コンタクト導電部９６第３層配線層１００ＭＯＳ電界効果トランジスタ２００メモリセル群用電源線３００電源切り離し回路３１０プログラム回路３１１抵抗３１３ヒューズ３１５インバータ３１７インバータ３１９ノード３２０スイッチ回路３２１ＭＯＳトランジスタ４００ビット線プリチャージ回路５００接地線１０００レジストパターン２０００レジストパターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者小平覚長野県諏訪市大和３丁目３番５号セイコーエプソン株式会社内 (72)発明者野田貴史長野県諏訪市大和３丁目３番５号セイコーエプソン株式会社内Ｆターム(参考） 5F048 AA01 AA03 AA07 AB01 AB04 AC03 BB05 BB08 BE02 BE03 BE05 BE09 BF07 BF12 BF16 BG12 BH09 5F083 BS27 BS46 GA09 LA11 LA17 LA18 MA06 MA16 MA19 NA01 PR40 ZA10 ZA12

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを含むＳＲＡＭ部を備
えた半導体装置であって、前記メモリセルは、第１導電型第１ウェル、第２導電型
第２ウェル、第１負荷トランジスタ、第２負荷トランジ
スタ、第１駆動トランジスタ、第２駆動トランジスタ、
第１転送トランジスタおよび第２転送トランジスタを有
し、前記第１負荷トランジスタおよび前記第２負荷トランジ
スタは、前記第１ウェル上に位置し、前記第１駆動トランジスタ、前記第２駆動トランジス
タ、前記第１転送トランジスタおよび前記第２転送トラ
ンジスタは、前記第２ウェル上に位置し、前記半導体装置は、第１導電型第３ウェルを備え、前記第３ウェルの底部は、前記第１ウェルの底部および
前記第２ウェルの底部より深い位置にあり、前記第３ウェルは、各前記メモリセルの前記第１ウェル
と接続されている、半導体装置。
【請求項２】請求項１において、前記半導体装置は、半導体回路部を備え、前記半導体回路部は、第１導電型第４ウェルを有し、前記第４ウェルは、前記第３ウェルと接続されている、
半導体装置。
【請求項３】請求項１または２において、前記ＳＲＡＭ部は、前記第３ウェルのウェルコンタクト
領域を有さない、半導体装置。
【請求項４】請求項１または２において、前記ＳＲＡＭ部は、前記第３ウェルのウェルコンタクト
領域を有する、半導体装置。
【請求項５】請求項１〜４のいずれかにおいて、前記ＳＲＡＭ部は、正規メモリセル群および冗長メモリ
セル群を含み、前記正規メモリセル群は、前記冗長メモリセル群に置換
可能である、半導体装置。
【請求項６】請求項５において、前記メモリセルは、セル用電源線を有し、前記セル用電源線は、前記メモリセルにおける前記第１
負荷トランジスタおよび前記第２負荷トランジスタに電
位を供給し、前記セル用電源線は、前記第３ウェルと電気的に分離さ
れており、前記メモリセル群は、それぞれ、メモリセル群用電源線
を備え、前記メモリセル群用電源線は、前記メモリセル群の前記
セル用電源線に電位を供給し、前記メモリセル群用電源線は、電源切り離し回路を含
み、前記電源切り離し回路により、前記セル用電源線は電源
から切り離し可能である、半導体装置。
【請求項７】請求項６において、前記メモリセル群用電源線は、前記メモリセル群におけ
る前記メモリセルのビット線プリチャージ回路に電位を
供給し、前記電源切り離し回路により、前記ビット線プリチャー
ジ回路は電源から切り離し可能である、半導体装置。
【請求項８】請求項５〜７のいずれかにおいて、複数の前記メモリセルによりメモリセルアレイが構成さ
れ、前記メモリセル群は、前記メモリセルアレイにおける複
数のカラムを単位とする、半導体装置。
【請求項９】請求項１〜８のいずれかにおいて、前記メモリセルは、第１および第２ゲート−ゲート電極
層、第１および第２ドレイン−ドレイン接続層、第１お
よび第２ドレイン−ゲート接続層を備え、前記第１ゲート−ゲート電極層は、前記第１負荷トラン
ジスタおよび前記第１駆動トランジスタのゲート電極を
含み、前記第２ゲート−ゲート電極層は、前記第２負荷トラン
ジスタおよび前記第２駆動トランジスタのゲート電極を
含み、前記第１ドレイン−ドレイン接続層は、前記第１負荷ト
ランジスタのドレインと前記第１駆動トランジスタのド
レインとを接続し、前記第２ドレイン−ドレイン接続層は、前記第２負荷ト
ランジスタのドレインと前記第２駆動トランジスタのド
レインとを接続し、前記第１ドレイン−ドレイン接続層と前記第２ドレイン
−ドレイン接続層との間に、前記第１ゲート−ゲート電
極層および前記第２ゲート−ゲート電極層が位置し、前記第１ドレイン−ゲート接続層は、前記第１ドレイン
−ドレイン接続層と前記第２ゲート−ゲート電極層とを
接続し、前記第２ドレイン−ゲート接続層は、前記第２ドレイン
−ドレイン接続層と前記第１ゲート−ゲート電極層とを
接続し、前記ドレイン−ゲート接続層、前記ドレイン−ドレイン
接続層、および前記ゲート−ゲート電極層は、それぞ
れ、異なる層にある、半導体装置。
【請求項１０】請求項１〜９のいずれかにおいて、前記第１導電型は、ｎ型であり、前記第２導電型は、ｐ型であり、前記第１ウェルおよび前記第３ウェルには、Ｖ_DD電源が
接続され、前記第２ウェルには、Ｖ_SS電源が接続されている、半導
体装置。
【請求項１１】請求項１〜１０のいずれかにおいて、前記第２ウェルは、２メモリセル毎に一つ、前記第２ウ
ェルのウェルコンタクト領域が設けられている、半導体
装置。