JP5386819B2 - 半導体記憶装置 - Google Patents
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Description
しかしながらこれらの場合、通常のSRAMの作製工程に加えて容量形成工程を要するために製造工程及び製造コストの増加を招く。また、記憶ノードに専用のキャパシタ構造を形成するため、装置構成の複雑化が不可避であり、SRAMに対する近時の更なる微細化の要請に応えることは困難である。
本件の半導体装置の製造方法は、半導体基板に、第1のドレインを有する第1のn型トランジスタ及び第2のドレインを有する第1のp型トランジスタを形成する工程と、前記第1のドレインと、前記第2のドレインとを接続する接続部を形成する工程と、前記接続部上に、前記接続部と電気的に接続する第1の導電部と、前記第1の導電部と電気的に分離され、前記第1の導電部から第1の距離を離れて位置する第1の配線と、前記第1の導電部から前記第1の距離より大きい第2の距離を離れて位置する第1のビットラインとを有する配線層を形成する工程とを含み、前記配線層は第2の導電部を有し、前記第1の配線は、前記第1の導電部と前記第2の導電部とが平面視で両側に対向する第1の部分を有し、前記第1の部分、前記第1の導電部及び前記第2の導電部は、前記第1の部分の一部を中心に平面視で180度回転対称に配置される。
本件のSRAMの製造方法は、第1のインバータと第2のインバータとを有するSRAMの製造方法において、前記第1のインバータの第1の入力部と、前記第2のインバータの第1の出力部とを接続する第1の接続部を形成する工程と、前記第1の接続部上に、前記第1の接続部に電気的に接続される第1の導電部と、前記第1の導電部と容量結合し、前記第1の導電部から第1の距離を離れて位置する第1の配線と、前記第1の導電部から前記第1の距離より大きい第2の距離を離れて位置する第1のビット線とを有する配線層を形成する工程とを含み、前記配線層は第2の導電部を有し、前記第1の配線は、前記第1の導電部と前記第2の導電部とが平面視で両側に対向する第1の部分を有し、前記第1の部分、前記第1の導電部及び前記第2の導電部は、前記第1の部分の一部を中心に平面視で180度回転対称に配置される。
SRAMでは、複数のインバータと接続され、所定電圧を印加する配線層であるVDD層及びVSS層や、ワード線、ビット線等が多層に積層された構成を採る。
本発明では、上記のSRAMの構成を利用して、少なくとも1つの記憶ノードと電気的に接続されるように、記憶ノードの上層部分に導電層を配置する。当該上層部分やその隣接層部分にはVDD層及びVSS層が配置されており、導電層とVDD層及びVSS層との間、及び導電層同士で容量結合して寄生容量が生じる。この構成により、記憶ノードの寄生容量が増加することになる。
また、配線層と電気的に接続され、導電層に隣接するように配線接続層を配置しても良い。この場合、導電層は配線層と共に配線接続層とも容量結合し、記憶ノードの容量が更に増加することになる。
以下、上述した本発明の基本骨子を踏まえて、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。
図1は、本実施形態によるSRAMのメモリセルの結線構成を示す回路図である。
詳細には、先ず、例えばシリコン基板10の素子分離領域に所定の素子分離法、例えばSTI(Shallow Trench Isolation)法により素子分離構造11を形成し、各活性領域、ここでは活性領域AR1〜AR6を画定する。
次に、活性領域AR1〜AR6における各ゲート配線の両側にそれぞれP型不純物及びN型不純物を適宜イオン注入し、それぞれエクステンション領域13(便宜上、全てのトランジスタについて同符号を付す。)を形成する。
次に、各ゲート配線の両側面にサイドウォール絶縁膜16を形成した後、再びP型不純物及びN型不純物を適宜イオン注入し、エクステンション領域13と接合されたソース/ドレイン領域14(便宜上、全てのトランジスタについて同符号を付す。)を形成する。
その後、サリサイドプロセスを適宜行い、ゲート配線上及びソース/ドレイン領域上にシリサイド層15を形成する。
CMOSインバータIV1については、第1の駆動トランジスタDT1の各ソース/ドレイン領域14にコンタクトプラグCP1,CP2が、第1の負荷トランジスタLT1の一方のソース/ドレイン領域14にコンタクトプラグCP3が、他方のソース/ドレイン領域14に第1のシェアードコンタクトプラグSCP1が、第1のゲート配線GW1に第2のシェアードコンタクトプラグSCP2がそれぞれ形成される。
CMOSインバータIV2については、第2の駆動トランジスタDT2の各ソース/ドレイン領域14にコンタクトプラグCP4,CP5が、第2の負荷トランジスタLT2の一方のソース/ドレイン領域14にコンタクトプラグCP6が、他方のソース/ドレイン領域14に第2のシェアードコンタクトプラグSCP2が、第2のゲート配線GW2に第1のシェアードコンタクトプラグSCP1がそれぞれ形成される。
ここで、第1のシェアードコンタクトプラグSCP1は、第1の負荷トランジスタLT1のソース/ドレイン領域14と、第2のゲート配線GW2とを接続する。また、第2のシェアードコンタクトプラグSCP2は、第2の負荷トランジスタLT2のソース/ドレイン領域14と、第1のゲート配線GW1とを接続する。
第2のアクセストランジスタAT2については、一方のソース/ドレイン領域14にコンタクトプラグCP4が、他方のソース/ドレイン領域14にコンタクトプラグCP9が、第2のゲート配線AG2にコンタクトプラグCP10が、それぞれリソグラフィー及びドライエッチングからなる同一プロセスで形成される。
第2配線層M2を構成する各配線層は、ダマシン法、ここではデュアルダマシン法により、銅又は銅合金を含有する導電材料を用いて形成される。デュアルダマシン法は、配線部及びこれと接続されるビア部を同一プロセスで形成する手法である。本発明はダマシン法に限定されるものではなく、エッチングを用いて配線を形成してもよい。
同様に、孤立パターンM24と、VSSノードの一部となる配線層M25との間、及びVDDノードを構成する配線層M23との間で層間絶縁膜を介してそれぞれ容量結合し、寄生容量が増加する。
同様に、孤立パターンM24とビット線の一部となる配線層M29との距離aは、孤立パターンM24とVSSノードの一部となる配線層M25との距離b及び孤立パターンM22とVDDノードを構成する配線層M23との距離cよりも大きくなるようにレイアウトが構成されている。
このように、ビット線の一部となる配線層M27,M29から孤立パターンM22,M24を可及的に離間させることにより、ビット線の寄生容量を低減させることができる。
第3配線層M3を構成する各配線層は、ダマシン法などにより、銅、銅合金又はAlを含有する導電材料を用いて形成される。
ここで、配線層M31,M35は、孤立パターンM22,M24と可及的に接近するように、ここでは延在部分を有する形状とされた配線接続層である。
同様に、孤立パターンM34と、VSSノードの一部となる配線層M31との間、及びVSSノードの一部となる配線層M35との間で層間絶縁膜を介してそれぞれ容量結合し、寄生容量が生じている。
更に、孤立パターンM32と孤立パターンM34との間でも層間絶縁膜を介して容量結合し、寄生容量が増加する。
同様に、ビット線の一部となる配線層M39とVSSノードの一部となる配線層M31との距離aは、孤立パターンM34とVSSノードの一部となる配線層M31,M35との距離b及び孤立パターンM34と孤立パターンM32との距離cよりも大きくなるようにレイアウトが構成されている。
このように、ビット線の一部となる配線層M37,M39から孤立パターンM32,M34を可及的に離間させることにより、ビット線の寄生容量を低減させることができる。
第4配線層M4を構成する各配線層は、により、銅、銅合金又はAlを含有する導電材料を用いて形成される。
同様に、第3配線層M3の孤立パターンM34と配線層M42との間で、平面視で重畳する部分において層間絶縁膜を介して容量結合し、寄生容量が生じている。
同様に、第2の記憶ノードSN2が、これと接続された孤立パターンM24,M34からなる第2の導電層CL2により、層間絶縁膜を介してVDDノードVDDN及びVSSノードVSSNと容量結合し、それぞれ寄生容量CDD2,CSS2が生じている。
第5配線層M5を構成する各配線層は、により、銅、銅合金又はAlを含有する導電材料を用いて形成される。
ここで、第1及び第2の導電層CL1,CL2と配線層51との間に配線層M42を介在させることにより、ワード線の電位変化による第1及び第2の記憶ノードSN1,SN2への影響が遮断される。これにより、第1及び第2の記憶ノードSN1,SN2の安定した容量結合が得られる。
この場合、ロジック回路の形成プロセスを利用して、第1及び第2の導電層CL1,CL2等を含むSRAMメモリセルをSRAMメモリセルと共に、各々同一工程で形成することができる。
ロジック回路部2では、SRAMメモリセルの各種トランジスタと同様のMOSトランジスタ101,102等を備えており、SRAMメモリセルのコンタクトプラグCP1〜CP10及びシェアードコンタクトプラグSCP1,SCP2と同一工程において、コンタクトプラグ103が形成される。
また、配線層M42と電気的に接続され、孤立パターンM32,M34に隣接するように配線接続層として配線層M31,M35の一部を配置する。この構成により、孤立パターンM32,M34は配線層M42と共に配線層M31,M35とも容量結合し、第1及び第2の記憶ノードSN1,SN2が更に増加することになる。
第1のp型トランジスタと、
前記第1のn型トランジスタの第1のドレインと前記第1のp型トランジスタの第2のドレインとを接続する第1の接続部を有する第1の配線層と、
前記第1の接続部と電気的に接続された第1の導電部を有する第2の配線層と
を含むことを特徴とする半導体記憶装置。
前記第1の導電部と前記第2の配線との距離は、前記第1の導電部と前記第1の配線との距離よりも小さいことを特徴とする付記1〜4のいずれか1項に記載の半導体記憶装置。
第2のp型トランジスタと、
前記第1の配線層に形成され、前記第2のn型トランジスタの第3のドレインと前記第2のp型トランジスタの第4のドレインとを接続する第2の接続部と、
前記第2の配線層に形成され、前記第2の接続部と電気的に接続された第2の導電部と
を更に含むことを特徴とする付記1〜7のいずれか1項に記載の半導体記憶装置。
前記第2の導電部と前記第1の配線部との距離よりも、前記第2の導電部と前記第2のビット線との距離が大きいことを特徴とする付記6〜8のいずれか1項に記載の半導体記憶装置。
前記第1の導電部が前記ロジック回路の第3の配線の同一層に形成されていることを特徴とする付記1〜7のいずれか1項に記載の半導体記憶装置。
前記第1の導電部及び前記第2の導電部が前記ロジック回路の第3の配線と同一層に形成されていることを特徴とする付記8〜11のいずれか1項に記載の半導体記憶装置。
前記第1のn型トランジスタの第1のドレインと、第1のp型トランジスタの第2のドレインとを接続する接続部を形成する工程と、
前記接続部上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜内に導電プラグを形成する工程と、
前記第1の絶縁膜上に前記導電プラグに接する第1の導電部と、前記第1の導電部と電気的に分離された第1の配線とを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に第1の開口と第2の開口とを形成する工程と、
前記第1の開口と前記第2の開口とに導電部材を埋め込み、前記第1の開口内に前記第1の導電部を形成し、前記第2の開口内に前記第1の配線を形成する工程とを有することを特徴とする付記15に記載の半導体装置の製造方法。
前記第1のインバータの第1の入力部と、前記第2のインバータの第1の出力部とを接続する第1の接続部を形成する工程と、
前記第1の接続部上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜に、前記第1の接続部に達する第1の開口と、前記第1の開口とは分離した第2の開口とを形成する工程と、
前記第1の開口と前記第2の開口とに導電部材を埋め込み、前記第1の開口内に前記第1の接続部に電気的に接続される第1の導電部を形成するとともに、前記第2の開口内に前記第1の導電部と容量結合する第1の配線を形成する工程と
を含むことを特徴とするSRAMの製造方法。
前記第2のインバータの第2の入力部と、前記第1インバータの第2の出力部とを接続する第2の接続部を更に形成することを特徴とする付記17に記載のSRAMの製造方法。
前記第1の導電部を形成する工程において、前記第3の開口内に前記導電部材を埋め込み、前記第2の接続部に電気的に接続される第2の導電部を更に形成することを特徴とする付記18に記載のSRAMの製造方法。
2 ロジック回路部
10 シリコン基板
11 素子分離構造
12 ゲート絶縁膜
13 エクステンション領域
14 ソース/ドレイン領域
15 シリサイド層
16 サイドウォール絶縁膜
20a,20b ウェル領域
IV1,IV2 CMOSインバータ
AT1,AT2 アクセストランジスタ
VDDN VDDノード
VSSN VSSノード
LT1,LT2 負荷トランジスタ
DT1,DT2 駆動トランジスタ
SN1,SN2 記憶ノード
GW1,GW2 ゲート配線
LGT1,DGT1,LGT2,DGT2 ゲート端子
SCP1,SCP2 シェアードコンタクトプラグ
CL1,CL2 導電層
WL1,WL2 ワード線
BL1,BL2 ビット線
CP1〜CP10,103 コンタクトプラグ
M22,M24,M32,M34 孤立パターン
Claims (8)
- 第1のドレインを有する第1のn型トランジスタと、
第2のドレインを有する第1のp型トランジスタと、
前記第1のドレインと前記第2のドレインとを接続する第1の接続部を有する第1の配線層と、
前記第1の接続部と電気的に接続された第1の導電部と、前記第1の導電部と電気的に分離され、前記第1の導電部から第1の距離を離れて位置する第1の配線と、前記第1の導電部から前記第1の距離より大きい第2の距離を離れて位置する第1のビット線とを有する第2の配線層と
を含み、
前記第2の配線層は第2の導電部を有し、
前記第1の配線は、前記第1の導電部と前記第2の導電部とが平面視で両側に対向する第1の部分を有し、
前記第1の部分、前記第1の導電部及び前記第2の導電部は、前記第1の部分の一部を中心に平面視で180度回転対称に配置されることを特徴とする半導体記憶装置。 - 前記第2の配線層は、前記第1の配線層の上層であることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の配線は、電源線であることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記第2の配線層の上に、前記第1の導電部と電気的に接続する第3の導電部と、前記第2の導電部と電気的に接続する第4の導電部とを有する第3の配線層を有し、
前記第1の部分、前記第3の導電部及び前記第3の導電部は、前記第1の部分の前記一部を中心に平面視で180度回転対称に配置されることを特徴とする請求項1〜3のいずれか1項に記載の半導体記憶装置。 - 半導体基板に、第1のドレインを有する第1のn型トランジスタ及び第2のドレインを有する第1のp型トランジスタを形成する工程と、
前記第1のドレインと、前記第2のドレインとを接続する接続部を形成する工程と、
前記接続部上に、前記接続部と電気的に接続する第1の導電部と、前記第1の導電部と電気的に分離され、前記第1の導電部から第1の距離を離れて位置する第1の配線と、前記第1の導電部から前記第1の距離より大きい第2の距離を離れて位置する第1のビットラインとを有する配線層を形成する工程と
を含み、
前記配線層は第2の導電部を有し、
前記第1の配線は、前記第1の導電部と前記第2の導電部とが平面視で両側に対向する第1の部分を有し、
前記第1の部分、前記第1の導電部及び前記第2の導電部は、前記第1の部分の一部を中心に平面視で180度回転対称に配置されることを特徴とする半導体装置の製造方法。 - 前記第1の導電部及び前記第1の配線を形成する工程は、
前記接続部上に絶縁膜を形成する工程と、
前記絶縁膜に第1の開口と第2の開口とを形成する工程と、
前記第1の開口と前記第2の開口とに導電部材を埋め込み、前記第1の開口内に前記第1の導電部を形成し、前記第2の開口内に前記第1の配線を形成する工程とを有することを特徴とする請求項5に記載の半導体装置の製造方法。 - 第1のインバータと第2のインバータとを有するSRAMの製造方法において、
前記第1のインバータの第1の入力部と、前記第2のインバータの第1の出力部とを接続する第1の接続部を形成する工程と、
前記第1の接続部上に、前記第1の接続部に電気的に接続される第1の導電部と、前記第1の導電部と容量結合し、前記第1の導電部から第1の距離を離れて位置する第1の配線と、前記第1の導電部から前記第1の距離より大きい第2の距離を離れて位置する第1のビット線とを有する配線層を形成する工程と
を含み、
前記配線層は第2の導電部を有し、
前記第1の配線は、前記第1の導電部と前記第2の導電部とが平面視で両側に対向する第1の部分を有し、
前記第1の部分、前記第1の導電部及び前記第2の導電部は、前記第1の部分の一部を中心に平面視で180度回転対称に配置されることを特徴とするSRAMの製造方法。 - 前記第1の接続部を形成する工程において、
前記第2のインバータの第2の入力部と、前記第1インバータの第2の出力部とを接続する第2の接続部を更に形成することを特徴とする請求項7に記載のSRAMの製造方法。
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