JP4032211B2 - 半導体装置、メモリシステムおよび電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、ＳＲＡＭ（static random access memory）のような半導体装置、および、これを備えるメモリシステム、電子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が不要なのでシステムを簡単にできることや低消費電力であるという特徴を有する。このため、ＳＲＡＭは、例えば、携帯電話のような電子機器のメモリに好適に使用される。
【０００３】
携帯機器には、小型化の要請があり、これに伴いＳＲＡＭのメモリセルサイズも小さくしなければならない。
【０００４】
本発明の目的は、メモリセルサイズを小型化することが可能な半導体装置、および、これを備えるメモリシステム、電子機器を提供することである。
【０００５】
【課題を解決するための手段】
（１）本発明にかかる半導体装置は、
第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、および、第２駆動トランジスタを含むフリップフロップを備える半導体装置であって、
第１層導電層に位置し、かつ、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含む、第１ゲート-ゲート電極層と、
前記第１導電層に位置し、かつ、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含む、第２ゲート-ゲート電極層と、
前記第１層導電層の上層である第２層導電層に位置し、かつ、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとの接続に用いられ、かつ、タングステンを含有する、第１ドレイン-ドレイン接続層と、
前記第２層導電層に位置し、かつ、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとの接続に用いられ、かつ、タングステンを含有する、第２ドレイン-ドレイン接続層と、
前記第２層導電層の上層である第３導電層に位置し、かつ、前記第１ドレイン-ドレイン接続層と前記第２ゲート-ゲート電極層との接続に用いられる、第１ドレイン-ゲート接続層と、
前記第３導電層に位置し、かつ、前記第２ドレイン-ドレイン接続層と前記第１ゲート-ゲート電極層との接続に用いられる、第２ドレイン-ゲート接続層と、
を備える。
【０００６】
ここで、「活性領域」とは、素子分離領域によって画定された素子形成領域をいい、具体的には、不純物拡散層が形成される領域と、ゲート電極の下のチャネルが形成される領域とを含む。
【０００７】
第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタに所定の接続をすることにより、フリップフロップが構成される。本発明によれば、三層の導電層（ゲート-ゲート電極層、ドレイン-ドレイン接続層、ドレイン-ゲート接続層）を用いて、フリップフロップが構成される。このため、二層の導電層を用いてフリップフロップを構成する場合に比べて、各層のパターンを単純化（例えば、ほぼ直線状のパターン）することができる。このように、本発明によれば、各層のパターンを単純化できるので、例えば、メモリセルサイズが、２．５μｍ²以下の微細な半導体装置にすることができる。
【０００８】
また、本発明の第１および第２ドレイン-ドレイン接続層はタングステンを含有するので、第１および第２ドレイン-ドレイン接続層をダマシンにより形成することができる。よって、本発明によれば、半導体装置の多層配線化が容易となる。
【０００９】
（２）本発明にかかる半導体装置は、以下のようにすることができる。
【００１０】
第１転送トランジスタおよび第２転送トランジスタと、
第１方向に延びるパターンを有し、かつ、前記第１層導電層の下層に位置し、かつ、前記第１および第２負荷トランジスタが形成される、第１活性領域と、
第１方向に延びるパターンを有し、かつ、前記第１活性領域と同じ層に位置し、かつ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタが形成される、第２活性領域と、
第２方向に延びるパターンを有し、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第１転送トランジスタのゲート電極を含む、第１ワード線と、
第２方向に延びるパターンを有し、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第２転送トランジスタのゲート電極を含む、第２ワード線と、
を備え、
前記第１および第２ゲート-ゲート電極層は、第２方向に延びるパターンを有し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、前記第１および第２活性領域と平面的に見て交差して位置し、
前記第１および第２ドレイン-ドレイン接続層は、第２方向に延びるパターンを有する。
【００１１】
本発明によれば、メモリセルサイズの小型化を図ることができる。
【００１２】
（３）本発明にかかる半導体装置は、以下のようにすることができる。
【００１３】
第１方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２負荷トランジスタのソースと接続し、かつ、タングステンを含有する、電源線と、
第２方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２駆動トランジスタのソースと接続し、かつ、タングステンを含有する、接地線用局所配線層と、
前記第２層導電層に位置し、かつ、前記第１転送トランジスタと接続し、かつ、タングステンを含有する、ビット線用コンタクトパッド層と、
前記第２層導電層に位置し、かつ、前記第２転送トランジスタと接続し、かつ、タングステンを含有する、／ビット線用コンタクトパッド層と、
第２方向に延びるパターンを有し、かつ、前記３層導電層の上層である第４層導電層に位置し、かつ、前記接地線用局所配線層と接続する、接地線と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置する、主ワード線と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記ビット線用コンタクトパッド層と接続する、ビット線用局所配線層と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記／ビット線用コンタクトパッド層と接続する、／ビット線用局所配線層と、
第１方向に延びるパターンを有し、かつ、前記第４層導電層の上層である第５層導電層に位置し、前記ビット線用局所配線層と接続する、ビット線と、
第１方向に延びるパターンを有し、かつ、前記第５層導電層に位置し、前記／ビット線用局所配線層と接続する、／ビット線と、
を備える。
【００１４】
本発明によれば、電源線、接地線、主ワード線、ビット線、および、／ビット線をバランスよく配置することができる。接地線用局所配線層は、第１および第２駆動トランジスタのソースと接地線との接続に用いられる。ビット線用コンタクトパッド層およびビット線用局所配線層は、ビット線と第１転送トランジスタとの接続に用いられる。／ビット線用コンタクトパッド層および／ビット線用局所配線層は、／ビット線と第２転送トランジスタとの接続に用いられる。なお、電源線とは、例えば、Ｖ_DD配線である。接地線とは、例えば、Ｖ_SS配線である。また、主ワード線を設ける場合、上記のワード線は副ワード線となる。
【００１５】
（４）本発明にかかる半導体装置は、以下のようにすることができる。
【００１６】
第１転送トランジスタおよび第２転送トランジスタと、
第２方向に延びるパターンを有し、かつ、前記第１層導電層の下層に位置し、かつ、前記第１および第２負荷トランジスタが形成される、第１活性領域と、
第１および第２方向に延びるパターンを有し、かつ、前記第１活性領域と同じ層に位置し、かつ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタが形成される、第２活性領域と、
第２方向に延びるパターンを有し、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域の第１方向に延びるパターンと平面的に見て交差して位置し、かつ、前記第１および第２転送トランジスタのゲート電極を含む、ワード線と、
を備え、
前記第１および第２ゲート-ゲート電極層は、第１方向に延びるパターンを有し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、
前記第１および第２ドレイン-ドレイン接続層は、第１方向に延びるパターンを有する。
【００１７】
本発明によれば、メモリセルサイズの小型化を図ることができる。
【００１８】
（５）本発明にかかる半導体装置は、以下のようにすることができる。
【００１９】
第２方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２負荷トランジスタのソースと接続し、かつ、タングステンを含有する、電源線と、
第１方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２駆動トランジスタのソースと接続し、かつ、タングステンを含有する、接地線用第１局所配線層と、
前記第２層導電層に位置し、かつ、前記第１転送トランジスタと接続し、かつ、タングステンを含有する、ビット線用第１コンタクトパッド層と、
前記第２層導電層に位置し、かつ、前記第２転送トランジスタと接続し、かつ、タングステンを含有する、／ビット線用第１コンタクトパッド層と、
第２方向に延びるパターンを有し、かつ、前記第３層導電層に位置する、主ワード線と、
第１方向に延びるパターンを有し、かつ、前記第３層導電層に位置し、かつ、前記接地線用第１局所配線層と接続する、接地線用第２局所配線層と、
前記第３層導電層に位置し、かつ、前記ビット線用第１コンタクトパッド層と接続する、ビット線用第２コンタクトパッド層と、
前記第３層導電層に位置し、かつ、前記／ビット線用第１コンタクトパッド層と接続する、／ビット線用第２コンタクトパッド層と、
第１方向に延びるパターンを有し、かつ、前記第３層導電層の上層である第４層導電層に位置し、かつ、前記ビット線用第２コンタクトパッド層と接続する、ビット線と、
第１方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記／ビット線用第２コンタクトパッド層と接続する、／ビット線と、
第１方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記接地線用第２局所配線層と接続する、接地線と、
を備える。
【００２０】
本発明によれば、電源線、接地線、主ワード線、ビット線、および、／ビット線をバランスよく配置することができる。なお、接地線用第１、第２局所配線層は、第１および第２駆動トランジスタのソースと接地線との接続に用いられる。ビット線用第１、第２コンタクトパッド層は、ビット線と第１転送トランジスタとの接続に用いられる。／ビット線用第１、第２コンタクトパッド層は、／ビット線と第２転送トランジスタとの接続に用いられる。
【００２１】
（６）本発明にかかる半導体装置は、以下のようにすることができる。
【００２２】
前記第１および第２負荷トランジスタ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタを含むメモリセルのサイズが、２．５μｍ²以下である。
【００２３】
（７）本発明にかかるメモリシステムは、上記（１）〜（６）のいずれかに記載の前記半導体装置を備える。
【００２４】
（８）本発明にかかる電子機器は、上記（１）〜（６）のいずれかに記載の前記半導体装置を備える。
【００２５】
【発明の実施の形態】
本発明の実施形態について図面を用いて説明する。本実施形態は本発明にかかる半導体装置を、ＳＲＡＭに適用したものである。本実施形態には第１および第２実施形態がある。まず、第１実施形態、第２実施形態の順に説明し、それから第１および第２実施形態の効果を説明する。
【００２６】
［第１実施形態］
まず、第１実施形態にかかるＳＲＡＭの構造の概略を説明し、次に構造の詳細を説明し、最後に製造方法を説明する。
【００２７】
｛ＳＲＡＭの構造の概略｝
図１は、第１実施形態にかかるＳＲＡＭの等価回路図である。第１実施形態にかかるＳＲＡＭは、６個のＭＯＳ電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。つまり、ｎチャネル型の駆動トランジスタＱ₃とｐチャネル型の負荷トランジスタＱ₅とで、一つのＣＭＯＳインバータが構成されている。また、ｎチャネル型の駆動トランジスタＱ₄とｐチャネル型の負荷トランジスタＱ₆とで、一つのＣＭＯＳインバータが構成されている。この二つのＣＭＯＳインバータをクロスカップルすることにより、フリップフロップが構成される。そして、このフリップフロップと、ｎチャネル型の転送トランジスタＱ₁、Ｑ₂とにより、一つのメモリセルが構成される。
【００２８】
本実施形態にかかるＳＲＡＭのメモリセルは、図２〜図７に示すように、フィールドの上方に５層の導電層を有する構造をしている。以下、図１を参照しながら、図２〜図７について簡単に説明する。なお、これらの図中の記号Ｒは、一つのメモリセルの形成領域を示している。
【００２９】
図２は、フィールドを示す平面図であり、Ｙ方向にほぼ直線状に延びるパターンを有する活性領域１０１、１０３を含む。図３は、第１層導電層を示す平面図であり、Ｘ方向にほぼ直線状に延びるパターンを有するゲート-ゲート電極層１１１ａ、１１１ｂ、副ワード線１１３ａ、１１３ｂを含む。ゲート-ゲート電極層１１１ａは、駆動トランジスタＱ₃および負荷トランジスタＱ₅のゲート電極を含み、ゲート-ゲート電極層１１１ｂは、駆動トランジスタＱ₄および負荷トランジスタＱ₆のゲート電極を含み、副ワード線１１３ａは、転送トランジスタＱ₁のゲート電極を含み、副ワード線１１３ｂは、転送トランジスタＱ₂のゲート電極を含む。図４は、第２層導電層を示す平面図であり、Ｘ方向にほぼ直線状に延びるパターンを有するドレイン-ドレイン接続層１２１ａ、Ｌ字型のパターンを有するドレイン-ドレイン接続層１２１ｂ、Ｙ方向にほぼ直線状に延びるパターンを有するＶ_DD配線１２３等を含む。図５は、第３層導電層を示す平面図であり、Ｌ字型のパターンを有するドレイン-ゲート接続層１３１ａ、コの字型のパターンを有するドレイン-ゲート接続層１３１ｂを含む。図６は、第４層導電層を示す平面図であり、Ｘ方向にほぼ直線状に延びるパターンを有するビット線用局所配線層１４１ａ、／ビット線用局所配線層１４１ｂ、主ワード線１４３、Ｖ_SS配線１４５を含む。図７は、第５層導電層を示す平面図であり、Ｙ方向にほぼ直線状に延びるパターンを有するビット線１５１ａ、／ビット線１５１ｂを含む。
【００３０】
｛ＳＲＡＭの構造の詳細｝
第１実施形態にかかるＳＲＡＭの構造の詳細を、下層から順に、図２〜図１５を用いて説明する。図８はフィールドおよび第１層導電層を示す平面図であり、図９はフィールド、第１層導電層および第２層導電層を示す平面図であり、図１０は第２層導電層および第３層導電層を示す平面図であり、図１１は第１層導電層および第３層導電層を示す平面図であり、図１２は第２層導電層および第４層導電層を示す平面図であり、図１３は第４層導電層および第５層導電層を示す平面図であり、図１４は図２〜図１３のＡ１−Ａ２線に沿った断面図であり、図１５は図２〜図１３のＢ１−Ｂ２線に沿った断面図である。
【００３１】
（フィールド、第１層導電層）
まず、フィールドについて説明する。図２に示すように、フィールドは、活性領域１０１、１０３および素子分離領域１０９を有する。活性領域１０１、１０３は、シリコン基板の表面に形成されている。
【００３２】
活性領域１０１は、Ｙ方向にほぼ直線状に延びるパターンを有する。活性領域１０１は、メモリセルの形成領域Ｒに対して図２中の上下に位置する他のメモリセルの形成領域に延びている。活性領域１０１は、駆動トランジスタＱ₃、Ｑ₄が形成される領域１０１ａと転送トランジスタＱ₁、Ｑ₂が形成される領域１０１ｂとを含む。領域１０１ａの幅は、例えば、０．２２〜０．３３μｍであり、領域１０１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００３３】
活性領域１０３は、Ｙ方向にほぼ直線状に延びるパターンを有し、活性領域１０１と間隔を設けて形成されている。活性領域１０３の両端は、メモリセルの形成領域Ｒ内で延びが止まっている。活性領域１０３には、負荷トランジスタＱ₅、Ｑ₆が形成される。活性領域１０３の幅は、例えば、０．１６〜０．２０μｍである。
【００３４】
活性領域１０１と活性領域１０３とは、素子分離領域１０９（深さ、例えば、０．３５〜０．４５μｍ）により、互いに分離されている。素子分離領域１０９としては、例えば、ＳＴＩ（shallow trench isolation）がある。なお、メモリセルの形成領域ＲのＸ方向の長さは、例えば、１．０〜１．４μｍであり、Ｙ方向の長さは、例えば、１．６〜２．０μｍである。
【００３５】
図２に示すフィールドのＡ１−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、シリコン基板中に形成されたｐウェル１０２、ｎウェル１０４等が表れている。
【００３６】
次に、フィールドの上層に位置する第１層導電層について、図３、図８を用いて説明する。一組のゲート-ゲート電極層１１１ａ、１１１ｂが、互いに平行に、一つのメモリセルの形成領域Ｒに配置されている。ゲート-ゲート電極層１１１ａ、１１１ｂは、活性領域１０１、１０３と平面的に見て交差している。ゲート-ゲート電極層１１１ａは、駆動トランジスタＱ₃および負荷トランジスタＱ₅のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。ゲート-ゲート電極層１１１ｂは、駆動トランジスタＱ₄および負荷トランジスタＱ₆のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。駆動トランジスタＱ₃、Ｑ₄のゲート長は、例えば、０．１２〜０．１５μｍである。負荷トランジスタＱ₅、Ｑ₆のゲート長は、例えば、０．１４〜０．１７μｍである。
【００３７】
副ワード線１１３ａ、１１３ｂは、活性領域１０３と平面的に見て離れて位置し、かつ、活性領域１０１と平面的に見て交差して位置する。副ワード線１１３ａと副ワード線１１３ｂとの間にゲート-ゲート電極層１１１ａ、１１１ｂが位置している。副ワード線１１３ａは、転送トランジスタＱ₁のゲート電極となり、副ワード線１１３ｂは、転送トランジスタＱ₂のゲート電極となる。転送トランジスタＱ₁、Ｑ₂のゲート長は、例えば、０．１４〜０．１７μｍである。
【００３８】
ゲート-ゲート電極層１１１ａ、１１１ｂおよび副ワード線１１３ａ、１１３ｂは、例えば、ポリシリコン層上にシリサイド層を形成した構造を有する。
【００３９】
図３、図８に示す第１層導電層のＡ１−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、副ワード線１１３ａやゲート-ゲート電極層１１１ａが表れている。
【００４０】
次に、活性領域１０１に形成される、ｎ⁺型不純物領域１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅについて、図８を用いて説明する。平面的に見て副ワード線１１３ａを挟むように、ｎ⁺型不純物領域１０５ａとｎ⁺型不純物領域１０５ｂとが位置し、ゲート-ゲート電極層１１１ａを挟むように、ｎ⁺型不純物領域１０５ｂとｎ⁺型不純物領域１０５ｃとが位置し、ゲート-ゲート電極層１１１ｂを挟むように、ｎ⁺型不純物領域１０５ｃとｎ⁺型不純物領域１０５ｄとが位置し、副ワード線１１３ｂを挟むように、ｎ⁺型不純物領域１０５ｄとｎ⁺型不純物領域１０５ｅとが位置している。
【００４１】
ｎ⁺型不純物領域１０５ａは、転送トランジスタＱ₁のソースまたはドレインとなる。ｎ⁺型不純物領域１０５ｂは、転送トランジスタＱ₁のソースまたはドレイン、駆動トランジスタＱ₃のドレインとなる。ｎ⁺型不純物領域１０５ｃは、駆動トランジスタＱ₃、Ｑ₄の共通のソースとなる。ｎ⁺型不純物領域１０５ｄは、駆動トランジスタＱ₄のドレイン、転送トランジスタＱ₂のソースまたはドレインとなる。ｎ⁺型不純物領域１０５ｅは、転送トランジスタＱ₂のソースまたはドレインとなる。
【００４２】
次に、活性領域１０３に形成される、ｐ⁺型不純物領域１０７ａ、１０７ｂ、１０７ｃについて、図８を用いて説明する。平面的に見てゲート-ゲート電極層１１１ａを挟むように、ｐ⁺型不純物領域１０７ａとｐ⁺型不純物領域１０７ｂとが位置し、ゲート-ゲート電極層１１１ｂを挟むように、ｐ⁺型不純物領域１０７ｂとｐ⁺型不純物領域１０７ｃとが位置している。ｐ⁺型不純物領域１０７ａは、負荷トランジスタＱ₅のドレインとなり、ｐ⁺型不純物領域１０７ｃは、負荷トランジスタＱ₆のドレインとなり、ｐ⁺型不純物領域１０７ｂは、負荷トランジスタＱ₅、Ｑ₆の共通のソースとなる。図１４に示すように、この断面には、ｎ⁺型不純物領域１０５ａ、１０５ｂ、ｐ⁺型不純物領域１０７ａが表れている。
【００４３】
図１４および図１５に示すように、フィールドおよび第１層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層２０１が形成されている。層間絶縁層２０１は、化学的機械研磨（Ｃhemical Ｍechanical Ｐolishing、以下、ＣＭＰという）により平坦化の処理がなされている。
【００４４】
（第２層導電層）
第２層導電層について、図４、図９を用いて説明する。第２層導電層は、第１層導電層の上層に位置する。第２層導電層は、ドレイン-ドレイン接続層１２１ａ、１２１ｂ、Ｖ_DD配線１２３、ビット線コンタクトパッド層１２５ａ、／ビット線コンタクトパッド層１２５ｂ、接地線用局所配線層１２７を含む。第２層導電層は、第２層導電層とフィールドとを接続する導電部であるコンタクト導電部２０３（以下、フィールド・第２層-コンタクト導電部２０３という）を介して、フィールドのｎ⁺型不純物領域やｐ⁺型不純物領域と接続される。
【００４５】
ドレイン-ドレイン接続層１２１ａとドレイン-ドレイン接続層１２１ｂと間に、平面的に見て、ゲート-ゲート電極層１１１ａ、１１１ｂが位置するように、ドレイン-ドレイン接続層１２１ａ、１２１ｂが位置している。ドレイン-ドレイン接続層１２１ａは、ｎ⁺型不純物領域１０５ｂ（ドレイン）およびｐ⁺型不純物領域１０７ａ（ドレイン）の上方に位置している。ドレイン-ドレイン接続層１２１ａの端部１２１ａ１は、フィールド・第２層-コンタクト導電部２０３を介して、ｎ⁺型不純物領域１０５ｂ（ドレイン）と接続され、ドレイン-ドレイン接続層１２１ａの端部１２１ａ２は、フィールド・第２層-コンタクト導電部２０３を介して、ｐ⁺型不純物領域１０７ａ（ドレイン）と接続されている。ドレイン-ドレイン接続層１２１ｂは、ｎ⁺型不純物領域１０５ｄ（ドレイン）およびｐ⁺型不純物領域１０７ｃ（ドレイン）の上方に位置している。ドレイン-ドレイン接続層１２１ｂの端部１２１ｂ１は、フィールド・第２層-コンタクト導電部２０３を介して、ｎ⁺型不純物領域１０５ｄ（ドレイン）と接続され、ドレイン-ドレイン接続層１２１ｂのＬ字型の角部１２１ｂ３は、フィールド・第２層-コンタクト導電部２０３を介して、ｐ⁺型不純物領域１０７ｃ（ドレイン）と接続されている。ドレイン-ドレイン接続層１２１ａ、１２１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００４６】
Ｖ_DD配線１２３の幅は、例えば、０．１６〜０．２０μｍである。Ｖ_DD配線１２３の凸部１２３ａは、Ｘ方向に延び、かつ、ｐ⁺型不純物領域１０７ｂ（ソース）の上方に位置している。凸部１２３ａは、フィールド・第２層-コンタクト導電部２０３を介して、ｐ⁺型不純物領域１０７ｂと接続されている。
【００４７】
接地線用局所配線層１２７は、ｎ⁺型不純物領域１０５ｃ（ソース）の上方に位置している。接地線用局所配線層１２７は、フィールド・第２層-コンタクト導電部２０３を介して、ｎ⁺型不純物領域１０５ｃと接続されている。接地線用局所配線層１２７は、Ｖ_SS配線１４５（図６）と、駆動トランジスタＱ₃、Ｑ₄のソースとなるｎ⁺型不純物領域１０５ｃとを接続するための配線層として機能する。接地線用局所配線層１２７は、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の右隣に位置するメモリセルにおいて共用される。
【００４８】
ビット線用コンタクトパッド層１２５ａは、ｎ⁺型不純物領域１０５ａの上方に位置している。ビット線用コンタクトパッド層１２５ａは、フィールド・第２層-コンタクト導電部２０３を介して、ｎ⁺型不純物領域１０５ａと接続されている。ビット線用コンタクトパッド層１２５ａは、ビット線１５１ａ（図７）と、転送トランジスタＱ₁のソースおよびドレインとなるｎ⁺型不純物領域１０５ａとを接続するためのパッド層として機能する。ビット線用コンタクトパッド層１２５ａは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の上に位置するメモリセルにおいて共用される。
【００４９】
／ビット線用コンタクトパッド層１２５ｂは、ｎ⁺型不純物領域１０５ｅの上方に位置している。／ビット線用コンタクトパッド層１２５ｂは、フィールド・第２層-コンタクト導電部２０３を介して、ｎ⁺型不純物領域１０５ｅと接続されている。／ビット線用コンタクトパッド層１２５ｂは、／ビット線１５１ｂ（図７）と、転送トランジスタＱ₂のソースおよびドレインとなるｎ⁺型不純物領域１０５ｅとを接続するためのパッド層として機能する。／ビット線用コンタクトパッド層１２５ｂは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の下に位置するメモリセルにおいて共用される。
【００５０】
次に、第２層導電層の断面構造について、図１４を用いて説明する。第２層導電層は、例えば、シリコン酸化層のような絶縁層１２９に埋め込まれた構造をしている。第２層導電層はダマシンにより形成されている。第２層導電層は、例えば、高融点金属の窒化物層１２２上に、タングステンを含有するタングステン含有層１２４（厚さ例えば、１００〜２００ｎｍ）を形成した構造を有する。高融点金属の窒化物層１２２は、下敷きとなり、例えば、チタンナイトライド層がある。タングステン含有層１２４は、タングステンを主とする層であってもよいし、さらに他の金属を含む層でもよい。なお、第２層導電層の構成は、タングステン含有層１２４のみでもよい。
【００５１】
次に、フィールド・第２層-コンタクト導電部２０３の断面構造について、図１４を用いて説明する。層間絶縁層２０１には、フィールドにあるｎ⁺型不純物領域やｐ⁺型不純物領域を露出する複数のスルーホール２０５が形成されている。これらのスルーホール２０５に、フィールド・第２層-コンタクト導電部２０３が埋め込まれている。フィールド・第２層-コンタクト導電部２０３は、スルーホール２０５に埋め込まれたプラグ２０７と、スルーホール２０５の底面上および側面上に位置するバリア層２０９とを含む。バリア層２０９は、高融点金属からなる金属層と、その金属層の上に形成された高融点金属の窒化物層とからなることが好ましい。高融点金属からなる金属層の材料としては、たとえばチタンが挙げられる。高融点金属の窒化物層の材料としては、例えば、チタンナイトライドが挙げられる。スルーホール２０５の上端部の径は、例えば、０．１８〜０．２２μｍであり、下端部の径は、例えば、０．１４〜０．１８μｍである。
【００５２】
次に、ゲート-ゲート電極層１１１ａ、１１１ｂとドレイン-ゲート接続層１３１ａ、１３１ｂとの接続に用いられるコンタクト導電部２２３（以下、第１層・第３層-スタックドコンタクト導電部２２３という）について、図１５を用いて説明する。図１５には、ゲート-ゲート電極層１１１ａとドレイン-ゲート接続層１３１ｂとを接続する第１層・第３層-スタックドコンタクト導電部２２３が表れている。第１層・第３層-スタックドコンタクト導電部２２３は、下層導電部２０４に上層導電部２１４が積まれた構造をしている。下層導電部２０４は、層間絶縁層２０１に埋め込まれている。下層導電部２０４は、フィールド・第２層-コンタクト導電部２０３と同一工程で形成されたものであり、スルーホール２０６に埋め込まれたプラグ２０７、バリア層２０９を含む。なお、上層導電部２１４については、（第３層導電層）の欄で説明する。
【００５３】
図１４、図１５に示すように、第２層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層２１１が形成されている。層間絶縁層２１１は、ＣＭＰにより平坦化の処理がなされている。
【００５４】
（第３層導電層）
第３層導電層について、図５、図１０、図１１を用いて説明する。第３層導電層は、第２層導電層の上層に位置する。第３層導電層は、ドレイン-ゲート接続層１３１ａ、１３１ｂを含む。ドレイン-ゲート接続層１３１ａ、１３１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００５５】
ドレイン-ゲート接続層１３１ａは、Ｌ字型のパターンを有し、その端部１３１ａ１がドレイン-ドレイン接続層１２１ａの端部１２１ａ１の上方に位置している（図１０）。ドレイン-ゲート接続層１３１ａの端部１３１ａ１は、第３層導電層と第２層導電層とを接続する導電部であるコンタクト導電部２１３（以下、第２層・第３層-コンタクト導電部２１３という）を介して、ドレイン-ドレイン接続層１２１ａの端部１２１ａ１と接続されている（図１０）。ドレイン-ゲート接続層１３１ａの端部１３１ａ２がゲート-ゲート電極層１１１ｂの中央部の上方に位置している（図１１）。ドレイン-ゲート接続層１３１ａの端部１３１ａ２は、第１層・第３層-スタックドコンタクト導電部２２３を介して、ゲート-ゲート電極層１１１ｂの中央部と接続されている（図１１）。
【００５６】
ドレイン-ゲート接続層１３１ｂは、コの字型をし、その端部１３１ｂ１がドレイン-ドレイン接続層１２１ｂの端部１２１ｂ２の上方に位置している（図１０）。ドレイン-ゲート接続層１３１ｂの端部１３１ｂ１は、第２層・第３層-コンタクト導電部２１３を介して、ドレイン-ドレイン接続層１２１ｂの端部１２１ｂ２と接続されている（図１０）。ドレイン-ゲート接続層１３１ｂの端部１３１ｂ２がゲート-ゲート電極層１１１ａの中央部の上方に位置している（図１１）。ドレイン-ゲート接続層１３１ｂの端部１３１ｂ２は、第１層・第３層-スタックドコンタクト導電部２２３を介して、ゲート-ゲート電極層１１１ａの中央部と接続されている（図１１）。
【００５７】
次に、第３層導電層の断面構造について、図１４、図１５を用いて説明する。第３層導電層は、例えば、シリコン酸化層のような絶縁層２２９に埋め込まれた構造をしている。第３層導電層はダマシンにより形成されている。第３層導電層は、例えば、高融点金属の窒化物層１３２上に、タングステンを含有するタングステン含有層１３４（厚さ例えば、１００〜２００ｎｍ）を形成した構造を有する。高融点金属の窒化物層１３２は、下敷きとなり、例えば、チタンナイトライド層がある。タングステン含有層１３４は、タングステンを主とする層であってもよいし、さらに他の金属を含む層でもよい。なお、第３層導電層の構成は、タングステン含有層１３４のみでもよい。
【００５８】
次に、第２層・第３層-コンタクト導電部２１３の断面構造について、図１４を用いて説明する。層間絶縁層２１１を貫通するスルーホール２１５には、第２層・第３層-コンタクト導電部２１３が埋め込まれている。第２層・第３層-コンタクト導電部２１３は、フィールド・第２層-コンタクト導電部２０３で述べた構造と同様の構造をとることができる。
【００５９】
次に、第１層・第３層-スタックドコンタクト導電部２２３の上層導電部２１４について、図１５を用いて説明する。図１５には、ゲート-ゲート電極層１１１ａとドレイン-ゲート接続層１３１ｂとを接続する第１層・第３層-スタックドコンタクト導電部２２３が表れている。上層導電部２１４は、層間絶縁層２１１および絶縁層１２９に埋め込まれており、下層導電部２０４およびドレイン-ゲート接続層１３１ｂと接続されている。上層導電部２１４は、第２層・第３層-コンタクト導電部２１３と同一工程で形成されたものであり、スルーホール２１６に埋め込まれたプラグ２１７、バリア層２１９を含む。
【００６０】
図１４、図１５に示すように、第３層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層２２１が形成されている。層間絶縁層２２１は、ＣＭＰにより平坦化の処理がなされている。
【００６１】
（第４層導電層）
第４層導電層について、図６、図１２を用いて説明する。第４層導電層は、第３層導電層の上層に位置する。第４層導電層は、Ｘ方向にほぼ直線状に延びるパターンを有するビット線用局所配線層１４１ａ、／ビット線用局所配線層１４１ｂ、主ワード線１４３、Ｖ_SS配線１４５を含む。ビット線用局所配線層１４１ａと、／ビット線用局所配線層１４１ｂとの間に、主ワード線１４３、Ｖ_SS配線１４５が位置している。
【００６２】
Ｖ_SS配線１４５は、接地線用局所配線層１２７の上方に位置し、第４層導電層と第２層導電層とを接続するコンタクト導電部２３３（以下、第２層・第４層-コンタクト導電部２３３という）を介して、接地線用局所配線層１２７と接続されている。Ｖ_SS配線１４５の幅は、例えば、０．４〜１．０μｍである。
【００６３】
主ワード線１４３は、ドレイン-ドレイン接続層１２１ａの上方に位置する。主ワード線１４３によって、副ワード線１１３ａ、１１３ｂ（図８）が活性化および非活性化される。主ワード線１４３の幅は、例えば、０．１８〜０．２４μｍである。なお、本実施形態では、ワード線を副ワード線と主ワード線からなる構造としているが、主ワード線を設けない構造でもよい。
【００６４】
ビット線用局所配線層１４１ａは、ビット線１５１ａ（図７）と、転送トランジスタＱ₁のソースおよびドレインとなるｎ⁺型不純物領域１０５ａ（図８）とを接続するための配線層として機能する。ビット線用局所配線層１４１ａの端部１４１ａ１は、第２層・第４層-コンタクト導電部２３３を介して、ビット線用コンタクトパッド層１２５ａと接続されている。ビット線用局所配線層１４１ａは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図１２中の上に位置するメモリセルにおいて共用される。ビット線用局所配線層１４１ａの幅は、例えば、０．２〜０．４μｍである。
【００６５】
／ビット線用局所配線層１４１ｂは、／ビット線１５１ｂ（図７）と、転送トランジスタＱ₂のソースおよびドレインとなるｎ⁺型不純物領域１０５ｅ（図８）とを接続するための配線層として機能する。／ビット線用局所配線層１４１ｂの端部１４１ｂ１は、第２層・第４層-コンタクト導電部２３３を介して、／ビット線用コンタクトパッド層１２５ｂと接続されている。／ビット線用局所配線層１４１ｂは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図１２中の下に位置するメモリセルにおいて共用される。／ビット線用局所配線層１４１ｂの幅は、例えば、０．２〜０．４μｍである。
【００６６】
次に、第４層導電層の断面構造について、図１４を用いて説明する。第４層導電層は、例えば、下から順に、高融点金属の窒化物層１４２、金属層１４４、高融点金属の窒化物層１４６が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層１４２としては、例えば、チタンナイトライド層がある。金属層１４４としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属の窒化物層１４６としては、例えば、チタンナイトライド層がある。また、第４層導電層は、次のいずれかの態様であってもよい。１）高融点金属の窒化物層のみから構成される態様。２）金属層のみから構成される態様。
【００６７】
第４層導電層上には、シリコン酸化層からなるハードマスク層１４９が形成されている。ハードマスク層１４９をマスクとして、第４層導電層のパターンニングがなされる。これは、メモリセルの小型化により、レジストのみをマスクとして、第４層導電層のパターンニングをするのが困難だからである。
【００６８】
次に、第２層・第４層-コンタクト導電部２３３の断面構造について、図１４を用いて説明する。第２層・第４層-コンタクト導電部２３３は、層間絶縁層２１１、２２１を貫通するスルーホール２３５に埋め込まれている。この断面において、第２層・第４層-コンタクト導電部２３３は、ビット線用コンタクトパッド層１２５ａとビット線用局所配線層１４１ａとを接続している。第２層・第４層-コンタクト導電部２３３は、フィールド・第２層-コンタクト導電部２０３で述べた構造と同様の構造をとることができる。
【００６９】
図１４、図１５に示すように、第４層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層２３１が形成されている。層間絶縁層２３１は、ＣＭＰにより平坦化の処理がなされている。
【００７０】
（第５層導電層）
第５層導電層について、図７、図１３を用いて説明する。第５層導電層は、第４層導電層の上層に位置する。第５層導電層は、Ｙ方向にほぼ直線状に延びるパターンを有するビット線１５１ａ、／ビット線１５１ｂを含む。／ビット線１５１ｂには、ビット線１５１ａに流れる信号と相補の信号が流れる。ビット線１５１ａ、／ビット線１５１ｂの幅は、例えば、０．２０〜０．２６μｍである。
【００７１】
ビット線１５１ａは、第５層導電層と第４層導電層とを接続する導電部であるコンタクト導電部２４３（以下、第４層・第５層-コンタクト導電部２４３という）を介して、ビット線用局所配線層１４１ａの端部１４１ａ１と接続される。／ビット線１５１ｂは、第４層・第５層-コンタクト導電部２４３を介して、／ビット線用局所配線層１４１ｂの端部１４１ｂ２と接続されている。
【００７２】
次に、第５層導電層の断面構造について、図１４、図１５を用いて説明する。第５層導電層は、例えば、下から順に、高融点金属の窒化物層１５２、金属層１５４、高融点金属の窒化物層１５６が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層１５２としては、例えば、チタンナイトライド層がある。金属層１５４としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属の窒化物層１５６としては、例えば、チタンナイトライド層がある。また、第５層導電層は、次のいずれかの態様であってもよい。１）高融点金属の窒化物層のみから構成される態様。２）金属層のみから構成される態様。
【００７３】
第５層導電層上には、シリコン酸化層からなるハードマスク層１５９が形成されている。ハードマスク層１５９の形成理由は、ハードマスク層１４９と同じである。
【００７４】
次に、第４層・第５層-コンタクト導電部２４３の断面構造について、図１４を用いて説明する。第４層・第５層-コンタクト導電部２４３は、層間絶縁層２３１を貫通するスルーホール２４５に埋め込まれている。この断面において、第４層・第５層-コンタクト導電部２４３は、ビット線１５１ａとビット線用局所配線層１４１ａとを接続している。第４層・第５層-コンタクト導電部２４３は、フィールド・第２層-コンタクト導電部２０３で述べた構造と同様の構造をとることができる。
【００７５】
以上が第１実施形態にかかるＳＲＡＭの構造の詳細である。
【００７６】
｛ＳＲＡＭの製造方法｝
第１実施形態にかかるＳＲＡＭの製造方法について、図１６〜図２２を用いて説明する。各図の（Ａ）は、図１４に示す断面と対応し、（Ｂ）は、図１５に示す断面と対応している。
【００７７】
（第１層導電層形成まで）
図１６に示すように、シリコン基板に例えば、ＳＴＩを用いて、素子分離領域１０９を形成する。シリコン基板に例えば、イオン注入により、イオンを選択的に注入することにより、ｐウェル１０２、ｎウェル１０４を形成する。次に、図３に示すゲート-ゲート電極層１１１ａ、１１１ｂ、副ワード線１１３ａ、１１３ｂを含む第１層導電層を公知の方法を用いて形成する。
【００７８】
（第２層導電層形成まで）
図１６に示すように、第１層導電層を覆うように、層間絶縁層２０１を形成し、公知の方法を用いて、層間絶縁層２０１に埋め込まれた、図９に示すフィールド・第２層-コンタクト導電部２０３、第１層・第３層-スタックドコンタクト導電部２２３の下層導電部２０４を形成する。
【００７９】
図１７に示すように、層間絶縁層２０１の上に、例えば、ＣＶＤを用いてシリコン酸化膜を含む絶縁層１２９を形成する。絶縁層１２９の厚みは、第２層導電層の厚みを等しい。絶縁層１２９上にレジスト１２０を形成し、フォトリソグラフィとエッチングにより、第２層導電層の形成領域にある絶縁層１２９を除去する。
【００８０】
図１８に示すように、例えば、チタンナイトライドからなる高融点金属の窒化物層１２２、タングステンからなるタングステン含有層１２４を、スパッタリングを用いて絶縁層１２９を覆うように形成する。これにより、絶縁層１２９が除去された領域に、高融点金属の窒化物層１２２、タングステン含有層１２４が埋め込まれる。
【００８１】
図１９に示すように、タングステン含有層１２４、高融点金属の窒化物層１２２を例えば、ＣＭＰすることにより、図４に示すドレイン-ドレイン接続層１２１ａ、１２１ｂ、Ｖ_DD配線１２３等を含む第２層導電層を形成する。以上のように、第２層導電層は、ダマシンにより形成される。
【００８２】
（第３層導電層形成まで）
図２０に示すように、第２層導電層を覆うように、層間絶縁層２１１を形成する。公知の方法を用いて、層間絶縁層２１１に埋め込まれた、図１０に示す第２層・第３層-コンタクト導電部２１３、および、層間絶縁層２１１、絶縁層１２９に埋め込まれた第１層・第３層-スタックドコンタクト導電部２２３の上層導電部２１４を形成する。以上により、第１層・第３層-スタックドコンタクト導電部２２３が形成される。
【００８３】
図２１に示すように、層間絶縁層２１１の上に、例えば、ＣＶＤを用いてシリコン酸化膜を含む絶縁層２２９を形成する。絶縁層２２９の厚みは、第３層導電層の厚みを等しい。絶縁層２２９上にレジストを形成し、フォトリソグラフィとエッチングにより、第３層導電層の形成領域にある絶縁層２２９を除去する。
【００８４】
次に、例えば、チタンナイトライドからなる高融点金属の窒化物層１３２と、タングステンからなるタングステン含有層１３４とを、スパッタリングを用いて絶縁層２２９を覆うように形成する。これにより、絶縁層２２９が除去された領域に、高融点金属の窒化物層１３２、タングステン含有層１３４が埋め込まれる。
【００８５】
次に、タングステン含有層１３４、高融点金属の窒化物層１３２を例えば、ＣＭＰすることにより、図５に示すドレイン-ゲート１３１ａ、１３１ｂである第３層導電層を形成する。
【００８６】
（第５層導電層形成まで）
図２２に示すように、第３層導電層を覆う層間絶縁層２２１を形成する。そして、公知の方法を用いて、層間絶縁層２１１、２２９、２２１に埋め込まれた、図１２に示す第２層・第４層-コンタクト導電部２３３を形成する。そして、公知の方法を用いて、第４層、第５層導電層を形成することにより、図１４、図１５に示す構造が完成する。
【００８７】
｛第１実施形態の変形例｝
第２層導電層と第４層導電層を接続するのに、図１４に示す第２層・第４層-コンタクト導電部２３３のかわりに、第２層・第４層-スタックドコンタクト導電部を用いることもできる。
【００８８】
図２３は、変形例にかかる第２層導電層および第４層導電層を示す平面図である。第２層・第４層-スタックドコンタクト導電部２５３により、Ｖ_SS配線１４５と接地線用局所配線層１２７が接続され、ビット線用局所配線層１４１ａとビット線用コンタクトパッド層１２５ａが接続され、／ビット線用局所配線層１４１ｂと／ビット線用コンタクトパッド層１２５ｂが接続されている。
【００８９】
図２４は、第２層・第４層-スタックドコンタクト導電部２５３を示す断面図であり、図１４と対応している。第２層・第４層-スタックドコンタクト導電部２５３は、下層導電部２５５に上層導電部２５７が積まれた構造をしている。下層導電部２５５は、層間絶縁層２１１に埋め込まれている。下層導電部２５５は、第２層・第３層-コンタクト導電部２１３と同じ層構造をし、同一工程で形成される。上層導電部２５７は、層間絶縁層２２１に埋め込まれている。上層導電部２５７は、第２層・第３層-コンタクト導電部２１３と同じ層構造をしている。
【００９０】
［第２実施形態］
まず、第２実施形態にかかるＳＲＡＭの構造の概略を説明し、次に構造の詳細を説明する。
【００９１】
｛ＳＲＡＭの構造の概略｝
図２５は、第２実施形態にかかるＳＲＡＭの等価回路図である。第２実施形態のＳＲＡＭは、第１実施形態と同様に、６個のＭＯＳ電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。
【００９２】
第２実施形態にかかるＳＲＡＭのメモリセルは、図２６〜図３０に示すように、フィールドの上方に４層の導電層を有する構造をしている。第１実施形態にかかるＳＲＡＭのメモリセルは、フィールドの上方に５層の導電層を有する構造をしている。以下、図２５を参照しながら、図２６〜図３０について簡単に説明する。なお、これらの図中の記号Ｒは、一つのメモリセルの形成領域を示している。
【００９３】
図２６は、フィールドを示す平面図であり、活性領域３０１、３０３、３０６を含む。図２７は、第１層導電層を示す平面図であり、Ｙ方向にほぼ直線状に延びるパターンを有するゲート-ゲート電極層３１１ａ、３１１ｂ、Ｘ方向にほぼ直線状に延びるパターンを有する副ワード線３１３を含む。ゲート-ゲート電極層３１１ａは、駆動トランジスタＱ₃および負荷トランジスタＱ₅のゲート電極を含み、ゲート-ゲート電極層３１１ｂは、駆動トランジスタＱ₄および負荷トランジスタＱ₆のゲート電極を含み、副ワード線３１３は、転送トランジスタＱ₁、Ｑ₂のゲート電極を含む。図２８は、第２層導電層を示す平面図であり、Ｌ字型のパターンを有するドレイン-ドレイン接続層３２１ａ、３２１ｂ、Ｘ方向にほぼ直線状に延びるパターンを有するＶ_DD配線３２３等を含む。図２９は、第３層導電層を示す平面図であり、ドレイン-ゲート接続層３３１ａ、３３１ｂ、主ワード線３３３を含む。図３０は、第４層導電層を示す平面図であり、Ｙ方向にほぼ直線状に延びるパターンを有するビット線３４７ａ、／ビット線３４７ｂ、Ｖ_SS配線３４５を含む。
【００９４】
｛ＳＲＡＭの構造の詳細｝
第２実施形態にかかるＳＲＡＭの構造の詳細を、下層から順に、図２６〜図３７を用いて説明する。図３１はフィールドおよび第１層導電層を示す平面図であり、図３２はフィールド、第１層導電層および第２層導電層を示す平面図であり、図３３は第２層導電層および第３層導電層を示す平面図であり、図３４は第１層導電層および第３層導電層を示す平面図であり、図３５は第３層導電層および第４層導電層を示す平面図であり、図３６は図２６〜図３５のＡ１−Ａ２線に沿った断面図であり、図３７は図２６〜図３５のＢ１−Ｂ２線に沿った断面図である。
【００９５】
（フィールド、第１層導電層）
まず、フィールドについて説明する。図２６に示すように、フィールドは、活性領域３０１、３０３、３０６および素子分離領域３０９を有する。活性領域３０１、３０３、３０６は、シリコン基板の表面に形成されている。
【００９６】
活性領域３０１は、Ｘ方向にほぼ直線状に延びるパターンを有する領域３０１ａ、および、Ｙ方向にほぼ直線状に延びるパターンを有する領域３０１ｂを含む。転送トランジスタＱ₁、Ｑ₂は、領域３０１ｂに形成される。駆動トランジスタＱ₃、Ｑ₄は、領域３０１ｂの一部から領域３０１ａにわたって形成される。
【００９７】
活性領域３０３は、Ｘ方向にほぼ直線状に延びるパターンを有する領域３０３ａ、および、Ｙ方向にほぼ直線状に延びるパターンを有する領域３０３ｂを含む。領域３０３ａには、負荷トランジスタＱ₅、Ｑ₆が形成される。
【００９８】
活性領域３０６には、ｐウェルコンタクト領域が形成される。活性領域３０６は、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図２６中の下に位置するメモリセルにおいて共用される。
【００９９】
活性領域３０１、３０３、３０６は、素子分離領域３０９により、互いに分離されている。素子分離領域３０９は、第１実施形態の素子分離領１０９と同様である。
【０１００】
図２６に示すフィールドのＡ１−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図３６、図３７に示すとおりである。これらの断面には、シリコン基板中に形成されたｐウェル３０２、ｎウェル３０４等が表れている。
【０１０１】
次に、フィールドの上層に位置する第１層導電層について、図２７、図３１を用いて説明する。一組のゲート-ゲート電極層３１１ａ、３１１ｂが、互いに平行に、一つのメモリセルの形成領域Ｒに配置されている。ゲート-ゲート電極層３１１ａ、３１１ｂは、活性領域３０１、３０３と平面的に見て交差している。ゲート-ゲート電極層３１１ａは、駆動トランジスタＱ₃および負荷トランジスタＱ₅のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。ゲート-ゲート電極層３１１ｂは、駆動トランジスタＱ₄および負荷トランジスタＱ₆のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。駆動トランジスタＱ₃、Ｑ₄、負荷トランジスタＱ₅、Ｑ₆のゲート長は、それぞれ、第１実施形態の駆動トランジスタＱ₃、Ｑ₄、負荷トランジスタＱ₅、Ｑ₆のゲート長と同じである。
【０１０２】
副ワード線３１３は、活性領域３０１と平面的に見て交差して位置する。副ワード線３１３は、転送トランジスタＱ₁、Ｑ₂のゲート電極となる。転送トランジスタＱ₁、Ｑ₂のゲート長は、第１実施形態の転送トランジスタＱ₁、Ｑ₂のゲート長と同じである。
【０１０３】
ゲート-ゲート電極層３１１ａ、３１１ｂおよび副ワード線３１３は、例えば、ポリシリコン層上にシリサイド層を形成した構造を有する。
【０１０４】
図２７、図３１に示す第１層導電層のＡ１−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図３６、図３７に示すとおりである。これらの断面には、副ワード線３１３やゲート-ゲート電極層３１１ｂが表れている。
【０１０５】
次に、活性領域３０１に形成される、ｎ⁺型不純物領域３０５ａ、３０５ｂ、３０５ｃ、３０５ｄ、３０５ｅについて、図３１を用いて説明する。平面的に見て、副ワード線３１３を挟むようにｎ⁺型不純物領域３０５ａとｎ⁺型不純物領域３０５ｂとが位置し、ゲート-ゲート電極層３１１ａを挟むように、ｎ⁺型不純物領域３０５ｂとｎ⁺型不純物領域３０５ｃとが位置し、ゲート-ゲート電極層３１１ｂを挟むように、ｎ⁺型不純物領域３０５ｃとｎ⁺型不純物領域３０５ｄとが位置し、副ワード線３１３を挟むように、ｎ⁺型不純物領域３０５ｄとｎ⁺型不純物領域３０５ｅとが位置している。
【０１０６】
ｎ⁺型不純物領域３０５ａは、転送トランジスタＱ₁のソースまたはドレインとなる。ｎ⁺型不純物領域３０５ｂは、転送トランジスタＱ₁のソースまたはドレイン、駆動トランジスタＱ₃のドレインとなる。ｎ⁺型不純物領域３０５ｃは、駆動トランジスタＱ₃、Ｑ₄の共通のソースとなる。ｎ⁺型不純物領域３０５ｄは、駆動トランジスタＱ₄のドレイン、転送トランジスタＱ₂のソースまたはドレインとなる。ｎ⁺型不純物領域３０５ｅは、転送トランジスタＱ₂のソースまたはドレインとなる。
【０１０７】
次に、活性領域３０３に形成される、ｐ⁺型不純物領域３０７ａ、３０７ｂ、３０７ｃ、３０７ｄについて、図３１を用いて説明する。平面的に見てゲート-ゲート電極層３１１ａを挟むように、ｐ⁺型不純物領域３０７ａとｐ⁺型不純物領域３０７ｂとが位置し、ゲート-ゲート電極層３１１ｂを挟むように、ｐ⁺型不純物領域３０７ｂとｐ⁺型不純物領域３０７ｃとが位置している。ｐ⁺型不純物領域３０７ａは、負荷トランジスタＱ₅のドレインとなり、ｐ⁺型不純物領域３０７ｃは、負荷トランジスタＱ₆のドレインとなり、ｐ⁺型不純物領域３０７ｂは、負荷トランジスタＱ₅、Ｑ₆の共通のソースとなる。ｐ⁺型不純物領域３０７ｄはＹ方向に延びたパターンを有し、ｐ⁺型不純物領域３０７ｂと接続されている。
【０１０８】
図３１に示すように、活性領域３０６には、ｐウェルコンタクト領域となるｐ⁺型不純物領域３０８が形成されている。
【０１０９】
図３６に示すように、この断面には、ｎ⁺型不純物領域３０５ｄ、３０５ｅ、ｐ⁺型不純物領域３０７ｃが表れている。
【０１１０】
図３６および図３７に示すように、フィールドおよび第１層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層４０１が形成されている。層間絶縁層４０１は、ＣＭＰにより平坦化の処理がなされている。
【０１１１】
（第２層導電層）
第２層導電層について、図２８、図３２を用いて説明する。第２層導電層は、第１層導電層の上層に位置する。第２層導電層は、ドレイン-ドレイン接続層３２１ａ、３２１ｂ、Ｖ_DD配線３２３、ビット線コンタクトパッド層３２５ａ、／ビット線コンタクトパッド層３２５ｂ、接地線用局所配線層３２７を含む。第２層導電層は、第２層導電層とフィールドとを接続する導電部であるコンタクト導電部４０３（以下、フィールド・第２層-コンタクト導電部４０３という）を介して、フィールドのｎ⁺型不純物領域やｐ⁺型不純物領域と接続される。
【０１１２】
ドレイン-ドレイン接続層３２１ａとドレイン-ドレイン接続層３２１ｂと間に、平面的に見て、ゲート-ゲート電極層３１１ａ、３１１ｂが位置するように、ドレイン-ドレイン接続層３２１ａ、３２１ｂが位置している。ドレイン-ドレイン接続層３２１ａは、ｎ⁺型不純物領域３０５ｂ（ドレイン）およびｐ⁺型不純物領域３０７ａ（ドレイン）の上方に位置している。ドレイン-ドレイン接続層３２１ａの端部３２１ａ１は、フィールド・第２層-コンタクト導電部４０３を介して、ｎ⁺型不純物領域３０５ｂ（ドレイン）と接続され、ドレイン-ドレイン接続層３２１ａのＬ字型の角部３２１ａ２は、フィールド・第２層-コンタクト導電部４０３を介して、ｐ⁺型不純物領域３０７ａ（ドレイン）と接続されている。ドレイン-ドレイン接続層３２１ｂは、ｎ⁺型不純物領域３０５ｄ（ドレイン）およびｐ⁺型不純物領域３０７ｃ（ドレイン）の上方に位置している。ドレイン-ドレイン接続層３２１ｂの端部３２１ｂ１は、フィールド・第２層-コンタクト導電部４０３を介して、ｎ⁺型不純物領域３０５ｄ（ドレイン）と接続され、ドレイン-ドレイン接続層３２１ｂのＬ字型の角部３２１ｂ２は、フィールド・第２層-コンタクト導電部４０３を介して、ｐ⁺型不純物領域３０７ｃ（ドレイン）と接続されている。
【０１１３】
Ｖ_DD配線３２３は、フィールド・第２層-コンタクト導電部４０３を介して、ｐ⁺型不純物領域３０７ｄと接続されている。これにより、負荷トランジスタＱ₅、Ｑ₆のソースであるｐ⁺型不純物領域３０７ｂは、Ｖ_DD配線３２３に接続される。
【０１１４】
接地線用局所配線層３２７は、Ｙ方向に延びるパターンを有し、ｎ⁺型不純物領域３０５ｃ（ソース）およびｐ⁺型不純物領域３０８（ｐウェルコンタクト領域）の上方に位置している。接地線用局所配線層３２７は、フィールド・第２層-コンタクト導電部４０３を介して、ｎ⁺型不純物領域３０５ｃ、ｐ⁺型不純物領域３０８と接続されている。接地線用局所配線層３２７は、Ｖ_SS配線３４５（図３０）と駆動トランジスタＱ₃、Ｑ₄のソースとなるｎ⁺型不純物領域３０５ｃとを接続するための配線層、および、Ｖ_SS配線３４５とｐウェルコンタクト領域となるｐ⁺型不純物領域３０８とを接続するための配線層として機能する。
【０１１５】
ビット線用コンタクトパッド層３２５ａは、ｎ⁺型不純物領域３０５ａの上方に位置している。ビット線用コンタクトパッド層３２５ａは、フィールド・第２層-コンタクト導電部４０３を介して、ｎ⁺型不純物領域３０５ａと接続されている。ビット線用コンタクトパッド層３２５ａは、ビット線３４７ａ（図３０）と、転送トランジスタＱ₁のソースおよびドレインとなるｎ⁺型不純物領域３０５ａとを接続するためのパッド層として機能する。
【０１１６】
／ビット線用コンタクトパッド層３２５ｂは、ｎ⁺型不純物領域３０５ｅの上方に位置している。／ビット線用コンタクトパッド層３２５ｂは、フィールド・第２層-コンタクト導電部４０３を介して、ｎ⁺型不純物領域３０５ｅと接続されている。／ビット線用コンタクトパッド層３２５ｂは、／ビット線３４７ｂ（図３０）と、転送トランジスタＱ₂のソースおよびドレインとなるｎ⁺型不純物領域３０５ｅとを接続するためのパッド層として機能する。接地線用局所配線層３２７、ビット線用コンタクトパッド層３２５ａ、／ビット線用コンタクトパッド層３２５ｂは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図３２中の下に位置するメモリセルにおいて共用される。
【０１１７】
次に、第２層導電層の断面構造について、図３６を用いて説明する。第２層導電層は、例えば、シリコン酸化層のような絶縁層３２９に埋め込まれた構造をしている。第２層導電層はダマシンにより形成されている。第２層導電層は、第１実施形態の第２層導電層と同じ構造、つまり、高融点金属の窒化物層３２２上に、タングステンを含有するタングステン含有層３２４を形成した構造を有する。
【０１１８】
次に、フィールド・第２層-コンタクト導電部４０３の断面構造について、図３６を用いて説明する。層間絶縁層４０１には、フィールドにあるｎ⁺型不純物領域やｐ⁺型不純物領域を露出する複数のスルーホール４０５が形成されている。これらのスルーホール４０５に、フィールド・第２層-コンタクト導電部４０３が埋め込まれている。フィールド・第２層-コンタクト導電部４０３は、第１実施形態のフィールド・第２層-コンタクト導電部２０３（図１４）と同じ構造、つまり、プラグ４０７、バリア層４０９を含む。
【０１１９】
次に、ゲート-ゲート電極層３１１ａ、３１１ｂとドレイン-ゲート接続層３３１ａ、３３１ｂとの接続に用いられるコンタクト導電部４２３（以下、第１層・第３層-スタックドコンタクト導電部４２３という）について、図３７を用いて説明する。図３７には、ゲート-ゲート電極層３１１ｂとドレイン-ゲート接続層３３１ａとを接続する第１層・第３層-スタックドコンタクト導電部４２３が表れている。第１層・第３層-スタックドコンタクト導電部４２３は、下層導電部４０４に上層導電部４１４が積まれた構造をしている。下層導電部４０４は、層間絶縁層４０１に埋め込まれている。下層導電部４０４は、フィールド・第２層-コンタクト導電部４０３と同一工程で形成されたものであり、プラグ４０７、バリア層４０９を含む。なお、上層導電部４１４については、（第３層導電層）の欄で説明する。
【０１２０】
図３６、図３７に示すように、第２層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層４１１が形成されている。層間絶縁層４１１は、ＣＭＰにより平坦化の処理がなされている。
【０１２１】
（第３層導電層）
第３層導電層について、図２９、図３３、図３４を用いて説明する。第３層導電層は、第２層導電層の上層に位置する。第３層導電層は、ドレイン-ゲート接続層３３１ａ、３３１ｂ、主ワード線３３３、接地線用局所配線層３３７、ビット線用コンタクトパッド層３３５ａ、／ビット線用コンタクトパッド層３３５ｂを含む。
【０１２２】
ドレイン-ゲート接続層３３１ａは、Ｌ字型のパターンを有し、その端部３３１ａ１がドレイン-ドレイン接続層３２１ａのＬ字型の角部３２１ａ２の上方に位置している（図３３）。ドレイン-ゲート接続層３３１ａの端部３３１ａ１は、第３層導電層と第２層導電層とを接続する導電部であるコンタクト導電部４１３（以下、第２層・第３層-コンタクト導電部４１３という）を介して、ドレイン-ドレイン接続層３２１ａのＬ字型の角部３２１ａ２と接続されている（図３３）。ドレイン-ゲート接続層３３１ａの端部３３１ａ２がゲート-ゲート電極層３１１ｂの中央部の上方に位置している（図３４）。ドレイン-ゲート接続層３３１ａの端部３３１ａ２は、第１層・第３層-スタックドコンタクト導電部４２３を介して、ゲート-ゲート電極層３１１ｂの中央部と接続されている（図３４）。
【０１２３】
ドレイン-ゲート接続層３３１ｂは、ほぼＬ字型をし、その端部３３１ｂ１がドレイン-ドレイン接続層３２１ｂの端部３２１ｂ１の上方に位置している（図３３）。ドレイン-ゲート接続層３３１ｂの端部３３１ｂ１は、第２層・第３層-コンタクト導電部４１３を介して、ドレイン-ドレイン接続層３２１ｂの端部３２１ｂ１と接続されている（図３３）。ドレイン-ゲート接続層３３１ｂの端部３３１ｂ２がゲート-ゲート電極層３１１ａの中央部の上方に位置している（図３４）。ドレイン-ゲート接続層３３１ｂの端部３３１ｂ２は、第１層・第３層-スタックドコンタクト導電部４２３を介して、ゲート-ゲート電極層３１１ａの中央部と接続されている（図３４）。
【０１２４】
主ワード線３３３は、Ｖ_DD配線３２３の上方に位置する。主ワード線３３３によって、副ワード線３１３（図２７）が活性化および非活性化される。なお、第２実施形態では、ワード線を副ワード線と主ワード線からなる構造としているが、主ワード線を設けない構造でもよい。
【０１２５】
接地線用局所配線層３３７は、Ｙ方向に延びるパターンを有し、接地線用局所配線層３２７の上方に位置している（図３３）。接地線用局所配線層３３７は、第２層・第３層-コンタクト導電部４１３を介して、接地線用局所配線層３２７と接続されている。接地線用局所配線層３３７は、Ｖ_SS配線３４５（図３０）と駆動トランジスタＱ₃、Ｑ₄のソースとなるｎ⁺型不純物領域３０５ｃ（図３１）とを接続するための配線層、および、Ｖ_SS配線３４５とｐウェルコンタクト領域となるｐ⁺型不純物領域３０８（図３１）とを接続するための配線層として機能する。
【０１２６】
ビット線用コンタクトパッド層３３５ａは、ビット線用コンタクトパッド層３２５ａの上方に位置している（図３３）。ビット線用コンタクトパッド層３３５ａは、第２・第３層-コンタクト導電部４１３を介して、ビット線用コンタクトパッド層３２５ａと接続されている。ビット線用コンタクトパッド層３３５ａは、ビット線３４７ａ（図３０）と、転送トランジスタＱ₁のソースおよびドレインとなるｎ⁺型不純物領域３０５ａ（図３１）とを接続するためのパッド層として機能する。
【０１２７】
／ビット線用コンタクトパッド層３３５ｂは、／ビット線用コンタクトパッド層３２５ｂの上方に位置している。／ビット線用コンタクトパッド層３３５ｂは、第２層・第３層-コンタクト導電部４１３を介して、／ビット線用コンタクトパッド層３２５ｂと接続されている。／ビット線用コンタクトパッド層３３５ｂは、／ビット線３４７ｂ（図３０）と、転送トランジスタＱ₂のソースおよびドレインとなるｎ⁺型不純物領域３０５ｅ（図３１）とを接続するためのパッド層として機能する。接地線用局所配線層３３７、ビット線用コンタクトパッド層３３５ａ、／ビット線用コンタクトパッド層３３５ｂは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図３３中の下に位置するメモリセルにおいて共用される。
【０１２８】
次に、第３層導電層の断面構造について、図３６、図３７を用いて説明する。第３層導電層は、例えば、下から順に、高融点金属の窒化物層３３２、金属層３３４、高融点金属からなる金属層３３６、高融点金属の窒化物層３３８が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層３３２としては、例えば、チタンナイトライド層がある。金属層３３４としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属からなる金属層３３６としては、例えば、チタン層がある。高融点金属の窒化物層３３８としては、例えば、チタンナイトライド層がある。第３層導電層上には、シリコン酸化層からなるハードマスク層３３９が形成されている。ハードマスク層３３９の形成理由は、第１実施形態のハードマスク層１４９（図１４）と同じである。
【０１２９】
次に、第２層・第３層-コンタクト導電部４１３の断面構造について、図３６を用いて説明する。層間絶縁層４１１を貫通するスルーホール４１５には、第２層・第３層-コンタクト導電部４１３が埋め込まれている。第２層・第３層-コンタクト導電部４１３は、第１実施形態の第２層・第３層-コンタクト導電部２１３と同様の構造、つまり、プラグ４１７、バリア層４１９を含む。
【０１３０】
次に、第１層・第３層-スタックドコンタクト導電部４２３の上層導電部４１４について、図３７を用いて説明する。上層導電部４１４は、層間絶縁層４１１および絶縁層３２９に埋め込まれており、下層導電部４０４およびドレイン-ゲート接続層３３１ａと接続されている。上層導電部４１４は、第２層・第３層-コンタクト導電部４１３と同一工程で形成されたものであり、プラグ４１７、バリア層４１９を含む。
【０１３１】
図３６、図３７に示すように、第３層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層４２１が形成されている。層間絶縁層４２１は、ＣＭＰにより平坦化の処理がなされている。
【０１３２】
（第４層導電層）
第４層導電層について、図３０、図３５を用いて説明する。第４層導電層は、第３層導電層の上層に位置する。第４層導電層は、Ｙ方向にほぼ直線状に延びるパターンを有するビット線３４７ａ、／ビット線３４７ｂ、Ｖ_SS配線３４５を含む。Ｖ_SS配線３４５は、ビット線３４７ａと／ビット線３４７ｂとの間に位置している。／ビット線３４７ｂには、ビット線３４７ａに流れる信号と相補の信号が流れる。
【０１３３】
ビット線３４７ａは、第３層導電層と第４層導電層とを接続する導電部であるコンタクト導電部４５３（以下、第３層・第４層-コンタクト導電部４５３という）を介して、ビット線用コンタクトパッド層３３５ａと接続される。／ビット線３４７ｂは、第３層・第４層-コンタクト導電部４５３を介して、／ビット線用コンタクトパッド層３３５ｂと接続される。Ｖ_SS配線３４５は、第３層・第４層-コンタクト導電部４５３を介して、接地線用局所配線層３３７と接続される。
【０１３４】
第４層導電層は、図３６に示すように、例えば、下から順に、チタンナイトライド層、アルミニウム−銅合金層、チタンナイトライド層が積層された構造を有する。
【０１３５】
次に、第３層・第４層-コンタクト導電部４５３の断面構造について、図３６を用いて説明する。第３層・第４層-コンタクト導電部４５３は、第１実施形態の第４層・第５層-コンタクト導電部２４３（図１４）と同様の構造、つまり、プラグ４５７、バリア層４５９を含む。
【０１３６】
以上が第２実施形態にかかるＳＲＡＭの構造の詳細である。
【０１３７】
｛ＳＲＡＭの製造方法｝
第２実施形態にかかるＳＲＡＭの製造方法は、第１実施形態にかかるＳＲＡＭの製造方法を適用できる。但し、第２実施形態は４層の導電層からなるので、第１実施形態の第３層導電層の形成工程は不要である。
【０１３８】
［第１および第２実施形態にかかるＳＲＡＭの主な効果］
第１および第２実施形態にかかるＳＲＡＭの主な効果は、次の四つである。以下、第１実施形態を用いて効果を説明するが、第２実施形態でも同じことが言える。
【０１３９】
｛効果１｝
ダマシンにより導電層を形成する場合、その材料としてタングステンが好ましいことが一般的に知られている。図１４に示すように、第１実施形態では第２層導電層にタングステン含有層１２４を用いている。このため、｛ＳＲＡＭの製造方法｝の（第２層導電層形成まで）の欄で説明しているように、第２層導電層をダマシンにより形成することができる。よって、第１実施形態は５層の導電層からなる多層配線構造であるが、容易に作製することができる。
【０１４０】
｛効果２｝
上記｛ＳＲＡＭの製造方法｝の（第２層導電層形成まで）の欄で説明しているように、ドレイン-ドレイン接続層１２１ａ、１２１ｂをダマシンにより形成しているので、メモリセルサイズの小型化が可能となる。理由は以下のとおりである。ドレイン-ドレイン接続層１２１ａ、１２１ｂの形成方法の一例として、高融点金属層および高融点金属の窒化物層からなる積層膜をフォトリソグラフィとエッチングによりパターンニングして形成する方法がある。ドレイン-ドレイン接続層１２１ａ、１２１ｂ、フィールド・第２層-コンタクト導電部２０３は、ともに、材料が高融点金属層および高融点金属の窒化物層である。このため、上記方法により、ドレイン-ドレイン接続層１２１ａ、１２１ｂを形成する場合、ドレイン-ドレイン接続層１２１ａ、１２１ｂがフィールド・第２層-コンタクト導電部２０３を完全に覆うようにしないと、フィールド・第２層-コンタクト導電部２０３のうち露出している部分が、パターンニングの際に削られる。この結果、フィールド・第２層-コンタクト導電部２０３の抵抗上昇等の問題が生じる。よって、上記方法によれば、フィールド・第２層-コンタクト導電部２０３に対するドレイン-ドレイン接続層１２１ａ、１２１ｂのカバー余裕を考慮しなければならない。これにより、ドレイン-ドレイン接続層１２１ａ、１２１ｂの面積が増大するので、メモリセルサイズの小型化の妨げとなる。
【０１４１】
第１実施形態によれば、ドレイン-ドレイン接続層１２１ａ、１２１ｂをダマシン、つまり、ドレイン-ドレイン接続層１２１ａ、１２１ｂを形成する部分が除去されるように絶縁層１２９をパターンニングし、この除去部分を埋めるようにタングステン含有層１２４および高融点金属の窒化物層１２２の積層膜を形成し、この積層膜をＣＭＰにより研磨することにより、この除去部分に埋め込まれたドレイン-ドレイン接続層１２１ａ、１２１ｂを形成している。このため、フィールド・第２層-コンタクト導電部２０３に対するドレイン-ドレイン接続層１２１ａ、１２１ｂのカバー余裕を考慮しなくてもよい。従って、ドレイン-ドレイン接続層１２１ａ、１２１ｂを微細化できるので、メモリセルサイズの小型化が可能となる。
【０１４２】
｛効果３｝
図１５に示すように、第１層・第３層-スタックドコンタクト導電部２２３を備えているので、この点からもメモリセルサイズの小型化を図ることができる。理由は以下のとおりである。ゲート-ゲート電極層１１１ａ、１１１ｂは第１導電層に位置し、ドレイン-ゲート接続層１３１ａ、１３１ｂは第３層導電層に位置している。このため、ゲート-ゲート電極層１１１ａ、１１１ｂとドレイン-ゲート接続層１３１ａ、１３１ｂとの間には、第１層導電層と第２層導電層との絶縁に用いられる層間絶縁層２０１および第２層導電層と第３層導電層との絶縁に用いられる層間絶縁層２１１が位置する。この結果、第１層導電層と第３層導電層との距離は比較的大きくなる。
【０１４３】
第１実施形態によれば、第１層・第３層-スタックドコンタクト導電部２２３を備えているので、第１層導電層と第２層導電層との絶縁に用いられる層間絶縁層および第２層導電層と第３層導電層との絶縁に用いられる層間絶縁層を貫通するスルーホール、つまり、２層分の層間絶縁層を貫通するスルーホールを形成する必要がない。このため、メモリセルサイズの小型化が進んでもドレイン-ゲート接続層１３１ａ、１３１ｂとゲート-ゲート電極層１１１ａ、１１１ｂを接続するのに用いられるスルーホールのアスペクト比が大きくなり過ぎることはない。よって、第１実施形態によれば、この点からもメモリセルサイズの小型化を図ることができる。
【０１４４】
なお、｛第１実施形態の変形例｝の欄で説明しているように、第１実施形態の変形例は第２層・第４層-スタックドコンタクト導電部２５３（図２４）を備えるので、第２層導電層と第４層導電層との間にある層間絶縁層２１１、２２１を貫通するスルーホール、つまり、２層分の層間絶縁層を貫通するスルーホールを形成する必要がない。このため、メモリセルサイズの小型化が進んでも第２層導電層と第４層導電層を接続するのに用いられるスルーホールのアスペクト比が大きくなり過ぎることはない。よって、変形例によれば、この点からもメモリセルサイズの小型化を図ることができる。
【０１４５】
｛効果４｝
第１実施形態によれば、次の点からもモリセルサイズの小型化を図ることができる。理由は以下のとおりである。第１実施形態では、メモリセルのフリップフロップで情報の記憶を行う。フリップフロップは、一方のインバータの入力端子（ゲート電極）を他方のインバータの出力端子（ドレイン）に接続し、かつ他方のインバータの入力端子（ゲート電極）を一方のインバータの出力端子（ドレイン）に接続することにより、構成される。つまり、フリップフロップは、第１のインバータと第２のインバータをクロスカップル接続したものである。二層の導電層を用いてフリップフロップを構成する場合、例えば、インバータのドレイン同士を接続するドレイン-ドレイン接続層と、インバータのゲートとインバータのドレインを接続するドレイン-ゲート接続層と、を一つの導電層にすることにより、クロスカップル接続ができる。
【０１４６】
しかし、この構造によれば、この導電層は、一方のインバータのドレインが位置する領域と、他方のインバータのゲートが位置する領域と、これらを連結する領域と、にわたって形成される。よって、この導電層は、三つ端部を有するパターン（例えば、Ｔ字状やｈ字状のような分岐部を有するパターン）や、互いに腕部分が入り込み合った渦巻き状のパターンとなる。なお、Ｔ字状のパターンとしては、例えば、特開平１０−４１４０９号公報の図１に開示されている。ｈ字状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第２０３頁の図４（ｂ）に開示されている。渦巻き状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第２０３頁の図３（ｂ）に開示されている。このような複雑なパターンは、パターンが微細化すると、フォトエッチング工程での正確な形状再現が困難となるので、所望のパターンが得られず、メモリセルサイズの小型化の妨げとなる。
【０１４７】
第１実施形態によれば、図３、図４、図５に示すように、ＣＭＯＳインバータのゲートとなるゲート-ゲート電極層（１１１ａ、１１１ｂ）、ＣＭＯＳインバータのドレイン同士を接続するドレイン-ドレイン接続層（１２１ａ、１２１ｂ）、一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳインバータのドレインとを接続するドレイン-ゲート接続層（１３１ａ、１３１ｂ）を、それぞれ、異なる層に形成している。このように、第１実施形態では、三層の導電層を用いてフリップフロップを構成するので、二層の導電層を用いてフリップフロップを構成する場合に比べて、各層のパターンを単純化（例えば、ほぼ直線状に）することができる。よって、第１実施形態によれば、各層のパターンを単純化できるので、例えば、０．１２μｍ世代において、メモリセルサイズが、２．５μｍ²以下の微細なＳＲＡＭにすることができる。
【０１４８】
［ＳＲＡＭの電子機器への応用例］
第１および第２実施形態にかかるＳＲＡＭは、例えば、携帯機器のような電子機器に応用することができる。図３８は、携帯電話機のシステムの一部のブロック図である。ＣＰＵ、ＳＲＡＭ、ＤＲＡＭはバスラインにより、相互に接続されている。さらに、ＣＰＵは、バスラインにより、キーボードおよびＬＣＤドライバと接続されている。ＬＣＤドライバは、バスラインにより、液晶表示部と接続されている。ＣＰＵ、ＳＲＡＭおよびＤＲＡＭでメモリシステムを構成している。
【０１４９】
図３９は、図３８に示す携帯電話機のシステムを備える携帯電話機６００の斜視図である。携帯電話機６００は、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を含む本体部６１０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】第１実施形態にかかるＳＲＡＭの等価回路図である。
【図２】第１実施形態にかかるＳＲＡＭのメモリセルアレイのフィールドを示す平面図である。
【図３】第１実施形態にかかるＳＲＡＭのメモリセルアレイの第１層導電層を示す平面図である。
【図４】第１実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層を示す平面図である。
【図５】第１実施形態にかかるＳＲＡＭのメモリセルアレイの第３層導電層を示す平面図である。
【図６】第１実施形態にかかるＳＲＡＭのメモリセルアレイの第４層導電層を示す平面図である。
【図７】第１実施形態にかかるＳＲＡＭのメモリセルアレイの第５層導電層を示す平面図である。
【図８】第１実施形態にかかるＳＲＡＭのメモリセルアレイのフィールドおよび第１層導電層を示す平面図である。
【図９】第１実施形態にかかるＳＲＡＭのメモリセルアレイのフィールド、第１層導電層および第２層導電層を示す平面図である。
【図１０】第１実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層および第３層導電層を示す平面図である。
【図１１】第１実施形態にかかるＳＲＡＭのメモリセルアレイの第１層導電層および第３層導電層を示す平面図である。
【図１２】第１実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層および第４層導電層を示す平面図である。
【図１３】第１実施形態にかかるＳＲＡＭのメモリセルアレイの第４層導電層および第５層導電層を示す平面図である。
【図１４】図２〜図１３のＡ１−Ａ２線に沿った断面図である。
【図１５】図２〜図１３のＢ１−Ｂ２線に沿った断面図である。
【図１６】第１実施形態にかかるＳＲＡＭの製造方法を説明するための第１工程図である。
【図１７】第１実施形態にかかるＳＲＡＭの製造方法を説明するための第２工程図である。
【図１８】第１実施形態にかかるＳＲＡＭの製造方法を説明するための第３工程図である。
【図１９】第１実施形態にかかるＳＲＡＭの製造方法を説明するための第４工程図である。
【図２０】第１実施形態にかかるＳＲＡＭの製造方法を説明するための第５工程図である。
【図２１】第１実施形態にかかるＳＲＡＭの製造方法を説明するための第６工程図である。
【図２２】第１実施形態にかかるＳＲＡＭの製造方法を説明するための第７工程図である。
【図２３】第１実施形態の変形例にかかるＳＲＡＭのメモリセルアレイの第２層導電層および第４層導電層を示す平面図である。
【図２４】第１実施形態の変形例にかかるＳＲＡＭのメモリセルアレイの断面図である。
【図２５】第２実施形態にかかるＳＲＡＭの等価回路図である。
【図２６】第２実施形態にかかるＳＲＡＭのメモリセルアレイのフィールドを示す平面図である。
【図２７】第２実施形態にかかるＳＲＡＭのメモリセルアレイの第１層導電層を示す平面図である。
【図２８】第２実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層を示す平面図である。
【図２９】第２実施形態にかかるＳＲＡＭのメモリセルアレイの第３層導電層を示す平面図である。
【図３０】第２実施形態にかかるＳＲＡＭのメモリセルアレイの第４層導電層を示す平面図である。
【図３１】第２実施形態にかかるＳＲＡＭのメモリセルアレイのフィールドおよび第１層導電層を示す平面図である。
【図３２】第２実施形態にかかるＳＲＡＭのメモリセルアレイのフィールド、第１層導電層および第２層導電層を示す平面図である。
【図３３】第２実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層および第３層導電層を示す平面図である。
【図３４】第２実施形態にかかるＳＲＡＭのメモリセルアレイの第１層導電層および第３層導電層を示す平面図である。
【図３５】第２実施形態にかかるＳＲＡＭのメモリセルアレイの第３層導電層および第４層導電層を示す平面図である。
【図３６】図２６〜図３５のＡ１−Ａ２線に沿った断面図である。
【図３７】図２６〜図３５のＢ１−Ｂ２線に沿った断面図である。
【図３８】第１および第２実施形態にかかるＳＲＡＭを備えた、携帯電話機のシステムの一部のブロック図である。
【図３９】図３８に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【符号の説明】
１０１ 活性領域
１０１ａ、１０１ｂ 領域
１０２ ｐウェル
１０３ 活性領域
１０４ ｎウェル
１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅ ｎ⁺型不純物領域
１０７ａ、１０７ｂ、１０７ｃ ｐ⁺型不純物領域
１０９ 素子分離領域
１１１ａ、１１１ｂ ゲート-ゲート電極層
１１３ａ、１１３ｂ 副ワード線
１２０ レジスト
１２１ａ、１２１ｂ ドレイン-ドレイン接続層
１２１ａ１、１２１ａ２、１２１ｂ１、１２１ｂ２ 端部
１２１ｂ３ Ｌ字型の角部
１２２ 高融点金属の窒化物層
１２４ タングステン含有層
１２３ Ｖ_DD配線
１２３ａ 凸部
１２５ａ ビット線用コンタクトパッド層
１２５ｂ ／ビット線用コンタクトパッド層
１２７ 接地線用局所配線層
１２９ 絶縁層
１３０ レジスト
１３１ａ、１３１ｂ ドレイン-ゲート接続層
１３１ａ１、１３１ａ２、１３１ｂ１、１３１ｂ２ 端部
１３２ 高融点金属からなる金属層
１３４ 高融点金属の窒化物層
１４１ａ ビット線用局所配線層
１４１ａ１ 端部
１４１ｂ ／ビット線用局所配線層
１４１ｂ１ １４１ｂ２ 端部
１４２ 高融点金属の窒化物層
１４３ 主ワード線
１４４ 金属層
１４５ Ｖ_SS配線
１４６ 高融点金属の窒化物層
１４９ ハードマスク
１５１ａ ビット線
１５１ｂ ／ビット線
１５２ 高融点金属の窒化物層
１５４ 金属層
１５６ 高融点金属の窒化物層
１５９ ハードマスク
２０１ 層間絶縁層
２０３ フィールド・第２層-コンタクト導電部
２０４ 下層導電部
２０５ スルーホール
２０６ スルーホール
２０７ プラグ
２０９ バリア層
２１１ 層間絶縁層
２１３ 第２層・第３層-コンタクト導電部
２１４ 上層導電部
２１５ スルーホール
２１６ スルーホール
２１７ プラグ
２１９ バリア層
２２１ 層間絶縁層
２２３ 第１層・第３層-スタックドコンタクト導電部
２３１ 層間絶縁層
２３３ 第２層・第４層-コンタクト導電部
２３５ スルーホール
２３７ プラグ
２３９ 高融点金属の窒化物層
２４３ 第４層・第５層-コンタクト導電部
２４５ スルーホール
２４７ プラグ
２４９ 高融点金属の窒化物層
２５３ 第２層・第４層-スタックドコンタクト導電部
２５５ 下層導電部
２５７ 上層導電部
３０１ 活性領域
３０１ａ、３０１ｂ 領域
３０２ ｐウェル
３０３ 活性領域
３０３ａ、３０３ｂ 領域
３０４ ｎウェル
３０５ａ、３０５ｂ、３０５ｃ、３０５ｄ、３０５ｅ ｎ⁺型不純物領域
３０６ 活性領域
３０７ａ、３０７ｂ、３０７ｃ、３０７ｄ ｐ⁺型不純物領域
３０８ ｐ⁺型不純物領域
３０９ 素子分離領域
３１１ａ、３１１ｂ ゲート-ゲート電極層
３１３ 副ワード線
３２１ａ、３２１ｂ ドレイン-ドレイン接続層
３２１ａ１、３２１ｂ１ 端部
３２１ａ２、３２１ｂ２ Ｌ字型の角部
３２２ 高融点金属の窒化物層
３２３ Ｖ_DD配線
３２４ タングステン含有層
３２５ａ ビット線用コンタクトパッド層
３２５ｂ ／ビット線用コンタクトパッド層
３２７ 接地線用局所配線層
３２９ 絶縁層
３３１ａ、３３１ｂ ドレイン-ゲート接続層
３３１ａ１、３３１ａ２、３３１ｂ１、３３１ｂ２ 端部
３３２ 高融点金属の窒化物層
３３３ 主ワード線
３３４ 金属層
３３５ａ ビット線用コンタクトパッド層
３３５ｂ ／ビット線用コンタクトパッド層
３３６ 高融点金属からなる金属層
３３７ 接地線用局所配線層
３３８ 高融点金属の窒化物層
３３９ ハードマスク
３４５ Ｖ_SS配線
３４７ａ ビット線
３４７ｂ ／ビット線
４０１ 層間絶縁層
４０３ フィールド・第２層-コンタクト導電部
４０４ 下層導電層部
４０５ スルーホール
４０７ プラグ
４０９ バリア層
４１１ 層間絶縁層
４１３ 第２層・第３層-コンタクト導電部
４１４ 上層導電層部
４１５ スルーホール
４１７ プラグ
４１９ バリア層
４２３ 第１層・第３層-スタックドコンタクト導電部
４２１ 層間絶縁層
４５３ 第３層・第４層-コンタクト導電部
４５７ プラグ
４５９ バリア層
Ｒ 一つのメモリセルの形成領域

Claims (4)

1. 第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、および、第２駆動トランジスタを含むフリップフロップを備える半導体装置であって、
   第１層導電層に位置し、かつ、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含む、第１ゲート-ゲート電極層と、
   前記第１層導電層に位置し、かつ、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含む、第２ゲート-ゲート電極層と、
   前記第１層導電層の上層である第２層導電層に位置し、かつ、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとの接続に用いられ、かつ、タングステンを含有する、第１ドレイン-ドレイン接続層と、
   前記第２層導電層に位置し、かつ、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとの接続に用いられ、かつ、タングステンを含有する、第２ドレイン-ドレイン接続層と、
   前記第２層導電層の上層である第３層導電層に位置し、かつ、前記第１ドレイン-ドレイン接続層と前記第２ゲート-ゲート電極層との接続に用いられる、第１ドレイン-ゲート接続層と、
   前記第３層導電層に位置し、かつ、前記第２ドレイン-ドレイン接続層と前記第１ゲート-ゲート電極層との接続に用いられる、第２ドレイン-ゲート接続層と、
   第１転送トランジスタおよび第２転送トランジスタと、
   第１方向に延びるパターンを有し、かつ、前記第１層導電層の下層に位置し、かつ、前記第１および第２負荷トランジスタが形成される、第１活性領域と、
   第１方向に延びるパターンを有し、かつ、前記第１活性領域と同じ層に位置し、かつ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタが形成される、第２活性領域と、
   第２方向に延びるパターンを有し、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第１転送トランジスタのゲート電極を含む、第１ワード線と、
   第２方向に延びるパターンを有し、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第２転送トランジスタのゲート電極を含む、第２ワード線と、
   第１方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２負荷トランジスタのソースと接続し、かつ、タングステンを含有する、電源線と、
   第２方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２駆動トランジスタのソースと接続し、かつ、タングステンを含有する、接地線用局所配線層と、
   前記第２層導電層に位置し、かつ、前記第１転送トランジスタと接続し、かつ、タングステンを含有する、ビット線用コンタクトパッド層と、
   前記第２層導電層に位置し、かつ、前記第２転送トランジスタと接続し、かつ、タングステンを含有する、／ビット線用コンタクトパッド層と、
   第２方向に延びるパターンを有し、かつ、前記第３層導電層の上層である第４層導電層に位置し、かつ、前記接地線用局所配線層と接続する、接地線と、
   第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置する、主ワード線と、
   第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記ビット線用コンタクトパッド層と接続する、ビット線用局所配線層と、
   第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記／ビット線用コンタクトパッド層と接続する、／ビット線用局所配線層と、
   第１方向に延びるパターンを有し、かつ、前記第４層導電層の上層である第５層導電層に位置し、前記ビット線用局所配線層と接続する、ビット線と、
   第１方向に延びるパターンを有し、かつ、前記第５層導電層に位置し、前記／ビット線用局所配線層と接続する、／ビット線と、を備え、
   前記第１および第２ゲート-ゲート電極層は、第２方向に延びるパターンを有し、かつ
   、前記第１ワード線と前記第２ワード線との間に位置し、前記第１および第２活性領域と平面的に見て交差して位置し、
   前記第１および第２ドレイン-ドレイン接続層は、第２方向に延びるパターンを有する、半導体装置。
2. 請求項１において、
   前記第１および第２負荷トランジスタ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタを含むメモリセルのサイズが、２．５μｍ^２以下である、半導体装置。
3. 請求項１または２に記載の前記半導体装置を備える、メモリシステム。
4. 請求項１または２に記載の前記半導体装置を備える、電子機器。

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