JP3412619B2 - 半導体装置、メモリシステムおよび電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＳＲＡＭ
（static random access memory）のような半導体装
置、および、これを備えるメモリシステム、電子機器に
関する。

【０００２】

【背景技術および発明が解決しようとする課題】半導体
記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が
不要なのでシステムを簡単にできることや低消費電力で
あるという特徴を有する。このため、ＳＲＡＭは、例え
ば、携帯電話のような電子機器のメモリに好適に使用さ
れる。

【０００３】携帯機器には、小型化の要請があり、これ
に伴いＳＲＡＭのメモリセルサイズも小さくしなければ
ならない。

【０００４】本発明の目的は、メモリセルサイズを小型
化することが可能な半導体装置、および、これを備える
メモリシステム、電子機器を提供することである。

【０００５】

【課題を解決するための手段】（１）本発明にかかる半
導体装置は、第１負荷トランジスタ、第２負荷トランジ
スタ、第１駆動トランジスタ、および、第２駆動トラン
ジスタを含むフリップフロップを備える半導体装置であ
って、第１層導電層に位置し、かつ、前記第１負荷トラ
ンジスタおよび前記第１駆動トランジスタのゲート電極
を含む、第１ゲート-ゲート電極層と、前記第１層導電
層に位置し、かつ、前記第２負荷トランジスタおよび前
記第２駆動トランジスタのゲート電極を含む、第２ゲー
ト-ゲート電極層と、前記第１層導電層の上層である第
２層導電層に位置し、かつ、前記第１負荷トランジスタ
のドレインと前記第１駆動トランジスタのドレインとの
接続に用いられる、第１ドレイン-ドレイン接続層と、
前記第２層導電層に位置し、かつ、前記第２負荷トラン
ジスタのドレインと前記第２駆動トランジスタのドレイ
ンとの接続に用いられる、第２ドレイン-ドレイン接続
層と、前記第１および第２ドレイン-ドレイン接続層の
上層である第３層導電層に位置し、かつ、前記第１ドレ
イン-ドレイン接続層と前記第２ゲート-ゲート電極層と
の接続に用いられる、第１ドレイン-ゲート接続層と、
前記第３層導電層と前記第１層導電層との接続に用いら
れ、かつ、前記第１層導電層と前記第２層導電層との絶
縁に用いられる第１層間絶縁層に埋め込まれている下層
導電部に、前記第２層導電層と前記第３層導電層との絶
縁に用いられる第２層間絶縁層に埋め込まれている上層
導電部が積まれた構造をしている、スタックドコンタク
ト導電部と、を備える。

【０００６】ここで、「活性領域」とは、素子分離領域
によって画定された素子形成領域をいい、具体的には、
不純物拡散層が形成される領域と、ゲート電極の下のチ
ャネルが形成される領域とを含む。

【０００７】本発明はスタックドコンタクト導電部を備
えているので、第１、第２層間絶縁層を貫通するスルー
ホール、つまり、２層分の層間絶縁層を貫通するスルー
ホールを形成する必要がない。このため、メモリセルサ
イズの小型化が進んでも第３層導電層と第１層導電層と
の接続（たとえば第１（第２）ドレイン-ゲート接続層
と第２（第１）ゲート-ゲート電極層との接続）に用い
られるスルーホールのアスペクト比が大きくなり過ぎる
ことはない。よって、本発明によれば、メモリセルサイ
ズの小型化を図ることができる。

【０００８】（２）本発明にかかる半導体装置は、以下
のようにすることができる。

【０００９】前記第１層間絶縁層と前記第２層間絶縁層
との間に位置し、前記第２層導電層が埋め込まれている
絶縁層を備え、前記スタックドコンタクト導電部の前記
上層導電部は、前記絶縁層および前記第２層間絶縁層に
埋め込まれている。

【００１０】第２層導電層をダマシンにより形成した場
合、本発明のような構造となる。

【００１１】（３）本発明にかかる半導体装置は、以下
のようにすることができる。

【００１２】前記第２層導電層は、タングステンを含有
する。

【００１３】本発明の第２層導電層はタングステンを含
有するので、第２層導電層をダマシンにより形成するこ
とができる。よって、本発明によれば、半導体装置の多
層配線化が容易となる。

【００１４】（４）本発明にかかる半導体装置は、以下
のようにすることができる。

【００１５】第１転送トランジスタおよび第２転送トラ
ンジスタと、第１方向に延びるパターンを有し、かつ、
前記第１層導電層の下層に位置し、かつ、前記第１およ
び第２負荷トランジスタが形成される、第１活性領域
と、第１方向に延びるパターンを有し、かつ、前記第１
活性領域と同じ層に位置し、かつ、前記第１および第２
駆動トランジスタ、前記第１および第２転送トランジス
タが形成される、第２活性領域と、第２方向に延びるパ
ターンを有し、かつ、前記第１層導電層に位置し、か
つ、前記第２活性領域と平面的に見て交差して位置し、
かつ、前記第１転送トランジスタのゲート電極を含む、
第１ワード線と、第２方向に延びるパターンを有し、か
つ、前記第１層導電層に位置し、かつ、前記第２活性領
域と平面的に見て交差して位置し、かつ、前記第２転送
トランジスタのゲート電極を含む、第２ワード線と、を
備え、前記第１および第２ゲート-ゲート電極層は、第
２方向に延びるパターンを有し、かつ、前記第１ワード
線と前記第２ワード線との間に位置し、かつ、前記第１
および第２活性領域と平面的に見て交差して位置し、前
記第１および第２ドレイン-ドレイン接続層は、第２方
向に延びるパターンを有する。

【００１６】本発明によれば、メモリセルサイズの小型
化を図ることができる。

【００１７】（５）本発明にかかる半導体装置は、以下
のようにすることができる。

【００１８】第１方向に延びるパターンを有し、かつ、
前記第２層導電層に位置し、かつ、前記第１および第２
負荷トランジスタのソースと接続する、電源線と、第２
方向に延びるパターンを有し、かつ、前記第２層導電層
に位置し、かつ、前記第１および第２駆動トランジスタ
のソースと接続する、接地線用局所配線層と、前記第２
層導電層に位置し、かつ、前記第１転送トランジスタと
接続する、ビット線用コンタクトパッド層と、前記第２
層導電層に位置し、かつ、前記第２転送トランジスタと
接続する、／ビット線用コンタクトパッド層と、第２方
向に延びるパターンを有し、かつ、前記第３層導電層の
上層である第４層導電層に位置し、かつ、前記接地線用
局所配線層と接続する、接地線と、第２方向に延びるパ
ターンを有し、かつ、前記第４層導電層に位置する、主
ワード線と、第２方向に延びるパターンを有し、かつ、
前記第４層導電層に位置し、かつ、前記ビット線用コン
タクトパッド層と接続する、ビット線用局所配線層と、
第２方向に延びるパターンを有し、かつ、前記第４層導
電層に位置し、かつ、前記／ビット線用コンタクトパッ
ド層と接続する、／ビット線用局所配線層と、第１方向
に延びるパターンを有し、かつ、前記４層導電層の上層
である第５層導電層に位置し、かつ、前記ビット線用局
所配線層と接続する、ビット線と、第１方向に延びるパ
ターンを有し、かつ、前記第５導電層に位置し、かつ、
前記／ビット線用局所配線層と接続する、／ビット線
と、を備える。

【００１９】本発明によれば、電源線、接地線、主ワー
ド線、ビット線、および、／ビット線をバランスよく配
置することができる。接地線用局所配線層は、第１およ
び第２駆動トランジスタのソースと接地線との接続に用
いられる。ビット線用コンタクトパッド層およびビット
線用局所配線層は、ビット線と第１転送トランジスタと
の接続に用いられる。／ビット線用コンタクトパッド層
および／ビット線用局所配線層は、／ビット線と第２転
送トランジスタとの接続に用いられる。なお、電源線と
は、例えば、Ｖ_DD配線である。接地線とは、例えば、Ｖ
_SS配線である。また、主ワード線を設ける場合、上記の
ワード線は副ワード線となる。

【００２０】（６）本発明にかかる半導体装置は、以下
のようにすることができる。

【００２１】前記接地線と前記接地線用局所配線層との
接続に用いられ、かつ、前記第２層間絶縁層に埋め込ま
れている下層導電部に、前記第３層導電層と前記第４層
導電層との絶縁に用いられる第３層間絶縁層に埋め込ま
れている上層導電部が積まれた構造をしている、第３ス
タックドコンタクト導電部と、前記ビット線用局所配線
層と前記ビット線用コンタクトパッド層との接続に用い
られ、かつ、前記第２層間絶縁層に埋め込まれている下
層導電部に、前記第３層間絶縁層に埋め込まれている上
層導電部が積まれた構造をしている、第４スタックドコ
ンタクト導電部と、前記／ビット線用局所配線層と前記
／ビット線用コンタクトパッド層との接続に用いられ、
かつ、前記第２層間絶縁層に埋め込まれている下層導電
部に、前記第３層間絶縁層に埋め込まれている上層導電
部が積まれた構造をしている、第５スタックドコンタク
ト導電部と、を備える。

【００２２】本発明は第３、第４、第５スタックドコン
タクト導電部を備えているので、第２、第３層間絶縁層
を貫通するスルーホール、つまり、２層分の層間絶縁層
を貫通するスルーホールを形成する必要がない。このた
め、メモリセルサイズの小型化が進んでも第２層導電層
と第４層導電層とを接続するのに用いられるスルーホー
ルのアスペクト比が大きくなり過ぎることはない。よっ
て、本発明によれば、メモリセルサイズの小型化を図る
ことができる。

【００２３】（７）本発明にかかる半導体装置は、以下
のようにすることができる。

【００２４】前記電源線、前記接地線用局所配線層、前
記ビット線用コンタクトパッド層、および、前記／ビッ
ト線用コンタクトパッド層は、タングステンを含有す
る。

【００２５】（８）本発明にかかる半導体装置は、以下
のようにすることができる。

【００２６】第１転送トランジスタおよび第２転送トラ
ンジスタと、第２方向に延びるパターンを有し、かつ、
前記第１層導電層の下層に位置し、かつ、前記第１およ
び第２負荷トランジスタが形成される、第１活性領域
と、第１および第２方向に延びるパターンを有し、か
つ、前記第１活性領域と同じ層に位置し、かつ、前記第
１および第２駆動トランジスタ、前記第１および第２転
送トランジスタが形成される、第２活性領域と、第２方
向に延びるパターンを有し、かつ、前記第１層導電層に
位置し、かつ、前記第２活性領域の第１方向に延びるパ
ターンと平面的に見て交差して位置し、かつ、前記第１
および第２転送トランジスタのゲート電極を含む、ワー
ド線と、を備え、前記第１および第２ゲート-ゲート電
極層は、第１方向に延びるパターンを有し、かつ、前記
第１および第２活性領域と平面的に見て交差して位置
し、前記第１および第２ドレイン-ドレイン接続層は、
第１方向に延びるパターンを有する。

【００２７】本発明によれば、メモリセルサイズの小型
化を図ることができる。

【００２８】（９）本発明にかかる半導体装置は、以下
のようにすることができる。

【００２９】第２方向に延びるパターンを有し、かつ、
前記第２層導電層に位置し、かつ、前記第１および第２
負荷トランジスタのソースと接続する、電源線と、第１
方向に延びるパターンを有し、かつ、前記第２層導電層
に位置し、かつ、前記第１および第２駆動トランジスタ
のソースと接続する、接地線用第１局所配線層と、前記
第２層導電層に位置し、かつ、前記第１転送トランジス
タと接続する、ビット線用第１コンタクトパッド層と、
前記第２層導電層に位置し、かつ、前記第２転送トラン
ジスタと接続する、／ビット線用第１コンタクトパッド
層と、第２方向に延びるパターンを有し、かつ、前記第
３層導電層に位置する、主ワード線と、第１方向に延び
るパターンを有し、かつ、前記第３層導電層に位置し、
かつ、前記接地線用第１局所配線層と接続する、接地線
用第２局所配線層と、前記第３層導電層に位置し、かつ
前記ビット線用第１コンタクトパッド層と接続する、ビ
ット線用第２コンタクトパッド層と、前記第３層導電層
に位置し、かつ、前記／ビット線用第２コンタクトパッ
ド層と接続する、／ビット線用第２コンタクトパッド層
と、第１方向に延びるパターンを有し、かつ、前記第３
層導電層の上層である第４導電層に位置し、かつ、前記
ビット線用第２コンタクトパッド層と接続する、ビット
線と、第１方向に延びるパターンを有し、かつ、前記第
４層導電層に位置し、かつ、前記／ビット線用第２コン
タクトパッド層と接続する、／ビット線と、第１方向に
延びるパターンを有し、かつ、前記第４層導電層に位置
し、かつ、前記接地線用第２局所配線層と接続される、
接地線と、を備える。

【００３０】本発明によれば、電源線、接地線、主ワー
ド線、ビット線、および、／ビット線をバランスよく配
置することができる。なお、接地線用第１、第２局所配
線層は、第１および第２駆動トランジスタのソースと接
地線との接続に用いられる。ビット線用第１、第２コン
タクトパッド層は、ビット線と第１転送トランジスタと
の接続に用いられる。／ビット線用第１、第２コンタク
トパッド層は、／ビット線と第２転送トランジスタとの
接続に用いられる。

【００３１】（１０）本発明にかかる半導体装置は、以
下のようにすることができる。

【００３２】前記電源線、前記接地線用第１局所配線
層、前記ビット線用第１コンタクトパッド層および前記
／ビット線用第１コンタクトパッド層はタングステンを
含有する。

【００３３】（１１）本発明にかかる半導体装置は、以
下のようにすることができる。

【００３４】前記第１および第２負荷トランジスタ、前
記第１および第２駆動トランジスタ、前記第１および第
２転送トランジスタを含むメモリセルのサイズが、２．
５μｍ²以下である。

【００３５】（１２）本発明にかかるメモリシステム
は、上記（１）〜（１１）のいずれかに記載の前記半導
体装置を備える。

【００３６】（１３）本発明にかかる電子機器は、上記
（１）〜（１１）のいずれかに記載の前記半導体装置を
備える。

【００３７】

【発明の実施の形態】本発明の実施形態について図面を
用いて説明する。本実施形態は本発明にかかる半導体装
置を、ＳＲＡＭに適用したものである。本実施形態には
第１および第２実施形態がある。まず、第１実施形態、
第２実施形態の順に説明し、それから第１および第２実
施形態の効果を説明する。

【００３８】［第１実施形態］まず、第１実施形態にか
かるＳＲＡＭの構造の概略を説明し、次に構造の詳細を
説明し、最後に製造方法を説明する。

【００３９】｛ＳＲＡＭの構造の概略｝図１は、第１実
施形態にかかるＳＲＡＭの等価回路図である。第１実施
形態にかかるＳＲＡＭは、６個のＭＯＳ電界効果トラン
ジスタにより、一つのメモリセルが構成されるタイプで
ある。つまり、ｎチャネル型の駆動トランジスタＱ₃と
ｐチャネル型の負荷トランジスタＱ₅とで、一つのＣＭ
ＯＳインバータが構成されている。また、ｎチャネル型
の駆動トランジスタＱ₄とｐチャネル型の負荷トランジ
スタＱ₆とで、一つのＣＭＯＳインバータが構成されて
いる。この二つのＣＭＯＳインバータをクロスカップル
することにより、フリップフロップが構成される。そし
て、このフリップフロップと、ｎチャネル型の転送トラ
ンジスタＱ ₁、Ｑ₂とにより、一つのメモリセルが構成さ
れる。

【００４０】本実施形態にかかるＳＲＡＭのメモリセル
は、図２〜図７に示すように、フィールドの上方に５層
の導電層を有する構造をしている。以下、図１を参照し
ながら、図２〜図７について簡単に説明する。なお、こ
れらの図中の記号Ｒは、一つのメモリセルの形成領域を
示している。

【００４１】図２は、フィールドを示す平面図であり、
Ｙ方向にほぼ直線状に延びるパターンを有する活性領域
１０１、１０３を含む。図３は、第１層導電層を示す平
面図であり、Ｘ方向にほぼ直線状に延びるパターンを有
するゲート-ゲート電極層１１１ａ、１１１ｂ、副ワー
ド線１１３ａ、１１３ｂを含む。ゲート-ゲート電極層
１１１ａは、駆動トランジスタＱ₃および負荷トランジ
スタＱ₅のゲート電極を含み、ゲート-ゲート電極層１１
１ｂは、駆動トランジスタＱ₄および負荷トランジスタ
Ｑ₆のゲート電極を含み、副ワード線１１３ａは、転送
トランジスタＱ₁のゲート電極を含み、副ワード線１１
３ｂは、転送トランジスタＱ₂のゲート電極を含む。図
４は、第２層導電層を示す平面図であり、Ｘ方向にほぼ
直線状に延びるパターンを有するドレイン-ドレイン接
続層１２１ａ、Ｌ字型のパターンを有するドレイン-ド
レイン接続層１２１ｂ、Ｙ方向にほぼ直線状に延びるパ
ターンを有するＶ_DD配線１２３等を含む。図５は、第３
層導電層を示す平面図であり、Ｌ字型のパターンを有す
るドレイン-ゲート接続層１３１ａ、コの字型のパター
ンを有するドレイン-ゲート接続層１３１ｂを含む。図
６は、第４層導電層を示す平面図であり、Ｘ方向にほぼ
直線状に延びるパターンを有するビット線用局所配線層
１４１ａ、／ビット線用局所配線層１４１ｂ、主ワード
線１４３、Ｖ_SS配線１４５を含む。図７は、第５層導電
層を示す平面図であり、Ｙ方向にほぼ直線状に延びるパ
ターンを有するビット線１５１ａ、／ビット線１５１ｂ
を含む。

【００４２】｛ＳＲＡＭの構造の詳細｝第１実施形態に
かかるＳＲＡＭの構造の詳細を、下層から順に、図２〜
図１５を用いて説明する。図８はフィールドおよび第１
層導電層を示す平面図であり、図９はフィールド、第１
層導電層および第２層導電層を示す平面図であり、図１
０は第２層導電層および第３層導電層を示す平面図であ
り、図１１は第１層導電層および第３層導電層を示す平
面図であり、図１２は第２層導電層および第４層導電層
を示す平面図であり、図１３は第４層導電層および第５
層導電層を示す平面図であり、図１４は図２〜図１３の
Ａ１−Ａ２線に沿った断面図であり、図１５は図２〜図
１３のＢ１−Ｂ２線に沿った断面図である。

【００４３】（フィールド、第１層導電層）まず、フィ
ールドについて説明する。図２に示すように、フィール
ドは、活性領域１０１、１０３および素子分離領域１０
９を有する。活性領域１０１、１０３は、シリコン基板
の表面に形成されている。

【００４４】活性領域１０１は、Ｙ方向にほぼ直線状に
延びるパターンを有する。活性領域１０１は、メモリセ
ルの形成領域Ｒに対して図２中の上下に位置する他のメ
モリセルの形成領域に延びている。活性領域１０１は、
駆動トランジスタＱ₃、Ｑ₄が形成される領域１０１ａと
転送トランジスタＱ₁、Ｑ₂が形成される領域１０１ｂと
を含む。領域１０１ａの幅は、例えば、０．２２〜０．
３３μｍであり、領域１０１ｂの幅は、例えば、０．１
６〜０．２０μｍである。

【００４５】活性領域１０３は、Ｙ方向にほぼ直線状に
延びるパターンを有し、活性領域１０１と間隔を設けて
形成されている。活性領域１０３の両端は、メモリセル
の形成領域Ｒ内で延びが止まっている。活性領域１０３
には、負荷トランジスタＱ₅、Ｑ₆が形成される。活性領
域１０３の幅は、例えば、０．１６〜０．２０μｍであ
る。

【００４６】活性領域１０１と活性領域１０３とは、素
子分離領域１０９（深さ、例えば、０．３５〜０．４５
μｍ）により、互いに分離されている。素子分離領域１
０９としては、例えば、ＳＴＩ（shallow trench isola
tion）がある。なお、メモリセルの形成領域ＲのＸ方向
の長さは、例えば、１．０〜１．４μｍであり、Ｙ方向
の長さは、例えば、１．６〜２．０μｍである。

【００４７】図２に示すフィールドのＡ１−Ａ２断面、
Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５に示すと
おりである。これらの断面には、シリコン基板中に形成
されたｐウェル１０２、ｎウェル１０４等が表れてい
る。

【００４８】次に、フィールドの上層に位置する第１層
導電層について、図３、図８を用いて説明する。一組の
ゲート-ゲート電極層１１１ａ、１１１ｂが、互いに平
行に、一つのメモリセルの形成領域Ｒに配置されてい
る。ゲート-ゲート電極層１１１ａ、１１１ｂは、活性
領域１０１、１０３と平面的に見て交差している。ゲー
ト-ゲート電極層１１１ａは、駆動トランジスタＱ₃およ
び負荷トランジスタＱ₅のゲート電極を構成し、さら
に、これらのゲート電極同士を接続している。ゲート-
ゲート電極層１１１ｂは、駆動トランジスタＱ₄および
負荷トランジスタＱ₆のゲート電極を構成し、さらに、
これらのゲート電極同士を接続している。駆動トランジ
スタＱ₃、Ｑ₄のゲート長は、例えば、０．１２〜０．１
５μｍである。負荷トランジスタＱ₅、Ｑ₆のゲート長
は、例えば、０．１４〜０．１７μｍである。

【００４９】副ワード線１１３ａ、１１３ｂは、活性領
域１０３と平面的に見て離れて位置し、かつ、活性領域
１０１と平面的に見て交差して位置する。副ワード線１
１３ａと副ワード線１１３ｂとの間にゲート-ゲート電
極層１１１ａ、１１１ｂが位置している。副ワード線１
１３ａは、転送トランジスタＱ₁のゲート電極となり、
副ワード線１１３ｂは、転送トランジスタＱ₂のゲート
電極となる。転送トランジスタＱ₁、Ｑ₂のゲート長は、
例えば、０．１４〜０．１７μｍである。

【００５０】ゲート-ゲート電極層１１１ａ、１１１ｂ
および副ワード線１１３ａ、１１３ｂは、例えば、ポリ
シリコン層上にシリサイド層を形成した構造を有する。

【００５１】図３、図８に示す第１層導電層のＡ１−Ａ
２断面、Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５
に示すとおりである。これらの断面には、副ワード線１
１３ａやゲート-ゲート電極層１１１ａが表れている。

【００５２】次に、活性領域１０１に形成される、ｎ⁺
型不純物領域１０５ａ、１０５ｂ、１０５ｃ、１０５
ｄ、１０５ｅについて、図８を用いて説明する。平面的
に見て副ワード線１１３ａを挟むように、ｎ⁺型不純物
領域１０５ａとｎ⁺型不純物領域１０５ｂとが位置し、
ゲート-ゲート電極層１１１ａを挟むように、ｎ⁺型不純
物領域１０５ｂとｎ⁺型不純物領域１０５ｃとが位置
し、ゲート-ゲート電極層１１１ｂを挟むように、ｎ⁺型
不純物領域１０５ｃとｎ⁺型不純物領域１０５ｄとが位
置し、副ワード線１１３ｂを挟むように、ｎ⁺型不純物
領域１０５ｄとｎ⁺型不純物領域１０５ｅとが位置して
いる。

【００５３】ｎ⁺型不純物領域１０５ａは、転送トラン
ジスタＱ₁のソースまたはドレインとなる。ｎ⁺型不純物
領域１０５ｂは、転送トランジスタＱ₁のソースまたは
ドレイン、駆動トランジスタＱ₃のドレインとなる。ｎ⁺
型不純物領域１０５ｃは、駆動トランジスタＱ₃、Ｑ₄の
共通のソースとなる。ｎ⁺型不純物領域１０５ｄは、駆
動トランジスタＱ₄のドレイン、転送トランジスタＱ₂の
ソースまたはドレインとなる。ｎ⁺型不純物領域１０５
ｅは、転送トランジスタＱ₂のソースまたはドレインと
なる。

【００５４】次に、活性領域１０３に形成される、ｐ⁺
型不純物領域１０７ａ、１０７ｂ、１０７ｃについて、
図８を用いて説明する。平面的に見てゲート-ゲート電
極層１１１ａを挟むように、ｐ⁺型不純物領域１０７ａ
とｐ⁺型不純物領域１０７ｂとが位置し、ゲート-ゲート
電極層１１１ｂを挟むように、ｐ⁺型不純物領域１０７
ｂとｐ⁺型不純物領域１０７ｃとが位置している。ｐ⁺型
不純物領域１０７ａは、負荷トランジスタＱ₅のドレイ
ンとなり、ｐ⁺型不純物領域１０７ｃは、負荷トランジ
スタＱ₆のドレインとなり、ｐ⁺型不純物領域１０７ｂ
は、負荷トランジスタＱ₅、Ｑ₆の共通のソースとなる。
図１４に示すように、この断面には、ｎ⁺型不純物領域
１０５ａ、１０５ｂ、ｐ⁺型不純物領域１０７ａが表れ
ている。

【００５５】図１４および図１５に示すように、フィー
ルドおよび第１層導電層を覆うように、例えば、シリコ
ン酸化層のような層間絶縁層２０１が形成されている。
層間絶縁層２０１は、化学的機械研磨（Ｃhemical Ｍec
hanical Ｐolishing、以下、ＣＭＰという）により平坦
化の処理がなされている。

【００５６】（第２層導電層）第２層導電層について、
図４、図９を用いて説明する。第２層導電層は、第１層
導電層の上層に位置する。第２層導電層は、ドレイン-
ドレイン接続層１２１ａ、１２１ｂ、Ｖ_DD配線１２３、
ビット線コンタクトパッド層１２５ａ、／ビット線コン
タクトパッド層１２５ｂ、接地線用局所配線層１２７を
含む。第２層導電層は、第２層導電層とフィールドとを
接続する導電部であるコンタクト導電部２０３（以下、
フィールド・第２層-コンタクト導電部２０３という）
を介して、フィールドのｎ⁺型不純物領域やｐ⁺型不純物
領域と接続される。

【００５７】ドレイン-ドレイン接続層１２１ａとドレ
イン-ドレイン接続層１２１ｂと間に、平面的に見て、
ゲート-ゲート電極層１１１ａ、１１１ｂが位置するよ
うに、ドレイン-ドレイン接続層１２１ａ、１２１ｂが
位置している。ドレイン-ドレイン接続層１２１ａは、
ｎ⁺型不純物領域１０５ｂ（ドレイン）およびｐ⁺型不純
物領域１０７ａ（ドレイン）の上方に位置している。ド
レイン-ドレイン接続層１２１ａの端部１２１ａ１は、
フィールド・第２層-コンタクト導電部２０３を介し
て、ｎ⁺型不純物領域１０５ｂ（ドレイン）と接続さ
れ、ドレイン-ドレイン接続層１２１ａの端部１２１ａ
２は、フィールド・第２層-コンタクト導電部２０３を
介して、ｐ⁺型不純物領域１０７ａ（ドレイン）と接続
されている。ドレイン-ドレイン接続層１２１ｂは、ｎ⁺
型不純物領域１０５ｄ（ドレイン）およびｐ ⁺型不純物
領域１０７ｃ（ドレイン）の上方に位置している。ドレ
イン-ドレイン接続層１２１ｂの端部１２１ｂ１は、フ
ィールド・第２層-コンタクト導電部２０３を介して、
ｎ⁺型不純物領域１０５ｄ（ドレイン）と接続され、ド
レイン-ドレイン接続層１２１ｂのＬ字型の角部１２１
ｂ３は、フィールド・第２層-コンタクト導電部２０３
を介して、ｐ⁺型不純物領域１０７ｃ（ドレイン）と接
続されている。ドレイン-ドレイン接続層１２１ａ、１
２１ｂの幅は、例えば、０．１６〜０．２０μｍであ
る。

【００５８】Ｖ_DD配線１２３の幅は、例えば、０．１６
〜０．２０μｍである。Ｖ_DD配線１２３の凸部１２３ａ
は、Ｘ方向に延び、かつ、ｐ⁺型不純物領域１０７ｂ
（ソース）の上方に位置している。凸部１２３ａは、フ
ィールド・第２層-コンタクト導電部２０３を介して、
ｐ⁺型不純物領域１０７ｂと接続されている。

【００５９】接地線用局所配線層１２７は、ｎ⁺型不純
物領域１０５ｃ（ソース）の上方に位置している。接地
線用局所配線層１２７は、フィールド・第２層-コンタ
クト導電部２０３を介して、ｎ⁺型不純物領域１０５ｃ
と接続されている。接地線用局所配線層１２７は、Ｖ_SS
配線１４５（図６）と、駆動トランジスタＱ₃、Ｑ₄のソ
ースとなるｎ⁺型不純物領域１０５ｃとを接続するため
の配線層として機能する。接地線用局所配線層１２７
は、形成領域Ｒのメモリセル、および、形成領域Ｒに対
して、図９中の右隣に位置するメモリセルにおいて共用
される。

【００６０】ビット線用コンタクトパッド層１２５ａ
は、ｎ⁺型不純物領域１０５ａの上方に位置している。
ビット線用コンタクトパッド層１２５ａは、フィールド
・第２層-コンタクト導電部２０３を介して、ｎ⁺型不純
物領域１０５ａと接続されている。ビット線用コンタク
トパッド層１２５ａは、ビット線１５１ａ（図７）と、
転送トランジスタＱ₁のソースおよびドレインとなるｎ⁺
型不純物領域１０５ａとを接続するためのパッド層とし
て機能する。ビット線用コンタクトパッド層１２５ａ
は、形成領域Ｒのメモリセル、および、形成領域Ｒに対
して、図９中の上に位置するメモリセルにおいて共用さ
れる。

【００６１】／ビット線用コンタクトパッド層１２５ｂ
は、ｎ⁺型不純物領域１０５ｅの上方に位置している。
／ビット線用コンタクトパッド層１２５ｂは、フィール
ド・第２層-コンタクト導電部２０３を介して、ｎ⁺型不
純物領域１０５ｅと接続されている。／ビット線用コン
タクトパッド層１２５ｂは、／ビット線１５１ｂ（図
７）と、転送トランジスタＱ₂のソースおよびドレイン
となるｎ⁺型不純物領域１０５ｅとを接続するためのパ
ッド層として機能する。／ビット線用コンタクトパッド
層１２５ｂは、形成領域Ｒのメモリセル、および、形成
領域Ｒに対して、図９中の下に位置するメモリセルにお
いて共用される。

【００６２】次に、第２層導電層の断面構造について、
図１４を用いて説明する。第２層導電層は、例えば、シ
リコン酸化層のような絶縁層１２９に埋め込まれた構造
をしている。第２層導電層はダマシンにより形成されて
いる。第２層導電層は、例えば、高融点金属の窒化物層
１２２上に、タングステンを含有するタングステン含有
層１２４（厚さ例えば、１００〜２００ｎｍ）を形成し
た構造を有する。高融点金属の窒化物層１２２は、下敷
きとなり、例えば、チタンナイトライド層がある。タン
グステン含有層１２４は、タングステンを主とする層で
あってもよいし、さらに他の金属を含む層でもよい。な
お、第２層導電層の構成は、タングステン含有層１２４
のみでもよい。

【００６３】次に、フィールド・第２層-コンタクト導
電部２０３の断面構造について、図１４を用いて説明す
る。層間絶縁層２０１には、フィールドにあるｎ⁺型不
純物領域やｐ⁺型不純物領域を露出する複数のスルーホ
ール２０５が形成されている。これらのスルーホール２
０５に、フィールド・第２層-コンタクト導電部２０３
が埋め込まれている。フィールド・第２層-コンタクト
導電部２０３は、スルーホール２０５に埋め込まれたプ
ラグ２０７と、スルーホール２０５の底面上および側面
上に位置するバリア層２０９とを含む。バリア層２０９
は、高融点金属からなる金属層と、その金属層の上に形
成された高融点金属の窒化物層とからなることが好まし
い。高融点金属からなる金属層の材料としては、たとえ
ばチタンが挙げられる。高融点金属の窒化物層の材料と
しては、例えば、チタンナイトライドが挙げられる。ス
ルーホール２０５の上端部の径は、例えば、０．１８〜
０．２２μｍであり、下端部の径は、例えば、０．１４
〜０．１８μｍである。

【００６４】次に、ゲート-ゲート電極層１１１ａ、１
１１ｂとドレイン-ゲート接続層１３１ａ、１３１ｂと
の接続に用いられるコンタクト導電部２２３（以下、第
１層・第３層-スタックドコンタクト導電部２２３とい
う）について、図１５を用いて説明する。図１５には、
ゲート-ゲート電極層１１１ａとドレイン-ゲート接続層
１３１ｂとを接続する第１層・第３層-スタックドコン
タクト導電部２２３が表れている。第１層・第３層-ス
タックドコンタクト導電部２２３は、下層導電部２０４
に上層導電部２１４が積まれた構造をしている。下層導
電部２０４は、層間絶縁層２０１に埋め込まれている。
下層導電部２０４は、フィールド・第２層-コンタクト
導電部２０３と同一工程で形成されたものであり、スル
ーホール２０６に埋め込まれたプラグ２０７、プラグ層
２０９を含む。なお、上層導電部２１４については、
（第３層導電層）の欄で説明する。

【００６５】図１４、図１５に示すように、第２層導電
層を覆うように、例えば、シリコン酸化層のような層間
絶縁層２１１が形成されている。層間絶縁層２１１は、
ＣＭＰにより平坦化の処理がなされている。

【００６６】（第３層導電層）第３層導電層について、
図５、図１０、図１１を用いて説明する。第３層導電層
は、第２層導電層の上層に位置する。第３層導電層は、
ドレイン-ゲート接続層１３１ａ、１３１ｂを含む。ド
レイン-ゲート接続層１３１ａ、１３１ｂの幅は、例え
ば、０．１６〜０．２０μｍである。

【００６７】ドレイン-ゲート接続層１３１ａは、Ｌ字
型のパターンを有し、その端部１３１ａ１がドレイン-
ドレイン接続層１２１ａの端部１２１ａ１の上方に位置
している（図１０）。ドレイン-ゲート接続層１３１ａ
の端部１３１ａ１は、第３層導電層と第２層導電層とを
接続する導電部であるコンタクト導電部２１３（以下、
第２層・第３層-コンタクト導電部２１３という）を介
して、ドレイン-ドレイン接続層１２１ａの端部１２１
ａ１と接続されている（図１０）。ドレイン-ゲート接
続層１３１ａの端部１３１ａ２がゲート-ゲート電極層
１１１ｂの中央部の上方に位置している（図１１）。ド
レイン-ゲート接続層１３１ａの端部１３１ａ２は、第
１層・第３層-スタックドコンタクト導電部２２３を介
して、ゲート-ゲート電極層１１１ｂの中央部と接続さ
れている（図１１）。

【００６８】ドレイン-ゲート接続層１３１ｂは、コの
字型をし、その端部１３１ｂ１がドレイン-ドレイン接
続層１２１ｂの端部１２１ｂ２の上方に位置している
（図１０）。ドレイン-ゲート接続層１３１ｂの端部１
３１ｂ１は、第２層・第３層-コンタクト導電部２１３
を介して、ドレイン-ドレイン接続層１２１ｂの端部１
２１ｂ２と接続されている（図１０）。ドレイン-ゲー
ト接続層１３１ｂの端部１３１ｂ２がゲート-ゲート電
極層１１１ａの中央部の上方に位置している（図１
１）。ドレイン-ゲート接続層１３１ｂの端部１３１ｂ
２は、第１層・第３層-スタックドコンタクト導電部２
２３を介して、ゲート-ゲート電極層１１１ａの中央部
と接続されている（図１１）。

【００６９】次に、第３層導電層の断面構造について、
図１４、図１５を用いて説明する。第３層導電層は、例
えば、シリコン酸化層のような絶縁層２２９に埋め込ま
れた構造をしている。第３層導電層はダマシンにより形
成されている。第３層導電層は、例えば、高融点金属の
窒化物層１３２上に、タングステンを含有するタングス
テン含有層１３４（厚さ例えば、１００〜２００ｎｍ）
を形成した構造を有する。高融点金属の窒化物層１３２
は、下敷きとなり、例えば、チタンナイトライド層があ
る。タングステン含有層１３４は、タングステンを主と
する層であってもよいし、さらに他の金属を含む層でも
よい。なお、第３層導電層の構成は、タングステン含有
層１３４のみでもよい。

【００７０】次に、第２層・第３層-コンタクト導電部
２１３の断面構造について、図１４を用いて説明する。
層間絶縁層２１１を貫通するスルーホール２１５には、
第２層・第３層-コンタクト導電部２１３が埋め込まれ
ている。第２層・第３層-コンタクト導電部２１３は、
フィールド・第２層-コンタクト導電部２０３で述べた
構造と同様の構造をとることができる。

【００７１】次に、第１層・第３層-スタックドコンタ
クト導電部２２３の上層導電部２１４について、図１５
を用いて説明する。図１５には、ゲート-ゲート電極層
１１１ａとドレイン-ゲート接続層１３１ｂとを接続す
る第１層・第３層-スタックドコンタクト導電部２２３
が表れている。上層導電部２１４は、層間絶縁層２１１
および絶縁層１２９に埋め込まれており、下層導電部２
０４およびドレイン-ゲート接続層１３１ｂと接続され
ている。上層導電部２１４は、第２層・第３層-コンタ
クト導電部２１３と同一工程で形成されたものであり、
スルーホール２１６に埋め込まれたプラグ２１７、プラ
グ層２１９を含む。

【００７２】図１４、図１５に示すように、第３層導電
層を覆うように、例えば、シリコン酸化層のような層間
絶縁層２２１が形成されている。層間絶縁層２２１は、
ＣＭＰにより平坦化の処理がなされている。

【００７３】（第４層導電層）第４層導電層について、
図６、図１２を用いて説明する。第４層導電層は、第３
層導電層の上層に位置する。第４層導電層は、Ｘ方向に
ほぼ直線状に延びるパターンを有するビット線用局所配
線層１４１ａ、／ビット線用局所配線層１４１ｂ、主ワ
ード線１４３、Ｖ_SS配線１４５を含む。ビット線用局所
配線層１４１ａと、／ビット線用局所配線層１４１ｂと
の間に、主ワード線１４３、Ｖ_SS配線１４５が位置して
いる。

【００７４】Ｖ_SS配線１４５は、接地線用局所配線層１
２７の上方に位置し、第４層導電層と第２層導電層とを
接続するコンタクト導電部２３３（以下、第２層・第４
層-コンタクト導電部２３３という）を介して、接地線
用局所配線層１２７と接続されている。Ｖ_SS配線１４５
の幅は、例えば、０．４〜１．０μｍである。

【００７５】主ワード線１４３は、ドレイン-ドレイン
接続層１２１ａの上方に位置する。主ワード線１４３に
よって、副ワード線１１３ａ、１１３ｂ（図８）が活性
化および非活性化される。主ワード線１４３の幅は、例
えば、０．１８〜０．２４μｍである。なお、本実施形
態では、ワード線を副ワード線と主ワード線からなる構
造としているが、主ワード線を設けない構造でもよい。

【００７６】ビット線用局所配線層１４１ａは、ビット
線１５１ａ（図７）と、転送トランジスタＱ₁のソース
およびドレインとなるｎ⁺型不純物領域１０５ａ（図
８）とを接続するための配線層として機能する。ビット
線用局所配線層１４１ａの端部１４１ａ１は、第２層・
第４層-コンタクト導電部２３３を介して、ビット線用
コンタクトパッド層１２５ａと接続されている。ビット
線用局所配線層１４１ａは、形成領域Ｒのメモリセル、
および、形成領域Ｒに対して、図１２中の上に位置する
メモリセルにおいて共用される。ビット線用局所配線層
１４１ａの幅は、例えば、０．２〜０．４μｍである。

【００７７】／ビット線用局所配線層１４１ｂは、／ビ
ット線１５１ｂ（図７）と、転送トランジスタＱ₂のソ
ースおよびドレインとなるｎ⁺型不純物領域１０５ｅ
（図８）とを接続するための配線層として機能する。／
ビット線用局所配線層１４１ｂの端部１４１ｂ１は、第
２層・第４層-コンタクト導電部２３３を介して、／ビ
ット線用コンタクトパッド層１２５ｂと接続されてい
る。／ビット線用局所配線層１４１ｂは、形成領域Ｒの
メモリセル、および、形成領域Ｒに対して、図１２中の
下に位置するメモリセルにおいて共用される。／ビット
線用局所配線層１４１ｂの幅は、例えば、０．２〜０．
４μｍである。

【００７８】次に、第４層導電層の断面構造について、
図１４を用いて説明する。第４層導電層は、例えば、下
から順に、高融点金属の窒化物層１４２、金属層１４
４、高融点金属の窒化物層１４６が積層された構造を有
する。各層の具体例は、次のとおりである。高融点金属
の窒化物層１４２としては、例えば、チタンナイトライ
ド層がある。金属層１４４としては、例えば、アルミニ
ウム層、銅層または、これらの合金層がある。高融点金
属の窒化物層１４６としては、例えば、チタンナイトラ
イド層がある。また、第４層導電層は、次のいずれかの
態様であってもよい。１）高融点金属の窒化物層のみか
ら構成される態様。２）金属層のみから構成される態
様。

【００７９】第４層導電層上には、シリコン酸化層から
なるハードマスク層１４９が形成されている。ハードマ
スク層１４９をマスクとして、第４層導電層のパターン
ニングがなされる。これは、メモリセルの小型化によ
り、レジストのみをマスクとして、第４層導電層のパタ
ーンニングをするのが困難だからである。

【００８０】次に、第２層・第４層-コンタクト導電部
２３３の断面構造について、図１４を用いて説明する。
第２層・第４層-コンタクト導電部２３３は、層間絶縁
層２１１、２２１を貫通するスルーホール２３５に埋め
込まれている。この断面において、第２層・第４層-コ
ンタクト導電部２３３は、ビット線用コンタクトパッド
層１２５ａとビット線用局所配線層１４１ａとを接続し
ている。第２層・第４層-コンタクト導電部２３３は、
フィールド・第２層-コンタクト導電部２０３で述べた
構造と同様の構造をとることができる。

【００８１】図１４、図１５に示すように、第４層導電
層を覆うように、例えば、シリコン酸化層のような層間
絶縁層２３１が形成されている。層間絶縁層２３１は、
ＣＭＰにより平坦化の処理がなされている。

【００８２】（第５層導電層）第５層導電層について、
図７、図１３を用いて説明する。第５層導電層は、第４
層導電層の上層に位置する。第５層導電層は、Ｙ方向に
ほぼ直線状に延びるパターンを有するビット線１５１
ａ、／ビット線１５１ｂを含む。／ビット線１５１ｂに
は、ビット線１５１ａに流れる信号と相補の信号が流れ
る。ビット線１５１ａ、／ビット線１５１ｂの幅は、例
えば、０．２０〜０．２６μｍである。

【００８３】ビット線１５１ａは、第５層導電層と第４
層導電層とを接続する導電部であるコンタクト導電部２
４３（以下、第４層・第５層-コンタクト導電部２４３
という）を介して、ビット線用局所配線層１４１ａの端
部１４１ａ１と接続される。／ビット線１５１ｂは、第
４層・第５層-コンタクト導電部２４３を介して、／ビ
ット線用局所配線層１４１ｂの端部１４１ｂ２と接続さ
れている。

【００８４】次に、第５層導電層の断面構造について、
図１４、図１５を用いて説明する。第５層導電層は、例
えば、下から順に、高融点金属の窒化物層１５２、金属
層１５４、高融点金属の窒化物層１５６が積層された構
造を有する。各層の具体例は、次のとおりである。高融
点金属の窒化物層１５２としては、例えば、チタンナイ
トライド層がある。金属層１５４としては、例えば、ア
ルミニウム層、銅層または、これらの合金層がある。高
融点金属の窒化物層１５６としては、例えば、チタンナ
イトライド層がある。また、第５層導電層は、次のいず
れかの態様であってもよい。１）高融点金属の窒化物層
のみから構成される態様。２）金属層のみから構成され
る態様。

【００８５】第５層導電層上には、シリコン酸化層から
なるハードマスク層１５９が形成されている。ハードマ
スク層１５９の形成理由は、ハードマスク層１４９と同
じである。

【００８６】次に、第４層・第５層-コンタクト導電部
２４３の断面構造について、図１４を用いて説明する。
第４層・第５層-コンタクト導電部２４３は、層間絶縁
層２３１を貫通するスルーホール２４５に埋め込まれて
いる。この断面において、第４層・第５層-コンタクト
導電部２４３は、ビット線１５１ａとビット線用局所配
線層１４１ａとを接続している。第４層・第５層-コン
タクト導電部２４３は、フィールド・第２層-コンタク
ト導電部２０３で述べた構造と同様の構造をとることが
できる。

【００８７】以上が第１実施形態にかかるＳＲＡＭの構
造の詳細である。

【００８８】｛ＳＲＡＭの製造方法｝第１実施形態にか
かるＳＲＡＭの製造方法について、図１６〜図２２を用
いて説明する。各図の（Ａ）は、図１４に示す断面と対
応し、（Ｂ）は、図１５に示す断面と対応している。

【００８９】（第１層導電層形成まで）図１６に示すよ
うに、シリコン基板に例えば、ＳＴＩを用いて、素子分
離領域１０９を形成する。シリコン基板に例えば、イオ
ン注入により、イオンを選択的に注入することにより、
ｐウェル１０２、ｎウェル１０４を形成する。次に、図
３に示すゲート-ゲート電極層１１１ａ、１１１ｂ、副
ワード線１１３ａ、１１３ｂを含む第１層導電層を公知
の方法を用いて形成する。

【００９０】（第２層導電層形成まで）図１６に示すよ
うに、第１層導電層を覆うように、層間絶縁層２０１を
形成し、公知の方法を用いて、層間絶縁層２０１に埋め
込まれた、図９に示すフィールド・第２層-コンタクト
導電部２０３、第１層・第３層-スタックドコンタクト
導電部２２３の下層導電部２０４を形成する。

【００９１】図１７に示すように、層間絶縁層２０１の
上に、例えば、ＣＶＤを用いてシリコン酸化膜を含む絶
縁層１２９を形成する。絶縁層１２９の厚みは、第２層
導電層の厚みを等しい。絶縁層１２９上にレジスト１２
０を形成し、フォトリソグラフィとエッチングにより、
第２層導電層の形成領域にある絶縁層１２９を除去す
る。

【００９２】図１８に示すように、例えば、チタンナイ
トライドからなる高融点金属の窒化物層１２２、タング
ステンからなるタングステン含有層１２４を、スパッタ
リングを用いて絶縁層１２９を覆うように形成する。こ
れにより、絶縁層１２９が除去された領域に、高融点金
属の窒化物層１２２、タングステン含有層１２４が埋め
込まれる。

【００９３】図１９に示すように、タングステン含有層
１２４、高融点金属の窒化物層１２２を例えば、ＣＭＰ
することにより、図４に示すドレイン-ドレイン接続層
１２１ａ、１２１ｂ、Ｖ_DD配線１２３等を含む第２層導
電層を形成する。以上のように、第２層導電層は、ダマ
シンにより形成される。

【００９４】（第３層導電層形成まで）図２０に示すよ
うに、第２層導電層を覆うように、層間絶縁層２１１を
形成する。公知の方法を用いて、層間絶縁層２１１に埋
め込まれた、図１０に示す第２層・第３層-コンタクト
導電部２１３、および、層間絶縁層２１１、絶縁層１２
９に埋め込まれた第１層・第３層-スタックドコンタク
ト導電部２２３の上層導電部２１４を形成する。以上に
より、第１層・第３層-スタックドコンタクト導電部２
２３が形成される。

【００９５】図２１に示すように、層間絶縁層２１１の
上に、例えば、ＣＶＤを用いてシリコン酸化膜を含む絶
縁層２２９を形成する。絶縁層２２９の厚みは、第３層
導電層の厚みと等しい。絶縁層２２９上にレジストを形
成し、フォトリソグラフィとエッチングにより、第３層
導電層の形成領域にある絶縁層２２９を除去する。

【００９６】次に、例えば、チタンナイトライドからな
る高融点金属の窒化物層１３２と、タングステンからな
るタングステン含有層１３４とを、スパッタリングを用
いて絶縁層２２９を覆うように形成する。これにより、
絶縁層２２９が除去された領域に、高融点金属の窒化物
層１３２、タングステン含有層１３４が埋め込まれる。

【００９７】次に、タングステン含有層１３４、高融点
金属の窒化物層１３２を例えば、ＣＭＰすることによ
り、図５に示すドレイン-ゲート１３１ａ、１３１ｂで
ある第３層導電層を形成する。

【００９８】（第５層導電層形成まで）図２２に示すよ
うに、第３層導電層を覆う層間絶縁層２２１を形成す
る。そして、公知の方法を用いて、層間絶縁層２１１、
２２１に埋め込まれた、図１２に示す第２層・第４層-
コンタクト導電部２３３を形成する。そして、公知の方
法を用いて、第４層、第５層導電層を形成することによ
り、図１４、図１５に示す構造が完成する。

【００９９】｛第１実施形態の変形例｝第２層導電層と
第４層導電層を接続するのに、図１４に示す第２層・第
４層-コンタクト導電部２３３のかわりに、第２層・第
４層-スタックドコンタクト導電部を用いることもでき
る。

【０１００】図２３は、変形例にかかる第２層導電層お
よび第４層導電層を示す平面図である。第２層・第４層
-スタックドコンタクト導電部２５３により、Ｖ_SS配線
１４５と接地線用局所配線層１２７が接続され、ビット
線用局所配線層１４１ａとビット線用コンタクトパッド
層１２５ａが接続され、／ビット線用局所配線層１４１
ｂと／ビット線用コンタクトパッド層１２５ｂが接続さ
れている。

【０１０１】図２４は、第２層・第４層-スタックドコ
ンタクト導電部２５３を示す断面図であり、図１４と対
応している。第２層・第４層-スタックドコンタクト導
電部２５３は、下層導電部２５５に上層導電部２５７が
積まれた構造をしている。下層導電部２５５は、層間絶
縁層２１１に埋め込まれている。下層導電部２５５は、
第２層・第３層-コンタクト導電部２１３と同じ層構造
をし、同一工程で形成される。上層導電部２５７は、層
間絶縁層２２１に埋め込まれている。上層導電部２５７
は、第２層・第３層-コンタクト導電部２１３と同じ層
構造をしている。

【０１０２】［第２実施形態］まず、第２実施形態にか
かるＳＲＡＭの構造の概略を説明し、次に構造の詳細を
説明する。

【０１０３】｛ＳＲＡＭの構造の概略｝図２５は、第２
実施形態にかかるＳＲＡＭの等価回路図である。第２実
施形態のＳＲＡＭは、第１実施形態と同様に、６個のＭ
ＯＳ電界効果トランジスタにより、一つのメモリセルが
構成されるタイプである。

【０１０４】第２実施形態にかかるＳＲＡＭのメモリセ
ルは、図２６〜図３０に示すように、フィールドの上方
に４層の導電層を有する構造をしている。第１実施形態
にかかるＳＲＡＭのメモリセルは、フィールドの上方に
５層の導電層を有する構造をしている。以下、図２５を
参照しながら、図２６〜図３０について簡単に説明す
る。なお、これらの図中の記号Ｒは、一つのメモリセル
の形成領域を示している。

【０１０５】図２６は、フィールドを示す平面図であ
り、活性領域３０１、３０３、３０６を含む。図２７
は、第１層導電層を示す平面図であり、Ｙ方向にほぼ直
線状に延びるパターンを有するゲート-ゲート電極層３
１１ａ、３１１ｂ、Ｘ方向にほぼ直線状に延びるパター
ンを有する副ワード線３１３を含む。ゲート-ゲート電
極層３１１ａは、駆動トランジスタＱ₃および負荷トラ
ンジスタＱ₅のゲート電極を含み、ゲート-ゲート電極層
３１１ｂは、駆動トランジスタＱ₄および負荷トランジ
スタＱ₆のゲート電極を含み、副ワード線３１３は、転
送トランジスタＱ₁、Ｑ ₂のゲート電極を含む。図２８
は、第２層導電層を示す平面図であり、Ｌ字型のパター
ンを有するドレイン-ドレイン接続層３２１ａ、３２１
ｂ、Ｘ方向にほぼ直線状に延びるパターンを有するＶ_DD
配線３２３等を含む。図２９は、第３層導電層を示す平
面図であり、ドレイン-ゲート接続層３３１ａ、３３１
ｂ、主ワード線３３３を含む。図３０は、第４層導電層
を示す平面図であり、Ｙ方向にほぼ直線状に延びるパタ
ーンを有するビット線３４７ａ、／ビット線３４７ｂ、
Ｖ_SS配線３４５を含む。

【０１０６】｛ＳＲＡＭの構造の詳細｝第２実施形態に
かかるＳＲＡＭの構造の詳細を、下層から順に、図２６
〜図３７を用いて説明する。図３１はフィールドおよび
第１層導電層を示す平面図であり、図３２はフィール
ド、第１層導電層および第２層導電層を示す平面図であ
り、図３３は第２層導電層および第３層導電層を示す平
面図であり、図３４は第１層導電層および第３層導電層
を示す平面図であり、図３５は第３層導電層および第４
層導電層を示す平面図であり、図３６は図２６〜図３５
のＡ１−Ａ２線に沿った断面図であり、図３７は図２６
〜図３５のＢ１−Ｂ２線に沿った断面図である。

【０１０７】（フィールド、第１層導電層）まず、フィ
ールドについて説明する。図２６に示すように、フィー
ルドは、活性領域３０１、３０３、３０６および素子分
離領域３０９を有する。活性領域３０１、３０３、３０
６は、シリコン基板の表面に形成されている。

【０１０８】活性領域３０１は、Ｘ方向にほぼ直線状に
延びるパターンを有する領域３０１ａ、および、Ｙ方向
にほぼ直線状に延びるパターンを有する領域３０１ｂを
含む。転送トランジスタＱ₁、Ｑ₂は、領域３０１ｂに形
成される。駆動トランジスタＱ₃、Ｑ₄は、領域３０１ｂ
の一部から領域３０１ａにわたって形成される。

【０１０９】活性領域３０３は、Ｘ方向にほぼ直線状に
延びるパターンを有する領域３０３ａ、および、Ｙ方向
にほぼ直線状に延びるパターンを有する領域３０３ｂを
含む。領域３０３ａには、負荷トランジスタＱ₅、Ｑ₆が
形成される。

【０１１０】活性領域３０６には、ｐウェルコンタクト
領域が形成される。活性領域３０６は、形成領域Ｒのメ
モリセル、および、形成領域Ｒに対して、図２６中の下
に位置するメモリセルにおいて共用される。

【０１１１】活性領域３０１、３０３、３０６は、素子
分離領域３０９により、互いに分離されている。素子分
離領域３０９は、第１実施形態の素子分離領１０９と同
様である。

【０１１２】図２６に示すフィールドのＡ１−Ａ２断
面、Ｂ１−Ｂ２断面は、それぞれ、図３６、図３７に示
すとおりである。これらの断面には、シリコン基板中に
形成されたｐウェル３０２、ｎウェル３０４等が表れて
いる。

【０１１３】次に、フィールドの上層に位置する第１層
導電層について、図２７、図３１を用いて説明する。一
組のゲート-ゲート電極層３１１ａ、３１１ｂが、互い
に平行に、一つのメモリセルの形成領域Ｒに配置されて
いる。ゲート-ゲート電極層３１１ａ、３１１ｂは、活
性領域３０１、３０３と平面的に見て交差している。ゲ
ート-ゲート電極層３１１ａは、駆動トランジスタＱ₃お
よび負荷トランジスタＱ₅のゲート電極を構成し、さら
に、これらのゲート電極同士を接続している。ゲート-
ゲート電極層３１１ｂは、駆動トランジスタＱ₄および
負荷トランジスタＱ₆のゲート電極を構成し、さらに、
これらのゲート電極同士を接続している。駆動トランジ
スタＱ₃、Ｑ₄、負荷トランジスタＱ₅、Ｑ₆のゲート長
は、それぞれ、第１実施形態の駆動トランジスタＱ₃、
Ｑ₄、負荷トランジスタＱ₅、Ｑ₆のゲート長と同じであ
る。

【０１１４】副ワード線３１３は、活性領域３０１と平
面的に見て交差して位置する。副ワード線３１３は、転
送トランジスタＱ₁、Ｑ₂のゲート電極となる。転送トラ
ンジスタＱ₁、Ｑ₂のゲート長は、第１実施形態の転送ト
ランジスタＱ₁、Ｑ₂のゲート長と同じである。

【０１１５】ゲート-ゲート電極層３１１ａ、３１１ｂ
および副ワード線３１３は、例えば、ポリシリコン層上
にシリサイド層を形成した構造を有する。

【０１１６】図２７、図３１に示す第１層導電層のＡ１
−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図３６、図
３７に示すとおりである。これらの断面には、副ワード
線３１３やゲート-ゲート電極層３１１ｂが表れてい
る。

【０１１７】次に、活性領域３０１に形成される、ｎ⁺
型不純物領域３０５ａ、３０５ｂ、３０５ｃ、３０５
ｄ、３０５ｅについて、図３１を用いて説明する。平面
的に見て、副ワード線３１３を挟むようにｎ⁺型不純物
領域３０５ａとｎ⁺型不純物領域３０５ｂとが位置し、
ゲート-ゲート電極層３１１ａを挟むように、ｎ⁺型不純
物領域３０５ｂとｎ⁺型不純物領域３０５ｃとが位置
し、ゲート-ゲート電極層３１１ｂを挟むように、ｎ⁺型
不純物領域３０５ｃとｎ⁺型不純物領域３０５ｄとが位
置し、副ワード線３１３を挟むように、ｎ⁺型不純物領
域３０５ｄとｎ⁺型不純物領域３０５ｅとが位置してい
る。

【０１１８】ｎ⁺型不純物領域３０５ａは、転送トラン
ジスタＱ₁のソースまたはドレインとなる。ｎ⁺型不純物
領域３０５ｂは、転送トランジスタＱ₁のソースまたは
ドレイン、駆動トランジスタＱ₃のドレインとなる。ｎ⁺
型不純物領域３０５ｃは、駆動トランジスタＱ₃、Ｑ₄の
共通のソースとなる。ｎ⁺型不純物領域３０５ｄは、駆
動トランジスタＱ₄のドレイン、転送トランジスタＱ₂の
ソースまたはドレインとなる。ｎ⁺型不純物領域３０５
ｅは、転送トランジスタＱ₂のソースまたはドレインと
なる。

【０１１９】次に、活性領域３０３に形成される、ｐ⁺
型不純物領域３０７ａ、３０７ｂ、３０７ｃ、３０７ｄ
について、図３１を用いて説明する。平面的に見てゲー
ト-ゲート電極層３１１ａを挟むように、ｐ⁺型不純物領
域３０７ａとｐ⁺型不純物領域３０７ｂとが位置し、ゲ
ート-ゲート電極層３１１ｂを挟むように、ｐ⁺型不純物
領域３０７ｂとｐ⁺型不純物領域３０７ｃとが位置して
いる。ｐ⁺型不純物領域３０７ａは、負荷トランジスタ
Ｑ₅のドレインとなり、ｐ⁺型不純物領域３０７ｃは、負
荷トランジスタＱ₆のドレインとなり、ｐ⁺型不純物領域
３０７ｂは、負荷トランジスタＱ₅、Ｑ₆の共通のソース
となる。ｐ⁺型不純物領域３０７ｄはＹ方向に延びたパ
ターンを有し、ｐ⁺型不純物領域３０７ｂと接続されて
いる。

【０１２０】図３１に示すように、活性領域３０６に
は、ｐウェルコンタクト領域となるｐ ⁺型不純物領域３
０８が形成されている。

【０１２１】図３６に示すように、この断面には、ｎ⁺
型不純物領域３０５ｄ、３０５ｅ、ｐ⁺型不純物領域３
０７ｃが表れている。

【０１２２】図３６および図３７に示すように、フィー
ルドおよび第１層導電層を覆うように、例えば、シリコ
ン酸化層のような層間絶縁層４０１が形成されている。
層間絶縁層４０１は、ＣＭＰにより平坦化の処理がなさ
れている。

【０１２３】（第２層導電層）第２層導電層について、
図２８、図３２を用いて説明する。第２層導電層は、第
１層導電層の上層に位置する。第２層導電層は、ドレイ
ン-ドレイン接続層３２１ａ、３２１ｂ、Ｖ_DD配線３２
３、ビット線コンタクトパッド層３２５ａ、／ビット線
コンタクトパッド層３２５ｂ、接地線用局所配線層３２
７を含む。第２層導電層は、第２層導電層とフィールド
とを接続する導電部であるコンタクト導電部４０３（以
下、フィールド・第２層-コンタクト導電部４０３とい
う）を介して、フィールドのｎ⁺型不純物領域やｐ⁺型不
純物領域と接続される。

【０１２４】ドレイン-ドレイン接続層３２１ａとドレ
イン-ドレイン接続層３２１ｂと間に、平面的に見て、
ゲート-ゲート電極層３１１ａ、３１１ｂが位置するよ
うに、ドレイン-ドレイン接続層３２１ａ、３２１ｂが
位置している。ドレイン-ドレイン接続層３２１ａは、
ｎ⁺型不純物領域３０５ｂ（ドレイン）およびｐ⁺型不純
物領域３０７ａ（ドレイン）の上方に位置している。ド
レイン-ドレイン接続層３２１ａの端部３２１ａ１は、
フィールド・第２層-コンタクト導電部４０３を介し
て、ｎ⁺型不純物領域３０５ｂ（ドレイン）と接続さ
れ、ドレイン-ドレイン接続層３２１ａのＬ字型の角部
３２１ａ２は、フィールド・第２層-コンタクト導電部
４０３を介して、ｐ⁺型不純物領域３０７ａ（ドレイ
ン）と接続されている。ドレイン-ドレイン接続層３２
１ｂは、ｎ⁺型不純物領域３０５ｄ（ドレイン）および
ｐ⁺型不純物領域３０７ｃ（ドレイン）の上方に位置し
ている。ドレイン-ドレイン接続層３２１ｂの端部３２
１ｂ１は、フィールド・第２層-コンタクト導電部４０
３を介して、ｎ⁺型不純物領域３０５ｄ（ドレイン）と
接続され、ドレイン-ドレイン接続層３２１ｂのＬ字型
の角部３２１ｂ２は、フィールド・第２層-コンタクト
導電部４０３を介して、ｐ⁺型不純物領域３０７ｃ（ド
レイン）と接続されている。

【０１２５】Ｖ_DD配線３２３は、フィールド・第２層-
コンタクト導電部４０３を介して、ｐ⁺型不純物領域３
０７ｄと接続されている。これにより、負荷トランジス
タＱ₅、Ｑ₆のソースであるｐ⁺型不純物領域３０７ｂ
は、Ｖ_DD配線３２３に接続される。

【０１２６】接地線用局所配線層３２７は、Ｙ方向に延
びるパターンを有し、ｎ⁺型不純物領域３０５ｃ（ソー
ス）およびｐ⁺型不純物領域３０８（ｐウェルコンタク
ト領域）の上方に位置している。接地線用局所配線層３
２７は、フィールド・第２層-コンタクト導電部４０３
を介して、ｎ⁺型不純物領域３０５ｃ、ｐ⁺型不純物領域
３０８と接続されている。接地線用局所配線層３２７
は、Ｖ_SS配線３４５（図３０）と駆動トランジスタ
Ｑ₃、Ｑ₄のソースとなるｎ⁺型不純物領域３０５ｃとを
接続するための配線層、および、Ｖ_SS配線３４５とｐウ
ェルコンタクト領域となるｐ⁺型不純物領域３０８とを
接続するための配線層として機能する。

【０１２７】ビット線用コンタクトパッド層３２５ａ
は、ｎ⁺型不純物領域３０５ａの上方に位置している。
ビット線用コンタクトパッド層３２５ａは、フィールド
・第２層-コンタクト導電部４０３を介して、ｎ⁺型不純
物領域３０５ａと接続されている。ビット線用コンタク
トパッド層３２５ａは、ビット線３４７ａ（図３０）
と、転送トランジスタＱ₁のソースおよびドレインとな
るｎ⁺型不純物領域３０５ａとを接続するためのパッド
層として機能する。

【０１２８】／ビット線用コンタクトパッド層３２５ｂ
は、ｎ⁺型不純物領域３０５ｅの上方に位置している。
／ビット線用コンタクトパッド層３２５ｂは、フィール
ド・第２層-コンタクト導電部４０３を介して、ｎ⁺型不
純物領域３０５ｅと接続されている。／ビット線用コン
タクトパッド層３２５ｂは、／ビット線３４７ｂ（図３
０）と、転送トランジスタＱ₂のソースおよびドレイン
となるｎ⁺型不純物領域３０５ｅとを接続するためのパ
ッド層として機能する。接地線用局所配線層３２７、ビ
ット線用コンタクトパッド層３２５ａ、／ビット線用コ
ンタクトパッド層３２５ｂは、形成領域Ｒのメモリセ
ル、および、形成領域Ｒに対して、図３２中の下に位置
するメモリセルにおいて共用される。

【０１２９】次に、第２層導電層の断面構造について、
図３６を用いて説明する。第２層導電層は、例えば、シ
リコン酸化層のような絶縁層３２９に埋め込まれた構造
をしている。第２層導電層はダマシンにより形成されて
いる。第２層導電層は、第１実施形態の第２層導電層と
同じ構造、つまり、高融点金属の窒化物層３２２上に、
タングステンを含有するタングステン含有層３２４を形
成した構造を有する。

【０１３０】次に、フィールド・第２層-コンタクト導
電部４０３の断面構造について、図３６を用いて説明す
る。層間絶縁層４０１には、フィールドにあるｎ⁺型不
純物領域やｐ⁺型不純物領域を露出する複数のスルーホ
ール４０５が形成されている。これらのスルーホール４
０５に、フィールド・第２層-コンタクト導電部４０３
が埋め込まれている。フィールド・第２層-コンタクト
導電部４０３は、第１実施形態のフィールド・第２層-
コンタクト導電部２０３（図１４）と同じ構造、つま
り、プラグ４０７、高融点金属の窒化物層４０９を含
む。

【０１３１】次に、ゲート-ゲート電極層３１１ａ、３
１１ｂとドレイン-ゲート接続層３３１ａ、３３１ｂと
の接続に用いられるコンタクト導電部４２３（以下、第
１層・第３層-スタックドコンタクト導電部４２３とい
う）について、図３７を用いて説明する。図３７には、
ゲート-ゲート電極層３１１ｂとドレイン-ゲート接続層
３３１ａとを接続する第１層・第３層-スタックドコン
タクト導電部４２３が表れている。第１層・第３層-ス
タックドコンタクト導電部４２３は、下層導電部４０４
に上層導電部４１４が積まれた構造をしている。下層導
電部４０４は、層間絶縁層４０１に埋め込まれている。
下層導電部４０４は、フィールド・第２層-コンタクト
導電部４０３と同一工程で形成されたものであり、プラ
グ４０７、高融点金属の窒化物層４０９を含む。なお、
上層導電部４１４については、（第３層導電層）の欄で
説明する。

【０１３２】図３６、図３７に示すように、第２層導電
層を覆うように、例えば、シリコン酸化層のような層間
絶縁層４１１が形成されている。層間絶縁層４１１は、
ＣＭＰにより平坦化の処理がなされている。

【０１３３】（第３層導電層）第３層導電層について、
図２９、図３３、図３４を用いて説明する。第３層導電
層は、第２層導電層の上層に位置する。第３層導電層
は、ドレイン-ゲート接続層３３１ａ、３３１ｂ、主ワ
ード線３３３、接地線用局所配線層３３７、ビット線用
コンタクトパッド層３３５ａ、／ビット線用コンタクト
パッド層３３５ｂを含む。

【０１３４】ドレイン-ゲート接続層３３１ａは、Ｌ字
型のパターンを有し、その端部３３１ａ１がドレイン-
ドレイン接続層３２１ａのＬ字型の角部３２１ａ２の上
方に位置している（図３３）。ドレイン-ゲート接続層
３３１ａの端部３３１ａ１は、第３層導電層と第２層導
電層とを接続する導電部であるコンタクト導電部４１３
（以下、第２層・第３層-コンタクト導電部４１３とい
う）を介して、ドレイン-ドレイン接続層３２１ａのＬ
字型の角部３２１ａ２と接続されている（図３３）。ド
レイン-ゲート接続層３３１ａの端部３３１ａ２がゲー
ト-ゲート電極層３１１ｂの中央部の上方に位置してい
る（図３４）。ドレイン-ゲート接続層３３１ａの端部
３３１ａ２は、第１層・第３層-スタックドコンタクト
導電部４２３を介して、ゲート-ゲート電極層３１１ｂ
の中央部と接続されている（図３４）。

【０１３５】ドレイン-ゲート接続層３３１ｂは、ほぼ
Ｌ字型をし、その端部３３１ｂ１がドレイン-ドレイン
接続層３２１ｂの端部３２１ｂ１の上方に位置している
（図３３）。ドレイン-ゲート接続層３３１ｂの端部３
３１ｂ１は、第２層・第３層-コンタクト導電部４１３
を介して、ドレイン-ドレイン接続層３２１ｂの端部３
２１ｂ１と接続されている（図３３）。ドレイン-ゲー
ト接続層３３１ｂの端部３３１ｂ２がゲート-ゲート電
極層３１１ａの中央部の上方に位置している（図３
４）。ドレイン-ゲート接続層３３１ｂの端部３３１ｂ
２は、第１層・第３層-スタックドコンタクト導電部４
２３を介して、ゲート-ゲート電極層３１１ａの中央部
と接続されている（図３４）。

【０１３６】主ワード線３３３は、Ｖ_DD配線３２３の上
方に位置する。主ワード線３３３によって、副ワード線
３１３（図２７）が活性化および非活性化される。な
お、第２実施形態では、ワード線を副ワード線と主ワー
ド線からなる構造としているが、主ワード線を設けない
構造でもよい。

【０１３７】接地線用局所配線層３３７は、Ｙ方向に延
びるパターンを有し、接地線用局所配線層３２７の上方
に位置している（図３３）。接地線用局所配線層３３７
は、第２層・第３層-コンタクト導電部４１３を介し
て、接地線用局所配線層３２７と接続されている。接地
線用局所配線層３３７は、Ｖ_SS配線３４５（図３０）と
駆動トランジスタＱ₃、Ｑ₄のソースとなるｎ⁺型不純物
領域３０５ｃ（図３１）とを接続するための配線層、お
よび、Ｖ_SS配線３４５とｐウェルコンタクト領域となる
ｐ⁺型不純物領域３０８（図３１）とを接続するための
配線層として機能する。

【０１３８】ビット線用コンタクトパッド層３３５ａ
は、ビット線用コンタクトパッド層３２５ａの上方に位
置している（図３３）。ビット線用コンタクトパッド層
３３５ａは、第２・第３層-コンタクト導電部４１３を
介して、ビット線用コンタクトパッド層３２５ａと接続
されている。ビット線用コンタクトパッド層３３５ａ
は、ビット線３４７ａ（図３０）と、転送トランジスタ
Ｑ₁のソースおよびドレインとなるｎ⁺型不純物領域３０
５ａ（図３１）とを接続するためのパッド層として機能
する。

【０１３９】／ビット線用コンタクトパッド層３３５ｂ
は、／ビット線用コンタクトパッド層３２５ｂの上方に
位置している。／ビット線用コンタクトパッド層３３５
ｂは、第２層・第３層-コンタクト導電部４１３を介し
て、／ビット線用コンタクトパッド層３２５ｂと接続さ
れている。／ビット線用コンタクトパッド層３３５ｂ
は、／ビット線３４７ｂ（図３０）と、転送トランジス
タＱ₂のソースおよびドレインとなるｎ⁺型不純物領域３
０５ｅ（図３１）とを接続するためのパッド層として機
能する。接地線用局所配線層３３７、ビット線用コンタ
クトパッド層３３５ａ、／ビット線用コンタクトパッド
層３３５ｂは、形成領域Ｒのメモリセル、および、形成
領域Ｒに対して、図３３中の下に位置するメモリセルに
おいて共用される。

【０１４０】次に、第３層導電層の断面構造について、
図３６、図３７を用いて説明する。第３層導電層は、例
えば、下から順に、高融点金属の窒化物層３３２、金属
層３３４、高融点金属からなる金属層３３６、高融点金
属の窒化物層３３８が積層された構造を有する。各層の
具体例は、次のとおりである。高融点金属の窒化物層３
３２としては、例えば、チタンナイトライド層がある。
金属層３３４としては、例えば、アルミニウム層、銅層
または、これらの合金層がある。高融点金属からなる金
属層３３６としては、例えば、チタン層がある。高融点
金属の窒化物層３３８としては、例えば、チタンナイト
ライド層がある。第３層導電層上には、シリコン酸化層
からなるハードマスク層３３９が形成されている。ハー
ドマスク層３３９の形成理由は、第１実施形態のハード
マスク層１４９（図１４）と同じである。

【０１４１】次に、第２層・第３層-コンタクト導電部
４１３の断面構造について、図３６を用いて説明する。
層間絶縁層４１１を貫通するスルーホール４１５には、
第２層・第３層-コンタクト導電部４１３が埋め込まれ
ている。第２層・第３層-コンタクト導電部４１３は、
第１実施形態の第２層・第３層-コンタクト導電部２１
３と同様の構造、つまり、プラグ４１７、高融点金属の
窒化物層４１９を含む。

【０１４２】次に、第１層・第３層-スタックドコンタ
クト導電部４２３の上層導電部４１４について、図３７
を用いて説明する。上層導電部４１４は、層間絶縁層４
１１および絶縁層３２９に埋め込まれており、下層導電
部４０４およびドレイン-ゲート接続層３３１ａと接続
されている。上層導電部４１４は、第２層・第３層-コ
ンタクト導電部４１３と同一工程で形成されたものであ
り、プラグ４１７、高融点金属の窒化物層４１９を含
む。

【０１４３】図３６、図３７に示すように、第３層導電
層を覆うように、例えば、シリコン酸化層のような層間
絶縁層４２１が形成されている。層間絶縁層４２１は、
ＣＭＰにより平坦化の処理がなされている。

【０１４４】（第４層導電層）第４層導電層について、
図３０、図３５を用いて説明する。第４層導電層は、第
３層導電層の上層に位置する。第４層導電層は、Ｙ方向
にほぼ直線状に延びるパターンを有するビット線３４７
ａ、／ビット線３４７ｂ、Ｖ_SS配線３４５を含む。Ｖ_SS
配線３４５は、ビット線３４７ａと／ビット線３４７ｂ
との間に位置している。／ビット線３４７ｂには、ビッ
ト線３４７ａに流れる信号と相補の信号が流れる。

【０１４５】ビット線３４７ａは、第３層導電層と第４
層導電層とを接続する導電部であるコンタクト導電部４
５３（以下、第３層・第４層-コンタクト導電部４５３
という）を介して、ビット線用コンタクトパッド層３３
５ａと接続される。／ビット線３４７ｂは、第３層・第
４層-コンタクト導電部４５３を介して、／ビット線用
コンタクトパッド層３３５ｂと接続される。Ｖ_SS配線３
４５は、第３層・第４層-コンタクト導電部４５３を介
して、接地線用局所配線層３３７と接続される。

【０１４６】第４層導電層は、図３６に示すように、例
えば、下から順に、チタンナイトライド層、アルミニウ
ム−銅合金層、チタンナイトライド層が積層された構造
を有する。

【０１４７】次に、第３層・第４層-コンタクト導電部
４５３の断面構造について、図３６を用いて説明する。
第３層・第４層-コンタクト導電部４５３は、第１実施
形態の第４層・第５層-コンタクト導電部２４３（図１
４）と同様の構造、つまり、プラグ４５７、高融点金属
の窒化物層４５９を含む。

【０１４８】以上が第２実施形態にかかるＳＲＡＭの構
造の詳細である。

【０１４９】｛ＳＲＡＭの製造方法｝第２実施形態にか
かるＳＲＡＭの製造方法は、第１実施形態にかかるＳＲ
ＡＭの製造方法を適用できる。但し、第２実施形態は４
層の導電層からなるので、第１実施形態の第３層導電層
の形成工程は不要である。

【０１５０】［第１および第２実施形態にかかるＳＲＡ
Ｍの主な効果］第１および第２実施形態にかかるＳＲＡ
Ｍの主な効果は、次の四つである。以下、第１実施形態
を用いて効果を説明するが、第２実施形態でも同じこと
が言える。

【０１５１】｛効果１｝ダマシンにより導電層を形成す
る場合、その材料としてタングステンが好ましいことが
一般的に知られている。図１４に示すように、第１実施
形態では第２層導電層にタングステン含有層１２４を用
いている。このため、｛ＳＲＡＭの製造方法｝の（第２
層導電層形成まで）の欄で説明しているように、第２層
導電層をダマシンにより形成することができる。よっ
て、第１実施形態は５層の導電層からなる多層配線構造
であるが、容易に作製することができる。

【０１５２】｛効果２｝上記｛ＳＲＡＭの製造方法｝の
（第２層導電層形成まで）の欄で説明しているように、
ドレイン-ドレイン接続層１２１ａ、１２１ｂをダマシ
ンにより形成しているので、メモリセルサイズの小型化
が可能となる。理由は以下のとおりである。ドレイン-
ドレイン接続層１２１ａ、１２１ｂの形成方法の一例と
して、高融点金属層および高融点金属の窒化物層からな
る積層膜をフォトリソグラフィとエッチングによりパタ
ーンニングして形成する方法がある。ドレイン-ドレイ
ン接続層１２１ａ、１２１ｂ、フィールド・第２層-コ
ンタクト導電部２０３は、ともに、材料が高融点金属層
および高融点金属の窒化物層である。このため、上記方
法により、ドレイン-ドレイン接続層１２１ａ、１２１
ｂを形成する場合、ドレイン-ドレイン接続層１２１
ａ、１２１ｂがフィールド・第２層-コンタクト導電部
２０３を完全に覆うようにしないと、フィールド・第２
層-コンタクト導電部２０３のうち露出している部分
が、パターンニングの際に削られる。この結果、フィー
ルド・第２層-コンタクト導電部２０３の抵抗上昇等の
問題が生じる。よって、上記方法によれば、フィールド
・第２層-コンタクト導電部２０３に対するドレイン-ド
レイン接続層１２１ａ、１２１ｂのカバー余裕を考慮し
なければならない。これにより、ドレイン-ドレイン接
続層１２１ａ、１２１ｂの面積が増大するので、メモリ
セルサイズの小型化の妨げとなる。

【０１５３】第１実施形態によれば、ドレイン-ドレイ
ン接続層１２１ａ、１２１ｂをダマシン、つまり、ドレ
イン-ドレイン接続層１２１ａ、１２１ｂを形成する部
分が除去されるように絶縁層１２９をパターンニング
し、この除去部分を埋めるようにタングステン含有層１
２４および高融点金属の窒化物層１２２の積層膜を形成
し、この積層膜をＣＭＰにより研磨することにより、こ
の除去部分に埋め込まれたドレイン-ドレイン接続層１
２１ａ、１２１ｂを形成している。このため、フィール
ド・第２層-コンタクト導電部２０３に対するドレイン-
ドレイン接続層１２１ａ、１２１ｂのカバー余裕を考慮
しなくてもよい。従って、ドレイン-ドレイン接続層１
２１ａ、１２１ｂを微細化できるので、メモリセルサイ
ズの小型化が可能となる。

【０１５４】｛効果３｝図１５に示すように、第１層・
第３層-スタックドコンタクト導電部２２３を備えてい
るので、この点からもメモリセルサイズの小型化を図る
ことができる。理由は以下のとおりである。ゲート-ゲ
ート電極層１１１ａ、１１１ｂは第１導電層に位置し、
ドレイン-ゲート接続層１３１ａ、１３１ｂは第３層導
電層に位置している。このため、ゲート-ゲート電極層
１１１ａ、１１１ｂとドレイン-ゲート接続層１３１
ａ、１３１ｂとの間には、第１層導電層と第２層導電層
との絶縁に用いられる層間絶縁層２０１および第２層導
電層と第３層導電層との絶縁に用いられる層間絶縁層２
１１が位置する。この結果、第１層導電層と第３層導電
層との距離は比較的大きくなる。

【０１５５】第１実施形態によれば、第１層・第３層-
スタックドコンタクト導電部２２３を備えているので、
第１層導電層と第２層導電層との絶縁に用いられる層間
絶縁層および第２層導電層と第３層導電層との絶縁に用
いられる層間絶縁層を貫通するスルーホール、つまり、
２層分の層間絶縁層を貫通するスルーホールを形成する
必要がない。このため、メモリセルサイズの小型化が進
んでもドレイン-ゲート接続層１３１ａ、１３１ｂとゲ
ート-ゲート電極層１１１ａ、１１１ｂを接続するのに
用いられるスルーホールのアスペクト比が大きくなり過
ぎることはない。よって、第１実施形態によれば、この
点からもメモリセルサイズの小型化を図ることができ
る。

【０１５６】なお、｛第１実施形態の変形例｝の欄で説
明しているように、第１実施形態の変形例は第２層・第
４層-スタックドコンタクト導電部２５３（図２４）を
備えるので、第２層導電層と第４層導電層との間にある
層間絶縁層２１１、２２１を貫通するスルーホール、つ
まり、２層分の層間絶縁層を貫通するスルーホールを形
成する必要がない。このため、メモリセルサイズの小型
化が進んでも第２層導電層と第４層導電層を接続するの
に用いられるスルーホールのアスペクト比が大きくなり
過ぎることはない。よって、変形例によれば、この点か
らもメモリセルサイズの小型化を図ることができる。

【０１５７】｛効果４｝第１実施形態によれば、次の点
からもモリセルサイズの小型化を図ることができる。理
由は以下のとおりである。第１実施形態では、メモリセ
ルのフリップフロップで情報の記憶を行う。フリップフ
ロップは、一方のインバータの入力端子（ゲート電極）
を他方のインバータの出力端子（ドレイン）に接続し、
かつ他方のインバータの入力端子（ゲート電極）を一方
のインバータの出力端子（ドレイン）に接続することに
より、構成される。つまり、フリップフロップは、第１
のインバータと第２のインバータをクロスカップル接続
したものである。二層の導電層を用いてフリップフロッ
プを構成する場合、例えば、インバータのドレイン同士
を接続するドレイン-ドレイン接続層と、インバータの
ゲートとインバータのドレインを接続するドレイン-ゲ
ート接続層と、を一つの導電層にすることにより、クロ
スカップル接続ができる。

【０１５８】しかし、この構造によれば、この導電層
は、一方のインバータのドレインが位置する領域と、他
方のインバータのゲートが位置する領域と、これらを連
結する領域と、にわたって形成される。よって、この導
電層は、三つ端部を有するパターン（例えば、Ｔ字状や
ｈ字状のような分岐部を有するパターン）や、互いに腕
部分が入り込み合った渦巻き状のパターンとなる。な
お、Ｔ字状のパターンとしては、例えば、特開平１０−
４１４０９号公報の図１に開示されている。ｈ字状のパ
ターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ
Ｔech.Ｄigest(1998)、第２０３頁の図４（ｂ）に開示
されている。渦巻き状のパターンとしては、例えば、
Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第
２０３頁の図３（ｂ）に開示されている。このような複
雑なパターンは、パターンが微細化すると、フォトエッ
チング工程での正確な形状再現が困難となるので、所望
のパターンが得られず、メモリセルサイズの小型化の妨
げとなる。

【０１５９】第１実施形態によれば、図３、図４、図５
に示すように、ＣＭＯＳインバータのゲートとなるゲー
ト-ゲート電極層（１１１ａ、１１１ｂ）、ＣＭＯＳイ
ンバータのドレイン同士を接続するドレイン-ドレイン
接続層（１２１ａ、１２１ｂ）、一方のＣＭＯＳインバ
ータのゲートと他方のＣＭＯＳインバータのドレインと
を接続するドレイン-ゲート接続層（１３１ａ、１３１
ｂ）を、それぞれ、異なる層に形成している。このよう
に、第１実施形態では、三層の導電層を用いてフリップ
フロップを構成するので、二層の導電層を用いてフリッ
プフロップを構成する場合に比べて、各層のパターンを
単純化（例えば、ほぼ直線状に）することができる。よ
って、第１実施形態によれば、各層のパターンを単純化
できるので、例えば、０．１２μｍ世代において、メモ
リセルサイズが、２．５μｍ²以下の微細なＳＲＡＭに
することができる。

【０１６０】［ＳＲＡＭの電子機器への応用例］第１お
よび第２実施形態にかかるＳＲＡＭは、例えば、携帯機
器のような電子機器に応用することができる。図３８
は、携帯電話機のシステムの一部のブロック図である。
ＣＰＵ、ＳＲＡＭ、ＤＲＡＭはバスラインにより、相互
に接続されている。さらに、ＣＰＵは、バスラインによ
り、キーボードおよびＬＣＤドライバと接続されてい
る。ＬＣＤドライバは、バスラインにより、液晶表示部
と接続されている。ＣＰＵ、ＳＲＡＭおよびＤＲＡＭで
メモリシステムを構成している。

【０１６１】図３９は、図３８に示す携帯電話機のシス
テムを備える携帯電話機６００の斜視図である。携帯電
話機６００は、キーボード６１２、液晶表示部６１４、
受話部６１６およびアンテナ部６１８を含む本体部６１
０と、送話部６２２を含む蓋部６２０と、を備える。

【図面の簡単な説明】

【図１】第１実施形態にかかるＳＲＡＭの等価回路図で
ある。

【図２】第１実施形態にかかるＳＲＡＭのメモリセルア
レイのフィールドを示す平面図である。

【図３】第１実施形態にかかるＳＲＡＭのメモリセルア
レイの第１層導電層を示す平面図である。

【図４】第１実施形態にかかるＳＲＡＭのメモリセルア
レイの第２層導電層を示す平面図である。

【図５】第１実施形態にかかるＳＲＡＭのメモリセルア
レイの第３層導電層を示す平面図である。

【図６】第１実施形態にかかるＳＲＡＭのメモリセルア
レイの第４層導電層を示す平面図である。

【図７】第１実施形態にかかるＳＲＡＭのメモリセルア
レイの第５層導電層を示す平面図である。

【図８】第１実施形態にかかるＳＲＡＭのメモリセルア
レイのフィールドおよび第１層導電層を示す平面図であ
る。

【図９】第１実施形態にかかるＳＲＡＭのメモリセルア
レイのフィールド、第１層導電層および第２層導電層を
示す平面図である。

【図１０】第１実施形態にかかるＳＲＡＭのメモリセル
アレイの第２層導電層および第３層導電層を示す平面図
である。

【図１１】第１実施形態にかかるＳＲＡＭのメモリセル
アレイの第１層導電層および第３層導電層を示す平面図
である。

【図１２】第１実施形態にかかるＳＲＡＭのメモリセル
アレイの第２層導電層および第４層導電層を示す平面図
である。

【図１３】第１実施形態にかかるＳＲＡＭのメモリセル
アレイの第４層導電層および第５層導電層を示す平面図
である。

【図１４】図２〜図１３のＡ１−Ａ２線に沿った断面図
である。

【図１５】図２〜図１３のＢ１−Ｂ２線に沿った断面図
である。

【図１６】第１実施形態にかかるＳＲＡＭの製造方法を
説明するための第１工程図である。

【図１７】第１実施形態にかかるＳＲＡＭの製造方法を
説明するための第２工程図である。

【図１８】第１実施形態にかかるＳＲＡＭの製造方法を
説明するための第３工程図である。

【図１９】第１実施形態にかかるＳＲＡＭの製造方法を
説明するための第４工程図である。

【図２０】第１実施形態にかかるＳＲＡＭの製造方法を
説明するための第５工程図である。

【図２１】第１実施形態にかかるＳＲＡＭの製造方法を
説明するための第６工程図である。

【図２２】第１実施形態にかかるＳＲＡＭの製造方法を
説明するための第７工程図である。

【図２３】第１実施形態の変形例にかかるＳＲＡＭのメ
モリセルアレイの第２層導電層および第４層導電層を示
す平面図である。

【図２４】第１実施形態の変形例にかかるＳＲＡＭのメ
モリセルアレイの断面図である。

【図２５】第２実施形態にかかるＳＲＡＭの等価回路図
である。

【図２６】第２実施形態にかかるＳＲＡＭのメモリセル
アレイのフィールドを示す平面図である。

【図２７】第２実施形態にかかるＳＲＡＭのメモリセル
アレイの第１層導電層を示す平面図である。

【図２８】第２実施形態にかかるＳＲＡＭのメモリセル
アレイの第２層導電層を示す平面図である。

【図２９】第２実施形態にかかるＳＲＡＭのメモリセル
アレイの第３層導電層を示す平面図である。

【図３０】第２実施形態にかかるＳＲＡＭのメモリセル
アレイの第４層導電層を示す平面図である。

【図３１】第２実施形態にかかるＳＲＡＭのメモリセル
アレイのフィールドおよび第１層導電層を示す平面図で
ある。

【図３２】第２実施形態にかかるＳＲＡＭのメモリセル
アレイのフィールド、第１層導電層および第２層導電層
を示す平面図である。

【図３３】第２実施形態にかかるＳＲＡＭのメモリセル
アレイの第２層導電層および第３層導電層を示す平面図
である。

【図３４】第２実施形態にかかるＳＲＡＭのメモリセル
アレイの第１層導電層および第３層導電層を示す平面図
である。

【図３５】第２実施形態にかかるＳＲＡＭのメモリセル
アレイの第３層導電層および第４層導電層を示す平面図
である。

【図３６】図２６〜図３５のＡ１−Ａ２線に沿った断面
図である。

【図３７】図２６〜図３５のＢ１−Ｂ２線に沿った断面
図である。

【図３８】第１および第２実施形態にかかるＳＲＡＭを
備えた、携帯電話機のシステムの一部のブロック図であ
る。

【図３９】図３８に示す携帯電話機のシステムを備える
携帯電話機の斜視図である。

【符号の説明】

１０１ 活性領域 １０１ａ、１０１ｂ 領域 １０２ ｐウェル １０３ 活性領域 １０４ ｎウェル １０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅ
ｎ⁺型不純物領域 １０７ａ、１０７ｂ、１０７ｃ ｐ⁺型不純物領域 １０９ 素子分離領域 １１１ａ、１１１ｂ ゲート-ゲート電極層 １１３ａ、１１３ｂ 副ワード線 １２０ レジスト １２１ａ、１２１ｂ ドレイン-ドレイン接続層 １２１ａ１、１２１ａ２、１２１ｂ１、１２１ｂ２ 端
部 １２１ｂ３ Ｌ字型の角部 １２２ 高融点金属の窒化物層 １２３ Ｖ_DD配線 １２３ａ 凸部 １２４ タングステン含有層 １２５ａ ビット線用コンタクトパッド層 １２５ｂ ／ビット線用コンタクトパッド層 １２７ 接地線用局所配線層 １２９ 絶縁層 １３０ レジスト １３１ａ、１３１ｂ ドレイン-ゲート接続層 １３１ａ１、１３１ａ２、１３１ｂ１、１３１ｂ２ 端
部 １３２ 高融点金属からなる金属層 １３４ 高融点金属の窒化物層 １４１ａ ビット線用局所配線層 １４１ａ１ 端部 １４１ｂ ／ビット線用局所配線層 １４１ｂ１ １４１ｂ２ 端部 １４２ 高融点金属の窒化物層 １４３ 主ワード線 １４４ 金属層 １４５ Ｖ_SS配線 １４６ 高融点金属の窒化物層 １４９ ハードマスク １５１ａ ビット線 １５１ｂ ／ビット線 １５２ 高融点金属の窒化物層 １５４ 金属層 １５６ 高融点金属の窒化物層 １５９ ハードマスク ２０１ 層間絶縁層 ２０３ フィールド・第２層-コンタクト導電部 ２０４ 下層導電部 ２０５ スルーホール ２０６ スルーホール ２０７ プラグ ２０９ 高融点金属の窒化物層 ２１１ 層間絶縁層 ２１３ 第２層・第３層-コンタクト導電部 ２１４ 上層導電部 ２１５ スルーホール ２１６ スルーホール ２１７ プラグ ２１９ バリア層 ２２１ 層間絶縁層 ２２３ 第１層・第３層-スタックドコンタクト導電部 ２３１ 層間絶縁層 ２３３ 第２層・第４層-コンタクト導電部 ２３５ スルーホール ２３７ プラグ ２３９ 高融点金属の窒化物層 ２４３ 第４層・第５層-コンタクト導電部 ２４５ スルーホール ２４７ プラグ ２４９ 高融点金属の窒化物層 ２５３ 第２層・第４層-スタックドコンタクト導電部 ２５５ 下層導電部 ２５７ 上層導電部 ３０１ 活性領域 ３０１ａ、３０１ｂ 領域 ３０２ ｐウェル ３０３ 活性領域 ３０３ａ、３０３ｂ 領域 ３０４ ｎウェル ３０５ａ、３０５ｂ、３０５ｃ、３０５ｄ、３０５ｅ
ｎ⁺型不純物領域 ３０６ 活性領域 ３０７ａ、３０７ｂ、３０７ｃ、３０７ｄ ｐ⁺型不純
物領域 ３０８ ｐ⁺型不純物領域 ３０９ 素子分離領域 ３１１ａ、３１１ｂ ゲート-ゲート電極層 ３１３ 副ワード線 ３２１ａ、３２１ｂ ドレイン-ドレイン接続層 ３２１ａ１、３２１ｂ１ 端部 ３２１ａ２、３２１ｂ２ Ｌ字型の角部 ３２２ 高融点金属の窒化物層 ３２３ Ｖ_DD配線 ３２４ タングステン含有層 ３２５ａ ビット線用コンタクトパッド層 ３２５ｂ ／ビット線用コンタクトパッド層 ３２７ 接地線用局所配線層 ３２９ 絶縁層 ３３１ａ、３３１ｂ ドレイン-ゲート接続層 ３３１ａ１、３３１ａ２、３３１ｂ１、３３１ｂ２ 端
部 ３３２ 高融点金属の窒化物層 ３３３ 主ワード線 ３３４ 金属層 ３３５ａ ビット線用コンタクトパッド層 ３３５ｂ ／ビット線用コンタクトパッド層 ３３６ 高融点金属からなる金属層 ３３７ 接地線用局所配線層 ３３８ 高融点金属の窒化物層 ３３９ ハードマスク ３４５ Ｖ_SS配線 ３４７ａ ビット線 ３４７ｂ ／ビット線 ４０１ 層間絶縁層 ４０３ フィールド・第２層-コンタクト導電部 ４０４ 下層導電層部 ４０５ スルーホール ４０７ プラグ ４０９ バリア層 ４１１ 層間絶縁層 ４１３ 第２層・第３層-コンタクト導電部 ４１４ 上層導電層部 ４１５ スルーホール ４１７ プラグ ４１９ バリア層 ４２３ 第１層・第３層-スタックドコンタクト導電部 ４２１ 層間絶縁層 ４５３ 第３層・第４層-コンタクト導電部 ４５７ プラグ ４５９ バリア層 Ｒ 一つのメモリセルの形成領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/11 H01L 21/8244

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 第１負荷トランジスタ、第２負荷トラン
   ジスタ、第１駆動トランジスタ、および、第２駆動トラ
   ンジスタを含むフリップフロップを備える半導体装置で
   あって、 第１層導電層に位置し、かつ、前記第１負荷トランジス
   タおよび前記第１駆動トランジスタのゲート電極を含
   む、第１ゲート-ゲート電極層と、 前記第１層導電層に位置し、かつ、前記第２負荷トラン
   ジスタおよび前記第２駆動トランジスタのゲート電極を
   含む、第２ゲート-ゲート電極層と、 前記第１層導電層の上層である第２層導電層に位置し、
   かつ、前記第１負荷トランジスタのドレインと前記第１
   駆動トランジスタのドレインとの接続に用いられる、第
   １ドレイン-ドレイン接続層と、 前記第２層導電層に位置し、かつ、前記第２負荷トラン
   ジスタのドレインと前記第２駆動トランジスタのドレイ
   ンとの接続に用いられる、第２ドレイン-ドレイン接続
   層と、 前記第１および第２ドレイン-ドレイン接続層の上層で
   ある第３層導電層に位置し、かつ、前記第１ドレイン-
   ドレイン接続層と前記第２ゲート-ゲート電極層との接
   続に用いられる、第１ドレイン-ゲート接続層と、前記第３層導電層 と前記第１層導電層との接続に用いら
   れ、かつ、前記第１層導電層と前記第２層導電層との絶
   縁に用いられる第１層間絶縁層に埋め込まれている下層
   導電部に、前記第２層導電層と前記第３層導電層との絶
   縁に用いられる第２層間絶縁層に埋め込まれている上層
   導電部が積まれた構造をしている、スタックドコンタク
   ト導電部と、 を備える、半導体装置。
2. 【請求項２】 請求項１において、 前記第１層間絶縁層と前記第２層間絶縁層との間に位置
   し、前記第２層導電層が埋め込まれている絶縁層を備
   え、 前記スタックドコンタクト導電部の前記上層導電部は、
   前記絶縁層および前記第２層間絶縁層に埋め込まれてい
   る、半導体装置。
3. 【請求項３】 請求項１または２において、前記第２層導電層は 、タングステンを含有する、半導体
   装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 第１転送トランジスタおよび第２転送トランジスタと、 第１方向に延びるパターンを有し、かつ、前記第１層導
   電層の下層に位置し、かつ、前記第１および第２負荷ト
   ランジスタが形成される、第１活性領域と、 第１方向に延びるパターンを有し、かつ、前記第１活性
   領域と同じ層に位置し、かつ、前記第１および第２駆動
   トランジスタ、前記第１および第２転送トランジスタが
   形成される、第２活性領域と、 第２方向に延びるパターンを有し、かつ、前記第１層導
   電層に位置し、かつ、前記第２活性領域と平面的に見て
   交差して位置し、かつ、前記第１転送トランジスタのゲ
   ート電極を含む、第１ワード線と、 第２方向に延びるパターンを有し、かつ、前記第１層導
   電層に位置し、かつ、前記第２活性領域と平面的に見て
   交差して位置し、かつ、前記第２転送トランジスタのゲ
   ート電極を含む、第２ワード線と、 を備え、 前記第１および第２ゲート-ゲート電極層は、第２方向
   に延びるパターンを有し、かつ、前記第１ワード線と前
   記第２ワード線との間に位置し、かつ、前記第１および
   第２活性領域と平面的に見て交差して位置し、 前記第１および第２ドレイン-ドレイン接続層は、第２
   方向に延びるパターンを有する、半導体装置。
5. 【請求項５】 請求項４において、 第１方向に延びるパターンを有し、かつ、前記第２層導
   電層に位置し、かつ、前記第１および第２負荷トランジ
   スタのソースと接続する、電源線と、 第２方向に延びるパターンを有し、かつ、前記第２層導
   電層に位置し、かつ、前記第１および第２駆動トランジ
   スタのソースと接続する、接地線用局所配線層と、 前記第２層導電層に位置し、かつ、前記第１転送トラン
   ジスタと接続する、ビット線用コンタクトパッド層と、 前記第２層導電層に位置し、かつ、前記第２転送トラン
   ジスタと接続する、／ビット線用コンタクトパッド層
   と、 第２方向に延びるパターンを有し、かつ、前記第３層導
   電層の上層である第４層導電層に位置し、かつ、前記接
   地線用局所配線層と接続する、接地線と、 第２方向に延びるパターンを有し、かつ、前記第４層導
   電層に位置する、主ワード線と、 第２方向に延びるパターンを有し、かつ、前記第４層導
   電層に位置し、かつ、前記ビット線用コンタクトパッド
   層と接続する、ビット線用局所配線層と、 第２方向に延びるパターンを有し、かつ、前記第４層導
   電層に位置し、かつ、前記／ビット線用コンタクトパッ
   ド層と接続する、／ビット線用局所配線層と、 第１方向に延びるパターンを有し、かつ、前記４層導電
   層の上層である第５層導電層に位置し、かつ、前記ビッ
   ト線用局所配線層と接続する、ビット線と、 第１方向に延びるパターンを有し、かつ、前記第５導電
   層に位置し、かつ、前記／ビット線用局所配線層と接続
   する、／ビット線と、 を備える、半導体装置。
6. 【請求項６】 請求項５において、 前記接地線と前記接地線用局所配線層との接続に用いら
   れ、かつ、前記第２層間絶縁層に埋め込まれている下層
   導電部に、前記第３層導電層と前記第４層導電層との絶
   縁に用いられる第３層間絶縁層に埋め込まれている上層
   導電部が積まれた構造をしている、第３スタックドコン
   タクト導電部と、 前記ビット線用局所配線層と前記ビット線用コンタクト
   パッド層との接続に用いられ、かつ、前記第２層間絶縁
   層に埋め込まれている下層導電部に、前記第３層間絶縁
   層に埋め込まれている上層導電部が積まれた構造をして
   いる、第４スタックドコンタクト導電部と、 前記／ビット線用局所配線層と前記／ビット線用コンタ
   クトパッド層との接続に用いられ、かつ、前記第２層間
   絶縁層に埋め込まれている下層導電部に、前記第３層間
   絶縁層に埋め込まれている上層導電部が積まれた構造を
   している、第５スタックドコンタクト導電部と、 を備える、半導体装置。
7. 【請求項７】 請求項５または６において、 前記電源線、前記接地線用局所配線層、前記ビット線用
   コンタクトパッド層、および、前記／ビット線用コンタ
   クトパッド層は、タングステンを含有する、半導体装
   置。
8. 【請求項８】 請求項１〜３のいずれかにおいて、 第１転送トランジスタおよび第２転送トランジスタと、 第２方向に延びるパターンを有し、かつ、前記第１層導
   電層の下層に位置し、かつ、前記第１および第２負荷ト
   ランジスタが形成される、第１活性領域と、 第１および第２方向に延びるパターンを有し、かつ、前
   記第１活性領域と同じ層に位置し、かつ、前記第１およ
   び第２駆動トランジスタ、前記第１および第２転送トラ
   ンジスタが形成される、第２活性領域と、 第２方向に延びるパターンを有し、かつ、前記第１層導
   電層に位置し、かつ、前記第２活性領域の第１方向に延
   びるパターンと平面的に見て交差して位置し、かつ、前
   記第１および第２転送トランジスタのゲート電極を含
   む、ワード線と、 を備え、 前記第１および第２ゲート-ゲート電極層は、第１方向
   に延びるパターンを有し、かつ、前記第１および第２活
   性領域と平面的に見て交差して位置し、 前記第１および第２ドレイン-ドレイン接続層は、第１
   方向に延びるパターンを有する、半導体装置。
9. 【請求項９】 請求項８において、 第２方向に延びるパターンを有し、かつ、前記第２層導
   電層に位置し、かつ、前記第１および第２負荷トランジ
   スタのソースと接続する、電源線と、 第１方向に延びるパターンを有し、かつ、前記第２層導
   電層に位置し、かつ、前記第１および第２駆動トランジ
   スタのソースと接続する、接地線用第１局所配線層と、 前記第２層導電層に位置し、かつ、前記第１転送トラン
   ジスタと接続する、ビット線用第１コンタクトパッド層
   と、 前記第２層導電層に位置し、かつ、前記第２転送トラン
   ジスタと接続する、／ビット線用第１コンタクトパッド
   層と、 第２方向に延びるパターンを有し、かつ、前記第３層導
   電層に位置する、主ワード線と、 第１方向に延びるパターンを有し、かつ、前記第３層導
   電層に位置し、かつ、前記接地線用第１局所配線層と接
   続する、接地線用第２局所配線層と、 前記第３層導電層に位置し、かつ前記ビット線用第１コ
   ンタクトパッド層と接続する、ビット線用第２コンタク
   トパッド層と、 前記第３層導電層に位置し、かつ、前記／ビット線用第
   ２コンタクトパッド層と接続する、／ビット線用第２コ
   ンタクトパッド層と、 第１方向に延びるパターンを有し、かつ、前記第３層導
   電層の上層である第４層導電層に位置し、かつ、前記ビ
   ット線用第２コンタクトパッド層と接続する、ビット線
   と、 第１方向に延びるパターンを有し、かつ、前記第４層導
   電層に位置し、かつ、前記／ビット線用第２コンタクト
   パッド層と接続する、／ビット線と、 第１方向に延びるパターンを有し、かつ、前記第４層導
   電層に位置し、かつ、前記接地線用第２局所配線層と接
   続される、接地線と、 を備える、半導体装置。
10. 【請求項１０】 請求項９において、 前記電源線、前記接地線用第１局所配線層、前記ビット
    線用第１コンタクトパッド層および前記／ビット線用第
    １コンタクトパッド層はタングステンを含有する、半導
    体装置。
11. 【請求項１１】 請求項４〜１０のいずれかにおいて、 前記第１および第２負荷トランジスタ、前記第１および
    第２駆動トランジスタ、前記第１および第２転送トラン
    ジスタを含むメモリセルのサイズが、２．５μｍ²以下
    である、半導体装置。
12. 【請求項１２】 請求項１〜１１のいずれかに記載の前
    記半導体装置を備える、メモリシステム。
13. 【請求項１３】 請求項１〜１１のいずれかに記載の前
    記半導体装置を備える、電子機器。