KR101852512B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자를 제공한다. 반도체 소자는, 소자 분리막에 의해 한정된 활성 영역을 포함하는 기판, 기판 상에 제1 방향으로 연장하며 서로 이격된 게이트 전극들, 제1 방향과 상이한 제2 방향으로 연장하며, 인접한 게이트 전극들 사이를 연결하며 서로 이격된 게이트 탭들 및 인접한 게이트 전극들 내측 및 인접한 게이트 탭들에 의해 한정되는 공간에 배치되는 제1 콘택 플러그를 포함한다. 공간은 제1 폭을 갖는 제1 영역과, 제1 폭보다 작은 제2 폭을 갖는 제2 영역을 포함하며, 상기 제1 콘택 플러그는 제2 영역에 배치된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 서브-워드 라인 구동기를 포함하는 반도체 소자에 관련된 것이다.
반도체 소자의 집적도가 향상됨에 따라 PMOS 트랜지스터의 HEIP(hot electron induced punchthrough) 현상이 증가되고 있다. 상기 HEIP 현상을 억제하기 위하여 반도체 소자의 레이아웃의 변경 등의 다양한 접근이 시도되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 HEIP 현상을 억제하면서 반도체 소자의 신뢰성을 떨어뜨리지 않는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 소자 분리막에 의해 한정된 활성 영역을 포함하는 기판, 상기 기판 상에 제1 방향으로 연장하며 서로 이격된 게이트 전극들, 상기 제1 방향과 상이한 제2 방향으로 연장하며, 인접한 게이트 전극들 사이를 연결하며 서로 이격된 게이트 탭들 및 상기 인접한 게이트 전극들 내측 및 인접한 게이트 탭들에 의해 한정되는 공간에 배치되는 제1 콘택 플러그를 포함하되, 상기 공간은 제1 폭을 갖는 제1 영역과, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 영역을 포함하며, 상기 제1 콘택 플러그는 상기 제2 영역에 배치된다.
본 발명의 일 다른 실시예에 따르면, 상기 게이트 탭들 각각은 상기 소자 분리막과 인접한 활성 영역을 적어도 일부 오버랩할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자는, 상기 공간에 노출된 활성 영역에 형성된 제1 불순물 영역 및 상기 게이트 전극의 외측에 배치된 활성 영역에 형성된 제2 불순물 영역을 더 포함하되, 상기 제1 콘택 플러그는 상기 제1 불순물 영역과 전기적으로 연결되도록 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 탭들 중 하나는, 제3 폭을 갖는 제1 부분과, 상기 제3 폭보다 큰 제4 폭을 갖는 제2 부분을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 탭들 중 하나는, 그 폭은 동일하며 절곡된 부위를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 탭들 각각은, 상기 게이트 전극 외측으로부터 상기 제2 방향으로 돌출된 부위를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 탭들 각각의 돌출된 부위는 그 게이트 탭의 인접한 부분의 폭과 동일한 폭을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 탭들 각각의 돌출된 부위는 그 게이트 탭의 최대 폭과 동일한 폭을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 탭들 각각은, 상기 게이트 전극 외측면과 동일한 평면인 측면을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 전극들은, 제1 게이트 전극 및 상기 제1 게이트 전극과 인접하고 상기 게이트 탭들에 의해 연결된 제2 게이트 전극을 포함하며, 상기 공간은, 상기 제1 영역이 상기 제1 게이트 전극에 인접하게 배치되는 제1 공간과, 상기 제2 영역이 상기 제1 게이트 전극에 인접하게 배치되는 제2 공간을 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 게이트 탭들에 의해 HEIP 현상을 억제할 수 있으며, 게이트 탭들의 구조에 의해 트랜지스터의 전류량의 감소를 억제할 수 있다. 따라서, 반도체 소자의 전기적 신뢰성을 향상시킬 수 있다.
도 1은 일반적인 디램 소자의 레이아웃 구조를 보여주는 블록도이다.
도 2는 디램 소자의 신호를 나타내는 블록도이다.
도 3은 서브 워드 라인 구동 회로 하나를 설명하기 위한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6은 도 4의 반도체 소자 일부분을 확대한 확대도이다.
도 7 및 도 8은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 평면도들이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 11b는 일반적인 PMOS 트랜지스터의 HEIP 현상을 설명하기 위한 평면도 및 단면도이다.
도 11은 본 발명의 일 실시예 따른 반도체 소자 및 그 전기장을 나타내는 그래프이다.
도 12a는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 12b는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자)
도 1은 일반적인 디램 소자의 레이아웃 구조를 보여주는 블록도이다. 도 2는 디램 소자의 신호를 나타내는 블록도이며, 도 3은 서브 워드 라인 구동 회로 하나를 설명하기 위한 회로도이다.
도 1을 참조하면, 디램 소자는 행들과 열들의 매트릭스 형태로 배열된 복수 개의 서브 어레이들(sub arrays, 10)을 포함한다. 상기 서브 어레이들(10) 각각은 복수 개의 워드 라인들(word lines, W/L), 복수 개의 비트 라인들(bit lines, B/L), 그리고 상기 워드 라인들(W/L)과 상기 비트 라인들(B/L)의 교차 영역들에 배열된 복수 개의 메모리 셀들(memory cells, MCs)을 포함한다. 상기 비트 라인들(B/L) 방향으로 배열된 서브 어레이들 사이에는 감지 증폭 영역들(20)이 배치된다. 상기 각 감지 증폭 영역(20)에는 복수 개의 감지 증폭기들(S/A)이 제공되며, 각 감지 증폭기(S/A)는 인접한 서브 어레이들 각각의, 동일한 열을 따라 배열된, 비트 라인(B/L)에 연결된다. 각 감지 증폭 영역(20) 내의 감지 증폭기들(S/A)은 인접한 서브 어레이들에 의해서 공유된다.
각 서브 어레이(10)의 양측에는 워드 라인(W/L) 방향으로 서브 워드 라인 구동 영역들(30)이 배치된다. 각 서브 워드 라인 구동 영역(30)에는 복수 개의 서브 워드 라인 구동기들(sub-word line drivers, SWD)이 제공된다. 각 서브 어레이(10)의 워드 라인들(W/L) 일부는 일 측(예를 들면, 어레이 상측)에 배치된 서브 워드 라인 구동기들(SWD)에 의해서 선택/구동되고, 나머지 워드 라인들(W/L)은 타 측(예를 들면, 어레이 하측)에 배치된 서브 워드 라인 구동기들(SWD)에 의해서 선택/구동된다. 각 서브 워드 라인 구동기(SWD)는 메인 워드 디코더(main word decoder)에 연결된 메인 워드 라인(WLE) 및 PXI 발생기(도시되지 않음)로부터의 PXI 신호에 응답하여 대응하는 서브 워드 라인을 선택한다. 상기 비트 라인(B/L) 방향으로 인접한 서브 워드 라인 구동 영역들(30) 사이에는 컨정션 영역들(40)이 배치된다.
도 1 및 도 2를 참조하면, PXI 신호에 기초하여 상기 컨정션 영역(40)으로부터 제1 서브 워드 라인 제어 신호(PXID) 및 제2 서브 워드 라인 제어 신호(PXIB)가 발생될 수 있다.
상기 서브 워드 라인 구동기(SWD)의 서브 워드 라인 구동회로는 메인 워드 디코더로부터 발생된 메인 워드 라인 구동 신호(NEWI), 제1 서브 워드 라인 제어 신호(PXID), 제2 서브 워드 라인 제어 신호(PXIB)에 기초하여 워드 라인 구동 신호(WLI)를 발생시킬 수 있다. 서브 어레이(10)는 워드 라인 구동 신호(PXI)에 응답하여 동작할 수 있다.
도 3을 참조하면, 서브 워드 라인 구동회로는 PMOS 트랜지스터(MP), 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다.
상기 PMOS 트랜지스터(MP)는 메인 워드 라인 구동신호(NWEI)가 인가되는 게이트, 제1 서브 워드 라인 제어신호(PXID)가 인가되는 소스 및 노드(ND)에 연결된 드레인을 가질 수 있다.
상기 제1 NMOS 트랜지스터(MN1)는 메인 워드 라인 구동신호(NWEI)가 인가되는 게이트, 노드(ND)에 연결된 드레인 및 접지(VSS)에 연결된 소소를 가질 수 있다.
상기 제2 NMOS 트랜지스터(MN2)는 제2 서브 워드 라인 제어신호(PXIB)가 인가되는 게이트, 노드(ND)에 연결된 드레인 및 접지(VSS)에 연결된 소스를 가질 수 있다. 상기 노드(ND)는 워드 라인(WLI)에 전기적으로 연결될 수 있다.
상술한 바와 같이 그리고 이하에서는, 상기 반도체 소자를 디램(Dynamic Random Access Memory, DRAM) 소자의 서브 워드 라인 구동기로 예시적으로 설명한다. 하지만, 본 발명에서 상기 반도체 소자를 디램의 서브 워드 라인 구동기로 한정하지는 않는다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 5는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 5는 도 4를 Ⅰ-Ⅰ'로 절단한 단면도이다.
도 4 및 도 5를 참조하면, 반도체 소자는 기판(100), 트랜지스터들, 게이트 탭들(TAB) 및 콘택 플러그들을(170, 175) 포함할 수 있다. 상기 트랜지스터들은 게이트 절연막(110), 게이트 전극들(GATE) 및 불순물 영역들(140, 142)을 포함할 수 있다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 소자 분리막(104)에 의해 한정된 활성 영역들(102)을 포함할 수 있다.
상기 게이트 절연막(110)은 상기 기판(100) 상에 배치될 수 있다. 상기 게이트 절연막(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 금속 산화물을 포함할 수 있다.
상기 게이트 전극들(GATE)은 상기 활성 영역(102)을 가로지르며 제1 방향(D1)으로 연장하며, 서로 이격되어 실질적으로 평행하게 배치될 수 있다. 상기 게이트 전극들(GATE) 각각은 도전물을 포함할 수 있다. 상기 게이트 전극들(GATE)은 폴리실리콘 또는/및 금속을 포함할 수 있다. 예컨대, 상기 게이트 전극들(GATE) 각각은 폴리실리콘막(122) 및 텅스텐막(126)이 적층된 구조를 가질 수 있다. 이 경우, 상기 폴리실리콘막(122) 및 텅스텐막(126) 상에는 베리어막(barrier layer, 124)이 배치될 수 있다.
상기 게이트 탭들(TAB)은 인접한 게이트 전극들(GATE) 사이를 연결하며, 상기 제1 방향(D1)과 실질적으로 상이한 제2 방향(D2)으로 연장할 수 있다. 예컨대, 상기 제2 방향(D2)은 상기 제1 방향(D1)과 수직일 수 있다. 또한, 상기 게이트 탭들(TAB)은 서로 이격되어 실질적으로 평행하게 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 탭들(TAB) 각각은 상기 각각의 게이트 전극들(GATE)과 소자 분리막(104)이 접하는 지점에 배치될 수 있다. 상기 게이트 탭들(TAB) 각각은 상기 소자 분리막(104)의 적어도 일부에 오버랩되고, 상기 소자 분리막(104)에 인접한 활성 영역(102)의 적어도 일부에 오버랩되도록 배치될 수 있다. 이로써, 상기 트랜지스터의 유효 채널 길이를 보상할 수 있다. 이에 대한 설명은 이후에 상세하게 하기로 한다.
상기 인접한 게이트 전극들(GATE) 두 개 사이는 상기 게이트 탭들(TAB)에 의해 전기적으로 연결될 수 있다. 상기 인접한 게이트 전극들(GATE)과 그 사이를 연결하는 게이트 탭들(TAB)은 일체형일 수 있다. 또한, 상기 게이트 탭들(TAB)은 상기 게이트 전극(GATE)과 그 적층 구조나 물질이 실질적으로 동일할 수 있다. 예컨대, 상기 게이트 탭들(TAB) 각각은 폴리실리콘막(122), 베리어막(124) 및 텅스텐막(126)이 적층된 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 인접한 두 개의 게이트 전극들(GATE) 및 상기 인접한 게이트 전극들(GATE)을 연결하는 인접한 두 개의 게이트 탭들(TAB)에 의해 상기 기판(100)의 활성 영역(102)에 공간(SP)이 한정될 수 있다. 상기 공간(SP)은 제1 폭(W1)을 갖는 제1 영역(RG 1) 및 제2 폭(W2)을 갖는 제2 영역(RG 2)을 포함할 수 있다. 상기 제1 및 제2 폭들(W1, W2)은 각각 상기 제1 방향(D1)으로 측정된 값일 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 실질적으로 클 수 있다.
이와 같이, 폭이 서로 상이한 제1 및 제2 영역들(RG 1, RG 2))을 갖는 공간(SP)을 한정하기 위하여, 상기 게이트 탭들(TAB) 각각은 상기 공간(SP)에 대응되는 구조를 가질 수 있다. 상기 게이트 탭들(TAB) 및 상기 게이트 전극들(GATE)의 구조에 관한 설명은 후속에서 상세하게 하기로 한다.
상기 불순물 영역들(140, 142)은 상기 기판(100)의 활성 영역들(102)에 형성될 수 있다. 본 발명의 일 실시예에 따르면 상기 불순물 영역들(140, 142)은, 상기 게이트 전극들(GATE) 및 게이트 탭들(TAB)에 의해 한정되는 공간(SP)에 형성되는 제1 불순물 영역(140)과, 게이트 탭들(TAB)이 배치되지 않은 인접한 게이트 전극들(GATE) 사이에 형성되는 제2 불순물 영역(142)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 불순물 영역(140)은 상기 공간(SP)에 의해 노출되는 활성 영역(102)에 형성될 수 있다. 따라서, 상기 공간(SP)의 구조에 의해, 상기 제1 불순물 영역(140)은 상기 제1 폭(W1)을 갖는 제1 부분(TAB 1) 및 상기 제2 폭(W2)을 갖는 제2 부분(TAB 2)을 포함할 수 있다.
상기 콘택 플러그들(170, 172)은 상기 제1 불순물 영역(140)과 전기적으로 연결되는 제1 콘택 플러그(170) 및 상기 제2 불순물 영역(142)과 전기적으로 연결되는 제2 콘택 플러그(172)를 포함할 수 있다.
상기 제1 콘택 플러그(170)는 상기 제1 불순물 영역(140)을 비트 라인과 전기적으로 연결시킬 수 있다. 상기 비트 라인의 구조에 의해 상기 제1 콘택 플러그(170)는 상기 제1 불순물 영역(140)의 중앙 부위보다는 일 측으로 치우쳐 배치될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 콘택 플러그(170)는 상기 공간(SP)의 제2 영역(RG 2)에 대응되는 제1 불순물 영역(140)에 형성될 수 있다.
상기 제2 콘택 플러그(172)는 상기 제2 불순물 영역(142)을 도전 구조물과 전기적으로 연결시킬 수 있다.
이하에서는, 상기 게이트 탭들(TAB)의 구조와, 상기 게이트 탭들(TAB) 및 게이트 전극들(GATE)에 의해 한정되는 공간(SP)에 대하여 더욱 상세하게 설명하기로 한다.
도 6은 도 4의 반도체 소자 일부분을 확대한 확대도이고, 도 7 및 도 8은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 평면도들이다.
도 6 내지 도 8을 참조하면, 인접한 두 개의 게이트 전극들(GATE)을 각각 제1 게이트 전극(GATE 1) 및 제2 게이트 전극(GATE 2)이라 한다. 상기 제1 및 제2 게이트 전극들(GATE 1, GATE 2) 각각을 제1 방향(D1)으로 연장하며, 서로 이격되어 실질적으로 평행할 수 있다.
게이트 탭들(TAB)은 상기 제1 및 제2 게이트 전극들(GATE 1, GATE 2) 사이를 전기적으로 연결하도록 제2 방향(D2)으로 연장하며, 서로 이격되어 실질적으로 평행할 수 있다. 예컨대, 상기 게이트 탭들(TAB)은 상기 제1 및 제2 게이트 전극들(GATE 1, GATE 2) 사이에 5개가 서로 이격되어 실질적으로 평행하게 배치될 수 있다. 본 실시예에서는 상기 게이트 탭들(TAB)을 5개로 예시적으로 설명하며, 본 발명이 상기 게이트 탭들(TAB)의 수량을 한정하는 것은 아니다.
도 4 및 도 5에서 전술한 바와 같이, 상기 인접한 두 개의 게이트 전극들(GATE 1, GATE 2) 및 상기 인접한 두 개의 게이트 탭들(TAB)에 의해 공간(SP)이 한정될 수 있다. 이때, 상기 공간(SP)을 한정하는 게이트 전극들(GATE)의 측면을 내측면이라 하며, 그 대응되는 측면을 외측면이라 한다.
상기 공간(SP)은 제1 폭(W1)을 갖는 제1 영역(RG 1) 및 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 제2 영역(RG 2)을 포함할 수 있다. 상기 제1 및 제2 폭들(W1, W2) 각각은 상기 제1 방향(D1)으로 측정된 거리이다.
도시된 바와 같이 인접한 두 개의 게이트 전극들(GATE 1, GATE 2) 사이에 5개의 게이트 탭들(TAB)이 배치되는 경우, 상기 게이트 전극들(GATE) 및 게이트 탭들(TAB)에 의해 4개의 공간들(SP)이 한정될 수 있다. 상기 4개의 공간들(SP) 각각은 상기 제1 영역(RG 1) 및 상기 제2 영역(RG 2)을 포함하며, 상기 공간들(SP) 중 하나는 그 제1 영역(RG 1)이 상기 제1 게이트 전극(GATE)에 인접하게 배치며, 이하에서 제1 공간(SP 1)이라 하겠다. 또한, 상기 공간들(SP) 중 다른 하나는 그 제1 영역(RG 1)이 상기 제2 게이트 전극(GATE)에 인접하게 배치되며, 이하에서 제2 공간(SP 2)이라 하겠다.
상기 제1 공간(SP 1)과 상기 제2 공간(SP 2)이 인접한 경우, 상기 제1 및 제2 공간(SP 1, SP 2) 사이의 게이트 탭(TAB)은 그 폭(W)은 일정하나 절곡된 부분(ST)을 가질 수 있다. 상기 게이트 탭(TAB)의 절곡된 부분(ST)은 상기 공간들(SP)의 폭이 변화되는 지점일 수 있다.
상기 제1 공간(SP 1) 및 상기 제1 공간(SP 1)이 인접하거나, 상기 제2 공간(SP 2) 및 상기 제2 공간(SP 2)이 인접한 경우, 그 사이의 게이트 탭(TAB)은 그 폭이 실질적으로 상이할 수 있다. 더욱 상세하게 설명하면, 상기 게이트 탭(TAB)은 제3 폭(W3)을 갖는 제1 부분(TAB 1)과, 상기 제3 폭(W3)보다 실질적으로 큰 제4 폭(W4)을 갖는 제2 부분(TAB 2)을 포함할 수 있다. 상기 게이트 탭(TAB)의 제3 폭(W3)에 의해 상기 제1 공간(또는 제2 공간)의 제1 영역(RG 1)이 한정되며, 상기 게이트 탭(TAB)의 제4 폭(W4)에 의해 상기 제1 공간(또는 제2 공간)의 제2 영역(RG 2)이 한정될 수 있다.
도 6을 참조하면, 상기 게이트 탭들(TAB) 각각은 상기 게이트 전극들(GATE)의 외측면으로부터 상기 제2 방향(D2)으로 돌출된 부분(135a, 135b)을 포함할 수 있다. 상기 게이트 탭(TAB)의 돌출된 부분(135a, 135b)은 인접한 게이트 탭(TAB)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 예컨대, 상기 게이트 탭(TAB)의 제1 부분(TAB 1)으로부터 상기 제2 방향(D2)으로 돌출된 부분(135a)은 상기 제3 폭(W3)을 가질 수 있다. 또한, 상기 게이트 탭(TAB)의 제2 부분(TAB 2)으로부터 상기 제2 방향(D2)으로 돌출된 부분(135b)은 상기 제4 폭(W4)을 가질 수 있다.
도 7을 참조하면, 상기 게이트 탭들(TAB) 각각의 측면은 상기 게이트 전극들(GATE)의 외측면과 실질적으로 동일한 평면일 수 있다.
도 8을 참조하면, 상기 게이트 탭들(TAB) 각각은 상기 게이트 전극들(GATE)의 외측면으로부터 상기 제2 방향(D2)으로 돌출된 부분(135a, 135b)을 포함할 수 있다. 상기 게이트 탭(TAB)의 돌출된 부분(135)은 게이트 탭(TAB)의 최대 폭과 실질적으로 동일한 폭을 가질 수 있다. 예컨대, 게이트 탭(TAB)이 제3 폭(W3) 및 상기 제3 폭(W3)보다 실질적으로 큰 제4 폭(W4)을 갖는 경우, 상기 게이트 탭(TAB)의 제1 부분(TAB 1)으로부터 상기 제2 방향(D2)으로 돌출된 부분(135a)과, 상기 제2 부분(TAB 2)으로부터 상기 제2 방향(D2)으로 돌출된 부분(135b)은 실질적으로 동일한 제4 폭(W4)을 가질 수 있다.
상기 게이트 탭들(TAB)의 구조를 예시적으로 설명하였으나, 본 발명에서는 상기 게이트 탭들(TAB)의 구조가 상기 공간(SP)의 제1 영역(RG 1) 및 제2 영역(RG 2)을 한정하기만 하면 족하다.
(반도체 소자의 제조 방법)
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 기판(100) 상에 트랜지스터 및 게이트 탭들(TAB)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 기판(100)에 STI(Shallow Trench Isolation) 공정 등을 이용하여 소자 분리막(104)을 형성하여, 활성 영역들(102)을 형성할 수 있다. 상기 기판(100) 상에 게이트 절연막(110), 도전막(도시되지 않음) 및 마스크(120)를 순차적으로 형성할 수 있다. 상기 도전막은 다층 구조를 가질 수 있으며, 예컨대, 폴리실리콘막(122), 베리어막(124) 및 금속막(126)이 적층된 구조를 가질 수 있다. 상기 마스크(120)를 이용하는 식각 공정으로 상기 도전막(122, 124, 126) 및 게이트 절연막(110)을 식각할 수 있다. 상기 식각 공정에 의해 게이트 절연막(110) 및 게이트 전극들(GATE)을 형성함과 동시에, 게이트 탭들(TAB)이 형성될 수 있다.
더불어, 상기 게이트 전극들(GATE) 및 게이트 탭들(TAB)에 의해 한정되는 공간(SP)이 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 공간(SP)은 제1 폭(W1)을 갖는 제1 영역(RG 1) 및 상기 제1 폭(W1)보다 실질적으로 작은 제2 영역(RG 2)을 포함할 수 있다.
도 4, 도 6 내지 도 8을 참조하면, 상기 게이트 전극들(GATE) 및 상기 게이트 탭들(TAB)은 서로 연결되며, 일체형일 수 있다. 또한, 상기 게이트 탭들(TAB)의 구조는 도 4, 도 6 내지 도 8에 도시된 바와 같이 다양한 구조를 가질 수 있다. 상기 게이트 탭들(TAB)의 다양한 구조는 마스크(120)의 구조에 의존할 수 있다.
상기 게이트 전극(GATE) 양측면의 활성 영역(102)으로 불순물을 주입하여 불순물 영역들(140, 142)을 형성할 수 있다. 상기 불순물 영역들(140, 142)은 상기 공간(SP)에 형성되는 제1 불순물 영역(140) 및 상기 게이트 전극(GATE)의 외측면에 형성되는 제2 불순물 영역(142)을 포함할 수 있다.
이로써, 게이트 절연막(110), 게이트 전극(GATE) 및 불순물 영역들(140, 142)을 포함하는 트랜지스터 및 게이트 탭들(TAB)을 형성할 수 있다.
도 9b를 참조하면, 상기 트랜지스터 및 게이트 탭들(TAB)을 덮는 제1 층간 절연막(160) 및 상기 제1 불순물 영역(140)과 전기적으로 연결되는 제1 콘택 플러그(170)를 형성할 수 있다.
더욱 상세하게 설명하면, 상기 제1 층간 절연막(160)은 상기 트랜지스터 및 게이트 탭들(TAB)을 덮으며 형성될 수 있다. 상기 제1 층간 절연막(160)을 식각하여 상기 제1 불순물 영역(140)을 노출시키는 콘택 홀(도시되지 않음)을 형성할 수 있다. 상기 제1 콘택 홀은 상기 공간(SP)의 제2 영역(RG 2)에 대응되는 제1 불순물 영역(140)을 노출시킬 수 있다.
상기 제1 층간 절연막(160) 상에 상기 콘택 홀을 매립하는 도전막(도시되지 않음)을 형성한 후 상기 제1 층간 절연막(160)이 상부면이 노출되도록 상기 도전막을 연마하여 상기 제1 콘택 플러그(170)를 형성할 수 있다.
상세하게 도시되어 있지는 않지만, 상기 제1 콘택 플러그(170)는 비트 라인과 전기적으로 연결될 수 있다.
다시 도 5를 참조하면, 상기 제1 층간 절연막(160) 상에 제2 층간 절연막(165)을 형성하고, 상기 제2 불순물 영역(142)과 전기적으로 연결되는 제2 콘택 플러그(175)를 형성할 수 있다.
상세하게 도시되어 있지는 않지만 상기 제2 콘택 플러그(175)는 도전 구조물과 전기적으로 연결될 수 있다.
도 10a 및 도 10b는 일반적인 PMOS 트랜지스터의 HEIP 현상을 설명하기 위한 평면도 및 단면도이다. 도 10b는 도 10a에서 II-II'으로 절단한 단면도이다.
도 10a 및 도 10b을 참조하면, PMOS 트랜지스터는 소자 분리막(STI)에 의해 한정된 활성 영역들(A)을 갖는 기판, 상기 기판 상에 배치된 게이트 절연막, 상기 게이트 절연막 상에 배치되는 게이트 전극 및 상기 게이트 전극 양측면에 노출된 기판에 형성된 소스/드레인 영역들을 포함할 수 있다.
상기 PMOS 트랜지스터는 정공들(holes)을 그 케리어(carrier) 이용하는데, 상기 정공들에 의해 전자들(hot electrons)이 부수적으로 생성되는데, 이러한 전자들은 채널과 인접한 게이트 절연막 내부로 유입되어 PMOS 트랜지스터의 채널을 인버전시켜(inversion) 채널의 길이를 감소시킬 수 있다. 이로써, 유효 채널 길이가 감소하게 되며, 상기 원치 않는 채널 인버전 현상은 턴-오프(turn-off) 시의 누설 전류를 증가시켜 전력 소모를 증가시키고, 동작 속도를 저하시킬 뿐만 아니라 항복 전압을 감소시키는 등의 HEIP(hot electron induced punchthrough) 현상을 유발시킨다.
이와 같은 HEIP 현상은 도 10a에 도시된 바와 같이 소자 분리막(STI)과 인접한 액티브 영역(HEIP 영역)에서 주도적으로 발생된다.
본 발명의 일 실시예에 따르면, 소자 분리막(STI)과 게이트 전극이 접하는 지점에 게이트 탭을 설치함으로써, 이러한 HEIP 현상에 의한 채널 길이의 감소를 보상할 수 있다. 상기 게이트 탭 각각에서, 상기 활성 영역과 오버랩되는 영역이 클수록 상기 HEIP 현상에 의한 열화를 방지할 수 있다.
도 11은 본 발명의 일 실시예 따른 반도체 소자의 전기장을 나타내는 그래프이다. 도 11은 도 4의 반도체 소자의 일부분을 확대한 확대도이다.
도 11을 참조하면, 반도체 소자는 도 4 및 도 5에서 설명된 트랜지스터들, 게이트 탭들(TAB) 및 콘택 플러그들(170, 175a, 175b)을 포함할 수 있다. 상기 트랜지스터로 PMOS 트랜지스터가 적용될 수 있다.
설명의 용이함으로 위하여, 이하 상기 게이트 탭들(TAB)에 의해 연결되는 인접한 게이트 전극들을 각각 제1 게이트 전극(GATE 1) 및 제2 게이트 전극(GATE 2)이라 한다. 상기 콘택 플러그들(170, 175a, 175b)은, 상기 제1 및 제2 게이트 전극들(GATE 1, GATE 2) 사이에 형성된 제1 불순물 영역(140, 도 4 참조)에 배치되는 제1 콘택 플러그(170)와, 상기 게이트 탭들(TAB)이 배치되지 않은 상기 제1 및 제2 게이트 전극들(GATE 1, GATE 2) 각각의 외측면에 형성된 제2 불순물 영역(142, 도 4 참조)에 배치되는 제2 콘택 플러그들(175a, 175b)을 포함한다.
상기 제2 콘택 플러그(175a) 및 상기 제1 게이트 전극(GATE 1) 사이와, 상기 제1 게이트 전극(GATE 1) 및 상기 제1 콘택 플러그(170) 사이와, 상기 제2 게이트 전극(GATE 2) 및 상기 제2 콘택 플러그(175b) 사이는 실질적으로 동일한 제1 거리(D1)만큼 이격되어 있으나, 상기 제1 콘택 플러그(170) 및 상기 제2 게이트 전극(GATE 2) 사이는 상기 제1 거리(D1)보다 실질적으로 큰 제2 거리(D2)만큼 이격되어 있다.
상기 제2 콘택 플러그(175a) 및 상기 제1 게이트 전극(GATE 1) 사이와, 상기 제1 게이트 전극(GATE 1) 및 상기 제1 콘택 플러그(170) 사이와, 상기 제2 게이트 전극(GATE 2) 및 상기 제2 콘택 플러그(175b) 사이와, 상기 제1 콘택 플러그(170) 및 상기 제2 게이트 전극(GATE 2) 사이에서의 전기장을 시뮬레이션하였다.
그 결과, 유사한 거리 이격되어 있는 상기 제2 콘택 플러그(175a) 및 상기 제1 게이트 전극(GATE 1) 사이와, 상기 제1 게이트 전극(GATE 1) 및 상기 제1 콘택 플러그(170) 사이와, 상기 제2 게이트 전극(GATE 2) 및 상기 제2 콘택 플러그(175b) 사이에는 실질적으로 유사한 약 1.5×106N/C의 최대 전기장이 나타났다. 한편, 상기 제1 콘택 플러그(170) 및 상기 제2 게이트 전극(GATE 2) 사이에는 약 1.18×106N/C의 최대 전기장이 나타났다.
통상적으로 최대 전기장이 높은 부분에서 HEIP 현상이 우세하게 발생되고 있는데, 도 11의 A 부분에서 HEIP 현상이 우세하게 발생될 수 있다.
한편, HEIP 현상은 게이트 탭(TAB)이 활성 영역(102, 도 4 참조)에 오버랩되는 부분이 클수록 더 많이 억제될 수 있다. 그러나, 게이트 탭(TAB)이 활성 영역(102)에 오버랩되는 부분이 커지면, 트랜지스터의 폭이 작아져 전류량이 감소할 수 있다.
따라서, HEIP 현상이 우세하게 발생되는 A 부분의 게이트 탭(TAB)의 폭을 다른 부분의 폭보다 실질적으로 크게 유지함으로써, HEIP 현상을 억제함과 동시에 A 부분 이외 부분의 게이트 탭(TAB) 폭을 줄여 전류량의 감소를 방지할 수 있다.
( 응용예 )
도 12a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 12a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 메모리(310)가 본 발명의 실시예에 따른 반도체 소자를 포함하는 경우, HEIP 열화를 방지하면서 전류량을 감소시키지 않아, 반도체 소자의 전기적 신뢰성을 향상시킬 수 있다.
도 12b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 12b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 12a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
102: 활성 영역 104: 소자 분리막
GATE: 게이트 전극 TAB: 게이트 탭
140: 제1 불순물 영역 142: 제2 불순물 영역
170: 제1 콘택 플러그 172: 제2 콘택 플러그
SP: 공간

Claims (10)

  1. 소자 분리막에 의해 한정되는 활성 영역을 포함하는 기판;
    상기 기판 상에 제1 방향으로 연장하며 서로 이격된 게이트 전극들(gate electrodes);
    상기 제1 방향과 상이한 제2 방향으로 연장하며, 인접한 게이트 전극들 사이를 연결하며 서로 이격된 게이트 탭들(gate tabs); 및
    상기 제2 방향을 따라 마주보는 2개의 상기 게이트 전극들 및 상기 제1 방향을 따라 마주보는 2개의 상기 게이트 탭들에 의해 평면적으로 둘러싸이는 공간에 배치되는 제1 콘택 플러그(first contact plug)를 포함하되,
    상기 공간은 상기 제1 방향으로의 제1 폭을 갖는 제1 영역과, 상기 제1 폭보다 작은 상기 제1 방향으로의 제2 폭을 갖는 제2 영역을 포함하며, 상기 제1 콘택 플러그는 상기 제2 영역에 배치되는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 탭들 각각은, 상기 소자 분리막에 인접한 활성 영역의 적어도 일부에 오버랩되는 반도체 소자.
  3. 제1항에 있어서,
    상기 공간에 노출된 활성 영역에 형성된 제1 불순물 영역; 및
    상기 게이트 전극의 외측에 배치된 활성 영역에 형성된 제2 불순물 영역을 더 포함하되,
    상기 제1 콘택 플러그는 상기 제1 불순물 영역과 전기적으로 연결되도록 배치되는 반도체 소자.
  4. 제1항에 있어서,
    상기 게이트 탭들 중 하나는, 제3 폭을 갖는 제1 부분과, 상기 제3 폭보다 큰 제4 폭을 갖는 제2 부분을 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 탭들 중 하나는, 그 폭은 동일하며 절곡된 부위를 갖는 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 탭들 각각은, 상기 게이트 전극 외측으로부터 상기 제2 방향으로 돌출된 부위를 갖는 반도체 소자.
  7. 제6항에 있어서,
    상기 게이트 탭들 각각의 돌출된 부위는 그 게이트 탭의 인접한 부분의 폭과 동일한 폭을 갖는 반도체 소자.
  8. 제6항에 있어서,
    상기 게이트 탭들 각각의 돌출된 부위는 그 게이트 탭의 최대 폭과 동일한 폭을 갖는 반도체 소자.
  9. 제1항에 있어서,
    상기 게이트 탭들 각각은, 상기 게이트 전극 외측면과 동일한 평면인 측면을 갖는 반도체 소자.
  10. 제1항에 있어서,
    상기 게이트 전극들은, 제1 게이트 전극 및 상기 제1 게이트 전극과 인접하고 상기 게이트 탭들에 의해 연결된 제2 게이트 전극을 포함하며,
    상기 공간은, 상기 제1 영역이 상기 제1 게이트 전극에 인접하게 배치되는 제1 공간과, 상기 제2 영역이 상기 제1 게이트 전극에 인접하게 배치되는 제2 공간을 포함하는 반도체 소자.
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