KR100674935B1 - 반도체 소자의 게이트 레이아웃 - Google Patents

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Abstract

반도체 소자의 게이트 레이아웃(layout)을 제시한다. 본 발명에 따르면, 계단진 측면 경계를 가지게 설정된 액티브(active) 영역, 액티브 영역을 가로지게 설정된 다수 개의 게이트들, 및 액티브 영역의 측면 경계 상에 게이트에 부착되게 설정된 탭(tab)들을 포함하되, 액티브 영역의 계단진 측면 경계 형상에 의해 이웃하는 두 탭들은 상호 간에 사선 방향에 위치하는 레이아웃(layout)을 제시한다. 이러한 레이아웃을 이용하여 게이트를 패터닝할 수 있다.
HEIP, 게이트 탭, 탭 단락, 탭 컷팅, 계단진 액티브

Description

반도체 소자의 게이트 레이아웃{Gate layout of semiconductor device}
도 1 내지 도 3은 종래의 반도체 소자의 게이트 레이아웃(layout of gate)을 설명하기 위해서 개략적으로 도시한 평면도들이다.
도 4 및 도 5는 본 발명의 실시예에 따른 반도체 소자의 게이트 레이아웃을 설명하기 위해서 개략적으로 도시한 평면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 액티브 영역(active region)의 가장자리(edge) 부분에서 게이트에 탭(tab)을 부착한 게이트 레이아웃(gate layout) 및 이를 이용한 게이트 형성 방법에 관한 것이다.
반도체 소자, 예컨대, DRAM 소자의 고집적화가 급격히 진행됨에 따라, 소자를 구현하기 위한 패턴이 더욱 미세화되고 있다. 디자인 룰(design rule)이 극심하게 축소됨에 따라, 트랜지스터의 특성 열화가 두드러지게 나타나고 있다. 소자의 고집적화에 따라 트랜지스터의 게이트의 길이(length), 즉, 게이트 라인(gate line)의 선폭은 더욱 작아지고 있으나, 트랜지스터의 신뢰성은 적어도 동일하게 유지되도록 요구되고 있다.
PMOS 트랜지스터의 경우 게이트 길이가 줄어들며, 액티브 영역의 가장자리 부분에서 발생하는 핫 전자(hot electron)에 의한 펀치-쓰루(punch-through), 즉, HEIP(Hot-Electron Induced Punch through)가 소자의 특성을 열화시키는 요인이 되고 있다. 특히, 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation) 공정이 채용되며, 액티브 영역의 가장자리를 지나는 게이트 영역에서 필드 크라우딩 효과(field crowding effect)에 의한 주된 전류 경로(major current path)가 형성되어 HEIP와 같은 신뢰성 문제가 크게 대두되고 있다.
이러한 소자 특성 열화를 극복하기 위해 여러 방법들이 제시되고 있으나 간단하게 게이트의 레이아웃을 변경함으로써 PMOS 트랜지스터에서의 HEIP를 줄일 수 있는 방법이 제시되고 있다. 예컨대, 게이트 채널 가장자리에 탭(tab)을 붙여 게이트의 가장자리 부분만 선택적으로 게이트 길이를 늘리는 효과를 주는 방법이 고려되고 있다. 즉, 게이트에 탭을 붙여 전류 경로를 분산시켜 이러한 HEIP에 관련된 문제를 해결하는 방법이 고려되고 있다.
도 1 내지 도 3은 종래의 반도체 소자의 게이트 레이아웃(layout of gate)을 설명하기 위해서 개략적으로 도시한 평면도들이다.
도 1을 참조하면, 종래의 게이트는 장방형 액티브 영역(10) 상을 가로지르는 라인 형태로 형성되고 있다. 도 2를 참조하면, 액티브 영역(10)을 가로지르게 적어도 2 개 이상의 게이트(20)가 라인 형태로 형성된다. 그리고, 액티브 영역(10)의 가장자리부분에 중첩되는 게이트(20) 부분에 탭(25)이 HEIP 문제를 해소하기 위해서 부착되게 된다.
그런데, 게이트(20)와 게이트(20) 사이의 거리가 매우 작을 경우, 이러한 탭(25)에 의해서 게이트(20)끼리 도 3에 제시된 바와 같이 붙어버릴 수 있다. 즉, 도 2에 제시된 바와 같은 게이트 레이아웃을 이용하여 실제 게이트(40)를 웨이퍼(wafer) 상에 패터닝할 경우, 게이트(40)들끼리 이어지는 부분(45)이 발생될 수 있다. 따라서, 이러한 게이트(40)들 간을 잇는 부분(45)을 제거하는 과정 또는 컷팅(cutting) 과정이 추가적으로 요구된다. 그런데, 게이트(40)들 간을 잇는 부분(45)을 제거하는 과정을 수행할 경우, 탭이 너무 작아지는 효과가 유발되어 결국 게이트(40)의 길이를 늘려주는 효과가 반감되게 되게 된다. 따라서, 탭의 부착에 의한 HEIP 방지 효과를 기대하기 어렵게 된다.
실질적으로, PMOS 트랜지스터의 게이트(도 2의 20)의 길이를 예컨대 대략 350㎚ 정도로 설계할 때, 게이트(20)에 부착되는 탭(25)은 예컨대 대략 120㎚의 가로 세로 길이를 가지는 사각형 패턴으로 설계되고 있다. 그런데, 게이트(20) 사이의 이격 거리(spacing)는 예컨대 대략 270㎚에 불과하게 설계되므로, 탭(25) 사이의 이격 거리(30)는 불과 30㎚ 정도로 설계된다.
도 2에 제시된 바와 같은 레이아웃이 형성된 포토마스크(photomask)를 이용하여 사진 식각 공정으로 게이트를 패터닝하기 위한 식각 마스크(etch mask) 패턴, 예컨대, 포토레지스트 패턴을 형성할 때, 노광 시 ArF 광원을 이용하는 경우 탭(25) 부분에 해당되는 포토레지스트 패턴은 포토레지스트 축소(shrinkage)에 의해서 대략 96㎚ 정도 폭을 가지게 줄어들게 되나, 여전히 노광 한계에 비해 매우 작은 이격 거리(30)가 유지되게 된다. 따라서, 형성된 식각 마스크 패턴을 이용하여 실제 게이트(도 3의 40)를 패터닝할 경우 도 3에 제시된 바와 같이 게이트(40) 사이가 이어지게 된다.
이러한 이어진 부분(45)을 제거하기 위한 과정, 즉, 탭을 컷팅하는 과정은 대략 100㎚ 정도의 탭을 제거하게 설계될 수밖에 없으므로, 결국 탭의 폭을 줄이게 된다. 따라서, 컷팅 과정 후 잔류하는 탭은 대략 20㎚ 정도 폭에 불과하게 된다. 레이아웃 상 게이트(20)의 폭이 350㎚로 설계된 데 비해, 탭이 20㎚에 불과하게 형성되므로, 실제 게이트(40)의 길이 증가 효과는 크게 반감되게 된다. 따라서, 레이아웃 상 게이트(20)에 탭(25)을 부착함에도 불구하고, 실제 게이트 패터닝 후 형성된 게이트(40)에는 탭의 부착 효과가 미미하게 된다. 따라서, 탭 부착에 의한 HEIP 방지 효과를 기대하기가 매우 어렵게 된다.
본 발명이 이루고자 하는 기술적 과제는, 게이트에 탭을 부착한 게이트 레이아웃을 변경하여 탭이 실제 패터닝 과정에서 소실되어 작아지는 원하지 않는 효과를 방지하여 탭의 부착에 따른 HEIP 방지 효과를 구현할 수 있는 반도체 소자의 게이트 레이아웃 및 이를 이용한 게이트 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 계단진 측면 경계를 가지게 설정된 액티브(active) 영역, 상기 액티브 영역을 가로지게 설정된 다수 개의 게이트들, 및 상기 액티브 영역의 측면 경계 상에 상기 게이트에 부착되게 설정된 탭들을 포함하되, 상기 액티브 영역의 계단진 측면 경계 형상에 의해 이웃 하는 두 상기 탭들은 상호 간에 사선 방향에 위치하는 반도체 소자의 게이트 레이아웃(layout)을 제시한다.
상기 게이트는 상기 계단진 측면 경계의 상기 게이트가 연장되는 방향에 대해 수직한 경계 부분을 가로지르게 연장되게 설정된 것일 수 있다.
상기 게이트는 피모스(PMOS) 트랜지스터의 게이트로 설정된 것일 수 있다.
상기 게이트는 엔모스(NMOS) 트랜지스터의 게이트로 설정된 것일 수 있다.
상기 탭은 상기 계단진 측면 경계의 상기 게이트가 연장되는 방향에 수직인 부분을 덮게 설정된 것일 수 있다.
상기 탭은 사각형 또는 다각형 형태로 설정된 것일 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일 관점은, 일 측면에 오목한 부분 및 대향되는 반대 측면에 볼록한 부분을 포함하는 측면 경계를 가지게 설정된 액티브(active) 영역, 상기 액티브 영역을 가로지르되 상기 액티브 영역의 상기 오목한 경계 부분 및 볼록한 경계 부분을 가로지르게 설정된 제1게이트, 상기 액티브 영역의 상기 오목한 경계 부분 및 볼록한 경계 부분에 인근하는 측면 경계 부분을 지나게 설정된 제2게이트, 상기 오목한 경계 부분 및 상기 볼록한 경계 부분에서 상기 제1게이트에 부착되게 설정된 제1탭, 및 상기 제2게이트에 부착되되 상기 제1탭에 대해 사선 방향에 위치하게 설정된 제2탭을 포함하는 반도체 소자의 게이트 레이아웃을 제시한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 일 관점은, 계단진 측면 경계를 가지게 설정된 액티브 레이아웃(active layout)으로 액티브(active) 영역을 반도체 기판 상에 형성하는 단계, 및 상기 액티브 영역을 가로지르게 설정된 다수 개의 게이트들, 및 상기 액티브 영역의 측면 경계 상에 상기 게이트에 부착되게 설정된 탭들을 포함하되, 상기 액티브 영역의 계단진 측면 경계 형상에 의해 이웃하는 두 상기 탭들은 상호 간에 사선 방향에 위치하는 상기 탭들을 포함하는 레이아웃을 이용하여, 상기 액티브 영역 상에 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법을 제시한다.
본 발명에 따르면, 게이트에 탭을 부착한 게이트 레이아웃, 특히, 게이트가 가로지르는 액티브 영역의 레이아웃을 변경하여, 탭이 실제 패터닝 과정에서 소실되어 작아지는 원하지 않는 효과를 방지하여 탭의 부착에 따른 HEIP 방지 효과를 실질적으로 구현할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는 게이트가 가로지르는 액티브 영역의 레이아웃을 변경하여, 게이트에 부착되는 탭과, 이웃하는 다른 게이트에 부착되는 다른 탭과의 이격 거리를 확보하는 방법을 제시한다. 종래의 경우 액티브 영역의 가장자리 경계(boundary)는 직선 형태로 설계되고 있는 데 비해, 본 발명의 실시예에서는 액티브 영역의 가장자리 경계, 즉, 게이트 라인이 연장되는 방향에 대해 실질적으로 수직 인 액티브 영역의 측면 경계를 계단 형태로 설계한다.
액티브 영역의 측면 경계가 계단 형태를 가짐으로써, 액티브 영역의 경계의 계단진 부분, 즉, 게이트가 연장되는 방향에 대해 실질적으로 수직인 직선인 경계 부분들 사이에는 단차가 설정되며, 이러한 단차에 의해서, 직선인 경계 부분에서 이 경계 부분을 지나는 게이트들 각각에 부착되는 서로 이웃하는 두 탭들은 서로 게이트가 연장되는 방향으로 단차를 가지게 된다.
따라서, 평면에서 볼 때 이웃하는 두 게이트들에 각각 부착되는 이웃하는 두 탭들은, 게이트가 연장되는 방향에 대해 단차를 가지게 어긋나게 배치되게 된다. 따라서, 이웃하는 두 탭은 상호 간에 사선 방향에 위치하게 되어, 종래의 경우에서와 같은 이웃하는 두 탭이 상호 간에 일련되게 배치되는 경우와 달리, 한정된 게이트들 사이의 이격 거리에도 충분한 폭의 탭 영역이 확보되게 된다. 이때, 액티브 영역의 계단진 모양에서 게이트가 연장되는 방향으로의 경계, 즉 계단진 모양에서의 두 수평 경계들 사이의 수직 경계의 거리는 이웃하는 두 탭이 측 방향 또는/ 및 사선 방향으로 충분히 이격될 수 있도록 충분한 거리로 설계되는 것이 바람직하다.
이와 같은 액티브 영역의 레이아웃의 변경에 따라, 게이트 패터닝 후 게이트가 탭에 의해 이웃하는 두 게이트들이 이어지는 현상을 방지할 수 있다. 따라서, 이어진 게이트들을 분리하기 위해서, 게이트 패터닝 후 탭 부분을 컷팅 또는 제거하는 과정을 생략할 수 있다. 이에 따라, 컷팅 과정에 의한 게이트에 부착된 탭 부분이 크게 소실되거나 또는/ 및 탭 크기가 크게 줄어드는 것을 방지할 수 있다. 이와 같이 게이트에 부착되는 탭 영역을 충분히 확보할 수 있어, HEIP 현상의 발생을 효과적으로 방지하여 트랜지스터의 특성 제고, 특히, PMOS 트랜지스터의 특성 제고를 구현할 수 있다.
도 4 및 도 5는 본 발명의 실시예에 따른 반도체 소자의 게이트 레이아웃을 설명하기 위해서 개략적으로 도시한 평면도들이다.
도 4를 참조하면, 본 발명의 실시예에 따른 게이트는 계단진 측면 경계를 가지게 설정된 액티브 레이아웃을 이용하여 형성된 액티브(active) 영역(100) 상에 형성된다. 액티브 레이아웃은 도 4에 제시된 바와 같이 계단진 측면 경계를 가진다.
예컨대, 액티브 영역(100)의 측면 경계는 제1경계 부분(101)에 비해 오목한 부분인 제2경계 부분(103) 및 제1경계 부분(101)과 제2경계 부분(103) 사이의 수직한 단차 부분인 제3경계 부분(105)을 포함하는 계단진 부분을 포함한다. 이러한 계단진 부분은 오목한 부분에 대향되는 반대 측면 경계 부분에서의 볼록한 부분과 대칭되게 쌍으로 설정될 수 있다.
이와 같이 설정된 액티브 레이아웃이 구현된 포토마스크를 이용하여 노광 및 현상 과정을 포함하는 사진 식각 공정을 수행하여, 반도체 기판 상에 실제 액티브 영역을 설정하는 소자 분리 영역을 얕은 트렌치 소자 분리(STI) 과정으로 형성할 수 있다.
도 5를 참조하면, 계단진 측면 경계를 가지게 설정된 액티브 영역(100)을 측방향으로 가로지르게 게이트(200)들이 설정된다. 즉, 게이트(200)는 액티브 영역(100)의 측면 경계를 가로질러 연장되게 설정된다. 이때, 하나의 액티브 영역(100) 상에는 반도체 소자의 고집적화에 따라 2개 혹은 3개 또는 그 이상의 게이트(200)들이 나란히 배열되게 설정될 수 있다.
이때, 이웃하는 두 게이트(200)는 서로 다른 상태의 측면 경계 부분을 가로지르게 설정된다. 예컨대, 어느 하나의 제1게이트(200)가 측면 경계의 제1부분(101)을 가로지르게 연장되면, 제1게이트(200)에 이웃하는 제2게이트는 측면 경계의 제2부분(103)을 가로지르게 연장되도록 설정한다. 즉, 제1게이트(200)는 액티브 영역(100)의 오목한 경계 부분 및 볼록한 경계 부분을 가로지르게 설정되고, 이웃하는 제2게이트는 오목한 경계 부분 및 볼록한 경계 부분에 인근하는 측면 경계 부분, 즉, 제1경계 부분(101)을 지나게 설정된다.
이러한 게이트들(200)과 액티브 영역(100)의 경계 부분에 게이트(200)의 측부에 탭(250)들을 각각 부착한다. 탭(250)은 사각형 또는 다각형 형태로 설정될 수 있다. 이때, 액티브 영역(100)의 측면의 계단진 형상에 의해서 이웃하는 두 탭들(250)은 상호 간에 사선 방향에 위치하게 된다. 따라서, 제2경계 부분(105)의 폭에 의존하여 이웃하는 제1 및 제2의 두 탭(250)들은 상호 간에 일정 간격 이격되게 된다. 이러한 이격 거리(300)는 종래의 경우의 이격 거리(도 2의 30)에 비해 더 넓은 폭으로 설정될 수 있다.
이와 같이 액티브 영역(100)의 측면, 즉, 게이트가 가로질러 지나가는 측면 경계가 계단진 형상을 가지게 하는 것은, 게이트 측부에 HEIP 발생을 방지하기 위해 도입되는 탭(250)을 부착할 때, 탭(250)과 탭(250) 사이의 이격 거리를 충분히 확보하기 위해서이다. 계단진 측면 경계 형상에 의해서 탭(250)과 탭(250)은 종래 의 경우에서와 같이 동일한 직선 상에 일련되게 배열되지 않고, 서로 일정한 단차를 가지며 어긋나게 배열되게 된다.
따라서, 이웃하는 두 탭(250)들은 상호 간에 사선 방향에 위치하여 게이트(200)들 사이의 이격 거리가 좁은 상태에도, 상호 간의 이격 거리(300)를 충분히 확보할 수 있다. 실질적으로 ArF 노광원을 이용하는 경우를 고려하면, 탭(250)들 간의 이격 거리(300)를 100㎚ 정도 확보할 경우 실제 게이트(200)의 패터닝 시에 이어지는 부분(도 3의 45), 즉, 가교 부분이 발생되는 것을 방지할 수 있을 것으로 예측된다.
그런데, 게이트(200) 사이의 이격 거리가 디자인 룰의 축소에 따라 대략 270㎚ 정도일 때, 탭(250)은 적어도 100㎚ 정도 폭으로 설정되어야 HEIP 현상을 방지할 것으로 고려된다. 따라서, 종래의 경우에는 도 3에 제시한 바와 같이 대략 30㎚ 정도의 이격 거리(30)를 확보할 수 있는 데 불과하다. 이에 비해 본 발명의 실시예에서는 액티브 영역(100)의 측면 경계에 계단진 부분을 도입함으로써, 이웃하는 두 탭(250)들이 동일한 선 상에 위치하지 않고 서로 어긋나게 배치할 수 있다. 이에 따라, 두 탭(250)들 사이의 이격 거리(300)를 실질적으로 게이트(200)들 사이의 이격 거리에 제한 받지 않고 확보할 수 있다. 이러한 이웃하는 두 탭들 사이의 이격 거리(300)는 제3경계 부분(105)의 폭에 의존하게 된다.
이와 같이 탭(250)들 사이의 이격 거리가 충분히 확보됨에 따라, 실제 게이트(200) 패터닝 후, 즉, 액티브 영역(100)이 설정된 반도체 기판 상에 게이트 층을 형성하고, 도 5에 제시된 바와 같은 게이트 레이아웃이 구현된 포토마스크를 이용 하여 사진 노광 및 현상 공정을 수행하여 식각 마스크 패턴을 형성하고, 이러한 식각 마스크 패턴을 이용하여 게이트 층을 패터닝하여 게이트를 형성할 때, 탭(250) 부분이 충분히 잔류하게 된다. 그리고, 탭(250)들 사이가 노광 한계에 의해서 붙어 발생되는 가교 부분이 발생되는 것이 방지되므로, 탭(250)들 사이를 떨어뜨리기 위한 컷팅 과정 또한 생략될 수 있다.
이에 따라, 탭(250)의 부착에 의해 게이트(250)를 구비하는 트랜지스터의 동작 시 HEIP에 의한 특성 열화를 효과적으로 방지할 수 있다. 이러한 효과는 실질적으로 PMOS 트랜지스터의 구성에서 보다 효과적으로 적용될 수 있으나, NMOS 트랜지스터를 구현하는 경우에도 적용될 수 있다.
상술한 본 발명에 따르면, 게이트에 탭을 부착한 게이트 레이아웃, 특히, 게이트가 가로지르는 액티브 영역의 레이아웃을 액티브 영역의 측면 경계가 계단진 부분을 가지도록 변경하여, 탭이 실제 패터닝 과정에서 소실되어 작아지는 원하지 않는 효과를 방지할 수 있다. 따라서, 게이트에 탭을 부착함에 따른 HEIP를 방지하는 효과를 디자인 룰의 축소에 따른 게이트들 사이의 이격 거리에 제한 받지 않고 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (9)

  1. 계단진 측면 경계를 가지게 설정된 액티브(active) 영역;
    상기 액티브 영역을 가로지르게 설정된 다수 개의 게이트들; 및
    상기 액티브 영역의 측면 경계 상에 상기 게이트에 부착되게 설정된 탭들을 포함하되
    상기 액티브 영역의 계단진 측면 경계 형상에 의해 이웃하는 두 상기 탭들은 상호 간에 사선 방향에 위치하는 것을 특징으로 하는 반도체 소자의 게이트 레이아웃.
  2. 제1항에 있어서,
    상기 게이트는 상기 계단진 측면 경계의 상기 게이트가 연장되는 방향에 대해 수직한 경계 부분을 가로지르게 연장되게 설정된 것을 특징으로 하는 반도체 소자의 게이트 레이아웃.
  3. 제1항에 있어서,
    상기 게이트는 피모스(PMOS) 트랜지스터의 게이트로 설정된 것을 특징으로 하는 반도체 소자의 게이트 레이아웃.
  4. 제1항에 있어서,
    상기 게이트는 엔모스(NMOS) 트랜지스터의 게이트로 설정된 것을 특징으로 하는 반도체 소자의 게이트 레이아웃.
  5. 제1항에 있어서,
    상기 탭은 상기 계단진 측면 경계의 상기 게이트가 연장되는 방향에 수직인 부분을 덮게 설정된 것을 특징으로 하는 반도체 소자의 게이트 레이아웃.
  6. 제1항에 있어서,
    상기 탭은 사각형 또는 다각형 형태로 설정된 것을 특징으로 하는 반도체 소자의 게이트 레이아웃.
  7. 일 측면에 오목한 부분 및 대향되는 반대 측면에 볼록한 부분을 포함하는 측면 경계를 가지게 설정된 액티브(active) 영역;
    상기 액티브 영역을 가로지르되 상기 액티브 영역의 상기 오목한 경계 부분 및 볼록한 경계 부분을 가로지르게 설정된 제1게이트;
    상기 액티브 영역의 상기 오목한 경계 부분 및 볼록한 경계 부분에 인근하는 측면 경계 부분을 지나게 설정된 제2게이트;
    상기 오목한 경계 부분 및 상기 볼록한 경계 부분에서 상기 제1게이트에 부착되게 설정된 제1탭; 및
    상기 제2게이트에 부착되되 상기 제1탭에 대해 사선 방향에 위치하게 설정된 제2탭을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 레이아웃.
  8. 제7항에 있어서,
    상기 게이트는 피모스(PMOS) 트랜지스터의 게이트로 설정된 것을 특징으로 하는 반도체 소자의 게이트 레이아웃.
  9. 계단진 측면 경계를 가지게 설정된 액티브 레이아웃(active layout)으로 액티브(active) 영역을 반도체 기판 상에 형성하는 단계; 및
    상기 액티브 영역을 가로지게 설정된 다수 개의 게이트들 및 상기 액티브 영역의 측면 경계 상에 상기 게이트에 부착되게 설정된 탭들을 포함하되 상기 액티브 영역의 계단진 측면 경계 형상에 의해 이웃하는 두 상기 탭들은 상호 간에 사선 방향에 위치하는 상기 탭들을 포함하는 레이아웃을 이용하여
    상기 액티브 영역 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 반도체 소자의 게이트 형성 방법.
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