KR20010059988A - 이에스디(ｅｓｄ) 보호회로 - Google Patents

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KR20010059988A
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정상철
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박종섭
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Abstract

본 발명은 이에스디(Elector Static Discharge:ESD) 보호용 트랜지스터의 활성 영역이 요철(凹凸) 구조로 형성되어 ESD 보호회로가 차지하는 면적을 증가시키기 위한 ESD 보호회로에 관한 것이다.
본 발명의 ESD 보호회로는 ESD 보호용 트랜지스터의 활성 영역이 요철 구조로 형성되므로, ESD 보호회로가 차지하는 면적을 증가시키고 전류 경로를 다각화하여 레벨(Level) 기준 값의 마진(Margin)을 크게 하므로 소자의 신뢰성을 향상시키는 특징이 있다.

Description

이에스디(ＥＳＤ) 보호회로 {Electro static discharge protection circuit}
본 발명은 이에스디(Elector Static Discharge:ESD) 보호회로에 관한 것으로, 특히 ESD 보호용 트랜지스터의 활성 영역이 요철(凹凸) 구조로 형성되소자의 신뢰성을 향상시키는 ESD 보호회로에 관한 것이다.
집적회로의 기술이 발전을 하면서 자연적인 현상에 의하여 집적회로가 손상이 되는 것에 대한 연구도 진행이 되고, 이들이 산업기술에 적용되면서 집적회로의요구조건이 많아지게 되었다.
상기 요구를 만족시키기 위하여 ESD 보호 회로를 집적회로의 패드(Pad) 근처에 삽입을 하여 정전기에 대한 보호를 하고 있다.
또한, 상기 ESD와 같이 외부의 정전기원으로부터 전하가 집적회로의 내부로 유입되는 것이 아니라 전장에 의하여 집적회로의 내부에 충전이된 전하가 외부의 그라운드로 방전되는 현상 즉 시디엠(Charged Device Model:CDM)에 대한 내성을 요구하게 되었다.
상기 ESD와 다르게 CDM은 전하의 방전을 모델링(Modeling)을 하였을 때, 피크(Peak) 전류에 이르는 라이징(Rising) 시간이 아주 짧아서 그 해석도 어려우며, 그에 대한 내성을 향상시키는 것 또한 아주 세심한 고려가 필요하다.
종래 기술에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터는 도 1에서와 같이, 고농도 픽-업(Pick-up) 부(11), 상기 픽-업 부(11)와 격리막(12)에 의해 격리됨과 동시에 다수 개의 배선 콘택(13)을 구비하며 직사각형 구조의 활성 영역(14)을 갖는 다수 개의 ESD 보호용 트랜지스터(15)들이 상기 픽-업 부(12)내에 위치된다.
그러나 종래의 ESD 보호회로는 ESD 보호용 트랜지스터의 활성 영역이 직사각형 구조로 형성되므로 ESD 보호회로가 차지하는 면적이 유한하기 때문에 레벨 기준 값의 마진(Margin) 증가가 어려워 소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 ESD 보호용 트랜지스터의 활성 영역이 요철 구조로 형성되어 ESD 보호회로가 차지하는 면적을 증가시키는 ESD 보호회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터를 나타낸 레이아웃도
도 2는 본 발명의 실시 예에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터를 나타낸 레이아웃도
< 도면의 주요부분에 대한 부호의 설명 >
31: 가드링부 32: 격리막
33: 픽-업 부 34: 웰 영역
35: 활성 영역
본 발명의 ESD 보호회로는 제 1 전압에 연결된 가드링부, 상기 가드링부와 격리됨과 동시에 제 2 전압에 연결된 픽-업 부, 상기 픽-업 부와 격리됨과 동시에 상기 제 1 전압에 연결된 웰 영역 및 상기 웰 영역과 격리됨과 동시에 상기 웰 영역내에 위치하며 상기 제 1, 제 2 전압 경로의 다각화를 위해 상기 제 1 전압 또는 제 2 전압에 교번으로 연결된 요철 구조의 활성 영역을 갖는 다수 개의 ESD 보호용 트랜지스터들을 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 ESD 보호회로의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터를 나타낸 레이아웃도이다.
본 발명의 실시 예에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터는 도 2에서와 같이, 접지 전압(Vss)에 연결된 가드링(Guarding)부(31), 상기 가드링부(31)와 격리막(32)에 의해 격리됨과 동시에 전원 전압(Vcc)에 연결된 고농도 픽-업 부(33), 상기 픽-업 부(33)와 격리막(32)에 의해 격리됨과 동시에 Vss에 연결된 웰(Well) 영역(34), 상기 웰 영역(34)와 격리막(32)에 의해 격리됨과 동시에 Vcc 및 Vss 경로의 다각화를 위해 Vcc 또는 Vss에 교번으로 연결된 요철 구조의 활성 영역(35)을 갖는 다수 개의 ESD 보호용 트랜지스터(도시하지 않음)들이 상기 웰 영역(34)내에 위치된다.
여기서, 상기 가드링부(31), 픽-업 부(33), 웰 영역(34) 및 활성 영역(35)의 모서리 부분을 라운딩(Rounding)화 하여 전기장을 저하시킬 수 있다.
본 발명의 ESD 보호회로는 ESD 보호용 트랜지스터의 활성 영역이 요철 구조로 형성되므로, ESD 보호회로가 차지하는 면적을 증가시키고 전류 경로를 다각화하여 레벨 기준 값의 마진(Margin)을 크게 하므로 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (2)

  1. 제 1 전압에 연결된 가드링부;
    상기 가드링부와 격리됨과 동시에 제 2 전압에 연결된 픽-업 부;
    상기 픽-업 부와 격리됨과 동시에 상기 제 1 전압에 연결된 웰 영역;
    상기 웰 영역과 격리됨과 동시에 상기 웰 영역내에 위치하며 상기 제 1, 제 2 전압 경로의 다각화를 위해 상기 제 1 전압 또는 제 2 전압에 교번으로 연결된 요철 구조의 활성 영역을 갖는 다수 개의 ESD 보호용 트랜지스터들을 포함하여 구성됨을 특징으로 하는 ESD 보호회로.
  2. 제 1 항에 있엇서,
    상기 가드링부, 픽-업 부, 웰 영역 및 활성 영역의 모서리 부분이 라운딩화됨을 특징으로 하는 ESD 보호회로.
KR1019990067984A 1999-12-31 1999-12-31 이에스디(ｅｓｄ) 보호회로 KR20010059988A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674935B1 (ko) * 2005-01-06 2007-01-26 삼성전자주식회사 반도체 소자의 게이트 레이아웃

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