JP3270364B2 - 静電保護回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ（Ｉｎｔｅｇ
ｒａｔｅｄ Ｃｉｒｃｕｉｔ）及びＬＳＩ（Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉ
ｔ）などの半導体集積回路に用いられる静電保護回路に
関する。
ｒａｔｅｄ Ｃｉｒｃｕｉｔ）及びＬＳＩ（Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉ
ｔ）などの半導体集積回路に用いられる静電保護回路に
関する。
【０００２】
【従来の技術】半導体集積回路における従来のこの種の
静電保護回路は、ＥＳＤ（Ｅｌｅｃｔｒｏ一ｓｔａｔｉ
ｃ Ｄｉｓｃｈａｒｇｅの略、以下ＥＳＤとする）パル
スによる破壊防止を目的として用いられる。例えば、そ
の一例である入力保護回路の回路図を示した図６を参照
すると、この静電保護回路の入力保護は、接地点ＧＮＤ
と信号線Ｌ１との間に介挿されたＮチャネル保護トラン
ジスタＮＨＴ１だけではなく、電源端子ＶＤＤと信号線
Ｌ１との間に介挿されたＰチャネル保護トランジスタＰ
ＨＴ１を備えている。
静電保護回路は、ＥＳＤ（Ｅｌｅｃｔｒｏ一ｓｔａｔｉ
ｃ Ｄｉｓｃｈａｒｇｅの略、以下ＥＳＤとする）パル
スによる破壊防止を目的として用いられる。例えば、そ
の一例である入力保護回路の回路図を示した図６を参照
すると、この静電保護回路の入力保護は、接地点ＧＮＤ
と信号線Ｌ１との間に介挿されたＮチャネル保護トラン
ジスタＮＨＴ１だけではなく、電源端子ＶＤＤと信号線
Ｌ１との間に介挿されたＰチャネル保護トランジスタＰ
ＨＴ１を備えている。
【０００３】すなわち、上述された静電保護回路は、電
源端子ＶＤＤにソース電極及びゲート電極を共通接続す
るＰチャネル型ＭＯＳトランジスタＰＨＴ１とソース電
極及びゲート電極を接地点ＧＮＤに接続するＮチャネル
型ＭＯＳトランジスタＮＨＴ１とが直列接続され、この
直列接続点が電極パッドＰＡＤ１に接続され、かつ配線
Ｌ１によってここでは図示されない内部回路へ接続され
て構成されている。
源端子ＶＤＤにソース電極及びゲート電極を共通接続す
るＰチャネル型ＭＯＳトランジスタＰＨＴ１とソース電
極及びゲート電極を接地点ＧＮＤに接続するＮチャネル
型ＭＯＳトランジスタＮＨＴ１とが直列接続され、この
直列接続点が電極パッドＰＡＤ１に接続され、かつ配線
Ｌ１によってここでは図示されない内部回路へ接続され
て構成されている。
【０００４】図９は図６の静電保護回路の保護トランジ
スタのスナップバック特性例を表わしている。図９にお
いて、１０は第一の従来例におけるＥＳＤパルス印加時
の波形であり、電圧値「ＢＶ１」はブレークダウン電圧
である。また、電圧値「ＶＳＢ」はスナップバック電圧
を示し、電圧値「Ｖ１０」はトランジスタの破壊電圧を
示している。さらに、電流値「Ｉ１０」は、トランジス
タ破壊電流値を示している。
スタのスナップバック特性例を表わしている。図９にお
いて、１０は第一の従来例におけるＥＳＤパルス印加時
の波形であり、電圧値「ＢＶ１」はブレークダウン電圧
である。また、電圧値「ＶＳＢ」はスナップバック電圧
を示し、電圧値「Ｖ１０」はトランジスタの破壊電圧を
示している。さらに、電流値「Ｉ１０」は、トランジス
タ破壊電流値を示している。
【０００５】この図６の静電保護回路は、電源投入前の
状態のときは接地点ＧＮＤが接地されており、電源端子
ＶＤＤがオープン状態でありＯＦＦしている。この状態
で、ＥＳＤパルスが電極パッドＰＡＤ１に加わると、Ｅ
ＳＤパルスによる電荷は、Ｎチャネル保護トランジスタ
ＮＨＴ１を介し接地点ＧＮＤへ放電する。
状態のときは接地点ＧＮＤが接地されており、電源端子
ＶＤＤがオープン状態でありＯＦＦしている。この状態
で、ＥＳＤパルスが電極パッドＰＡＤ１に加わると、Ｅ
ＳＤパルスによる電荷は、Ｎチャネル保護トランジスタ
ＮＨＴ１を介し接地点ＧＮＤへ放電する。
【０００６】ここで、電極パッドＰＡＤ１に印加される
ＥＳＤパルスが負レベルのときは、Ｎチャネル保護トラ
ンジスタＮＨＴ１のＮ型ドレイン電極とＰ型基盤間との
ＰＮ接合において、ＰＮ接合順バイアスにより放電す
る。また、電極パッドＰＡＤ１に印加される電圧が、正
レベルのときはＰ型基盤とＮ型ドレイン電極が逆バイア
スとなりブレークダウンした後、スナップバック電圧Ｖ
ＳＰに入り放電する。
ＥＳＤパルスが負レベルのときは、Ｎチャネル保護トラ
ンジスタＮＨＴ１のＮ型ドレイン電極とＰ型基盤間との
ＰＮ接合において、ＰＮ接合順バイアスにより放電す
る。また、電極パッドＰＡＤ１に印加される電圧が、正
レベルのときはＰ型基盤とＮ型ドレイン電極が逆バイア
スとなりブレークダウンした後、スナップバック電圧Ｖ
ＳＰに入り放電する。
【０００７】次に、第二の従来技術として、特開昭６２
−１０５４６２号公報に記載されている入力保護回路を
説明する。同公報記載の入力保護回路は、電源端子ＶＤ
Ｄ側の保護トランジスタが省略されているが、電源端子
ＶＤＤ側及び接地点ＧＮＤ側の両方に設けるのが一般的
であるので、その回路図を示した図７を参照する。
−１０５４６２号公報に記載されている入力保護回路を
説明する。同公報記載の入力保護回路は、電源端子ＶＤ
Ｄ側の保護トランジスタが省略されているが、電源端子
ＶＤＤ側及び接地点ＧＮＤ側の両方に設けるのが一般的
であるので、その回路図を示した図７を参照する。
【０００８】この入力保護回路は、接地点ＧＮＤ側のＮ
チャネル保護トランジスタＮＨＴ１だけではなく、電源
端子ＶＤＤ側にもＰチャネル保護トランジスタＰＨＴ１
を備えており、さらにＰチャネル型ＭＯＳトランジスタ
ＰＨＣＴ１及びＮチャネル型ＭＯＳトランジスタＮＨＣ
Ｔｌを有する静電保護制御トランジスタ部２を備えてい
る。
チャネル保護トランジスタＮＨＴ１だけではなく、電源
端子ＶＤＤ側にもＰチャネル保護トランジスタＰＨＴ１
を備えており、さらにＰチャネル型ＭＯＳトランジスタ
ＰＨＣＴ１及びＮチャネル型ＭＯＳトランジスタＮＨＣ
Ｔｌを有する静電保護制御トランジスタ部２を備えてい
る。
【０００９】すなわち、この入力保護回路は、電源端子
ＶＤＤにソース電極及びゲート電極を共通接続するＰチ
ャネル型ＭＯＳトランジスタＰＨＣＴｌと接地点ＧＮＤ
にソース電極及びゲート電極を共通接続するＮチャネル
型ＭＯＳトランジスタＮＨＴ１とが直列接続されて構成
されている。
ＶＤＤにソース電極及びゲート電極を共通接続するＰチ
ャネル型ＭＯＳトランジスタＰＨＣＴｌと接地点ＧＮＤ
にソース電極及びゲート電極を共通接続するＮチャネル
型ＭＯＳトランジスタＮＨＴ１とが直列接続されて構成
されている。
【００１０】また、Ｐチャネル型ＭＯＳトランジスタＰ
ＨＣＴｌのドレインとＮチャネル型ＭＯＳトランジスタ
ＮＨＴ１のドレインとの接続点は、電極パッドＰＡＤｌ
に接続され、かつ配線Ｌ１によって図示されない内部回
路へ接続されている。
ＨＣＴｌのドレインとＮチャネル型ＭＯＳトランジスタ
ＮＨＴ１のドレインとの接続点は、電極パッドＰＡＤｌ
に接続され、かつ配線Ｌ１によって図示されない内部回
路へ接続されている。
【００１１】さらに、Ｐチャネル型ＭＯＳトランジスタ
ＰＨＴ１のゲート電極には、Ｐチャネル型ＭＯＳトラン
ジスタＰＨＣＴ１のドレイン電極が配線Ｌ３によって接
続されている。また、Ｐチャネル型ＭＯＳトランジスタ
ＰＨＣＴｌのゲート電極は、接地点ＧＮＤに接続され、
ソース電極は電源端子ＶＤＤにそれぞれ接続されてい
る。
ＰＨＴ１のゲート電極には、Ｐチャネル型ＭＯＳトラン
ジスタＰＨＣＴ１のドレイン電極が配線Ｌ３によって接
続されている。また、Ｐチャネル型ＭＯＳトランジスタ
ＰＨＣＴｌのゲート電極は、接地点ＧＮＤに接続され、
ソース電極は電源端子ＶＤＤにそれぞれ接続されてい
る。
【００１２】さらに、Ｎチャネル型ＭＯＳトランジスタ
ＮＨＴＩのゲート電極には、Ｎチャネル型ＭＯＳトラン
ジスタＮＨＣＴ１のドレイン電極が配線Ｌ２によって接
続されている。また、Ｎチャネル型ＭＯＳトランジスタ
ＮＨＣＴ１のゲート電極は、電源端子ＶＤＤに接続さ
れ、ソース電極は接地点ＧＮＤにそれぞれ接続されてい
る。
ＮＨＴＩのゲート電極には、Ｎチャネル型ＭＯＳトラン
ジスタＮＨＣＴ１のドレイン電極が配線Ｌ２によって接
続されている。また、Ｎチャネル型ＭＯＳトランジスタ
ＮＨＣＴ１のゲート電極は、電源端子ＶＤＤに接続さ
れ、ソース電極は接地点ＧＮＤにそれぞれ接続されてい
る。
【００１３】この入力保護回路は、電極パッドＰＡＤ１
に印加される電圧が負レベルのとき図６に示した第一の
従来例と同様にＮチャネル保護トランジスタＮＨＴ１の
ＰＮ接合バイアスにより放電する。また、電極パッドＰ
ＡＤ１に印加される電圧が正レベル場合、この入力保護
回路に入力された電荷は、Ｎチャネル保護トランジスタ
ＮＨＴ１のＮ型ドレイン電極とＰ型基盤間とのＰＮ接合
におけるＰＮ接合順バイアスにより放電される。
に印加される電圧が負レベルのとき図６に示した第一の
従来例と同様にＮチャネル保護トランジスタＮＨＴ１の
ＰＮ接合バイアスにより放電する。また、電極パッドＰ
ＡＤ１に印加される電圧が正レベル場合、この入力保護
回路に入力された電荷は、Ｎチャネル保護トランジスタ
ＮＨＴ１のＮ型ドレイン電極とＰ型基盤間とのＰＮ接合
におけるＰＮ接合順バイアスにより放電される。
【００１４】しかし、半導体集積回路への電源投入以
前、Ｎチャネル保護トランジスタＮＨＴ１のゲート電極
は、保護制御トランジスタ部２のＮチャネル型ＭＯＳト
ランジスタＮＨＣＴ１がＯＦＦしているため、フローテ
ィング状態にあり、図６に示したＮチャネル保護トラン
ジスタＮＨＴ１に比ベブレイクダウン電圧が低くなる。
前、Ｎチャネル保護トランジスタＮＨＴ１のゲート電極
は、保護制御トランジスタ部２のＮチャネル型ＭＯＳト
ランジスタＮＨＣＴ１がＯＦＦしているため、フローテ
ィング状態にあり、図６に示したＮチャネル保護トラン
ジスタＮＨＴ１に比ベブレイクダウン電圧が低くなる。
【００１５】その結果、Ｎチャネル保護トランジスタＮ
ＨＴ１に比ベスナップバック状態に移行しやすいため、
電荷分散能力はＮチャネル保護トランジスタＮＨＴ１よ
り向上し、ゲート電極に印加されるＥＳＤパルスを低減
できる。
ＨＴ１に比ベスナップバック状態に移行しやすいため、
電荷分散能力はＮチャネル保護トランジスタＮＨＴ１よ
り向上し、ゲート電極に印加されるＥＳＤパルスを低減
できる。
【００１６】次に、第三の従来技術として、ドレイン電
極抵抗を挿入した入力保護回路の回路図を図８を用い説
明する。第二の従来例との構成の違いはＮチャネル保護
トランジスタＮＨＴ１、Ｐチャネル保護トランジスタＰ
ＨＴ１のドレイン電極と電極パッドＰＡＤ１の間にドレ
イン電極抵抗ＤＲＥＳが挿入されている。
極抵抗を挿入した入力保護回路の回路図を図８を用い説
明する。第二の従来例との構成の違いはＮチャネル保護
トランジスタＮＨＴ１、Ｐチャネル保護トランジスタＰ
ＨＴ１のドレイン電極と電極パッドＰＡＤ１の間にドレ
イン電極抵抗ＤＲＥＳが挿入されている。
【００１７】図１０は第二の従来例の、図１１は第三の
従来例のＥＳＤパルス印加時における保護トランジスタ
のスナップバック特性例を表わしている。ここで、ＥＳ
Ｄ印加時の第三の従来例の動作は第二の従来例と同様だ
が、ドレイン電極抵抗ＤＲＥＳが挿入されているため図
１０におけるスナップバック後の電流勾配の傾斜に対し
て、図１１における第三の従来例のスナップバック後の
電流勾配の傾斜が低くなる。
従来例のＥＳＤパルス印加時における保護トランジスタ
のスナップバック特性例を表わしている。ここで、ＥＳ
Ｄ印加時の第三の従来例の動作は第二の従来例と同様だ
が、ドレイン電極抵抗ＤＲＥＳが挿入されているため図
１０におけるスナップバック後の電流勾配の傾斜に対し
て、図１１における第三の従来例のスナップバック後の
電流勾配の傾斜が低くなる。
【００１８】これにより、図１１における第三の従来例
のトランジスタの破壊電圧Ｖ３０が、図１０における第
二の従来例のトランジスタの破壊電圧Ｖ１０に比べ、ト
ランジスタの破壊電圧が上がり複数個存在するトランジ
スタの内、ある一つのトランジスタがスナップバック電
圧ＶＳＰに入った後も、ドレイン電極電圧が上昇し、他
のトランジスタもスナップバック電圧ＶＳＰに入りやす
くなる。
のトランジスタの破壊電圧Ｖ３０が、図１０における第
二の従来例のトランジスタの破壊電圧Ｖ１０に比べ、ト
ランジスタの破壊電圧が上がり複数個存在するトランジ
スタの内、ある一つのトランジスタがスナップバック電
圧ＶＳＰに入った後も、ドレイン電極電圧が上昇し、他
のトランジスタもスナップバック電圧ＶＳＰに入りやす
くなる。
【００１９】図１０において２０は、第二の従来例のＥ
ＳＤパルス印加時の波形を示しており、ＢＶ２はブレー
クダウン電圧である。また、図１０においてＶＳＰは、
スナップバック電圧であり、Ｖ１０は破壊電圧である。
さらに、図１０において１１０は、破壊電流値を表わし
ている。
ＳＤパルス印加時の波形を示しており、ＢＶ２はブレー
クダウン電圧である。また、図１０においてＶＳＰは、
スナップバック電圧であり、Ｖ１０は破壊電圧である。
さらに、図１０において１１０は、破壊電流値を表わし
ている。
【００２０】また、図１１において３０は、第三の従来
例のＥＳＤパルス印加時の波形を示しており、ＢＶ３は
ブレークダウン電圧である。さらに、図１１においてＶ
ＳＰは、スナップバック電圧であり、Ｖ３０は破壊電圧
である。また、図１１においてＩ１０は破壊電流値を表
わしている。
例のＥＳＤパルス印加時の波形を示しており、ＢＶ３は
ブレークダウン電圧である。さらに、図１１においてＶ
ＳＰは、スナップバック電圧であり、Ｖ３０は破壊電圧
である。また、図１１においてＩ１０は破壊電流値を表
わしている。
【００２１】
【発明が解決しようとする課題】第一の間題点は、静電
保護回路において静電保護トランジスタのサイズを大き
くしてもＥＳＤ耐量向上の効果が少ない事である。すな
わち、ＥＳＤ耐量確保のため、保護トランジスタの面積
を大きくする事が考えられるが、保護トランジスタの面
積を大きくするためには、複数個のトランジスタを並列
接続して構成するのが一般的である。
保護回路において静電保護トランジスタのサイズを大き
くしてもＥＳＤ耐量向上の効果が少ない事である。すな
わち、ＥＳＤ耐量確保のため、保護トランジスタの面積
を大きくする事が考えられるが、保護トランジスタの面
積を大きくするためには、複数個のトランジスタを並列
接続して構成するのが一般的である。
【００２２】しかしながら、第一の従来例でトランジス
タの並列接続による面積拡大を実施した場合には、保護
トランジスタ個々のブレークダウン電圧のばらつきがあ
り、最もブレークダウン電圧の低い特定のトランジスタ
に電荷が集中するので、ＥＳＤ耐量向上の効果は少な
い。
タの並列接続による面積拡大を実施した場合には、保護
トランジスタ個々のブレークダウン電圧のばらつきがあ
り、最もブレークダウン電圧の低い特定のトランジスタ
に電荷が集中するので、ＥＳＤ耐量向上の効果は少な
い。
【００２３】また、第二の間題点は、静電保護回路にお
いて保護トランジスタのゲート電極を上昇させるトラン
ジスタの形状や配置位置により、ブレークダウン電圧が
ばらつく事である。すなわち、第二の従来例において、
Ｎチャネル保護トランジスタＮＨＴ１のゲートは、Ｎチ
ャネル保護制御トランジスタＮＨＣＴ１を介して接地点
ＧＮＤへ接続されている。
いて保護トランジスタのゲート電極を上昇させるトラン
ジスタの形状や配置位置により、ブレークダウン電圧が
ばらつく事である。すなわち、第二の従来例において、
Ｎチャネル保護トランジスタＮＨＴ１のゲートは、Ｎチ
ャネル保護制御トランジスタＮＨＣＴ１を介して接地点
ＧＮＤへ接続されている。
【００２４】同様に、Ｐチャネル保護トランジスタＰＨ
Ｔ１のゲートは、、Ｐチャネル保護トランジスタＰＨＣ
Ｔ１を介して電源端子ＶＤＤへ接続されている。このた
め、電源がＯＦＦ時に、Ｎチャネル保護トランジスタＮ
ＨＴ１のゲート電極は、フローティング状態になる。そ
の結果、Ｎチャネル保護トランジスタＮＨＴ１は、ブレ
ークダウン電圧が低くなりスナップバック状態に入り易
くなる。
Ｔ１のゲートは、、Ｐチャネル保護トランジスタＰＨＣ
Ｔ１を介して電源端子ＶＤＤへ接続されている。このた
め、電源がＯＦＦ時に、Ｎチャネル保護トランジスタＮ
ＨＴ１のゲート電極は、フローティング状態になる。そ
の結果、Ｎチャネル保護トランジスタＮＨＴ１は、ブレ
ークダウン電圧が低くなりスナップバック状態に入り易
くなる。
【００２５】しかしながら、Ｎチャネル保護トランジス
タのゲート電極を上昇させるＮチャネル保護制御トラン
ジスタＮＨＣＴ１のトランジスタの形状や配置位置によ
り配線抵抗やコンタクト容量等が異なるため、Ｎチャネ
ル保護トランジスタＮＨＴ１は、ブレークダウン電圧が
ばらつく。
タのゲート電極を上昇させるＮチャネル保護制御トラン
ジスタＮＨＣＴ１のトランジスタの形状や配置位置によ
り配線抵抗やコンタクト容量等が異なるため、Ｎチャネ
ル保護トランジスタＮＨＴ１は、ブレークダウン電圧が
ばらつく。
【００２６】さらに、第三の問題点は、静電保護回路に
おいて静電保護のために抵抗を挿入した場合、トランジ
スタの単位面積当たりの電流能力が低下する事である。
第三の従来例では、Ｎチャネル保護トランジスタＮＨＴ
１、Ｐチャネル保護トランジスタＰＨＴ１にドレイン電
極抵抗ＤＲＥＳをつけスナップバック後の電流勾配を下
げ、破壊電圧Ｖ３０を上げる事で、スナップバック状態
に入りやすくしている。
おいて静電保護のために抵抗を挿入した場合、トランジ
スタの単位面積当たりの電流能力が低下する事である。
第三の従来例では、Ｎチャネル保護トランジスタＮＨＴ
１、Ｐチャネル保護トランジスタＰＨＴ１にドレイン電
極抵抗ＤＲＥＳをつけスナップバック後の電流勾配を下
げ、破壊電圧Ｖ３０を上げる事で、スナップバック状態
に入りやすくしている。
【００２７】例えば、高濃度Ｎ型拡散層の拡散層抵抗値
は、７Ω／□であり、高濃度Ｎ型拡散層の長さを０．８
μｍ、幅を７０μｍとすると、抵抗値は０．０８Ωであ
り、０．８Ωの抵抗を得ようとする場合、高濃度Ｎ型拡
散眉の幅は８μｍも必要であり静電保護回路の面積は増
大するため、ドレイン電極部に抵抗をつければ、トラン
ジスタの単位面積当たりのドライブ能力は低下する。
は、７Ω／□であり、高濃度Ｎ型拡散層の長さを０．８
μｍ、幅を７０μｍとすると、抵抗値は０．０８Ωであ
り、０．８Ωの抵抗を得ようとする場合、高濃度Ｎ型拡
散眉の幅は８μｍも必要であり静電保護回路の面積は増
大するため、ドレイン電極部に抵抗をつければ、トラン
ジスタの単位面積当たりのドライブ能力は低下する。
【００２８】本発明の目的は、ＥＳＤパルス印加時に、
静電保護トランジスタのゲート電極を安定したフローテ
ィング状態にし、スナップバック状態に移行しやすくす
る事で、破壊耐量を向上させる静電保護回路を提供する
ことにある。
静電保護トランジスタのゲート電極を安定したフローテ
ィング状態にし、スナップバック状態に移行しやすくす
る事で、破壊耐量を向上させる静電保護回路を提供する
ことにある。
【００２９】
【課題を解決するための手段】請求項１記載の発明は、
電極パッドに印加される静電気の電荷を放電して内部回
路を保護する保護トランジスタ手段と、この保護トラン
ジスタの動作を制御する静電保護制御手段とを備え、前
記静電保護制御手段が、電源非投入時に前記保護トラン
ジスタ手段のゲート電極をフローティング状態に保つよ
うに制御する第１の静電保護制御トランジスタ手段と、
前記保護トランジスタのゲート電極に電位を与える第２
の静電保護制御トランジスタ手段とから成る静電保護回
路において、前記保護トランジスタ手段が、第１の第１
導電型ＭＯＳトランジスタの一端を第１の電源に接続
し、他端は電極パッドに接続する構成であり、前記第１
の静電保護制御トランジスタ手段が、第２の第１導電型
ＭＯＳトランジスタの一端を第１の電源に接続し、前記
第２の第１導電型ＭＯＳトランジスタの他端を前記第１
の第１導電型ＭＯＳトランジスタのゲート電極に接続
し、前記第２の第１導電型ＭＯＳトランジスタのゲート
電極を第２の電源に接続する構成であり、前記第２の静
電保護制御トランジスタ手段が、第３の第２導電型ＭＯ
Ｓトランジスターの一端を前記第１の第１導電型ＭＯＳ
トランジスタのゲート電極に接続し、他端は電極パッド
に接続し、前記第３の第２導電型ＭＯＳトランジスタの
ゲート電極を第２の電源に接続する構成であることを特
徴とする。
電極パッドに印加される静電気の電荷を放電して内部回
路を保護する保護トランジスタ手段と、この保護トラン
ジスタの動作を制御する静電保護制御手段とを備え、前
記静電保護制御手段が、電源非投入時に前記保護トラン
ジスタ手段のゲート電極をフローティング状態に保つよ
うに制御する第１の静電保護制御トランジスタ手段と、
前記保護トランジスタのゲート電極に電位を与える第２
の静電保護制御トランジスタ手段とから成る静電保護回
路において、前記保護トランジスタ手段が、第１の第１
導電型ＭＯＳトランジスタの一端を第１の電源に接続
し、他端は電極パッドに接続する構成であり、前記第１
の静電保護制御トランジスタ手段が、第２の第１導電型
ＭＯＳトランジスタの一端を第１の電源に接続し、前記
第２の第１導電型ＭＯＳトランジスタの他端を前記第１
の第１導電型ＭＯＳトランジスタのゲート電極に接続
し、前記第２の第１導電型ＭＯＳトランジスタのゲート
電極を第２の電源に接続する構成であり、前記第２の静
電保護制御トランジスタ手段が、第３の第２導電型ＭＯ
Ｓトランジスターの一端を前記第１の第１導電型ＭＯＳ
トランジスタのゲート電極に接続し、他端は電極パッド
に接続し、前記第３の第２導電型ＭＯＳトランジスタの
ゲート電極を第２の電源に接続する構成であることを特
徴とする。
【００３０】請求項２記載の発明は、電極パッドに印加
される静電気の電荷を放電して内部回路を保護する保護
トランジスタ手段と、この保護トランジスタの動作を制
御する静電保護制御手段とを備え、前記静電保護制御手
段が、電源非投入時に前記保護トランジスタ手段のゲー
ト電極をフローティング状態に保つように制御する第１
の静電保護制御トランジスタ手段と、前記保護トランジ
スタのゲート電極に電位を与える第２の静電保護制御ト
ランジスタ手段とから成る静電保護回路において、前記
保護トランジスタ手段が、第１の第１導電型ＭＯＳトラ
ンジスタの一端を第１の電源に接続し、第１の第２導電
型ＭＯＳトランジスタの一端を第２の電源に接続し、前
記第１の第１導電型ＭＯＳトランジスタの他端と前記第
１の第２導電型ＭＯＳトランジスタの他端を共通にして
電極パッドと電気的に接続して構成され、前記第１の静
電保護制御トランジスタ手段が、第２の第１導電型ＭＯ
Ｓトランジスタの一端を第１の電源に接続し、前記第２
の第１導電型ＭＯＳトランジスタの他端を前記第１の第
１導電型ＭＯＳトランジスタのゲート電極に接続し、前
記第２の第１導電型ＭＯＳトランジスタのゲート電極を
第２の電源に接続し、第２の第２導電型ＭＯＳトランジ
スタの一端を第２の電源に接続し、前記第２の第２導電
型ＭＯＳトランジスタの他端を前記第１の第２導電型Ｍ
ＯＳトランジスタのゲート電極に接続し、前記第２の第
２導電型ＭＯＳトランジスタのゲート電極を第１の電源
に接続してなる構成され、前記第２の静電保護制御トラ
ンジスタ手段が、第３の第２導電型ＭＯＳトランジスタ
ーの一端を前記第１の第１導電型ＭＯＳトランジスタの
ゲート電極に接続し、第３の第１導電型ＭＯＳトランジ
スタの一端を前記第１の第２導電型ＭＯＳトランジスタ
のゲート電極と接続し、前記第３の第２導電型ＭＯＳト
ランジスタの他端と前記第３の第１導電型ＭＯＳトラン
ジスタの他端とを共通にして電極パッドと電気的に接続
し、前記第３の第２導電型ＭＯＳトランジスタのゲート
電極を第２の電源に接続し、前記第３の第２導電型ＭＯ
Ｓトランジスタのゲート電極を第１の電源と接続して構
成されていることを特徴とする。
される静電気の電荷を放電して内部回路を保護する保護
トランジスタ手段と、この保護トランジスタの動作を制
御する静電保護制御手段とを備え、前記静電保護制御手
段が、電源非投入時に前記保護トランジスタ手段のゲー
ト電極をフローティング状態に保つように制御する第１
の静電保護制御トランジスタ手段と、前記保護トランジ
スタのゲート電極に電位を与える第２の静電保護制御ト
ランジスタ手段とから成る静電保護回路において、前記
保護トランジスタ手段が、第１の第１導電型ＭＯＳトラ
ンジスタの一端を第１の電源に接続し、第１の第２導電
型ＭＯＳトランジスタの一端を第２の電源に接続し、前
記第１の第１導電型ＭＯＳトランジスタの他端と前記第
１の第２導電型ＭＯＳトランジスタの他端を共通にして
電極パッドと電気的に接続して構成され、前記第１の静
電保護制御トランジスタ手段が、第２の第１導電型ＭＯ
Ｓトランジスタの一端を第１の電源に接続し、前記第２
の第１導電型ＭＯＳトランジスタの他端を前記第１の第
１導電型ＭＯＳトランジスタのゲート電極に接続し、前
記第２の第１導電型ＭＯＳトランジスタのゲート電極を
第２の電源に接続し、第２の第２導電型ＭＯＳトランジ
スタの一端を第２の電源に接続し、前記第２の第２導電
型ＭＯＳトランジスタの他端を前記第１の第２導電型Ｍ
ＯＳトランジスタのゲート電極に接続し、前記第２の第
２導電型ＭＯＳトランジスタのゲート電極を第１の電源
に接続してなる構成され、前記第２の静電保護制御トラ
ンジスタ手段が、第３の第２導電型ＭＯＳトランジスタ
ーの一端を前記第１の第１導電型ＭＯＳトランジスタの
ゲート電極に接続し、第３の第１導電型ＭＯＳトランジ
スタの一端を前記第１の第２導電型ＭＯＳトランジスタ
のゲート電極と接続し、前記第３の第２導電型ＭＯＳト
ランジスタの他端と前記第３の第１導電型ＭＯＳトラン
ジスタの他端とを共通にして電極パッドと電気的に接続
し、前記第３の第２導電型ＭＯＳトランジスタのゲート
電極を第２の電源に接続し、前記第３の第２導電型ＭＯ
Ｓトランジスタのゲート電極を第１の電源と接続して構
成されていることを特徴とする。
【００３１】請求項３記載の発明は、請求項１または請
求項２記載の静電保護回路において、前記保護トランジ
スタ手段のゲート電極を安定にフローティング状態に保
ち非活性化させるために前記静電保護トランジスタ手段
と前記第１の静電保護制御トランジスタ手段とが別領域
に分離配置され、前記保護トランジスタ手段のゲート電
極に対し安定な電圧を与えるために前記静電保護トラン
ジスタ手段と前記第２の静電保護制御トランジスタ手段
とが別領域に分離配置されていることを特徴とする。
求項２記載の静電保護回路において、前記保護トランジ
スタ手段のゲート電極を安定にフローティング状態に保
ち非活性化させるために前記静電保護トランジスタ手段
と前記第１の静電保護制御トランジスタ手段とが別領域
に分離配置され、前記保護トランジスタ手段のゲート電
極に対し安定な電圧を与えるために前記静電保護トラン
ジスタ手段と前記第２の静電保護制御トランジスタ手段
とが別領域に分離配置されていることを特徴とする。
【００３２】請求項４記載の発明は、請求項２または請
求項３いずれかに記載の静電保護回路において、前記第
３の第１導電型ＭＯＳトランジスタのゲート幅が前記第
２の第２導電型ＭＯＳトランジスタのゲート幅以下であ
る場合に、前記第１の第２導電型ＭＯＳトランジスタ近
傍に前記第３の第１導電型ＭＯＳトランジスタが配置さ
れ、前記第２の第２導電型ＭＯＳトランジスタの配置位
置は、前記第１の第２導電型ＭＯＳトランジスタと前記
第３の第１導電型ＭＯＳトランジスタとが配置されてい
る位置の間の距離より遠い位置であることを特徴とす
る。
求項３いずれかに記載の静電保護回路において、前記第
３の第１導電型ＭＯＳトランジスタのゲート幅が前記第
２の第２導電型ＭＯＳトランジスタのゲート幅以下であ
る場合に、前記第１の第２導電型ＭＯＳトランジスタ近
傍に前記第３の第１導電型ＭＯＳトランジスタが配置さ
れ、前記第２の第２導電型ＭＯＳトランジスタの配置位
置は、前記第１の第２導電型ＭＯＳトランジスタと前記
第３の第１導電型ＭＯＳトランジスタとが配置されてい
る位置の間の距離より遠い位置であることを特徴とす
る。
【００３３】請求項５記載の発明は、請求項２ないし請
求項４いずれかに記載の静電保護回路において、前記第
３の第２導電型ＭＯＳトランジスタのゲート幅が前記第
２の第１導電型ＭＯＳトランジスタのゲート幅以下であ
る場合に、前記第１の第１導電型ＭＯＳトランジスタ近
傍に前記第３の第２導電型ＭＯＳトランジスタが配置さ
れ、前記第２の第１導電型ＭＯＳトランジスタの配置位
置は、前記第１の第１導電型ＭＯＳトランジスタと前記
第３の第２導電型ＭＯＳトランジスタとが配置されてい
る位置の間の距離より遠い位置であることを特徴とす
る。
求項４いずれかに記載の静電保護回路において、前記第
３の第２導電型ＭＯＳトランジスタのゲート幅が前記第
２の第１導電型ＭＯＳトランジスタのゲート幅以下であ
る場合に、前記第１の第１導電型ＭＯＳトランジスタ近
傍に前記第３の第２導電型ＭＯＳトランジスタが配置さ
れ、前記第２の第１導電型ＭＯＳトランジスタの配置位
置は、前記第１の第１導電型ＭＯＳトランジスタと前記
第３の第２導電型ＭＯＳトランジスタとが配置されてい
る位置の間の距離より遠い位置であることを特徴とす
る。
【００３４】請求項６記載の発明は、請求項２ないし請
求項５いずれかに記載の静電保護回路において、前記第
３の第１導電型ＭＯＳトランジスタのゲート幅が第２の
第２導電型ＭＯＳトランジスタのゲート幅より大きい場
合に、前記第１の第２導電型ＭＯＳトランジスタ近傍に
前記第３の第１導電型ＭＯＳトランジスタを配置され、
前記第２の第２導電型ＭＯＳトランジスタの配置位置
は、前記第１の第２導電型ＭＯＳトランジスタと前記第
３の第１導電型ＭＯＳトランジスタとが配置されている
位置の間の距離以下の位置に配置されていることを特徴
とする。
求項５いずれかに記載の静電保護回路において、前記第
３の第１導電型ＭＯＳトランジスタのゲート幅が第２の
第２導電型ＭＯＳトランジスタのゲート幅より大きい場
合に、前記第１の第２導電型ＭＯＳトランジスタ近傍に
前記第３の第１導電型ＭＯＳトランジスタを配置され、
前記第２の第２導電型ＭＯＳトランジスタの配置位置
は、前記第１の第２導電型ＭＯＳトランジスタと前記第
３の第１導電型ＭＯＳトランジスタとが配置されている
位置の間の距離以下の位置に配置されていることを特徴
とする。
【００３５】請求項７記載の発明は、請求項２ないし請
求項６いずれかに記載の静電保護回路において、前記第
３の第２導電型ＭＯＳトランジスタのゲート幅が第２の
第１導電型ＭＯＳトランジスタのゲート幅より大きい場
合に、前記第１の第１導電型ＭＯＳトランジスタ近傍に
前記第３の第２導電型ＭＯＳトランジスタが配置され、
前記第２の第１導電型ＭＯＳトランジスタの配置位置
は、前記第１の第１導電型ＭＯＳトランジスタと前記第
３の第２導電型ＭＯＳトランジスタとの配置されている
位置の間の距離以下の位置に配置されていることを特徴
とする。
求項６いずれかに記載の静電保護回路において、前記第
３の第２導電型ＭＯＳトランジスタのゲート幅が第２の
第１導電型ＭＯＳトランジスタのゲート幅より大きい場
合に、前記第１の第１導電型ＭＯＳトランジスタ近傍に
前記第３の第２導電型ＭＯＳトランジスタが配置され、
前記第２の第１導電型ＭＯＳトランジスタの配置位置
は、前記第１の第１導電型ＭＯＳトランジスタと前記第
３の第２導電型ＭＯＳトランジスタとの配置されている
位置の間の距離以下の位置に配置されていることを特徴
とする。
【００３６】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる静電保護回路の構成を示すブロック図である。この
図において、電極パッドＰＡＤ１は配線Ｌ１により保護
トランジスタ部ＢＨＴｌのＮチャネル保護トランジスタ
ＮＨＴ１、Ｐチャネル保護トランジスタＰＨＴ１のドレ
イン電極と保護制御トランジスタ部ＢＨＣＴ２のＰチャ
ネル保護制御トランジスタＰＨＣＴ２のソース電極とＮ
チャネル保護制御トランジスタＮＨＣＴｌのドレイン電
極とに共通接続され、図示されない内部回路へ接続され
ている。
施形態について説明する。図１は本発明の一実施形態に
よる静電保護回路の構成を示すブロック図である。この
図において、電極パッドＰＡＤ１は配線Ｌ１により保護
トランジスタ部ＢＨＴｌのＮチャネル保護トランジスタ
ＮＨＴ１、Ｐチャネル保護トランジスタＰＨＴ１のドレ
イン電極と保護制御トランジスタ部ＢＨＣＴ２のＰチャ
ネル保護制御トランジスタＰＨＣＴ２のソース電極とＮ
チャネル保護制御トランジスタＮＨＣＴｌのドレイン電
極とに共通接続され、図示されない内部回路へ接続され
ている。
【００３７】保護トランジスタ部ＢＨＴ１は、Ｐチャネ
ル保護トランジスタＰＨＴ１、Ｎチャネル保護トランジ
スタＮＨＴ１で構成されいる。また、Ｐチャネル保護ト
ランジスタＰＨＴ１のソース電極は、電源端子ＶＤＤに
接続されている。さらに、Ｐチャネル保護トランジスタ
ＰＨＴ１のゲート電極は、配線Ｌ３により保護制御トラ
ンジスタ部ＢＨＣＴ１のＰチャネル保護制御トランジス
タＰＨＣＴ１のドレイン電極と保護制御トランジスタ部
ＢＨＣＴ２のＮチャネル保護トランジスタＮＨＣＴ２の
ドレイン電極とへ共通接続されている。
ル保護トランジスタＰＨＴ１、Ｎチャネル保護トランジ
スタＮＨＴ１で構成されいる。また、Ｐチャネル保護ト
ランジスタＰＨＴ１のソース電極は、電源端子ＶＤＤに
接続されている。さらに、Ｐチャネル保護トランジスタ
ＰＨＴ１のゲート電極は、配線Ｌ３により保護制御トラ
ンジスタ部ＢＨＣＴ１のＰチャネル保護制御トランジス
タＰＨＣＴ１のドレイン電極と保護制御トランジスタ部
ＢＨＣＴ２のＮチャネル保護トランジスタＮＨＣＴ２の
ドレイン電極とへ共通接続されている。
【００３８】Ｎチャネル保護トランジスタＮＨＴ１のソ
ース電極は、接地点ＧＮＤに接続されている。また、Ｎ
チャネル保護トランジスタＮＨＴ１のゲート電極は、配
線Ｌ２により保護制御トランジスタ部ＢＨＣＴ１のＮチ
ャネル保護制御トランジスタＮＨＣＴ１のドレイン電極
と保護制御トランジスタ部ＢＨＣＴ２のＰチャネル保護
制御トランジスタＰＨＣＴ２のドレイン電極とへ共通接
続されている。
ース電極は、接地点ＧＮＤに接続されている。また、Ｎ
チャネル保護トランジスタＮＨＴ１のゲート電極は、配
線Ｌ２により保護制御トランジスタ部ＢＨＣＴ１のＮチ
ャネル保護制御トランジスタＮＨＣＴ１のドレイン電極
と保護制御トランジスタ部ＢＨＣＴ２のＰチャネル保護
制御トランジスタＰＨＣＴ２のドレイン電極とへ共通接
続されている。
【００３９】保護制御トランジスタ部ＢＨＣＴ１は、Ｐ
チャネル保護制御トランジスタＰＨＣＴ１、Ｎチャネル
保護制御トランジスタＮＨＣＴ１で構成されている。こ
こで、Ｐチャネル保護制御トランジスタＰＨＣＴ１のソ
ース電極は、電源端子ＶＤＤに接続されている。また、
Ｐチャネル保護制御トランジスタＰＨＣＴ１のゲート電
極は、接地点ＧＮＤに接続されている。
チャネル保護制御トランジスタＰＨＣＴ１、Ｎチャネル
保護制御トランジスタＮＨＣＴ１で構成されている。こ
こで、Ｐチャネル保護制御トランジスタＰＨＣＴ１のソ
ース電極は、電源端子ＶＤＤに接続されている。また、
Ｐチャネル保護制御トランジスタＰＨＣＴ１のゲート電
極は、接地点ＧＮＤに接続されている。
【００４０】Ｎチャネル保護制御トランジスタのＮＨＣ
Ｔ１のソース電極は、接地点ＧＮＤに接続されている。
また、Ｎチャネル保護制御トランジスタのＮＨＣＴ１の
ゲート電極はＶＤＤに接続されている。保護制御トラン
ジスタ部ＢＨＣＴ２は、Ｐチャネル保護制御トランジス
タＰＨＣＴ２、Ｎチャネル保護制御トランジスタＮＨＣ
Ｔ２で構成されいる。Ｐチャネル保護制御トランジスタ
ＰＨＣＴ２のゲート電極は、電源端子ＶＤＤに接続され
ている。Ｎチャネル保護制御トランジスタＮＨＣＴ２の
ゲート電極は、接地点ＧＮＤに接続されている。
Ｔ１のソース電極は、接地点ＧＮＤに接続されている。
また、Ｎチャネル保護制御トランジスタのＮＨＣＴ１の
ゲート電極はＶＤＤに接続されている。保護制御トラン
ジスタ部ＢＨＣＴ２は、Ｐチャネル保護制御トランジス
タＰＨＣＴ２、Ｎチャネル保護制御トランジスタＮＨＣ
Ｔ２で構成されいる。Ｐチャネル保護制御トランジスタ
ＰＨＣＴ２のゲート電極は、電源端子ＶＤＤに接続され
ている。Ｎチャネル保護制御トランジスタＮＨＣＴ２の
ゲート電極は、接地点ＧＮＤに接続されている。
【００４１】次に、図１を参照し、上述した一実施形態
の動作について説明する。電源投入時、Ｎチャネル保護
制御トランジスタＮＨＣＴ１は、ゲート電極が電源端子
ＶＤＤに接続されるためにＯＮする。また、Ｐチャネル
保護制御トランジスタＰＨＣＴ２は、ゲート電極が電源
端子ＶＤＤに接続されてＯＦＦする。これにより、Ｎチ
ャネル保護トランジスタＮＨＴｌは、ＯＦＦ状態とな
る。
の動作について説明する。電源投入時、Ｎチャネル保護
制御トランジスタＮＨＣＴ１は、ゲート電極が電源端子
ＶＤＤに接続されるためにＯＮする。また、Ｐチャネル
保護制御トランジスタＰＨＣＴ２は、ゲート電極が電源
端子ＶＤＤに接続されてＯＦＦする。これにより、Ｎチ
ャネル保護トランジスタＮＨＴｌは、ＯＦＦ状態とな
る。
【００４２】また、Ｐチャネル保護制御トランジスタＰ
ＨＣＴ１は、ゲート電極が接地点ＧＮＤに接続されるた
めＯＮしている。また、Ｎチャネル保護制御トランジス
タＮＨＣＴ２は、ゲート電極が接地点ＧＮＤに接続され
てＯＦＦする。これにより、Ｐチャネル保護トランジス
タＰＨＴ１は、ＯＦＦ状態となる。
ＨＣＴ１は、ゲート電極が接地点ＧＮＤに接続されるた
めＯＮしている。また、Ｎチャネル保護制御トランジス
タＮＨＣＴ２は、ゲート電極が接地点ＧＮＤに接続され
てＯＦＦする。これにより、Ｐチャネル保護トランジス
タＰＨＴ１は、ＯＦＦ状態となる。
【００４３】電源がＯＦＦ時、電源端子ＶＤＤがオープ
ンのとき、Ｎチャネル保護トランジスタＮＨＴ１のゲー
ト電極およびＰチャネル保護トランジスタＰＨＴ１のゲ
ート電極は、電位が定まらずフローティング状態とな
る。そして、ＥＳＤパルスが電極パッドＰＡＤ１に加わ
ると、配線Ｌ１からＮチャネル保護トランジスタＮＨＴ
１のドレイン電極とＰチャネル保護制御トランジスタＰ
ＨＣＴ２のソース電極とにＥＳＤパルスが伝わる。
ンのとき、Ｎチャネル保護トランジスタＮＨＴ１のゲー
ト電極およびＰチャネル保護トランジスタＰＨＴ１のゲ
ート電極は、電位が定まらずフローティング状態とな
る。そして、ＥＳＤパルスが電極パッドＰＡＤ１に加わ
ると、配線Ｌ１からＮチャネル保護トランジスタＮＨＴ
１のドレイン電極とＰチャネル保護制御トランジスタＰ
ＨＣＴ２のソース電極とにＥＳＤパルスが伝わる。
【００４４】そして、電極パッドＰＡＤ１に印加される
ＥＳＤパルスが負レベルのときは、Ｎチャネル保護トラ
ンジスタＮＨＴ１のＮ型ドレイン電極とＰ型基盤との間
のＰＮ接合においてＰＮ接合が順バイアスとなり、ＥＳ
Ｄパルスにより供給される電荷をＮチャネル保護トラン
ジスタＮＨＴ１のドレイン電極からソース電極側へ放電
させる。
ＥＳＤパルスが負レベルのときは、Ｎチャネル保護トラ
ンジスタＮＨＴ１のＮ型ドレイン電極とＰ型基盤との間
のＰＮ接合においてＰＮ接合が順バイアスとなり、ＥＳ
Ｄパルスにより供給される電荷をＮチャネル保護トラン
ジスタＮＨＴ１のドレイン電極からソース電極側へ放電
させる。
【００４５】また、電極パッドＰＡＤ１に印加されるＥ
ＳＤパルスが正レベルのときは、Ｐ型基盤とＮ型ドレイ
ン電極とが逆バイアスのためパンチスルーが起こり、Ｅ
ＳＤパルスにより供給される電荷をＮチャネル保護トラ
ンジスタＮＨＴ１のドレイン電極からソース電極側へ放
電させる。
ＳＤパルスが正レベルのときは、Ｐ型基盤とＮ型ドレイ
ン電極とが逆バイアスのためパンチスルーが起こり、Ｅ
ＳＤパルスにより供給される電荷をＮチャネル保護トラ
ンジスタＮＨＴ１のドレイン電極からソース電極側へ放
電させる。
【００４６】電極パッドＰＡＤ１の電位が上昇するのに
伴い、電極パッドＰＡＤ１とＮチャネル保護トランジス
タＮＨＴ１のゲート電極との間に挿入されているＰチャ
ネル保護制御トランジスタＰＨＣＴ２のソース、ドレイ
ン容量により、Ｎチャネル保護トランジスタＮＨＴ１の
ゲート電極の電位も安定して上昇するため、Ｎチャネル
保護トランジスタＮＨＴ１のブレークダウン電圧は、ば
らつくことなく低くなる。
伴い、電極パッドＰＡＤ１とＮチャネル保護トランジス
タＮＨＴ１のゲート電極との間に挿入されているＰチャ
ネル保護制御トランジスタＰＨＣＴ２のソース、ドレイ
ン容量により、Ｎチャネル保護トランジスタＮＨＴ１の
ゲート電極の電位も安定して上昇するため、Ｎチャネル
保護トランジスタＮＨＴ１のブレークダウン電圧は、ば
らつくことなく低くなる。
【００４７】また、Ｎチャネル保護トランジスタＮＨＴ
１のゲート電極をフローティング状態にするため、Ｎチ
ャネル保護トランジスタＮＨＴ１は、トランジスタサイ
ズを大きくすることなくスナップバック状態に入りやす
くなる。
１のゲート電極をフローティング状態にするため、Ｎチ
ャネル保護トランジスタＮＨＴ１は、トランジスタサイ
ズを大きくすることなくスナップバック状態に入りやす
くなる。
【００４８】次に、図２は一実施形態による静電保護回
路において、ＥＳＤパルス印加時における保護トランジ
スタのスナップバック特性例を表わしている。また、図
９は、第一の従来例のＥＳＤパルス印加時における保護
トランジスタのスナップバック特性例を表わしている。
さらに、図１０は、第二の従来例のＥＳＤパルス印加時
における保護トランジスタのスナップバック特性例を表
わしている。第一の従来例のＥＳＤパルス印加時の波形
を１０、また第二の従来例のＥＳＤパルス印加時の波形
を２０、一実施形態のＥＳＤパルス印加時の波形を４０
とし、図２、図９、図１０において破壊電圧Ｖ１０の時
の電流値を破壊電流値Ｉ１０としている。
路において、ＥＳＤパルス印加時における保護トランジ
スタのスナップバック特性例を表わしている。また、図
９は、第一の従来例のＥＳＤパルス印加時における保護
トランジスタのスナップバック特性例を表わしている。
さらに、図１０は、第二の従来例のＥＳＤパルス印加時
における保護トランジスタのスナップバック特性例を表
わしている。第一の従来例のＥＳＤパルス印加時の波形
を１０、また第二の従来例のＥＳＤパルス印加時の波形
を２０、一実施形態のＥＳＤパルス印加時の波形を４０
とし、図２、図９、図１０において破壊電圧Ｖ１０の時
の電流値を破壊電流値Ｉ１０としている。
【００４９】図１においてＮチャネル保護トランジスタ
ＮＨＴ１と、Ｐチャネル保護トランジスタＰＨＴ１が複
数のトランジスタで構成されているとき、図９における
破壊電圧Ｖ１０よりブレークダウン電圧ＢＶ１が高い場
合や、図１０における破壊電圧Ｖ１０よりブレークダウ
ン電圧ＢＶ２が高い場合に、複数個存在するトランジス
タの内ある一つのトランジスタがＯＮすると、他のトラ
ンジスタがＯＮする前に、前記一つのトランジスタに電
荷が集中して、この一つのトランジスタは破壊されてし
まう。
ＮＨＴ１と、Ｐチャネル保護トランジスタＰＨＴ１が複
数のトランジスタで構成されているとき、図９における
破壊電圧Ｖ１０よりブレークダウン電圧ＢＶ１が高い場
合や、図１０における破壊電圧Ｖ１０よりブレークダウ
ン電圧ＢＶ２が高い場合に、複数個存在するトランジス
タの内ある一つのトランジスタがＯＮすると、他のトラ
ンジスタがＯＮする前に、前記一つのトランジスタに電
荷が集中して、この一つのトランジスタは破壊されてし
まう。
【００５０】しかしながら、図２のように破壊電圧Ｖ１
０よりブレークダウン電圧ＢＶ４が低くなれば、他のト
ランジスタもＯＮしやすくなるため、電荷が他のトラン
ジスタにも分散し、静電保護回路の全体的なＥＳＤ耐量
は向上する。
０よりブレークダウン電圧ＢＶ４が低くなれば、他のト
ランジスタもＯＮしやすくなるため、電荷が他のトラン
ジスタにも分散し、静電保護回路の全体的なＥＳＤ耐量
は向上する。
【００５１】たとえば、一実施形態では、Ｎチャネル保
護トランジスタＮＨＴ１のゲート電極の電位をＥＳＤパ
ルス印加時にフローテイング状態から、Ｎチャネル保護
トランジスタＮＨＴＩがパンチスルーを起こす電位まで
上昇させる事でブレークダウン電圧を下げ、電荷の分散
能力を高めるため、駆動能力は低下されない。
護トランジスタＮＨＴ１のゲート電極の電位をＥＳＤパ
ルス印加時にフローテイング状態から、Ｎチャネル保護
トランジスタＮＨＴＩがパンチスルーを起こす電位まで
上昇させる事でブレークダウン電圧を下げ、電荷の分散
能力を高めるため、駆動能力は低下されない。
【００５２】また、一実施形態では、図１のＮチャネル
保護トランジスタＮＨＴ１のゲート電極の電位を上昇さ
せるＰチャネル保護制御トランジスタＰＨＣＴ２を、従
来のＰチャネル保護トランジスタの一部を転用して搭載
したため、第三の従来例に比べ出力インターフェイス部
の面積は、増大されない。
保護トランジスタＮＨＴ１のゲート電極の電位を上昇さ
せるＰチャネル保護制御トランジスタＰＨＣＴ２を、従
来のＰチャネル保護トランジスタの一部を転用して搭載
したため、第三の従来例に比べ出力インターフェイス部
の面積は、増大されない。
【００５３】次に、保護制御トランジスタ部ＢＨＣＴ２
とＮチャネル保護トランジスタＮＨＴ１とのアートワー
ク上の配置における位置関係の概略について図３を参照
して説明する。図３は、図１の静電保護回路においてＥ
ＳＤパルス印加時にＥＳＤパルスにより供給される電荷
を放電させるＮチャネル保護トランジスタＮＨＴ１と、
Ｎチャネル保護トランジスタＮＨＴ１のゲート電極電位
を制御するＮチャネル保護制御トランジスタＮＨＣＴ
１、及びＰチャネル保護制御トランジスタＰＨＣＴ２の
回路をアートワーク上に実現したものである。
とＮチャネル保護トランジスタＮＨＴ１とのアートワー
ク上の配置における位置関係の概略について図３を参照
して説明する。図３は、図１の静電保護回路においてＥ
ＳＤパルス印加時にＥＳＤパルスにより供給される電荷
を放電させるＮチャネル保護トランジスタＮＨＴ１と、
Ｎチャネル保護トランジスタＮＨＴ１のゲート電極電位
を制御するＮチャネル保護制御トランジスタＮＨＣＴ
１、及びＰチャネル保護制御トランジスタＰＨＣＴ２の
回路をアートワーク上に実現したものである。
【００５４】Ｎチャネル保護トランジスタＮＨＴ１、Ｎ
チャネル保護制御トランジスタＮＨＣＴ１、ＮＨＣＴ２
は、高濃度Ｎ型拡散層ＮＰで形成されるソース電極およ
びドレイン電極の間にゲート電極ＧＡが配置されて構成
されている。Ｐチャネル保護トランジスタＰＨＴ１、Ｐ
チャネル保護制御トランジスタＰＨＣＴ１、ＰＨＣＴ２
は、高濃度Ｐ型拡散層ＰＰで形成されるソース電極およ
びドレイン電極の間に、ゲート電極ＧＡが配置されて構
成されている。
チャネル保護制御トランジスタＮＨＣＴ１、ＮＨＣＴ２
は、高濃度Ｎ型拡散層ＮＰで形成されるソース電極およ
びドレイン電極の間にゲート電極ＧＡが配置されて構成
されている。Ｐチャネル保護トランジスタＰＨＴ１、Ｐ
チャネル保護制御トランジスタＰＨＣＴ１、ＰＨＣＴ２
は、高濃度Ｐ型拡散層ＰＰで形成されるソース電極およ
びドレイン電極の間に、ゲート電極ＧＡが配置されて構
成されている。
【００５５】また、図３では、保護制御トランジスタ部
ＢＨＣＴ２を保護トランジスタ部ＢＨＴ１の近くに配置
している。さらに、Ｎチャネル保護制御トランジスタＮ
ＨＣＴ１のβ（トランジスタの電流増幅率）値は、Ｎチ
ャネル保護制御トランジスタＮＨＣＴ１が活性化しない
ように、Ｐチャネル保護制御トランジスタＰＨＣＴ２の
β値とＮチャネル保護制御トランジスタＮＨＣＴ１のβ
値とを最適化し、Ｐチャネル保護制御トランジスタＰＨ
ＣＴ２のβ値より小さくする事が望ましい。
ＢＨＣＴ２を保護トランジスタ部ＢＨＴ１の近くに配置
している。さらに、Ｎチャネル保護制御トランジスタＮ
ＨＣＴ１のβ（トランジスタの電流増幅率）値は、Ｎチ
ャネル保護制御トランジスタＮＨＣＴ１が活性化しない
ように、Ｐチャネル保護制御トランジスタＰＨＣＴ２の
β値とＮチャネル保護制御トランジスタＮＨＣＴ１のβ
値とを最適化し、Ｐチャネル保護制御トランジスタＰＨ
ＣＴ２のβ値より小さくする事が望ましい。
【００５６】これにより、Ｎチャネル保護トランジスタ
ＮＨＴ１のゲート電極をフローティング状態にし、ブレ
イクダウン電圧を均等に低下させることにより、Ｎチャ
ネル保護トランジスタＮＨＴ１は、すみやかにスナップ
バック状態へ移行される。そして、ＥＳＤパルスにより
誘導される電荷がすみやかに放電され、Ｎチャネル保護
トランジスタＮＨＴ１のゲート電極に印加されるＥＳＤ
パルスの電圧値を低減する。
ＮＨＴ１のゲート電極をフローティング状態にし、ブレ
イクダウン電圧を均等に低下させることにより、Ｎチャ
ネル保護トランジスタＮＨＴ１は、すみやかにスナップ
バック状態へ移行される。そして、ＥＳＤパルスにより
誘導される電荷がすみやかに放電され、Ｎチャネル保護
トランジスタＮＨＴ１のゲート電極に印加されるＥＳＤ
パルスの電圧値を低減する。
【００５７】また、保護トランジスタ部ＢＨＴ１とＮチ
ャネル保護制御トランジスタＮＨＣＴ１との距離を、例
えば図３では、保護トランジスタ部ＢＨＴ１とＰチャネ
ル保護制御トランジスタＰＨＣＴ２との距離を△ｌとす
ると、△ｌの３倍程度、保護トランジスタ部ＢＨＴ１か
らＮチャネル保護制御トランジスタＰＨＣＴ２を遠くに
配置し、Ｎチャネル保護制御トランジスタＮＨＣＴ１の
β値をＮチャネル保護制御トランジスタＰＨＣＴ２のβ
値より小さくし、Ｎチャネル保護制御トランジスタＮＨ
ＣＴｌへの電荷の流入を防いでいる。
ャネル保護制御トランジスタＮＨＣＴ１との距離を、例
えば図３では、保護トランジスタ部ＢＨＴ１とＰチャネ
ル保護制御トランジスタＰＨＣＴ２との距離を△ｌとす
ると、△ｌの３倍程度、保護トランジスタ部ＢＨＴ１か
らＮチャネル保護制御トランジスタＰＨＣＴ２を遠くに
配置し、Ｎチャネル保護制御トランジスタＮＨＣＴ１の
β値をＮチャネル保護制御トランジスタＰＨＣＴ２のβ
値より小さくし、Ｎチャネル保護制御トランジスタＮＨ
ＣＴｌへの電荷の流入を防いでいる。
【００５８】例えば一実施形態では、保護制御トランジ
スタ部ＢＨＣＴ２のβ値は３７５、Ｎチャネル保護制御
トランジスタＮＨＣＴ１のβ値は２８とし、保護制御ト
ランジスタＢＨＣＴ２の約１３分の１程度以下と小さく
しているため、Ｎチャネル保護トランジスタＮＨＴｌの
ゲート電極をフローティング状態にする効果がある。
スタ部ＢＨＣＴ２のβ値は３７５、Ｎチャネル保護制御
トランジスタＮＨＣＴ１のβ値は２８とし、保護制御ト
ランジスタＢＨＣＴ２の約１３分の１程度以下と小さく
しているため、Ｎチャネル保護トランジスタＮＨＴｌの
ゲート電極をフローティング状態にする効果がある。
【００５９】保護トランジスタ部ＢＨＴ１近傍に保護制
御トランジスタ部ＢＨＣＴ２を配置することにより、Ｐ
チャネル保護制御トランジスタＰＨＣＴ２のドレイン電
極からの電荷は、Ｎチャネル保護制御トランジスタＮＨ
ＣＴ１に流入する事なく、Ｎチャネル保護トランジスタ
ＮＨＴｌのゲート電極電位を上昇させ、Ｎチャネル保護
トランジスタＮＨＴ１のゲート電極電位をフローティン
グ状態にしやすくする。
御トランジスタ部ＢＨＣＴ２を配置することにより、Ｐ
チャネル保護制御トランジスタＰＨＣＴ２のドレイン電
極からの電荷は、Ｎチャネル保護制御トランジスタＮＨ
ＣＴ１に流入する事なく、Ｎチャネル保護トランジスタ
ＮＨＴｌのゲート電極電位を上昇させ、Ｎチャネル保護
トランジスタＮＨＴ１のゲート電極電位をフローティン
グ状態にしやすくする。
【００６０】このため、図９に示した第一の従来例のス
ナップバック特性におけるブレータダウン電圧ＢＶ１と
図２に示した一実施形態のスナップバック特性における
プレークダウン電圧ＢＶ４との差の電圧値だけブレーク
ダウン電圧が低くなり、一実施形態による静電保護回路
は、スナップバック状態に入りやすくなる。同様に、図
１０に示した第二の従来例のスナップバック特性におけ
るブレークダウン電圧ＢＶ２と一実施形態のプレークダ
ウン電圧ＢＶ４の差の電圧値だけブレークダウン電圧が
低くなり、一実施形態による静電保護回路は、スナップ
バック状態に入りやすくなる。
ナップバック特性におけるブレータダウン電圧ＢＶ１と
図２に示した一実施形態のスナップバック特性における
プレークダウン電圧ＢＶ４との差の電圧値だけブレーク
ダウン電圧が低くなり、一実施形態による静電保護回路
は、スナップバック状態に入りやすくなる。同様に、図
１０に示した第二の従来例のスナップバック特性におけ
るブレークダウン電圧ＢＶ２と一実施形態のプレークダ
ウン電圧ＢＶ４の差の電圧値だけブレークダウン電圧が
低くなり、一実施形態による静電保護回路は、スナップ
バック状態に入りやすくなる。
【００６１】上述した一実施形態による静電保護回路の
評価を行った結果、ＭＩＬ規格ヒューマンボディーモデ
ルのＧＮＤ接地、正印加での評価において、図７に示し
た第一の従来例の入力保護回路の破壊限界電圧の１５０
０Ｖ程度に対し、図１のようにＮチャネル保護トランジ
スタＮＨＴ１のゲート電極と電極パツドＰＡＤ１の間に
Ｐチャネル保護制御トランジスタＰＨＣＴ２を挿入した
本発明の場合は、静電保護トランジスタの面積が同じに
もかかわらず破壊限界電圧が２５０ＯＶ程度と１．５倍
以上に向上する効果が得られた。
評価を行った結果、ＭＩＬ規格ヒューマンボディーモデ
ルのＧＮＤ接地、正印加での評価において、図７に示し
た第一の従来例の入力保護回路の破壊限界電圧の１５０
０Ｖ程度に対し、図１のようにＮチャネル保護トランジ
スタＮＨＴ１のゲート電極と電極パツドＰＡＤ１の間に
Ｐチャネル保護制御トランジスタＰＨＣＴ２を挿入した
本発明の場合は、静電保護トランジスタの面積が同じに
もかかわらず破壊限界電圧が２５０ＯＶ程度と１．５倍
以上に向上する効果が得られた。
【００６２】次に、保護制御トランジスタ部ＢＨＣＴ２
とＮチャネル保護トランジスタＮＨＴ１のアートワーク
上の配置位置関係の概略について図４を参照して説明す
る。図４は、図１の静電保護回路において、ＥＳＤパル
ス印加時にＥＳＤパルスにより供給される電荷を放電さ
せるＮチャネル保護トランジスタＮＨＴｌとＮチャネル
保護トランジスタＮＨＴ１のゲート電極電位とを制御す
るＮチャネル保護制御トランジスタＮＨＣＴ１及びＰチ
ャネル保護制御トランジスタＰＨＣＴ２の回路をアート
ワーク上に実現したものを示している。
とＮチャネル保護トランジスタＮＨＴ１のアートワーク
上の配置位置関係の概略について図４を参照して説明す
る。図４は、図１の静電保護回路において、ＥＳＤパル
ス印加時にＥＳＤパルスにより供給される電荷を放電さ
せるＮチャネル保護トランジスタＮＨＴｌとＮチャネル
保護トランジスタＮＨＴ１のゲート電極電位とを制御す
るＮチャネル保護制御トランジスタＮＨＣＴ１及びＰチ
ャネル保護制御トランジスタＰＨＣＴ２の回路をアート
ワーク上に実現したものを示している。
【００６３】図４において、Ｐチャネル保護制御トラン
ジスタＰＨＣＴ２のゲート幅（以下Ｗとする）を大きく
する事によりβが上がるため、Ｎチャネル保護制御トラ
ンジスタＮＨＣＴ１のβ値が大きい場合、あるいはＮチ
ャネル保護トランジスタＮＨＴ１から近い場合、または
その両方の場合においてＮチャネル保護制御トランジス
タＮＨＣＴ１への電荷の流入を防いでＮチャネル保護ト
ランジスタＮＨＴ１のゲート電極電位が上昇される。
ジスタＰＨＣＴ２のゲート幅（以下Ｗとする）を大きく
する事によりβが上がるため、Ｎチャネル保護制御トラ
ンジスタＮＨＣＴ１のβ値が大きい場合、あるいはＮチ
ャネル保護トランジスタＮＨＴ１から近い場合、または
その両方の場合においてＮチャネル保護制御トランジス
タＮＨＣＴ１への電荷の流入を防いでＮチャネル保護ト
ランジスタＮＨＴ１のゲート電極電位が上昇される。
【００６４】そのため、Ｎチャネル保護トランジスタＮ
ＨＴ１は、自身のゲート電極がフローティング状態にさ
れ易くなるため、ブレークダウン電圧が低くなり、スナ
ップバック状態に入りやすく、ＥＳＤ耐量が向上する。
ＨＴ１は、自身のゲート電極がフローティング状態にさ
れ易くなるため、ブレークダウン電圧が低くなり、スナ
ップバック状態に入りやすく、ＥＳＤ耐量が向上する。
【００６５】次に、保護制御トランジスタ部ＢＨＣＴ２
とＮチャネル保護トランジスタＮＨＴ１のアートワーク
上の配置位置関係の概略について図５を参照して説明す
る。図５は図１の回路においてＥＳＤパルス印加時にＥ
ＳＤパルスを放電させるＮチャネル保護トランジスタＮ
ＨＴ１とＮチャネル保護トランジスタＮＨＴ１とのゲー
ト電極電位を制御するＮチャネル保護制御トランジスタ
ＮＨＣＴ１及びＰチャネル保護制御トランジスタＰＨＣ
Ｔ２の回路をアートワーク上に実現したものである。
とＮチャネル保護トランジスタＮＨＴ１のアートワーク
上の配置位置関係の概略について図５を参照して説明す
る。図５は図１の回路においてＥＳＤパルス印加時にＥ
ＳＤパルスを放電させるＮチャネル保護トランジスタＮ
ＨＴ１とＮチャネル保護トランジスタＮＨＴ１とのゲー
ト電極電位を制御するＮチャネル保護制御トランジスタ
ＮＨＣＴ１及びＰチャネル保護制御トランジスタＰＨＣ
Ｔ２の回路をアートワーク上に実現したものである。
【００６６】図５では、保護制御トランジスタ部ＢＨＣ
Ｔ２を保護トランジスタ部ＢＨＴ１から遠くに配置し、
かつそのＷを大きくし、β値を大きくしている。保護制
御トランジスタ部ＢＨＣＴ２を保護トランジスタＢＨＴ
１から遠くに配置するとその間の配線抵抗も大きくなる
が、その分β値を大きくとることでＰチャネル保護制御
トランジスタＰＨＣＴ２のドレイン、ソース容量も大き
くなる。
Ｔ２を保護トランジスタ部ＢＨＴ１から遠くに配置し、
かつそのＷを大きくし、β値を大きくしている。保護制
御トランジスタ部ＢＨＣＴ２を保護トランジスタＢＨＴ
１から遠くに配置するとその間の配線抵抗も大きくなる
が、その分β値を大きくとることでＰチャネル保護制御
トランジスタＰＨＣＴ２のドレイン、ソース容量も大き
くなる。
【００６７】そのため、配置可能となり、Ｎチャネル保
護トランジスタＮＨＴ１のゲート電極電位を上昇させ、
フローティング状態にしやすくするため、Ｎチャネル保
護トランジスタＮＨＴ１は、ブレークダウン電圧が低く
なり、スナップバック状態に入りやすく、ＥＳＤ耐量が
向上する。
護トランジスタＮＨＴ１のゲート電極電位を上昇させ、
フローティング状態にしやすくするため、Ｎチャネル保
護トランジスタＮＨＴ１は、ブレークダウン電圧が低く
なり、スナップバック状態に入りやすく、ＥＳＤ耐量が
向上する。
【００６８】さらに、図１において全てのＶＤＤ接続と
ＧＮＤ接地の入れ替えと、ＮチャネルトランジスタとＰ
チャネルトランジスタの入れ替えを行った場合、すなわ
ちＰチャネル保護トランジスタＰＨＴ１をＮチャネル保
護トランジスタＮＨＴ１とし、Ｐチャネル保護制御トラ
ンジスタＰＨＣＴ１をＮチャネル保護制御トランジスタ
ＮＨＣＴ１とし、Ｎチャネル保護制御トランジスタＮＨ
ＣＴ２をＰチャネル保護制御トランジスタＰＨＣＴ２と
しても同様の効果が得られる事は言うまでもない。
ＧＮＤ接地の入れ替えと、ＮチャネルトランジスタとＰ
チャネルトランジスタの入れ替えを行った場合、すなわ
ちＰチャネル保護トランジスタＰＨＴ１をＮチャネル保
護トランジスタＮＨＴ１とし、Ｐチャネル保護制御トラ
ンジスタＰＨＣＴ１をＮチャネル保護制御トランジスタ
ＮＨＣＴ１とし、Ｎチャネル保護制御トランジスタＮＨ
ＣＴ２をＰチャネル保護制御トランジスタＰＨＣＴ２と
しても同様の効果が得られる事は言うまでもない。
【００６９】
【発明の効果】本発明による静電保護回路は、ＥＳＤパ
ルス印加時に誘導される電荷を静電保護トランジスタが
すみやかに放電させる素子配置と、スナップバック状態
に移行しにくい静電保護トランジスタを静電破壊されに
くい素子酉己置とを有するので、その効果は、ＥＳＤパ
ルス印加時に静電保護トランジスタのゲート電極を安定
したフローテイング状態に保つことで、スナップバック
状態へ移行しやすくする事である。これにより、ＥＳＤ
パルスを低減し破壊を防ぐ事ができる。
ルス印加時に誘導される電荷を静電保護トランジスタが
すみやかに放電させる素子配置と、スナップバック状態
に移行しにくい静電保護トランジスタを静電破壊されに
くい素子酉己置とを有するので、その効果は、ＥＳＤパ
ルス印加時に静電保護トランジスタのゲート電極を安定
したフローテイング状態に保つことで、スナップバック
状態へ移行しやすくする事である。これにより、ＥＳＤ
パルスを低減し破壊を防ぐ事ができる。
【００７０】すなわち、保護トランジスタのゲート電極
と電極パッドの間にトランジスタを挿入することで、Ｅ
ＳＤパルス印加時、挿入したトランジスタのドレイン・
ソース容量により、電極パッド側の電位上昇とともに、
保護トランジスタ側のゲート電極電位も安定して上昇す
るため、保護制御トランジスタＮＨＴ１、ＰＨＴ１のゲ
ート電極を上昇させて、ブレークダウン電圧のばらつき
を抑え、ブレークダウン電圧を低下させてスナップバッ
ク状態に移行しやすくするからである。
と電極パッドの間にトランジスタを挿入することで、Ｅ
ＳＤパルス印加時、挿入したトランジスタのドレイン・
ソース容量により、電極パッド側の電位上昇とともに、
保護トランジスタ側のゲート電極電位も安定して上昇す
るため、保護制御トランジスタＮＨＴ１、ＰＨＴ１のゲ
ート電極を上昇させて、ブレークダウン電圧のばらつき
を抑え、ブレークダウン電圧を低下させてスナップバッ
ク状態に移行しやすくするからである。
【００７１】また、複数のトランジスタが同時ＯＮしや
すくして、ＥＳＤパルスに誘導される電荷を分散させや
すくする為、保護トランジスタを並列接続して面積を拡
大することなくＥＳＤ耐量を向上させる。更に、保護制
御トランジスタを活性化しにくくし、もし活性化しても
電荷移動量を最小限にしている。これにより、安定した
フローティング状態を維持し、すみやかなスナップバッ
ク状態への移行を促す事ができる。
すくして、ＥＳＤパルスに誘導される電荷を分散させや
すくする為、保護トランジスタを並列接続して面積を拡
大することなくＥＳＤ耐量を向上させる。更に、保護制
御トランジスタを活性化しにくくし、もし活性化しても
電荷移動量を最小限にしている。これにより、安定した
フローティング状態を維持し、すみやかなスナップバッ
ク状態への移行を促す事ができる。
【００７２】すなわち、保護制御トランジスタのサイズ
を小さくしたり、チャネル長を長くするなどの工夫をし
てトランジスタのβを小さくしたレイアウト構造によ
り、トランジスタの単位面積当たりの電流能力を低下さ
せることなく、ＥＳＤ耐量を向上させる。
を小さくしたり、チャネル長を長くするなどの工夫をし
てトランジスタのβを小さくしたレイアウト構造によ
り、トランジスタの単位面積当たりの電流能力を低下さ
せることなく、ＥＳＤ耐量を向上させる。
【図１】 本発明の一実施形態による静電保護回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 本発明の一実施形態による静電保護回路のス
ナップバック特性を示す図である。
ナップバック特性を示す図である。
【図３】 本発明の一実施形態による静電保護回路の第
一のレイアウト図である。
一のレイアウト図である。
【図４】 本発明の一実施形態による静電保護回路の第
二のレイアウト図である。
二のレイアウト図である。
【図５】 本発明の一実施形態による静電保護回路の第
三のレイアウト図である。
三のレイアウト図である。
【図６】 第一の従来例による静電保護回路の構成を示
すブロック図である。
すブロック図である。
【図７】 第二の従来例による静電保護回路の構成を示
すブロック図である。
すブロック図である。
【図８】 第三の従来例による静電保護回路の構成を示
すブロック図である。
すブロック図である。
【図９】 第一の従来例による静電保護回路のスナップ
バック特性を示す図である。
バック特性を示す図である。
【図１０】 第二の従来例による静電保護回路のスナッ
プバック特性を示す図である。
プバック特性を示す図である。
【図１１】 第三の従来例による静電保護回路のスナッ
プバック特性を示す図である。
プバック特性を示す図である。
ＰＨＴ１ Ｐチャネル保護トランジスタ ＮＨＴ１ Ｎチャネル保護トランジスタ ＰＨＣＴ１、ＰＨＣＴ２ Ｐチャネル保護制御トラン
ジスタ ＮＨＣＴ１、ＮＨＣＴ２ Ｎチャネル保護制御トラン
ジスタ ＰＡＤ１ 電極パッド Ｌ１、Ｌ２、Ｌ３ 配線 ＢＨＴ１ 保護トランジスタ部 ＢＨＣＴ１、ＢＨＣＴ２ 保護制御トランジスタ部 ＮＰ 高濃度Ｎ型拡散層 ＰＰ 高濃度Ｐ型拡散層 ＧＡ ゲート電極 ＤＲＥＳ ドレイン電極抵抗 Ｖｌ０、Ｖ３０ 破壊電圧 ＢＶｌ、ＢＶ２、ＢＶ３、ＢＶ４ ブレークダウン電圧 ＶＳＰ スナップバック電圧 Ｉ１０ 破壊電流値 １０、２０、３０、４０ 波形 ＶＤＤ 電源端子 ＧＮＤ 接地点
ジスタ ＮＨＣＴ１、ＮＨＣＴ２ Ｎチャネル保護制御トラン
ジスタ ＰＡＤ１ 電極パッド Ｌ１、Ｌ２、Ｌ３ 配線 ＢＨＴ１ 保護トランジスタ部 ＢＨＣＴ１、ＢＨＣＴ２ 保護制御トランジスタ部 ＮＰ 高濃度Ｎ型拡散層 ＰＰ 高濃度Ｐ型拡散層 ＧＡ ゲート電極 ＤＲＥＳ ドレイン電極抵抗 Ｖｌ０、Ｖ３０ 破壊電圧 ＢＶｌ、ＢＶ２、ＢＶ３、ＢＶ４ ブレークダウン電圧 ＶＳＰ スナップバック電圧 Ｉ１０ 破壊電流値 １０、２０、３０、４０ 波形 ＶＤＤ 電源端子 ＧＮＤ 接地点
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−36245（ＪＰ，Ａ) 特開 平７−74611（ＪＰ，Ａ) 特開 平６−318859（ＪＰ，Ａ) 特開 平６−177331（ＪＰ，Ａ) 特開 平７−7406（ＪＰ，Ａ) 米国特許5644459（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/003
Claims (7)
- 【請求項１】 電極パッドに印加される静電気の電荷を
放電して内部回路を保護する保護トランジスタ手段と、
この保護トランジスタの動作を制御する静電保護制御手
段とを備え、 前記静電保護制御手段が、電源非投入時に前記保護トラ
ンジスタ手段のゲート電極をフローティング状態に保つ
ように制御する第１の静電保護制御トランジスタ手段
と、前記保護トランジスタのゲート電極に電位を与える
第２の静電保護制御トランジスタ手段とから成る静電保
護回路において、 前記保護トランジスタ手段が、第１の第１導電型ＭＯＳ
トランジスタの一端を第１の電源に接続し、他端は電極
パッドに接続する構成であり、 前記第１の静電保護制御トランジスタ手段が、第２の第
１導電型ＭＯＳトランジスタの一端を第１の電源に接続
し、前記第２の第１導電型ＭＯＳトランジスタの他端を
前記第１の第１導電型ＭＯＳトランジスタのゲート電極
に接続し、前記第２の第１導電型ＭＯＳトランジスタの
ゲート電極を第２の電源に接続する構成であり、 前記第２の静電保護制御トランジスタ手段が、第３の第
２導電型ＭＯＳトランジスターの一端を前記第１の第１
導電型ＭＯＳトランジスタのゲート電極に接続し、他端
は電極パッドに接続し、前記第３の第２導電型ＭＯＳト
ランジスタのゲート電極を第２の電源に接続する構成で
ある ことを特徴とする静電保護回路。 - 【請求項２】 電極パッドに印加される静電気の電荷を
放電して内部回路を保護する保護トランジスタ手段と、
この保護トランジスタの動作を制御する静電保護制御手
段とを備え、 前記静電保護制御手段が、電源非投入時に前記保護トラ
ンジスタ手段のゲート電極をフローティング状態に保つ
ように制御する第１の静電保護制御トランジスタ手段
と、前記保護トランジスタのゲート電極に電位を与える
第２の静電保護制御トランジスタ手段とから成る静電保
護回路において、 前記保護トランジスタ手段が、第１の第１導電型ＭＯＳ
トランジスタの一端を第１の電源に接続し、第１の第２
導電型ＭＯＳトランジスタの一端を第２の電源に接続
し、前記第１の第１導電型ＭＯＳトランジスタの他端と
前記第１の第２導電型ＭＯＳトランジスタの他端を共通
にして電極パッドと電気的に接続して構成され、 前記第１の静電保護制御トランジスタ手段が、第２の第
１導電型ＭＯＳトランジスタの一端を第１の電源に接続
し、前記第２の第１導電型ＭＯＳトランジスタの他端を
前記第１の第１導電型ＭＯＳトランジスタのゲート電極
に接続し、前記第２の第１導電型ＭＯＳトランジスタの
ゲート電極を第２の電源に接続し、第２の第２導電型Ｍ
ＯＳトランジスタの一端を第２の電源に接続し、前記第
２の第２導電型ＭＯＳトランジスタの他端を前記第１の
第２導電型ＭＯＳトランジスタのゲート電極に接続し、
前記第２の第２導電型ＭＯＳトランジスタのゲート電極
を第１の電源に接続してなる構成され、 前記第２の静電保護制御トランジスタ手段が、第３の第
２導電型ＭＯＳトランジスターの一端を前記第１の第１
導電型ＭＯＳトランジスタのゲート電極に接続し、第３
の第１導電型ＭＯＳトランジスタの一端を前記第１の第
２導電型ＭＯＳトランジスタのゲート電極と接続し、前
記第３の第２導電型ＭＯＳトランジスタの他端と前記第
３の第１導電型ＭＯＳトランジスタの他端とを共通にし
て電極パッドと電気的に接続し、前記第３の第２導電型
ＭＯＳトランジスタのゲート電極を第２の電源に接続
し、前記第３の第２導電型ＭＯＳトランジスタのゲート
電極を第１の電源と接続して構成されていることを特徴
とする静電保護回路。 - 【請求項３】 前記保護トランジスタ手段のゲート電極
を安定にフローティング状態に保ち非活性化させるため
に前記静電保護トランジスタ手段と前記第１の静電保護
制御トランジスタ手段とが別領域に分離配置され、 前記保護トランジスタ手段のゲート電極に対し安定な電
圧を与えるために前記静電保護トランジスタ手段と前記
第２の静電保護制御トランジスタ手段とが別領域に分離
配置されていることを特徴とする請求項１または請求項
２記載の静電保護回路。 - 【請求項４】 前記第３の第１導電型ＭＯＳトランジス
タのゲート幅が前記第２の第２導電型ＭＯＳトランジス
タのゲート幅以下である場合に、前記第１の第２導電型
ＭＯＳトランジスタ近傍に前記第３の第１導電型ＭＯＳ
トランジスタが配置され、前記第２の第２導電型ＭＯＳ
トランジスタの配置位置は、前記第１の第２導電型ＭＯ
Ｓトランジスタと前記第３の第１導電型ＭＯＳトランジ
スタとが配置されている位置の間の距離より遠い位置で
あることを特徴とする請求項２記載または請求項３記載
の静電保護回路。 - 【請求項５】 前記第３の第２導電型ＭＯＳトランジス
タのゲート幅が前記第２の第１導電型ＭＯＳトランジス
タのゲート幅以下である場合に、前記第１の第１導電型
ＭＯＳトランジスタ近傍に前記第３の第２導電型ＭＯＳ
トランジスタが配置され、前記第２の第１導電型ＭＯＳ
トランジスタの配置位置は、前記第１の第１導電型ＭＯ
Ｓトランジスタと前記第３の第２導電型ＭＯＳトランジ
スタとが配置されている位置の間の距離より遠い位置で
あることを特徴とする請求項２ないし請求項４いずれか
に記載の静電保護回路。 - 【請求項６】 前記第３の第１導電型ＭＯＳトランジス
タのゲート幅が第２の第２導電型ＭＯＳトランジスタの
ゲート幅より大きい場合に、前記第１の第２導電型ＭＯ
Ｓトランジスタ近傍に前記第３の第１導電型ＭＯＳトラ
ンジスタを配置され、前記第２の第２導電型ＭＯＳトラ
ンジスタの配置位置は、前記第１の第２導電型ＭＯＳト
ランジスタと前記第３の第１導電型ＭＯＳトランジスタ
とが配置されている位置の間の距離以下の位置に配置さ
れていることを特徴とする請求項２ないし請求項５いず
れかに記載の静電保護回路。 - 【請求項７】 前記第３の第２導電型ＭＯＳトランジス
タのゲート幅が第２の第１導電型ＭＯＳトランジスタの
ゲート幅より大きい場合に、前記第１の第１導電型ＭＯ
Ｓトランジスタ近傍に前記第３の第２導電型ＭＯＳトラ
ンジスタが配置され、前記第２の第１導電型ＭＯＳトラ
ンジスタの配置位置は、前記第１の第１導電型ＭＯＳト
ランジスタと前記第３の第２導電型ＭＯＳトランジスタ
との配置されている位置の間の距離以下の位置に配置さ
れていることを特徴とする請求項２ないし請求項６いず
れかに記載の静電保護回路。
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