JP2878587B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、例
えば、データ出力バッファ及びデータ入力バッファを備
える大規模集積回路装置ならびにそのデバイス帯電モデ
ルによる静電破壊防止技術に利用して特に有効な技術に
関するものである。
えば、データ出力バッファ及びデータ入力バッファを備
える大規模集積回路装置ならびにそのデバイス帯電モデ
ルによる静電破壊防止技術に利用して特に有効な技術に
関するものである。
【０００２】
【従来の技術】図２０に示すように、保護回路を備えた
出力回路の例として特開平５−１２８８７２号公報があ
る。この保護回路は、電源ＶＣＣあるいは、接地電位を
基準に信号出力端子Ｄout に静電放電時のような負極性
の高い電圧パルスが印加された場合、トランジスタ（Ｍ
ＯＳＦＥＴ）Ｑ２のゲートとドレイン又はドレインとソ
ース間に負極性の高い電圧が印加されて、ドレインとゲ
ート間のゲート絶縁膜破壊を防止するために、トランジ
スタＱ３とＱ４が設けられるものである。
出力回路の例として特開平５−１２８８７２号公報があ
る。この保護回路は、電源ＶＣＣあるいは、接地電位を
基準に信号出力端子Ｄout に静電放電時のような負極性
の高い電圧パルスが印加された場合、トランジスタ（Ｍ
ＯＳＦＥＴ）Ｑ２のゲートとドレイン又はドレインとソ
ース間に負極性の高い電圧が印加されて、ドレインとゲ
ート間のゲート絶縁膜破壊を防止するために、トランジ
スタＱ３とＱ４が設けられるものである。
【０００３】これらの保護トランジスタＱ３とＱ４は、
上記出力用のトランジスタＱ１とＱ２のゲートと出力端
子Ｄout が接続された出力ノードとの間に設けられ、ゲ
ートに回路の接地電位が与えられている。そして、その
チャンネル長をパンチスルーが生じない程度で短くし
て、出力端子Ｄout に負極性の静電放電電圧が印加され
たとき、導通状態になって出力用のトランジスタＱ１と
Ｑ２のゲート電圧を出力端子Ｄout と同レベルまで低下
させる。
上記出力用のトランジスタＱ１とＱ２のゲートと出力端
子Ｄout が接続された出力ノードとの間に設けられ、ゲ
ートに回路の接地電位が与えられている。そして、その
チャンネル長をパンチスルーが生じない程度で短くし
て、出力端子Ｄout に負極性の静電放電電圧が印加され
たとき、導通状態になって出力用のトランジスタＱ１と
Ｑ２のゲート電圧を出力端子Ｄout と同レベルまで低下
させる。
【０００４】
【発明が解決しようとする課題】デバイスの静電破壊
は、静電気放電（Electro-static Discharge；ＥＳＤ）
により起こる。このＥＳＤ現象は次のような三つに分類
される。（１）人体モデル(Human Body Model ；HBD)、
（２）デバイス帯電モデル(Charge Device Model；CD
M)、（３）電界誘導モデル(Field Induced Model) があ
る。このうち、デバイス帯電モデルには、パッケージ帯
電モデル(Charge Package Model ；CPM)も含まれる。こ
のうち、（３）電界誘導モデルは、事例が少ないために
あまり問題にされてはいない。
は、静電気放電（Electro-static Discharge；ＥＳＤ）
により起こる。このＥＳＤ現象は次のような三つに分類
される。（１）人体モデル(Human Body Model ；HBD)、
（２）デバイス帯電モデル(Charge Device Model；CD
M)、（３）電界誘導モデル(Field Induced Model) があ
る。このうち、デバイス帯電モデルには、パッケージ帯
電モデル(Charge Package Model ；CPM)も含まれる。こ
のうち、（３）電界誘導モデルは、事例が少ないために
あまり問題にされてはいない。
【０００５】人体モデルは、静電気で帯電した人がデバ
イスに接触し、デバイスのピンに放電するモデルをい
い、このとき、他のピンが接地されているなど、何らか
の電位に接続されている場合、放電電流がデバイス内を
貫通してデバイスを破壊に至らしめる。あるいは、帯電
した人がデバイスを手で持った状態で、デバイスのピン
を金属板に接触させた場合も同様な現象が生じる。この
人体モデルによる試験回路は、人体を静電容量（キャパ
シタ）として、それに充電を行い、抵抗を皮膚抵抗値に
置き換えてデバイスのピンに接続して、電圧パルスを印
加させるものである。上記公報のＥＳＤ保護回路は、外
部端子に負極性の高電圧パルスが印加されたときを問題
とするものであるため、上記の人体モデルを前提とした
ものであるということができる。
イスに接触し、デバイスのピンに放電するモデルをい
い、このとき、他のピンが接地されているなど、何らか
の電位に接続されている場合、放電電流がデバイス内を
貫通してデバイスを破壊に至らしめる。あるいは、帯電
した人がデバイスを手で持った状態で、デバイスのピン
を金属板に接触させた場合も同様な現象が生じる。この
人体モデルによる試験回路は、人体を静電容量（キャパ
シタ）として、それに充電を行い、抵抗を皮膚抵抗値に
置き換えてデバイスのピンに接続して、電圧パルスを印
加させるものである。上記公報のＥＳＤ保護回路は、外
部端子に負極性の高電圧パルスが印加されたときを問題
とするものであるため、上記の人体モデルを前提とした
ものであるということができる。
【０００６】近年の自動化技術の進展に伴い、デバイス
を人間の手で扱うことが少なく人体モデルによるＥＳＤ
破壊対策の必要性は低くなるのに対して、上記ＩＣ試験
工程の自動化や機器組み立て工程の自動化によって、デ
バイスの搬送時におけるパッケージの摩擦や帯電した製
造装置等への接触によってデバイス自体が帯電するとい
う、上記のデバイス帯電モデルによる帯電が多発する傾
向にある。
を人間の手で扱うことが少なく人体モデルによるＥＳＤ
破壊対策の必要性は低くなるのに対して、上記ＩＣ試験
工程の自動化や機器組み立て工程の自動化によって、デ
バイスの搬送時におけるパッケージの摩擦や帯電した製
造装置等への接触によってデバイス自体が帯電するとい
う、上記のデバイス帯電モデルによる帯電が多発する傾
向にある。
【０００７】このデバイス帯電モデルは、図１８に示す
ように、デバイス（ＬＳＩ）が帯電した絶縁体に接近す
ると、Ａのように静電誘導によってデバイスの導体部全
部（チップ、リードフレーム、ワイヤなどのすべて）が
一様に帯電する。そして、Ｂのように誘導電荷が放電す
るときに静電破壊が生じる。あるいは、Ｂの誘導電荷の
放電の結果として、Ｃのようにデバイスに実帯電が発生
し、これが図１９のようにリードが接地されるときに放
電が発生して静電破壊が生じる。このように帯電モデル
によるＥＳＤ破壊は、デバイスの導体部に一様に帯電し
た電荷が、放電ピンのパッドに集中して起こるものであ
る。
ように、デバイス（ＬＳＩ）が帯電した絶縁体に接近す
ると、Ａのように静電誘導によってデバイスの導体部全
部（チップ、リードフレーム、ワイヤなどのすべて）が
一様に帯電する。そして、Ｂのように誘導電荷が放電す
るときに静電破壊が生じる。あるいは、Ｂの誘導電荷の
放電の結果として、Ｃのようにデバイスに実帯電が発生
し、これが図１９のようにリードが接地されるときに放
電が発生して静電破壊が生じる。このように帯電モデル
によるＥＳＤ破壊は、デバイスの導体部に一様に帯電し
た電荷が、放電ピンのパッドに集中して起こるものであ
る。
【０００８】つまり、帯電モデルでは、パッケージの摩
擦や上記のような絶縁体の正又は負の帯電に応じて負又
は正のいずれにも帯電するので、それぞれに対応した対
策が必要となる。そして、上記のような実帯電状態に対
しては内部ノードに電荷が閉じ込まれることになるため
に、保護用のＭＯＳＦＥＴ自体も保護の対象となるもの
である。したがって、上記公報のように人体モデルによ
る負極性の高電圧パルスのみに対する対策では不十分で
あることの他、保護用のトランジスタのチャンネル長を
短く形成するものであるので、上記のようなデバイス帯
電モデルにおいては保護用のトランジスタが先に破壊さ
れやすく、信頼性に欠けるという問題を有するものであ
る。
擦や上記のような絶縁体の正又は負の帯電に応じて負又
は正のいずれにも帯電するので、それぞれに対応した対
策が必要となる。そして、上記のような実帯電状態に対
しては内部ノードに電荷が閉じ込まれることになるため
に、保護用のＭＯＳＦＥＴ自体も保護の対象となるもの
である。したがって、上記公報のように人体モデルによ
る負極性の高電圧パルスのみに対する対策では不十分で
あることの他、保護用のトランジスタのチャンネル長を
短く形成するものであるので、上記のようなデバイス帯
電モデルにおいては保護用のトランジスタが先に破壊さ
れやすく、信頼性に欠けるという問題を有するものであ
る。
【０００９】この発明の目的は、デバイス帯電による出
力回路又は入力回路のＥＳＤ破壊に対する保護回路を備
えた半導体装置を提供することにある。
力回路又は入力回路のＥＳＤ破壊に対する保護回路を備
えた半導体装置を提供することにある。
【００１０】この発明の他の目的は、チップサイズを大
きくすることなく、効果的にデバイス帯電による出力回
路又は入力回路のＥＳＤ破壊に対する保護を可能にした
半導体装置を提供することにある。
きくすることなく、効果的にデバイス帯電による出力回
路又は入力回路のＥＳＤ破壊に対する保護を可能にした
半導体装置を提供することにある。
【００１１】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち１つの代表的なものの概要を簡単に説明すれ
ば、次の通りである。すなわち、外部端子に一方のソー
ス又はドレインが接続された出力ＭＯＳＦＥＴのゲート
と上記外部端子の間に設けられて、ゲートが高電圧側電
源端子に接続されて上記出力ＭＯＳＦＥＴと同じかそれ
より大きなチャンネル長を持つようにされたＰチャンネ
ル型の第１保護用ＭＯＳＦＥＴ、又はそのゲートが低電
圧側電源端子に接続され、上記出力ＭＯＳＦＥＴと同じ
かそれより大きなチャンネル長を持つようにされたＮチ
ャンネル型の第２保護用ＭＯＳＦＥＴを設ける。
発明のうち１つの代表的なものの概要を簡単に説明すれ
ば、次の通りである。すなわち、外部端子に一方のソー
ス又はドレインが接続された出力ＭＯＳＦＥＴのゲート
と上記外部端子の間に設けられて、ゲートが高電圧側電
源端子に接続されて上記出力ＭＯＳＦＥＴと同じかそれ
より大きなチャンネル長を持つようにされたＰチャンネ
ル型の第１保護用ＭＯＳＦＥＴ、又はそのゲートが低電
圧側電源端子に接続され、上記出力ＭＯＳＦＥＴと同じ
かそれより大きなチャンネル長を持つようにされたＮチ
ャンネル型の第２保護用ＭＯＳＦＥＴを設ける。
【００１３】
【作用】上記手段によれば、デバイス帯電により外部端
子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方
がオン状態になって、同様にデバイス帯電により出力Ｍ
ＯＳＦＥＴのゲート側の電荷も放電させることができる
のでＥＳＤ破壊を防止することができる。
子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方
がオン状態になって、同様にデバイス帯電により出力Ｍ
ＯＳＦＥＴのゲート側の電荷も放電させることができる
のでＥＳＤ破壊を防止することができる。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち他の１つの代表的なものの概要を簡単に説明
すれば、次の通りである。すなわち、外部端子にゲート
が接続された入力ＭＯＳＦＥＴの出力信号が得られるソ
ース又はドレインと上記外部端子との間に、そのゲート
が高電圧側電源端子に接続されたＰチャンネル型の第３
保護用ＭＯＳＦＥＴ又はそのゲートが低電圧側電源端子
に接続されたＮチャンネル型の第４保護用ＭＯＳＦＥＴ
を設ける。
発明のうち他の１つの代表的なものの概要を簡単に説明
すれば、次の通りである。すなわち、外部端子にゲート
が接続された入力ＭＯＳＦＥＴの出力信号が得られるソ
ース又はドレインと上記外部端子との間に、そのゲート
が高電圧側電源端子に接続されたＰチャンネル型の第３
保護用ＭＯＳＦＥＴ又はそのゲートが低電圧側電源端子
に接続されたＮチャンネル型の第４保護用ＭＯＳＦＥＴ
を設ける。
【００１５】
【作用】上記手段によれば、デバイス帯電により外部端
子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方
がオン状態になって、同様にデバイス帯電により入力Ｍ
ＯＳＦＥＴの出力ノードであるソース又はドレイン側の
電荷も放電させることができるのでＥＳＤ破壊を防止す
ることができる。
子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方
がオン状態になって、同様にデバイス帯電により入力Ｍ
ＯＳＦＥＴの出力ノードであるソース又はドレイン側の
電荷も放電させることができるのでＥＳＤ破壊を防止す
ることができる。
【００１６】
【実施例】図１には、この発明に係るデータ出力バッフ
ァＤＯＢの一実施例の回路図が示されている。同図の各
回路素子は、他の同様な複数のデータ出力バッファや図
示しない入力バッファ及び内部回路とともに、ダイナミ
ック型ＲＡＭ等のような大規模集積回路装置ＬＳＩに形
成される。それ故、図１の各回路素子は、公知の半導体
集積回路の製造技術によって、大規模集積回路装置ＬＳ
Ｉを構成する他の回路素子とともに１個の単結晶シリコ
ンのような半導体基板面上に形成される。
ァＤＯＢの一実施例の回路図が示されている。同図の各
回路素子は、他の同様な複数のデータ出力バッファや図
示しない入力バッファ及び内部回路とともに、ダイナミ
ック型ＲＡＭ等のような大規模集積回路装置ＬＳＩに形
成される。それ故、図１の各回路素子は、公知の半導体
集積回路の製造技術によって、大規模集積回路装置ＬＳ
Ｉを構成する他の回路素子とともに１個の単結晶シリコ
ンのような半導体基板面上に形成される。
【００１７】この実施例においては、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰ
チャンネル型であって、矢印の付されないＮチャンネル
ＭＯＳＦＥＴと区別して示される。また、以下の記述で
は、対応するボンディングパッド及びボンディングワイ
ヤ等を含めて外部端子と称する。また、本願においてＭ
ＯＳＦＥＴは、絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴ）の意味で用いている。
（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰ
チャンネル型であって、矢印の付されないＮチャンネル
ＭＯＳＦＥＴと区別して示される。また、以下の記述で
は、対応するボンディングパッド及びボンディングワイ
ヤ等を含めて外部端子と称する。また、本願においてＭ
ＯＳＦＥＴは、絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴ）の意味で用いている。
【００１８】図１において、この実施例のデータ出力バ
ッファＤＯＢは、回路の高電位側電源電圧つまり電源電
圧ＶＣＣと外部端子つまりデータ出力端子Ｄｏｕｔとの
間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＮ１
と、データ出力端子Ｄｏｕｔと回路の低電位側電源電圧
つまり接地電位ＶＳＳとの間に設けられるＮチャンネル
型の出力ＭＯＳＦＥＴＮ２とを含む。このうち、出力Ｍ
ＯＳＦＥＴＮ１のゲートつまり内部ノードｎａは、ノア
（ＮＯＲ）ゲートＮＯ１の出力端子に結合され、出力Ｍ
ＯＳＦＥＴＮ２のゲートつまり内部ノードｎｂは、ノア
ゲートＮＯ２の出力端子に結合される。ノアゲートＮＯ
２の一方の入力端子には、データ出力バッファＤＯＢの
図示されない前段回路から内部出力信号ＯＤが供給さ
れ、ノアゲートＮＯ１の一方の入力端子には、そのイン
バータＶ１による反転信号が供給される。ノアゲートＮ
Ｏ１及びＮＯ２の他方の入力端子には、図示されないタ
イミング発生回路から内部制御信号ＤＯＣのインバータ
Ｖ２による反転信号が共通に供給される。
ッファＤＯＢは、回路の高電位側電源電圧つまり電源電
圧ＶＣＣと外部端子つまりデータ出力端子Ｄｏｕｔとの
間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＮ１
と、データ出力端子Ｄｏｕｔと回路の低電位側電源電圧
つまり接地電位ＶＳＳとの間に設けられるＮチャンネル
型の出力ＭＯＳＦＥＴＮ２とを含む。このうち、出力Ｍ
ＯＳＦＥＴＮ１のゲートつまり内部ノードｎａは、ノア
（ＮＯＲ）ゲートＮＯ１の出力端子に結合され、出力Ｍ
ＯＳＦＥＴＮ２のゲートつまり内部ノードｎｂは、ノア
ゲートＮＯ２の出力端子に結合される。ノアゲートＮＯ
２の一方の入力端子には、データ出力バッファＤＯＢの
図示されない前段回路から内部出力信号ＯＤが供給さ
れ、ノアゲートＮＯ１の一方の入力端子には、そのイン
バータＶ１による反転信号が供給される。ノアゲートＮ
Ｏ１及びＮＯ２の他方の入力端子には、図示されないタ
イミング発生回路から内部制御信号ＤＯＣのインバータ
Ｖ２による反転信号が共通に供給される。
【００１９】これにより、出力ＭＯＳＦＥＴＮ１は、ノ
アゲートＮＯ１の出力信号がハイレベルとされるとき、
言い換えるならば内部制御信号ＤＯＣがハイレベルとさ
れかつ内部出力信号ＯＤがハイレベルとされるときオン
状態となり、データ出力端子Ｄｏｕｔを電源電圧ＶＣＣ
よりそのしきい値電圧分だけ低い（ＶＣＣ−Ｖth) ハイ
レベルとする。一方、出力ＭＯＳＦＥＴＮ２は、ノアゲ
ートＮＯ２の出力信号がハイレベルとされるとき、言い
換えるならば内部制御信号ＤＯＣがハイレベルとされか
つ内部出力信号ＯＤがロウレベルとされるときオン状態
となり、データ出力端子Ｄｏｕｔを接地電位ＶＳＳのよ
うなロウレベルとする。
アゲートＮＯ１の出力信号がハイレベルとされるとき、
言い換えるならば内部制御信号ＤＯＣがハイレベルとさ
れかつ内部出力信号ＯＤがハイレベルとされるときオン
状態となり、データ出力端子Ｄｏｕｔを電源電圧ＶＣＣ
よりそのしきい値電圧分だけ低い（ＶＣＣ−Ｖth) ハイ
レベルとする。一方、出力ＭＯＳＦＥＴＮ２は、ノアゲ
ートＮＯ２の出力信号がハイレベルとされるとき、言い
換えるならば内部制御信号ＤＯＣがハイレベルとされか
つ内部出力信号ＯＤがロウレベルとされるときオン状態
となり、データ出力端子Ｄｏｕｔを接地電位ＶＳＳのよ
うなロウレベルとする。
【００２０】この実施例において、データ出力バッファ
ＤＯＢは、出力ＭＯＳＦＥＴＮ１のゲートつまり内部ノ
ードｎａとデータ出力端子Ｄｏｕｔとの間に設けられる
保護用ＮチャンネルＭＯＳＦＥＴＮ３と、出力ＭＯＳＦ
ＥＴＮ２のゲートつまり内部ノードｎｂとデータ出力端
子Ｄｏｕｔとの間に設けられる保護用ＮチャンネルＭＯ
ＳＦＥＴＮ４が設けられる。これらの保護用ＭＯＳＦＥ
ＴＮ３及びＮ４のゲートには、回路の低電位側電源電圧
つまり接地電位ＶＳＳが共通に供給される。これによ
り、ＭＯＳＦＥＴＮ３及びＮ４は、大規模集積回路装置
ＬＳＩの通常の動作状態において定常的にオフ状態とさ
れ、データ出力バッファＤＯＢの動作に影響を与えない
ものとされる。
ＤＯＢは、出力ＭＯＳＦＥＴＮ１のゲートつまり内部ノ
ードｎａとデータ出力端子Ｄｏｕｔとの間に設けられる
保護用ＮチャンネルＭＯＳＦＥＴＮ３と、出力ＭＯＳＦ
ＥＴＮ２のゲートつまり内部ノードｎｂとデータ出力端
子Ｄｏｕｔとの間に設けられる保護用ＮチャンネルＭＯ
ＳＦＥＴＮ４が設けられる。これらの保護用ＭＯＳＦＥ
ＴＮ３及びＮ４のゲートには、回路の低電位側電源電圧
つまり接地電位ＶＳＳが共通に供給される。これによ
り、ＭＯＳＦＥＴＮ３及びＮ４は、大規模集積回路装置
ＬＳＩの通常の動作状態において定常的にオフ状態とさ
れ、データ出力バッファＤＯＢの動作に影響を与えない
ものとされる。
【００２１】上記出力ＭＯＳＦＥＴＮ１のゲートつまり
内部ノードｎａとデータ出力端子Ｄｏｕｔとの間に設け
られる保護用ＰチャンネルＭＯＳＦＥＴＰ１と、出力Ｍ
ＯＳＦＥＴＮ２のゲートつまり内部ノードｎｂとデータ
出力端子Ｄｏｕｔとの間に設けられる保護用Ｐチャンネ
ルＭＯＳＦＥＴＰ２が設けられる。これらの保護用ＭＯ
ＳＦＥＴＰ１及びＰ２のゲートには、回路の高電位側電
源電圧ＶＣＣに共通に接続される。これにより、ＭＯＳ
ＦＥＴＰ１及び１Ｐ２、大規模集積回路装置ＬＳＩの通
常の動作状態において定常的にオフ状態とされ、データ
出力バッファＤＯＢの動作に影響を与えないものとされ
る。
内部ノードｎａとデータ出力端子Ｄｏｕｔとの間に設け
られる保護用ＰチャンネルＭＯＳＦＥＴＰ１と、出力Ｍ
ＯＳＦＥＴＮ２のゲートつまり内部ノードｎｂとデータ
出力端子Ｄｏｕｔとの間に設けられる保護用Ｐチャンネ
ルＭＯＳＦＥＴＰ２が設けられる。これらの保護用ＭＯ
ＳＦＥＴＰ１及びＰ２のゲートには、回路の高電位側電
源電圧ＶＣＣに共通に接続される。これにより、ＭＯＳ
ＦＥＴＰ１及び１Ｐ２、大規模集積回路装置ＬＳＩの通
常の動作状態において定常的にオフ状態とされ、データ
出力バッファＤＯＢの動作に影響を与えないものとされ
る。
【００２２】パッケージ封入を終えた大規模集積回路装
置ＬＳＩは、試験工程や機器組み立て工程におけるパッ
ケージの摩擦や帯電した製造装置等への接触等によって
デバイス自体が帯電するいわゆるデバイス帯電モデルに
よる帯電を受ける。このパッケージの帯電は、静電誘導
によってデータ出力バッファＤＯＢの内部ノードｎａ〜
ｎｅを例えば比較的大きな絶対値の正又は負電位に帯電
させる。そして、デバイス帯電により内部ノードｎｄつ
まりデータ出力端子Ｄｏｕｔに蓄積された正電荷又は負
電荷は、製造工程においてデータ出力端子Ｄｏｕｔが治
工具や人体等の導体に接触することにより放電して低電
位となるのに対して、内部ノードｎａやｎｂは前記保護
用のＭＯＳＦＥＴがないときには放電経路がないので、
出力ＭＯＳＦＥＴＮ１のゲート及びソース間ならびに出
力ＭＯＳＦＥＴＮ２のゲート及びドレイン間には、内部
ノードｎａ及びｎｂの帯電電圧に相当する比較的大きな
正電圧又は負電圧が印加されることになる。
置ＬＳＩは、試験工程や機器組み立て工程におけるパッ
ケージの摩擦や帯電した製造装置等への接触等によって
デバイス自体が帯電するいわゆるデバイス帯電モデルに
よる帯電を受ける。このパッケージの帯電は、静電誘導
によってデータ出力バッファＤＯＢの内部ノードｎａ〜
ｎｅを例えば比較的大きな絶対値の正又は負電位に帯電
させる。そして、デバイス帯電により内部ノードｎｄつ
まりデータ出力端子Ｄｏｕｔに蓄積された正電荷又は負
電荷は、製造工程においてデータ出力端子Ｄｏｕｔが治
工具や人体等の導体に接触することにより放電して低電
位となるのに対して、内部ノードｎａやｎｂは前記保護
用のＭＯＳＦＥＴがないときには放電経路がないので、
出力ＭＯＳＦＥＴＮ１のゲート及びソース間ならびに出
力ＭＯＳＦＥＴＮ２のゲート及びドレイン間には、内部
ノードｎａ及びｎｂの帯電電圧に相当する比較的大きな
正電圧又は負電圧が印加されることになる。
【００２３】この実施例の保護用のＮチャンネルＭＯＳ
ＦＥＴＮ３及びＮ４は、そのゲートつまり内部ノードｎ
ｅがデバイス帯電により正の高電圧とされたとき、その
ソースつまりデータ出力端子Ｄｏｕｔの電位が導体接触
にともなう放電により低下することでオン状態となる。
これにより、内部ノードｎａ及びｎｂに蓄積された電荷
は、これらのＭＯＳＦＥＴＮ３及びＮ４を介して放電さ
れて低電位となる。この結果、上記のようなデバイス帯
電による正の高電圧に対しては、出力ＭＯＳＦＥＴＮ１
のゲート・ソース間電圧及び出力ＭＯＳＦＥＴＮ２のゲ
ート・ドレイン間電圧を小さくしてその酸化膜破壊を防
止し、大規模集積回路装置ＬＳＩの信頼性を高めること
ができるものとなる。
ＦＥＴＮ３及びＮ４は、そのゲートつまり内部ノードｎ
ｅがデバイス帯電により正の高電圧とされたとき、その
ソースつまりデータ出力端子Ｄｏｕｔの電位が導体接触
にともなう放電により低下することでオン状態となる。
これにより、内部ノードｎａ及びｎｂに蓄積された電荷
は、これらのＭＯＳＦＥＴＮ３及びＮ４を介して放電さ
れて低電位となる。この結果、上記のようなデバイス帯
電による正の高電圧に対しては、出力ＭＯＳＦＥＴＮ１
のゲート・ソース間電圧及び出力ＭＯＳＦＥＴＮ２のゲ
ート・ドレイン間電圧を小さくしてその酸化膜破壊を防
止し、大規模集積回路装置ＬＳＩの信頼性を高めること
ができるものとなる。
【００２４】この実施例の保護用のＰチャンネルＭＯＳ
ＦＥＴＰ１及びＰ２は、そのゲートつまり内部ノードｎ
ｅがデバイス帯電により負の高電圧とされたとき、その
ソースつまりデータ出力端子Ｄｏｕｔの電位が導体接触
にともなう放電により低下することでオン状態となる。
これにより、内部ノードｎａ及びｎｂに蓄積された電荷
は、これらのＭＯＳＦＥＴＰ１及びＰ２を介して放電さ
れて低電位となる。この結果、上記のようなデバイス帯
電による負の高電圧に対しては、出力ＭＯＳＦＥＴＮ１
のゲート・ソース間電圧及び出力ＭＯＳＦＥＴＮ２のゲ
ート・ドレイン間電圧を小さくしてその酸化膜破壊を防
止し、大規模集積回路装置ＬＳＩの信頼性を高めること
ができるものとなる。
ＦＥＴＰ１及びＰ２は、そのゲートつまり内部ノードｎ
ｅがデバイス帯電により負の高電圧とされたとき、その
ソースつまりデータ出力端子Ｄｏｕｔの電位が導体接触
にともなう放電により低下することでオン状態となる。
これにより、内部ノードｎａ及びｎｂに蓄積された電荷
は、これらのＭＯＳＦＥＴＰ１及びＰ２を介して放電さ
れて低電位となる。この結果、上記のようなデバイス帯
電による負の高電圧に対しては、出力ＭＯＳＦＥＴＮ１
のゲート・ソース間電圧及び出力ＭＯＳＦＥＴＮ２のゲ
ート・ドレイン間電圧を小さくしてその酸化膜破壊を防
止し、大規模集積回路装置ＬＳＩの信頼性を高めること
ができるものとなる。
【００２５】出力ＭＯＳＦＥＴＮ１及びＮ２は、内部ノ
ードｎａやｎｂに正の高電圧が発生したとき、放電によ
りデータ出力端子Ｄｏｕｔの電位が低下してからそのゲ
ートつまり上記内部ノードｎａ及びｎｂの電位が低下す
るまでの間、一時的にオン状態となる。この間、内部ノ
ードｎｃつまり電源電圧供給点ＶＣＣと内部ノードｎｅ
つまり接地電位供給点ＶＳＳに蓄積された正電荷は、出
力ＭＯＳＦＥＴＮ１及びＮ２とデータ出力端子Ｄｏｕｔ
を介してそれぞれ放電され、これによって内部ノードｎ
ｃ及びｎｅの電位も低下する。また、デバイス帯電によ
り負電圧に帯電されたときにも、内部ノードｎａやｎｂ
の放電による電位上昇に伴い、出力ＭＯＳＦＥＴＮ１や
Ｎ２が一時的にオン状態となって内部ノードｎｃつまり
電源電圧供給点ＶＣＣと内部ノードｎｅつまり接地電位
供給点ＶＳＳに蓄積された負電荷を放電させる。
ードｎａやｎｂに正の高電圧が発生したとき、放電によ
りデータ出力端子Ｄｏｕｔの電位が低下してからそのゲ
ートつまり上記内部ノードｎａ及びｎｂの電位が低下す
るまでの間、一時的にオン状態となる。この間、内部ノ
ードｎｃつまり電源電圧供給点ＶＣＣと内部ノードｎｅ
つまり接地電位供給点ＶＳＳに蓄積された正電荷は、出
力ＭＯＳＦＥＴＮ１及びＮ２とデータ出力端子Ｄｏｕｔ
を介してそれぞれ放電され、これによって内部ノードｎ
ｃ及びｎｅの電位も低下する。また、デバイス帯電によ
り負電圧に帯電されたときにも、内部ノードｎａやｎｂ
の放電による電位上昇に伴い、出力ＭＯＳＦＥＴＮ１や
Ｎ２が一時的にオン状態となって内部ノードｎｃつまり
電源電圧供給点ＶＣＣと内部ノードｎｅつまり接地電位
供給点ＶＳＳに蓄積された負電荷を放電させる。
【００２６】図２には、図１のデータ出力バッファＤＯ
Ｂの一実施例の部分的な平面配置図が示されている。同
図には、上記出力ＭＯＳＦＥＴＮ１及びＮ２と、保護用
のＮチャンネルＭＯＳＦＥＴＮ３とＮ４が代表として例
示的に示されている。同図をもとに、この実施例のデー
タ出力バッファＤＯＢの部分的なレイアウトの概要なら
びにその特徴について説明する。なお、図２では、一点
鎖線によってウェル領域が示され、最も細い実線によっ
て拡散層が示される。また、破線によってゲート層が示
され、やや太い実線と最も太い実線によって第１層及び
第２層のアルミニウム配線層がそれぞれ示される。
Ｂの一実施例の部分的な平面配置図が示されている。同
図には、上記出力ＭＯＳＦＥＴＮ１及びＮ２と、保護用
のＮチャンネルＭＯＳＦＥＴＮ３とＮ４が代表として例
示的に示されている。同図をもとに、この実施例のデー
タ出力バッファＤＯＢの部分的なレイアウトの概要なら
びにその特徴について説明する。なお、図２では、一点
鎖線によってウェル領域が示され、最も細い実線によっ
て拡散層が示される。また、破線によってゲート層が示
され、やや太い実線と最も太い実線によって第１層及び
第２層のアルミニウム配線層がそれぞれ示される。
【００２７】図２において、この実施例のデータ出力バ
ッファＤＯＢを構成する出力ＭＯＳＦＥＴＮ１は、Ｎ型
半導体基板面上のＰ型ウェル領域ＰＷＥＬＬ内に形成さ
れたＮ型拡散層ＮＤ１をそのソース及びドレインとす
る。このＮ型拡散層ＮＤ１は、例えばポリシリコンから
なり四つに分岐されたゲート層ＦＧ１によって５分割さ
れる。このうち、最も左側の部分と中央部分ならびに最
も右側の部分は、第１層のアルミニウム配線層ＡＬ１
４，ＡＬ１６及びＡＬ１８と対応する複数のコンタクト
及びスルーホールを介して、内部ノードｎｃつまり電源
電圧供給点ＶＣＣとなる第２層のアルミニウム配線層Ａ
Ｌ２１に結合される。また、残り二つの部分は、対応す
る複数のコンタクトを介して第１層のアルミニウム配線
層ＡＬ１５及びＡＬ１７にそれぞれ結合された後、対応
する複数のスルーホールを介して内部ノードｎｄとなる
第２層のアルミニウム配線層ＡＬ２３に結合される。ア
ルミニウム配線層ＡＬ２３は、図示されないボンディン
グパッドに結合され、さらにボンディングワイヤを介し
てデータ出力端子Ｄｏｕｔに結合される。ＭＯＳＦＥＴ
Ｎ１のゲートとなるゲート層ＦＧ１は、複数のコンタク
トを介して、内部ノードｎａとなる第１層のアルミニウ
ム配線層ＡＬ１３に結合される。
ッファＤＯＢを構成する出力ＭＯＳＦＥＴＮ１は、Ｎ型
半導体基板面上のＰ型ウェル領域ＰＷＥＬＬ内に形成さ
れたＮ型拡散層ＮＤ１をそのソース及びドレインとす
る。このＮ型拡散層ＮＤ１は、例えばポリシリコンから
なり四つに分岐されたゲート層ＦＧ１によって５分割さ
れる。このうち、最も左側の部分と中央部分ならびに最
も右側の部分は、第１層のアルミニウム配線層ＡＬ１
４，ＡＬ１６及びＡＬ１８と対応する複数のコンタクト
及びスルーホールを介して、内部ノードｎｃつまり電源
電圧供給点ＶＣＣとなる第２層のアルミニウム配線層Ａ
Ｌ２１に結合される。また、残り二つの部分は、対応す
る複数のコンタクトを介して第１層のアルミニウム配線
層ＡＬ１５及びＡＬ１７にそれぞれ結合された後、対応
する複数のスルーホールを介して内部ノードｎｄとなる
第２層のアルミニウム配線層ＡＬ２３に結合される。ア
ルミニウム配線層ＡＬ２３は、図示されないボンディン
グパッドに結合され、さらにボンディングワイヤを介し
てデータ出力端子Ｄｏｕｔに結合される。ＭＯＳＦＥＴ
Ｎ１のゲートとなるゲート層ＦＧ１は、複数のコンタク
トを介して、内部ノードｎａとなる第１層のアルミニウ
ム配線層ＡＬ１３に結合される。
【００２８】同様に、データ出力バッファＤＯＢを構成
する出力ＭＯＳＦＥＴＮ２は、Ｐ型ウェル領域ＰＷＥＬ
Ｌ内に形成されたＮ型拡散層ＮＤ２をそのソース及びド
レインとする。このＮ型拡散層ＮＤ２は、やはり四つに
分岐されたゲート層ＦＧ２によって５分割される。この
うち、最も左側の部分と中央部分ならびに最も右側の部
分は、第１層のアルミニウム配線層ＡＬ１９，ＡＬ１Ａ
及びＡＬ１Ｂと対応する複数のコンタクト及びスルーホ
ールを介して、内部ノードｎｅつまり接地電位供給点Ｖ
ＳＳとなる第２層のアルミニウム配線層ＡＬ２２に結合
される。また、残り二つの部分は、対応する複数のコン
タクトを介して第１層のアルミニウム配線層ＡＬ１２及
びＡＬ１５にそれぞれ結合された後、対応する複数のス
ルーホールを介して上記第２層のアルミニウム配線層Ａ
Ｌ２３に結合される。ＭＯＳＦＥＴＮ２のゲートとなる
ゲート層ＦＧ２は、複数のコンタクトを介して、内部ノ
ードｎｂとなる第１層のアルミニウム配線層ＡＬ１１に
結合される。
する出力ＭＯＳＦＥＴＮ２は、Ｐ型ウェル領域ＰＷＥＬ
Ｌ内に形成されたＮ型拡散層ＮＤ２をそのソース及びド
レインとする。このＮ型拡散層ＮＤ２は、やはり四つに
分岐されたゲート層ＦＧ２によって５分割される。この
うち、最も左側の部分と中央部分ならびに最も右側の部
分は、第１層のアルミニウム配線層ＡＬ１９，ＡＬ１Ａ
及びＡＬ１Ｂと対応する複数のコンタクト及びスルーホ
ールを介して、内部ノードｎｅつまり接地電位供給点Ｖ
ＳＳとなる第２層のアルミニウム配線層ＡＬ２２に結合
される。また、残り二つの部分は、対応する複数のコン
タクトを介して第１層のアルミニウム配線層ＡＬ１２及
びＡＬ１５にそれぞれ結合された後、対応する複数のス
ルーホールを介して上記第２層のアルミニウム配線層Ａ
Ｌ２３に結合される。ＭＯＳＦＥＴＮ２のゲートとなる
ゲート層ＦＧ２は、複数のコンタクトを介して、内部ノ
ードｎｂとなる第１層のアルミニウム配線層ＡＬ１１に
結合される。
【００２９】静電破壊防止のために設けられる保護用の
ＭＯＳＦＥＴＮ３及びＮ４は、Ｐ型ウェル領域ＰＷＥＬ
Ｌ内に形成されたＮ型拡散層ＮＤ３をそのソース及びド
レインとする。このＮ型拡散層ＮＤ３は、ポリシリコン
からなり二つに分岐されたゲート層ＦＧ３によって３分
割される。このうち、ＭＯＳＦＥＴＮ３のドレインとな
る最も右側の部分は、複数のコンタクトを介して、内部
ノードｎａとなる上記第１層のアルミニウム配線層ＡＬ
１３に結合される。また、ＭＯＳＦＥＴＮ４のドレイン
となる最も左側の部分は、複数のコンタクトを介して、
内部ノードｎｂとなる上記第１層のアルミニウム配線層
ＡＬ１１に結合される。そして、ＭＯＳＦＥＴＮ３及び
Ｎ４のソースとなる中央部分は、複数のコンタクトを介
して第１層のアルミニウム配線層ＡＬ１２に結合された
後、複数のスルーホールを介して内部ノードｎｄとなる
第２層のアルミニウム配線層ＡＬ２３に結合される。Ｍ
ＯＳＦＥＴＮ３及びＮ４のゲートとなるゲート層ＦＧ３
は、複数のコンタクトを介して上記第１層のアルミニウ
ム配線層ＡＬ１Ａに結合された後、接地電位供給点ＶＳ
Ｓとなる第２層のアルミニウム配線層ＡＬ２２に結合さ
れる。
ＭＯＳＦＥＴＮ３及びＮ４は、Ｐ型ウェル領域ＰＷＥＬ
Ｌ内に形成されたＮ型拡散層ＮＤ３をそのソース及びド
レインとする。このＮ型拡散層ＮＤ３は、ポリシリコン
からなり二つに分岐されたゲート層ＦＧ３によって３分
割される。このうち、ＭＯＳＦＥＴＮ３のドレインとな
る最も右側の部分は、複数のコンタクトを介して、内部
ノードｎａとなる上記第１層のアルミニウム配線層ＡＬ
１３に結合される。また、ＭＯＳＦＥＴＮ４のドレイン
となる最も左側の部分は、複数のコンタクトを介して、
内部ノードｎｂとなる上記第１層のアルミニウム配線層
ＡＬ１１に結合される。そして、ＭＯＳＦＥＴＮ３及び
Ｎ４のソースとなる中央部分は、複数のコンタクトを介
して第１層のアルミニウム配線層ＡＬ１２に結合された
後、複数のスルーホールを介して内部ノードｎｄとなる
第２層のアルミニウム配線層ＡＬ２３に結合される。Ｍ
ＯＳＦＥＴＮ３及びＮ４のゲートとなるゲート層ＦＧ３
は、複数のコンタクトを介して上記第１層のアルミニウ
ム配線層ＡＬ１Ａに結合された後、接地電位供給点ＶＳ
Ｓとなる第２層のアルミニウム配線層ＡＬ２２に結合さ
れる。
【００３０】以上のように、この実施例では、出力ＭＯ
ＳＦＥＴＮ１及びＮ２の酸化膜破壊を防止するためのＭ
ＯＳＦＥＴＮ３及びＮ４が、出力ＭＯＳＦＥＴＮ１及び
Ｎ２と同一のＰ型ウェル領域ＰＷＥＬＬ内に近接して配
置されるため、ＭＯＳＦＥＴＮ３及びＮ４と出力ＭＯＳ
ＦＥＴＮ１及びＮ２との間の配線抵抗を小さくし、その
静電破壊防止効果を高めることができるとともに、ＭＯ
ＳＦＥＴＮ３のソースとなるＮ型拡散層ＮＤ３の最も右
側の部分と出力ＭＯＳＦＥＴＮ１のソースとしてデータ
出力端子Ｄｏｕｔに結合されるＮ型拡散層ＮＤ１の左か
ら２番目の部分とが、Ｎ型拡散層ＮＤ１の最も左側の部
分をはさんで、言い換えるならば互いに隣接しないよう
に配置され、これによって比較的高電圧の印加が予想さ
れるこれらの内部ノード間の破壊耐圧を高めることがで
きるものとなる。
ＳＦＥＴＮ１及びＮ２の酸化膜破壊を防止するためのＭ
ＯＳＦＥＴＮ３及びＮ４が、出力ＭＯＳＦＥＴＮ１及び
Ｎ２と同一のＰ型ウェル領域ＰＷＥＬＬ内に近接して配
置されるため、ＭＯＳＦＥＴＮ３及びＮ４と出力ＭＯＳ
ＦＥＴＮ１及びＮ２との間の配線抵抗を小さくし、その
静電破壊防止効果を高めることができるとともに、ＭＯ
ＳＦＥＴＮ３のソースとなるＮ型拡散層ＮＤ３の最も右
側の部分と出力ＭＯＳＦＥＴＮ１のソースとしてデータ
出力端子Ｄｏｕｔに結合されるＮ型拡散層ＮＤ１の左か
ら２番目の部分とが、Ｎ型拡散層ＮＤ１の最も左側の部
分をはさんで、言い換えるならば互いに隣接しないよう
に配置され、これによって比較的高電圧の印加が予想さ
れるこれらの内部ノード間の破壊耐圧を高めることがで
きるものとなる。
【００３１】図３には、上記図２のａ−ａ’線での一実
施例の概略素子構造断面図が示されている。出力ＭＯＳ
ＦＥＴＮ１（Ｎ２は図示されない）が形成されるウェル
領域ＰＷＥＬＬに、保護用のＮチャンネルＭＯＳＦＥＴ
Ｎ３とＮ４が形成される。Ｌ１〜Ｌ８は、これらのＭＯ
ＳＦＥＴのソース，ドレインを構成するＮ型拡散層であ
る。
施例の概略素子構造断面図が示されている。出力ＭＯＳ
ＦＥＴＮ１（Ｎ２は図示されない）が形成されるウェル
領域ＰＷＥＬＬに、保護用のＮチャンネルＭＯＳＦＥＴ
Ｎ３とＮ４が形成される。Ｌ１〜Ｌ８は、これらのＭＯ
ＳＦＥＴのソース，ドレインを構成するＮ型拡散層であ
る。
【００３２】ＬＯＣＯＳ酸化膜２を介して隣接して配置
されるＮ型拡散層Ｌ３とＬ４は、ＰＷＥＬＬをベースと
してた寄生ラテラルＮＰＮトランジスタを構成するの
で、拡散層Ｌ３又はＬ４のどちらか一方にだけ出力ノー
ドｎｄを接続しないようにする必要がある。あるいは、
Ｌ３又はＬ４の両方を出力ノードｎｄに接続してもよ
い。この理由は、上記拡散層Ｌ３又はＬ４のいずれか一
方を出力ノードｎｄに接続した場合には、出力ノードｎ
ｄが接地されるとき、言い換えるならば、パッケージの
電荷を放電するとき、拡散層Ｌ３とＬ４の間に電位差が
発生し、Ｌ３−ＰＷＥＬＬ−Ｌ４の経路で放電が発生
し、Ｌ３又はＬ４はかかる放電電流によるＰＮ接合破壊
が生じる虞れがある。
されるＮ型拡散層Ｌ３とＬ４は、ＰＷＥＬＬをベースと
してた寄生ラテラルＮＰＮトランジスタを構成するの
で、拡散層Ｌ３又はＬ４のどちらか一方にだけ出力ノー
ドｎｄを接続しないようにする必要がある。あるいは、
Ｌ３又はＬ４の両方を出力ノードｎｄに接続してもよ
い。この理由は、上記拡散層Ｌ３又はＬ４のいずれか一
方を出力ノードｎｄに接続した場合には、出力ノードｎ
ｄが接地されるとき、言い換えるならば、パッケージの
電荷を放電するとき、拡散層Ｌ３とＬ４の間に電位差が
発生し、Ｌ３−ＰＷＥＬＬ−Ｌ４の経路で放電が発生
し、Ｌ３又はＬ４はかかる放電電流によるＰＮ接合破壊
が生じる虞れがある。
【００３３】このため、この実施例では、ＭＯＳＦＥＴ
Ｎ３とＮ４の共通接続されて出力端子ノードｎｄに接続
されるソース，ドレインを拡散層Ｌ２により構成し、内
部ノードｎａに接続される他方のソース，ドレインを拡
散層Ｌ３により構成し、上記のような出力端子（ノード
ｎｄ）の放電時において、上記のような寄生ラテラルＮ
ＰＮトランジスタがオン状態になることを防止してい
る。
Ｎ３とＮ４の共通接続されて出力端子ノードｎｄに接続
されるソース，ドレインを拡散層Ｌ２により構成し、内
部ノードｎａに接続される他方のソース，ドレインを拡
散層Ｌ３により構成し、上記のような出力端子（ノード
ｎｄ）の放電時において、上記のような寄生ラテラルＮ
ＰＮトランジスタがオン状態になることを防止してい
る。
【００３４】同図の他の構造は、前記図２の平面図配置
図の記号と一致しており、前記の説明から容易に理解さ
れるであろう。
図の記号と一致しており、前記の説明から容易に理解さ
れるであろう。
【００３５】図４には、この発明に係るデータ出力バッ
ファＤＯＢの他の一実施例の回路図が示されている。デ
バイス帯電による素子破壊は、負電荷帯電の静電破壊耐
圧電圧が正電荷の帯電時の静電破壊耐圧電圧にくらべて
大きいこと、言い換えるならば、ＭＯＳデバイスにあっ
ては負電荷帯電に対して強い。この実施例においては、
このような事情を考慮して、回路の簡素化のために専ら
正電荷帯電による破壊防止対策がなされている。
ファＤＯＢの他の一実施例の回路図が示されている。デ
バイス帯電による素子破壊は、負電荷帯電の静電破壊耐
圧電圧が正電荷の帯電時の静電破壊耐圧電圧にくらべて
大きいこと、言い換えるならば、ＭＯＳデバイスにあっ
ては負電荷帯電に対して強い。この実施例においては、
このような事情を考慮して、回路の簡素化のために専ら
正電荷帯電による破壊防止対策がなされている。
【００３６】出力ＭＯＳＦＥＴＮ１とＮ２と、それをス
イッチ制御するノアゲート回路ＮＯ１とＮＯ２及びイン
バータ回路Ｖ１とＶ２からなる前記同様なデータ出力バ
ッファに対して、デバイス帯電に対する保護を図りつ
つ、出力信号の立ち上がりの高速化のための電源電圧Ｖ
ＣＣ側の出力ＭＯＳＦＥＴＮ１に対して、バイポーラ型
ＮＰＮトランジスタＢＮ１が並列形態に設けられる。す
なわち、このトランジスタＢＮ１は、そのコレクタが出
力ＭＯＳＦＥＴＮ１とドレインと共通に電源電圧端子Ｖ
ＣＣに接続され、エミッタは出力端子Ｄout に接続さ
れ、ベースは抵抗Ｒ１を介してＭＯＳＦＥＴＮ１のゲー
ト（内部ノードｎａ）に接続される。
イッチ制御するノアゲート回路ＮＯ１とＮＯ２及びイン
バータ回路Ｖ１とＶ２からなる前記同様なデータ出力バ
ッファに対して、デバイス帯電に対する保護を図りつ
つ、出力信号の立ち上がりの高速化のための電源電圧Ｖ
ＣＣ側の出力ＭＯＳＦＥＴＮ１に対して、バイポーラ型
ＮＰＮトランジスタＢＮ１が並列形態に設けられる。す
なわち、このトランジスタＢＮ１は、そのコレクタが出
力ＭＯＳＦＥＴＮ１とドレインと共通に電源電圧端子Ｖ
ＣＣに接続され、エミッタは出力端子Ｄout に接続さ
れ、ベースは抵抗Ｒ１を介してＭＯＳＦＥＴＮ１のゲー
ト（内部ノードｎａ）に接続される。
【００３７】低電源電圧側である接地電位側の出力ＭＯ
ＳＦＥＴＮ２に対しては、そのゲート（内部ノードｎ
ｂ）とドレイン（出力ノードｎｄ）との間に、保護用の
ＮチャンネルＭＯＳＦＥＴＮ３が設けられる。この保護
用のＭＯＳＦＥＴＮ３のゲートには、低電圧側である接
地電位点に接続される。
ＳＦＥＴＮ２に対しては、そのゲート（内部ノードｎ
ｂ）とドレイン（出力ノードｎｄ）との間に、保護用の
ＮチャンネルＭＯＳＦＥＴＮ３が設けられる。この保護
用のＭＯＳＦＥＴＮ３のゲートには、低電圧側である接
地電位点に接続される。
【００３８】図５には、上記図４の出力ＭＯＳＦＥＴＮ
１とバイポーラ型トランジスタＢＮ１の一実施例の概略
断面構造図が示されている。Ｎ型基板上に形成されたＰ
型ウェル領域ＰＷＥＬＬ１に、出力ＭＯＳＦＥＴＮ１が
形成される。このウェル領域ＰＷＥＬＬ１には、図示し
ない他方の出力ＭＯＳＦＥＴＮ２や保護用のＭＯＳＦＥ
ＴＮ３も形成される。
１とバイポーラ型トランジスタＢＮ１の一実施例の概略
断面構造図が示されている。Ｎ型基板上に形成されたＰ
型ウェル領域ＰＷＥＬＬ１に、出力ＭＯＳＦＥＴＮ１が
形成される。このウェル領域ＰＷＥＬＬ１には、図示し
ない他方の出力ＭＯＳＦＥＴＮ２や保護用のＭＯＳＦＥ
ＴＮ３も形成される。
【００３９】バイポーラ型トランジスタＢＮ１は、特に
制限されないが、ＬＯＣＯＳ酸化膜を介して隣接して形
成されたＰ型ウェル領域ＰＷＥＬＬ２に形成される。こ
のＰＷＥＬＬ２は、上記のようなＮチャンネル型ＭＯＳ
ＦＥＴを形成するためのＰＷＥＬＬ１と同時に形成され
る。そして、このＰＷＥＬＬ２をベース領域とし、Ｎチ
ャンネルＭＯＳＦＥＴＮ１〜Ｎ３等のソース，ドレイン
拡散層と同時に形成されるＮ+ 型拡散層を形成してエミ
ッタ領域として用いる。Ｎ基板には、電源電圧ＶＣＣの
バイアス電圧が供給され、これをコレクタとして用いる
ようにするものである。上記バイポーラ型トランジスタ
ＢＮ１のエミッタは、出力端子Ｄout に接続されるとと
もに、出力ＭＯＳＦＥＴＮ１の出力ノード側と接続され
る。上記ベース領域としてのＰＥＬＬ２は、ＭＯＳＦＥ
ＴＮ１のゲート等の内部ノードと接続される。出力ＭＯ
ＳＦＥＴＮ１のドレインは、上記電源電圧ＶＣＣに接続
される。
制限されないが、ＬＯＣＯＳ酸化膜を介して隣接して形
成されたＰ型ウェル領域ＰＷＥＬＬ２に形成される。こ
のＰＷＥＬＬ２は、上記のようなＮチャンネル型ＭＯＳ
ＦＥＴを形成するためのＰＷＥＬＬ１と同時に形成され
る。そして、このＰＷＥＬＬ２をベース領域とし、Ｎチ
ャンネルＭＯＳＦＥＴＮ１〜Ｎ３等のソース，ドレイン
拡散層と同時に形成されるＮ+ 型拡散層を形成してエミ
ッタ領域として用いる。Ｎ基板には、電源電圧ＶＣＣの
バイアス電圧が供給され、これをコレクタとして用いる
ようにするものである。上記バイポーラ型トランジスタ
ＢＮ１のエミッタは、出力端子Ｄout に接続されるとと
もに、出力ＭＯＳＦＥＴＮ１の出力ノード側と接続され
る。上記ベース領域としてのＰＥＬＬ２は、ＭＯＳＦＥ
ＴＮ１のゲート等の内部ノードと接続される。出力ＭＯ
ＳＦＥＴＮ１のドレインは、上記電源電圧ＶＣＣに接続
される。
【００４０】この実施例においは、正電荷が帯電したと
き、電源電圧側の出力ＭＯＳＦＥＴＮ１のゲートが接続
される内部ノードｎａは、出力端子Ｄout が接地される
ことによる放電時において、バイポーラ型トランジスタ
ＢＮ１のベース，エミッタを通して共に放電される。こ
れにより、電源電圧側の出力ＭＯＳＦＥＴＮ１には、上
記バイポーラ型トランジスタＢＮ１が保護用素子として
作用することとなる。また、電源電圧側のノードｎｃ
は、上記バイポーラ型トランジスタＢＮ１とＭＯＳＦＥ
ＴＮ１を通して前記同様に放電される。
き、電源電圧側の出力ＭＯＳＦＥＴＮ１のゲートが接続
される内部ノードｎａは、出力端子Ｄout が接地される
ことによる放電時において、バイポーラ型トランジスタ
ＢＮ１のベース，エミッタを通して共に放電される。こ
れにより、電源電圧側の出力ＭＯＳＦＥＴＮ１には、上
記バイポーラ型トランジスタＢＮ１が保護用素子として
作用することとなる。また、電源電圧側のノードｎｃ
は、上記バイポーラ型トランジスタＢＮ１とＭＯＳＦＥ
ＴＮ１を通して前記同様に放電される。
【００４１】一方、接地電位側の出力ＭＯＳＦＥＴＮ２
においては、そのゲートが接続される内部ノードｎｂは
前記同様に保護用のＭＯＳＦＥＴＮ３を通して放電され
る。接地電位側ｎｅはＭＯＳＦＥＴＮ２を通して放電さ
れる。これらの各ノードｎａ〜ｎｅは、出力端子Ｄout
の接地電位の導体に触れて放電するときに、ほぼ同時に
放電する。このため、出力バッファの各ノード間の電位
差が大きくならないので、言い換えるならば、出力ＭＯ
ＳＦＥＴＮ１，Ｎ２のゲート絶縁膜が破壊されような大
きな電圧となる前に放電してしまうので、ＥＳＤ破壊を
防止することができる。
においては、そのゲートが接続される内部ノードｎｂは
前記同様に保護用のＭＯＳＦＥＴＮ３を通して放電され
る。接地電位側ｎｅはＭＯＳＦＥＴＮ２を通して放電さ
れる。これらの各ノードｎａ〜ｎｅは、出力端子Ｄout
の接地電位の導体に触れて放電するときに、ほぼ同時に
放電する。このため、出力バッファの各ノード間の電位
差が大きくならないので、言い換えるならば、出力ＭＯ
ＳＦＥＴＮ１，Ｎ２のゲート絶縁膜が破壊されような大
きな電圧となる前に放電してしまうので、ＥＳＤ破壊を
防止することができる。
【００４２】この実施例においては、回路が動作状態の
ときにはバイポーラ型トランジスタＢＮ１が出力トラン
ジスタとして作用する。すなわち、駆動回路であるノア
ゲート回路ＮＯ１の出力信号がハイレベルにされると、
バイポーラ型トランジスタＢＮ１がオン状態となり、出
力ＭＯＳＦＥＴＮ１とともに出力端子Ｄout に充電電流
を流すので、出力信号の立ち上がりを速くすることがで
きる。つまり、この実施例のバイポーラ型トランジスタ
ＢＮ１は、前記のようなＥＳＤ破壊に対する保護動作
と、動作状態での動作速度の高速化を実現するという２
つの機能を合わせ持つような役割を果たすことができ
る。
ときにはバイポーラ型トランジスタＢＮ１が出力トラン
ジスタとして作用する。すなわち、駆動回路であるノア
ゲート回路ＮＯ１の出力信号がハイレベルにされると、
バイポーラ型トランジスタＢＮ１がオン状態となり、出
力ＭＯＳＦＥＴＮ１とともに出力端子Ｄout に充電電流
を流すので、出力信号の立ち上がりを速くすることがで
きる。つまり、この実施例のバイポーラ型トランジスタ
ＢＮ１は、前記のようなＥＳＤ破壊に対する保護動作
と、動作状態での動作速度の高速化を実現するという２
つの機能を合わせ持つような役割を果たすことができ
る。
【００４３】図６には、この発明に係るデータ出力バッ
ファＤＯＢの他の一実施例の回路図が示されている。こ
の実施例では、デバイス帯電による素子破壊防止をより
完全にするために、前記図４の実施例において負電荷帯
電によるＥＳＤ破壊防止対策も採られている。
ファＤＯＢの他の一実施例の回路図が示されている。こ
の実施例では、デバイス帯電による素子破壊防止をより
完全にするために、前記図４の実施例において負電荷帯
電によるＥＳＤ破壊防止対策も採られている。
【００４４】この実施例では、前記図４の実施例のよう
な出力バッファに加えて、出力ＭＯＳＦＥＴＮ１のゲー
ト（内部ノードｎａ）と出力ノード（ｎｄ）との間、及
び出力ＭＯＳＦＥＴＮ２のドレイン（出力ノードｎｄ）
とゲート（内部ノードｎｂ）との間に、保護用のＰチャ
ンネルＭＯＳＦＥＴＰ１とＰ２が設けられる。これらの
ＭＯＳＦＥＴＰ１とＰ２のゲートは、共通に電源電圧Ｖ
ＣＣ（ノードｎｃ）に接続される。
な出力バッファに加えて、出力ＭＯＳＦＥＴＮ１のゲー
ト（内部ノードｎａ）と出力ノード（ｎｄ）との間、及
び出力ＭＯＳＦＥＴＮ２のドレイン（出力ノードｎｄ）
とゲート（内部ノードｎｂ）との間に、保護用のＰチャ
ンネルＭＯＳＦＥＴＰ１とＰ２が設けられる。これらの
ＭＯＳＦＥＴＰ１とＰ２のゲートは、共通に電源電圧Ｖ
ＣＣ（ノードｎｃ）に接続される。
【００４５】この実施例においは、正電荷が帯電したと
きには前記同様にバイポーラ型トランジスタＢＮ１とＮ
チャンネルＭＯＳＦＥＴＮ３によりＥＳＤ破壊を防止
し、負電荷が帯電したときには、前記図１の実施例と同
様にＰチャンネルＭＯＳＦＥＴＰ１とＰ２がオン状態に
なって、ＥＳＤ破壊を防止するものとなる。
きには前記同様にバイポーラ型トランジスタＢＮ１とＮ
チャンネルＭＯＳＦＥＴＮ３によりＥＳＤ破壊を防止
し、負電荷が帯電したときには、前記図１の実施例と同
様にＰチャンネルＭＯＳＦＥＴＰ１とＰ２がオン状態に
なって、ＥＳＤ破壊を防止するものとなる。
【００４６】図７には、この発明に係るデータ出力バッ
ファＤＯＢの他の一実施例の回路図が示されている。こ
の実施例では、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１
とＮチャンネル型の出力ＭＯＳＦＥＴＮ２からなるＣＭ
ＯＳ構成とされる。このようにＣＭＯＳ構成の場合、Ｐ
チャンネル出力ＭＯＳＦＥＴＰ１のゲートには、ナンド
（ＮＡＮＤ）ゲート回路ＮＡ１により駆動信号が供給さ
れる。これに応じて、ナンドゲート回路ＮＡ１に入力に
は、出力信号ＤＯと制御信号ＤＯＣが直接供給される。
この実施例においては、Ｐチャンネル出力ＭＯＳＦＥＴ
Ｐ１の静電破壊耐圧（デバイス帯電モデル）は、Ｎチャ
ンネル出力ＭＯＳＦＥＴＮ１より高いので、回路の簡素
化のためにＮチャンネル出力ＭＯＳＦＥＴＮ２に対して
のみ、前記同様な保護用のＮチャンネルＭＯＳＦＥＴＮ
４が設けられる。
ファＤＯＢの他の一実施例の回路図が示されている。こ
の実施例では、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１
とＮチャンネル型の出力ＭＯＳＦＥＴＮ２からなるＣＭ
ＯＳ構成とされる。このようにＣＭＯＳ構成の場合、Ｐ
チャンネル出力ＭＯＳＦＥＴＰ１のゲートには、ナンド
（ＮＡＮＤ）ゲート回路ＮＡ１により駆動信号が供給さ
れる。これに応じて、ナンドゲート回路ＮＡ１に入力に
は、出力信号ＤＯと制御信号ＤＯＣが直接供給される。
この実施例においては、Ｐチャンネル出力ＭＯＳＦＥＴ
Ｐ１の静電破壊耐圧（デバイス帯電モデル）は、Ｎチャ
ンネル出力ＭＯＳＦＥＴＮ１より高いので、回路の簡素
化のためにＮチャンネル出力ＭＯＳＦＥＴＮ２に対して
のみ、前記同様な保護用のＮチャンネルＭＯＳＦＥＴＮ
４が設けられる。
【００４７】上記のようにＰチャンネル出力ＭＯＳＦＥ
ＴＰ１の静電破壊耐圧が高いのは経験的に判っているも
のであり、その理由は、ＣＭＯＳ構造としたときのラッ
チアップ防止のために、Ｐチャンネル出力ＭＯＳＦＥＴ
Ｐ１のドレインと出力端子Ｄout の間には、約１０〜２
０Ω程度の拡散抵抗Ｒ１が設けられているため、放電電
流波形が鈍化してドレイン電位の変化を遅くすること、
及びＰチャンネルＭＯＳＦＥＴのゲート酸化膜耐圧がＮ
チャンネルＭＯＳＦＥＴのゲート酸化膜耐圧に比べて高
いことによるものであると推測される。
ＴＰ１の静電破壊耐圧が高いのは経験的に判っているも
のであり、その理由は、ＣＭＯＳ構造としたときのラッ
チアップ防止のために、Ｐチャンネル出力ＭＯＳＦＥＴ
Ｐ１のドレインと出力端子Ｄout の間には、約１０〜２
０Ω程度の拡散抵抗Ｒ１が設けられているため、放電電
流波形が鈍化してドレイン電位の変化を遅くすること、
及びＰチャンネルＭＯＳＦＥＴのゲート酸化膜耐圧がＮ
チャンネルＭＯＳＦＥＴのゲート酸化膜耐圧に比べて高
いことによるものであると推測される。
【００４８】図８には、この発明に係るデータ出力バッ
ファＤＯＢの他の一実施例の回路図が示されている。こ
の実施例においては、前記図７の実施例と同様に、Ｐチ
ャンネル型の出力ＭＯＳＦＥＴＰ１とＮチャンネル型の
出力ＭＯＳＦＥＴＮ２からなるＣＭＯＳ構成とされる。
このようにＣＭＯＳ構成の場合、ＰチャンネルＭＯＳＦ
ＥＴＰ１の電流駆動能力が小さく、出力の立ち上がりが
比較的遅くなるため、前記図４の実施例と同様なバイポ
ーラ型トランジスタＢＮ１が設けられる。これにより、
出力バッファが動作状態においては、バイポーラ型トラ
ンジスタＢＮ１の電流が支配的に作用して出力信号の立
ち上がりを速く、Ｐチャンネル出力ＭＯＳＦＥＴＰ１に
より、出力レベルを電源電圧ＶＣＣまで高くして出力ハ
イレベルマージンを大きくするものである。
ファＤＯＢの他の一実施例の回路図が示されている。こ
の実施例においては、前記図７の実施例と同様に、Ｐチ
ャンネル型の出力ＭＯＳＦＥＴＰ１とＮチャンネル型の
出力ＭＯＳＦＥＴＮ２からなるＣＭＯＳ構成とされる。
このようにＣＭＯＳ構成の場合、ＰチャンネルＭＯＳＦ
ＥＴＰ１の電流駆動能力が小さく、出力の立ち上がりが
比較的遅くなるため、前記図４の実施例と同様なバイポ
ーラ型トランジスタＢＮ１が設けられる。これにより、
出力バッファが動作状態においては、バイポーラ型トラ
ンジスタＢＮ１の電流が支配的に作用して出力信号の立
ち上がりを速く、Ｐチャンネル出力ＭＯＳＦＥＴＰ１に
より、出力レベルを電源電圧ＶＣＣまで高くして出力ハ
イレベルマージンを大きくするものである。
【００４９】ＥＳＤ破壊対策としては、出力ＭＯＳＦＥ
ＴＮ２の保護は、前記同様に保護用のＮチャンネルＭＯ
ＳＦＥＴＮ３により行われる。また、Ｐチャンネル出力
ＭＯＳＦＥＴＰ１の保護は、其れ自身のゲート絶縁膜の
静電破壊耐圧が高いこと及び拡散抵抗Ｒ２によりドレイ
ン電位の変化が緩やかにできるので、これられが実質的
な保護対策とされる。また、バイポーラ型トランジスタ
ＢＮ１に関しては、ＭＯＳＦＥＴとは異なり、内部ノー
ドｎｇはベース，エミッタ間のＰＮ接合により放電され
るので格別な静電破壊対策は必要ない。
ＴＮ２の保護は、前記同様に保護用のＮチャンネルＭＯ
ＳＦＥＴＮ３により行われる。また、Ｐチャンネル出力
ＭＯＳＦＥＴＰ１の保護は、其れ自身のゲート絶縁膜の
静電破壊耐圧が高いこと及び拡散抵抗Ｒ２によりドレイ
ン電位の変化が緩やかにできるので、これられが実質的
な保護対策とされる。また、バイポーラ型トランジスタ
ＢＮ１に関しては、ＭＯＳＦＥＴとは異なり、内部ノー
ドｎｇはベース，エミッタ間のＰＮ接合により放電され
るので格別な静電破壊対策は必要ない。
【００５０】図９には、この発明に係るデータ出力バッ
ファＤＯＢの他の一実施例の回路図が示されている。こ
の実施例においては、前記図８の実施例に電源電圧側の
出力ＭＯＳＦＥＴとして、Ｎチャンネル出力ＭＯＳＦＥ
ＴＮ１が加えられる。この理由は、出力電圧の立ち上が
りとして、バイポーラ型トランジスタとＮチャンネル出
力ＭＯＳＦＥＴにより、小さな素子サイズにより大きな
電流を得るようにして実質的なハイレベルへの立ち上が
りを速くする。そして、Ｐチャンネル型の出力ＭＯＳＦ
ＥＴＰ３の役割は、出力電圧がＶＣＣ−ＶBE（バイポー
ラ型トランジスタＢＮ１のベース，エミッタ間電圧）ま
で達すると、かかるバイポーラ型トランジスタＢＮ１が
オフ状態になり、ＶＣＣ−Ｖth（ＭＯＳＦＥＴＮ１のし
きい値電圧）まで達するとＭＯＳＦＥＴＮ１がオフ状態
になった後に、出力電圧を電源電圧ＶＣＣまで立ち上げ
るレベル補償動作にある。このように、ＰチャンネルＭ
ＯＳＦＥＴＰ３は、出力レベルの補償を行うものである
ので小さなサイズにより形成される。このようなレベル
補償動作によって、電源電圧ＶＣＣの低電圧化を図るこ
とができる。
ファＤＯＢの他の一実施例の回路図が示されている。こ
の実施例においては、前記図８の実施例に電源電圧側の
出力ＭＯＳＦＥＴとして、Ｎチャンネル出力ＭＯＳＦＥ
ＴＮ１が加えられる。この理由は、出力電圧の立ち上が
りとして、バイポーラ型トランジスタとＮチャンネル出
力ＭＯＳＦＥＴにより、小さな素子サイズにより大きな
電流を得るようにして実質的なハイレベルへの立ち上が
りを速くする。そして、Ｐチャンネル型の出力ＭＯＳＦ
ＥＴＰ３の役割は、出力電圧がＶＣＣ−ＶBE（バイポー
ラ型トランジスタＢＮ１のベース，エミッタ間電圧）ま
で達すると、かかるバイポーラ型トランジスタＢＮ１が
オフ状態になり、ＶＣＣ−Ｖth（ＭＯＳＦＥＴＮ１のし
きい値電圧）まで達するとＭＯＳＦＥＴＮ１がオフ状態
になった後に、出力電圧を電源電圧ＶＣＣまで立ち上げ
るレベル補償動作にある。このように、ＰチャンネルＭ
ＯＳＦＥＴＰ３は、出力レベルの補償を行うものである
ので小さなサイズにより形成される。このようなレベル
補償動作によって、電源電圧ＶＣＣの低電圧化を図るこ
とができる。
【００５１】この実施例において、Ｐチャンネル出力Ｍ
ＯＳＦＥＴＰ３のＥＳＤ対策は、ラッチアップ防止用の
拡散抵抗Ｒ２等により省略され、Ｎチャンネル出力ＭＯ
ＳＦＥＴＮ１に対する正電荷の帯電による破壊防止は、
バイポーラ型トランジスタＢＮ１により行うようにされ
る。接地電位側の出力ＭＯＳＦＥＴＮ２の正電荷の帯電
による破壊防止は、前記同様な保護用のＮチャンネルＭ
ＯＳＦＥＴＮ３により行われる。そして、負電荷の帯電
による破壊防止をより確実にするために、保護用のＰチ
ャンネルＭＯＳＦＥＴＰ１とＰ２が、Ｎチャンネル出力
ＭＯＳＦＥＴＮ１及びＮ２のソースのゲートと出力ノー
ドとの間に設けられる。
ＯＳＦＥＴＰ３のＥＳＤ対策は、ラッチアップ防止用の
拡散抵抗Ｒ２等により省略され、Ｎチャンネル出力ＭＯ
ＳＦＥＴＮ１に対する正電荷の帯電による破壊防止は、
バイポーラ型トランジスタＢＮ１により行うようにされ
る。接地電位側の出力ＭＯＳＦＥＴＮ２の正電荷の帯電
による破壊防止は、前記同様な保護用のＮチャンネルＭ
ＯＳＦＥＴＮ３により行われる。そして、負電荷の帯電
による破壊防止をより確実にするために、保護用のＰチ
ャンネルＭＯＳＦＥＴＰ１とＰ２が、Ｎチャンネル出力
ＭＯＳＦＥＴＮ１及びＮ２のソースのゲートと出力ノー
ドとの間に設けられる。
【００５２】図１０には、この発明に係るデータ出力バ
ッファＤＯＢの他の一実施例の回路図が示されている。
この実施例においては、ＣＭＯＳ構成の出力バッファに
向けられている。すなわち、Ｐチャンネル出力ＭＯＳＦ
ＥＴＰ１とＮチャンネル出力ＭＯＳＦＥＴＮ２により出
力回路が構成される。その駆動回路として、Ｐチャンネ
ル出力ＭＯＳＦＥＴＰ１のゲートにはナンドゲート回路
ＮＡ１が設けられ、Ｎチャンネル出力ＭＯＳＦＥＴＮ２
のゲートにはノアゲート回路ＮＯ２が設けられる。上記
ゲート回路ＮＡ１とＮＯ２の一方の入力には出力すべき
信号ＤＯが供給され、ゲート回路ＮＡ１の他方の入力に
は制御信号ＤＯＣが供給され、ゲート回路ＮＯ２の他方
の入力には制御信号ＤＯＣがインバータ回路Ｖ２によっ
て反転されて供給される。
ッファＤＯＢの他の一実施例の回路図が示されている。
この実施例においては、ＣＭＯＳ構成の出力バッファに
向けられている。すなわち、Ｐチャンネル出力ＭＯＳＦ
ＥＴＰ１とＮチャンネル出力ＭＯＳＦＥＴＮ２により出
力回路が構成される。その駆動回路として、Ｐチャンネ
ル出力ＭＯＳＦＥＴＰ１のゲートにはナンドゲート回路
ＮＡ１が設けられ、Ｎチャンネル出力ＭＯＳＦＥＴＮ２
のゲートにはノアゲート回路ＮＯ２が設けられる。上記
ゲート回路ＮＡ１とＮＯ２の一方の入力には出力すべき
信号ＤＯが供給され、ゲート回路ＮＡ１の他方の入力に
は制御信号ＤＯＣが供給され、ゲート回路ＮＯ２の他方
の入力には制御信号ＤＯＣがインバータ回路Ｖ２によっ
て反転されて供給される。
【００５３】このようなデータ出力バフッァにおけるデ
バイス帯電により正電荷によるＥＳＤ破壊を防止するた
めに、出力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との
間に保護用のＮチャンネルＭＯＳＦＥＴＮ３とＮ４が設
けられる。これらのＮチャンネルＭＯＳＦＥＴＮ３とＮ
４のゲートは、回路の接地電位側に接続される。これに
より、データ出力バンファが動作状態に置かれるとき、
これらの保護用のＭＯＳＦＥＴＮ３とＮ４は共に定常的
にオフ状態になって、出力動作に何ら悪影響を及ぼさな
い。
バイス帯電により正電荷によるＥＳＤ破壊を防止するた
めに、出力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との
間に保護用のＮチャンネルＭＯＳＦＥＴＮ３とＮ４が設
けられる。これらのＮチャンネルＭＯＳＦＥＴＮ３とＮ
４のゲートは、回路の接地電位側に接続される。これに
より、データ出力バンファが動作状態に置かれるとき、
これらの保護用のＭＯＳＦＥＴＮ３とＮ４は共に定常的
にオフ状態になって、出力動作に何ら悪影響を及ぼさな
い。
【００５４】パッケージ封入後の大規模集積回路装置Ｌ
ＳＩは、デバイス帯電モデルによる帯電によってデータ
出力バッファＤＯＢの内部ノードｎａ〜ｎｅを例えば比
較的大きな絶対値の正電位とされ、出力端子Ｄout に蓄
積された正電荷が、導体接触により放電して低電位とな
ったときに、保護用のＭＯＳＦＥＴＮ３とＮ４がオン状
態になり、内部ノードｎａ及びｎｂの帯電電圧に相当す
る比較的大きな正電圧を放電させて、出力ＭＯＳＦＥＴ
Ｐ１とＮ２のＥＳＤ破壊を防止する。なお、前記のよう
に、Ｐチャンネル出力ＭＯＳＦＥＴＰ１の出力側には前
記のようなラッチアップ防止用の拡散抵抗が設けられて
いが、同図では省略されている。
ＳＩは、デバイス帯電モデルによる帯電によってデータ
出力バッファＤＯＢの内部ノードｎａ〜ｎｅを例えば比
較的大きな絶対値の正電位とされ、出力端子Ｄout に蓄
積された正電荷が、導体接触により放電して低電位とな
ったときに、保護用のＭＯＳＦＥＴＮ３とＮ４がオン状
態になり、内部ノードｎａ及びｎｂの帯電電圧に相当す
る比較的大きな正電圧を放電させて、出力ＭＯＳＦＥＴ
Ｐ１とＮ２のＥＳＤ破壊を防止する。なお、前記のよう
に、Ｐチャンネル出力ＭＯＳＦＥＴＰ１の出力側には前
記のようなラッチアップ防止用の拡散抵抗が設けられて
いが、同図では省略されている。
【００５５】図１１には、この発明に係るデータ出力バ
ッファＤＯＢの他の一実施例の回路図が示されている。
この実施例においては、ＣＭＯＳ構成の出力バッファに
向けられ、図１０の実施例と異なり、負電荷を帯電した
ときのＥＳＤ破壊防止対策が採られている。つまり、出
力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に保護
用のＰチャンネルＭＯＳＦＥＴＰ３とＰ４が設けられ
る。これらのＰチャンネルＭＯＳＦＥＴＰ３とＰ４のゲ
ートは、電源電圧ＶＣＣにに接続される。これにより、
データ出力バッファが動作状態に置かれるとき、これら
の保護用のＭＯＳＦＥＴＰ３とＰ４は共に定常的にオフ
状態になって、出力動作に何ら悪影響を及ぼさない。
ッファＤＯＢの他の一実施例の回路図が示されている。
この実施例においては、ＣＭＯＳ構成の出力バッファに
向けられ、図１０の実施例と異なり、負電荷を帯電した
ときのＥＳＤ破壊防止対策が採られている。つまり、出
力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に保護
用のＰチャンネルＭＯＳＦＥＴＰ３とＰ４が設けられ
る。これらのＰチャンネルＭＯＳＦＥＴＰ３とＰ４のゲ
ートは、電源電圧ＶＣＣにに接続される。これにより、
データ出力バッファが動作状態に置かれるとき、これら
の保護用のＭＯＳＦＥＴＰ３とＰ４は共に定常的にオフ
状態になって、出力動作に何ら悪影響を及ぼさない。
【００５６】デバイス帯電モデルによる帯電によってデ
ータ出力バッファＤＯＢの内部ノードｎａ〜ｎｅを例え
ば負電位とされ、出力端子Ｄout に蓄積された負電荷
が、導体接触により放電して低電位となったときに、保
護用のＭＯＳＦＥＴＰ３とＰ４がオン状態になり、内部
ノードｎａ及びｎｂの帯電電圧に相当する比較的大きな
負電圧を放電させて、出力ＭＯＳＦＥＴＰ１とＮ２のＥ
ＳＤ破壊を防止する。
ータ出力バッファＤＯＢの内部ノードｎａ〜ｎｅを例え
ば負電位とされ、出力端子Ｄout に蓄積された負電荷
が、導体接触により放電して低電位となったときに、保
護用のＭＯＳＦＥＴＰ３とＰ４がオン状態になり、内部
ノードｎａ及びｎｂの帯電電圧に相当する比較的大きな
負電圧を放電させて、出力ＭＯＳＦＥＴＰ１とＮ２のＥ
ＳＤ破壊を防止する。
【００５７】図１２には、この発明に係るデータ出力バ
ッファＤＯＢの他の一実施例の回路図が示されている。
この実施例においては、ＣＭＯＳ構成の出力バッファに
向けられ、図１０や図１１の実施例と異なり、Ｐチャン
ネル出力側ＭＯＳＦＥＴＰ１に対しては、負電荷を帯電
したときのＥＳＤ破壊防止対策が採られ、Ｎチャンネル
出力ＭＯＳＦＥＴＮ２に対しては正電荷を帯電したとき
のＥＳＤ破壊防止対策が採られている。つまり、出力Ｍ
ＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に前記のよ
うな保護用のＰチャンネルＭＯＳＦＥＴＰ３とＮチャン
ネルＭＯＳＦＥＴＮ４がそれぞれ設けられて、前記同様
な保護動作を行うようにされる。
ッファＤＯＢの他の一実施例の回路図が示されている。
この実施例においては、ＣＭＯＳ構成の出力バッファに
向けられ、図１０や図１１の実施例と異なり、Ｐチャン
ネル出力側ＭＯＳＦＥＴＰ１に対しては、負電荷を帯電
したときのＥＳＤ破壊防止対策が採られ、Ｎチャンネル
出力ＭＯＳＦＥＴＮ２に対しては正電荷を帯電したとき
のＥＳＤ破壊防止対策が採られている。つまり、出力Ｍ
ＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に前記のよ
うな保護用のＰチャンネルＭＯＳＦＥＴＰ３とＮチャン
ネルＭＯＳＦＥＴＮ４がそれぞれ設けられて、前記同様
な保護動作を行うようにされる。
【００５８】図１３には、この発明に係るデータ出力バ
ッファＤＯＢの更に他の一実施例の回路図が示されてい
る。この実施例においては、ＣＭＯＳ構成の出力バッフ
ァに向けられ、図１２実施例と逆に、Ｐチャンネル出力
側ＭＯＳＦＥＴＰ１に対しては、正電荷を帯電したとき
のＥＳＤ破壊防止対策が採られ、Ｎチャンネル出力ＭＯ
ＳＦＥＴＮ２に対しては負電荷を帯電したときのＥＳＤ
破壊防止対策が採られている。つまり、出力ＭＯＳＦＥ
ＴＰ１，Ｎ１のゲートと出力との間に前記のような保護
用のＮチャンネルＭＯＳＦＥＴＮ３とＰチャンネルＭＯ
ＳＦＥＴＰ４がそれぞれ設けられて、前記同様な保護動
作を行うようにされる。
ッファＤＯＢの更に他の一実施例の回路図が示されてい
る。この実施例においては、ＣＭＯＳ構成の出力バッフ
ァに向けられ、図１２実施例と逆に、Ｐチャンネル出力
側ＭＯＳＦＥＴＰ１に対しては、正電荷を帯電したとき
のＥＳＤ破壊防止対策が採られ、Ｎチャンネル出力ＭＯ
ＳＦＥＴＮ２に対しては負電荷を帯電したときのＥＳＤ
破壊防止対策が採られている。つまり、出力ＭＯＳＦＥ
ＴＰ１，Ｎ１のゲートと出力との間に前記のような保護
用のＮチャンネルＭＯＳＦＥＴＮ３とＰチャンネルＭＯ
ＳＦＥＴＰ４がそれぞれ設けられて、前記同様な保護動
作を行うようにされる。
【００５９】図１４には、この発明に係るデータ入力バ
ッファＤＩＢの一実施例の回路図が示されている。同図
をもとに、この実施例のデータ入力バッファＤＩＢの構
成及び動作の概要ならびにその特徴について説明する。
なお、この実施例のデータ入力バッファＤＩＢは、特に
制限されないが、前記データ出力バッファＤＯＢならび
に他の同様な複数のデータ入力バッファとともに、スタ
ティック型ＲＡＭ等の大規模集積回路装置ＬＳＩに設け
られる。
ッファＤＩＢの一実施例の回路図が示されている。同図
をもとに、この実施例のデータ入力バッファＤＩＢの構
成及び動作の概要ならびにその特徴について説明する。
なお、この実施例のデータ入力バッファＤＩＢは、特に
制限されないが、前記データ出力バッファＤＯＢならび
に他の同様な複数のデータ入力バッファとともに、スタ
ティック型ＲＡＭ等の大規模集積回路装置ＬＳＩに設け
られる。
【００６０】図１４において、この実施例のデータ入力
バッファＤＩＢは、そのゲートが内部ノードｎｆとして
外部端子つまりデータ入力端子Ｄｉｎに共通結合される
Ｐチャンネル型の入力ＭＯＳＦＥＴＰ３とＮチャンネル
型の入力ＭＯＳＦＥＴＮ５とを含む。このうち、入力Ｍ
ＯＳＦＥＴＰ３のソースは、内部ノードｎｇつまり電源
電圧供給点ＶＣＣに結合され、入力ＭＯＳＦＥＴＮ５の
ソースは、内部ノードｎｉつまり接地電位供給点ＶＳＳ
に結合される。これらの入力ＭＯＳＦＥＴのドレイン
は、内部ノードｎｈとして共通結合され、その電位は、
内部入力信号ＩＤとしてデータ入力バッファＤＩＢの図
示されない後段回路に供給される。これにより、内部入
力信号ＩＤは、データ入力端子Ｄｉｎの電位が所定のハ
イレベルとされるとき接地電位ＶＳＳのようなロウレベ
ルとされ、データ入力端子Ｄｉｎの電位が所定のロウレ
ベルとされるとき電源電圧ＶＣＣのようなハイレベルと
される。
バッファＤＩＢは、そのゲートが内部ノードｎｆとして
外部端子つまりデータ入力端子Ｄｉｎに共通結合される
Ｐチャンネル型の入力ＭＯＳＦＥＴＰ３とＮチャンネル
型の入力ＭＯＳＦＥＴＮ５とを含む。このうち、入力Ｍ
ＯＳＦＥＴＰ３のソースは、内部ノードｎｇつまり電源
電圧供給点ＶＣＣに結合され、入力ＭＯＳＦＥＴＮ５の
ソースは、内部ノードｎｉつまり接地電位供給点ＶＳＳ
に結合される。これらの入力ＭＯＳＦＥＴのドレイン
は、内部ノードｎｈとして共通結合され、その電位は、
内部入力信号ＩＤとしてデータ入力バッファＤＩＢの図
示されない後段回路に供給される。これにより、内部入
力信号ＩＤは、データ入力端子Ｄｉｎの電位が所定のハ
イレベルとされるとき接地電位ＶＳＳのようなロウレベ
ルとされ、データ入力端子Ｄｉｎの電位が所定のロウレ
ベルとされるとき電源電圧ＶＣＣのようなハイレベルと
される。
【００６１】この実施例において、データ入力バッファ
ＤＩＢは、さらに、内部ノードｎｆつまりデータ入力端
子Ｄｉｎと内部ノードｎｈつまり入力ＭＯＳＦＥＴＰ３
及びＮ５の共通結合されたドレインとの間にＮチャンネ
ルＭＯＳＦＥＴＮ６と、内部ノードｎｆつまりデータ入
力端子Ｄｉｎと内部ノードｎｉつまり接地電位供給点Ｖ
ＳＳとの間にもう一つのＮチャンネルＭＯＳＦＥＴＮ７
とがそれぞれ設けられる。これらのＭＯＳＦＥＴＮ６及
びＮ７のゲートは共通結合された後、回路の低電位側電
源電圧つまり接地電位ＶＳＳに結合される。これによ
り、ＭＯＳＦＥＴＮ６及びＮ７は、大規模集積回路装置
ＬＳＩの通常の動作状態において定常的にオフ状態とさ
れ、データ入力バッファＤＩＢの動作に影響を与えない
ものとされる。
ＤＩＢは、さらに、内部ノードｎｆつまりデータ入力端
子Ｄｉｎと内部ノードｎｈつまり入力ＭＯＳＦＥＴＰ３
及びＮ５の共通結合されたドレインとの間にＮチャンネ
ルＭＯＳＦＥＴＮ６と、内部ノードｎｆつまりデータ入
力端子Ｄｉｎと内部ノードｎｉつまり接地電位供給点Ｖ
ＳＳとの間にもう一つのＮチャンネルＭＯＳＦＥＴＮ７
とがそれぞれ設けられる。これらのＭＯＳＦＥＴＮ６及
びＮ７のゲートは共通結合された後、回路の低電位側電
源電圧つまり接地電位ＶＳＳに結合される。これによ
り、ＭＯＳＦＥＴＮ６及びＮ７は、大規模集積回路装置
ＬＳＩの通常の動作状態において定常的にオフ状態とさ
れ、データ入力バッファＤＩＢの動作に影響を与えない
ものとされる。
【００６２】パッケージ封入後の大規模集積回路装置Ｌ
ＳＩは、デバイス帯電モデルによる帯電によってデータ
入力バッファＤＩＢの内部ノードｎｆ〜ｎｉを例えば比
較的大きな絶対値の正電位とされる。そして、デバイス
帯電により内部ノードｎｆつまりデータ入力端子Ｄｉｎ
に蓄積された正電荷は、導体接触により放電して低電位
となり、入力ＭＯＳＦＥＴＰ３のゲート・ドレイン間な
らびに入力ＭＯＳＦＥＴＮ５のゲート・ソース間及びゲ
ート・ドレイン間には、内部ノードｎｈ及びｎｉの帯電
電圧に相当する比較的大きな正電圧が印加されようとす
る。
ＳＩは、デバイス帯電モデルによる帯電によってデータ
入力バッファＤＩＢの内部ノードｎｆ〜ｎｉを例えば比
較的大きな絶対値の正電位とされる。そして、デバイス
帯電により内部ノードｎｆつまりデータ入力端子Ｄｉｎ
に蓄積された正電荷は、導体接触により放電して低電位
となり、入力ＭＯＳＦＥＴＰ３のゲート・ドレイン間な
らびに入力ＭＯＳＦＥＴＮ５のゲート・ソース間及びゲ
ート・ドレイン間には、内部ノードｎｈ及びｎｉの帯電
電圧に相当する比較的大きな正電圧が印加されようとす
る。
【００６３】この実施例のデータ入力バッファＤＩＢで
は、上記のように、入力ＭＯＳＦＥＴＰ３及びＮ５のゲ
ート・ドレイン間ならびに入力ＭＯＳＦＥＴＮ５のゲー
ト・ソース間に、そのゲートが接地電位ＶＳＳに共通結
合されたＭＯＳＦＥＴＮ６及びＮ７がそれぞれ設けら
れ、これらのＭＯＳＦＥＴＮ６及びＮ７は、そのゲート
つまり内部ノードｎｉがデバイス帯電により高電圧とさ
れそのソースつまりデータ入力端子Ｄｉｎの電位が導体
接触にともなう放電により低下することで選択的にオン
状態となる。これにより、内部ノードｎｈ及びｎｉに蓄
積された電荷は、これらのＭＯＳＦＥＴＮ６及びＮ７か
らデータ入力端子Ｄｉｎを介して放電され、低電位とな
る。この結果、入力ＭＯＳＦＥＴＰ３及びＮ５のゲート
・ドレイン間電圧を小さくして、入力ＭＯＳＦＥＴの酸
化膜破壊を防止し、大規模集積回路装置ＬＳＩの信頼性
を高めることができるとともに、デバイス帯電により放
電経路を持たない内部ノードｎｉつまり接地電位供給点
ＶＳＳに蓄積された電荷をＭＯＳＦＥＴＮ７を介して放
電することができる。
は、上記のように、入力ＭＯＳＦＥＴＰ３及びＮ５のゲ
ート・ドレイン間ならびに入力ＭＯＳＦＥＴＮ５のゲー
ト・ソース間に、そのゲートが接地電位ＶＳＳに共通結
合されたＭＯＳＦＥＴＮ６及びＮ７がそれぞれ設けら
れ、これらのＭＯＳＦＥＴＮ６及びＮ７は、そのゲート
つまり内部ノードｎｉがデバイス帯電により高電圧とさ
れそのソースつまりデータ入力端子Ｄｉｎの電位が導体
接触にともなう放電により低下することで選択的にオン
状態となる。これにより、内部ノードｎｈ及びｎｉに蓄
積された電荷は、これらのＭＯＳＦＥＴＮ６及びＮ７か
らデータ入力端子Ｄｉｎを介して放電され、低電位とな
る。この結果、入力ＭＯＳＦＥＴＰ３及びＮ５のゲート
・ドレイン間電圧を小さくして、入力ＭＯＳＦＥＴの酸
化膜破壊を防止し、大規模集積回路装置ＬＳＩの信頼性
を高めることができるとともに、デバイス帯電により放
電経路を持たない内部ノードｎｉつまり接地電位供給点
ＶＳＳに蓄積された電荷をＭＯＳＦＥＴＮ７を介して放
電することができる。
【００６４】入力ＭＯＳＦＥＴＰ３は、放電によりデー
タ入力端子Ｄｉｎの電位が低下してからそのドレインつ
まり内部ノードｎｈの電位が低下するまでの間、ＭＯＳ
ＦＥＴＮ６とともにオン状態となる。この間、デバイス
帯電により内部ノードｎｇつまり電源電圧供給点ＶＣＣ
に蓄積された正電荷は、入力ＭＯＳＦＥＴＰ３及びＭＯ
ＳＦＥＴＮ６を介して放電され、これによって内部ノー
ドｎｇの電位も低下する。一方、ＭＯＳＦＥＴＮ６及び
Ｎ７は、大規模集積回路装置ＬＳＩが通常の使用状態に
あるとき、そのゲートに接地電位ＶＳＳが供給されるこ
とでオフ状態となり、大規模集積回路装置ＬＳＩの動作
に影響を与えない。
タ入力端子Ｄｉｎの電位が低下してからそのドレインつ
まり内部ノードｎｈの電位が低下するまでの間、ＭＯＳ
ＦＥＴＮ６とともにオン状態となる。この間、デバイス
帯電により内部ノードｎｇつまり電源電圧供給点ＶＣＣ
に蓄積された正電荷は、入力ＭＯＳＦＥＴＰ３及びＭＯ
ＳＦＥＴＮ６を介して放電され、これによって内部ノー
ドｎｇの電位も低下する。一方、ＭＯＳＦＥＴＮ６及び
Ｎ７は、大規模集積回路装置ＬＳＩが通常の使用状態に
あるとき、そのゲートに接地電位ＶＳＳが供給されるこ
とでオフ状態となり、大規模集積回路装置ＬＳＩの動作
に影響を与えない。
【００６５】図１５には、この発明が適用されたデータ
入力バッファＤＩＢの他の一実施例の回路図が示されて
いる。なお、この実施例は、前記図１４の実施例を基本
的に踏襲するものであるため、これと異なる部分につい
てのみ説明を追加する。また、この実施例は、後述する
理由から明らかなように、データ入力バッファＤＩＢの
内部ノードｎｆ〜ｎｉが負電位に帯電された場合におい
て有効となる。
入力バッファＤＩＢの他の一実施例の回路図が示されて
いる。なお、この実施例は、前記図１４の実施例を基本
的に踏襲するものであるため、これと異なる部分につい
てのみ説明を追加する。また、この実施例は、後述する
理由から明らかなように、データ入力バッファＤＩＢの
内部ノードｎｆ〜ｎｉが負電位に帯電された場合におい
て有効となる。
【００６６】図１５において、この実施例のデータ入力
バッファＤＩＢは、内部ノードｎｆつまりデータ入力端
子Ｄｉｎと内部ノードｎｈつまり入力ＭＯＳＦＥＴＰ３
及びＮ５の共通結合されたドレインとの間に設けられる
ＰチャンネルＭＯＳＦＥＴＰ４と、内部ノードｎｆつま
りデータ入力端子Ｄｉｎと内部ノードｎｇつまり電源電
圧供給点ＶＣＣとの間に設けられるもう一つのＰチャン
ネルＭＯＳＦＥＴＰ５とを含む。これらのＭＯＳＦＥＴ
Ｐ４及びＰ５のゲートは共通結合された後、回路の高電
圧側電源電圧つまり電源電圧ＶＣＣに結合される。これ
により、ＭＯＳＦＥＴＰ４及びＰ５は、大規模集積回路
装置ＬＳＩの通常の動作状態において定常的にオフ状態
とされ、データ入力バッファＤＩＢの動作に影響を与え
ないものとされる。
バッファＤＩＢは、内部ノードｎｆつまりデータ入力端
子Ｄｉｎと内部ノードｎｈつまり入力ＭＯＳＦＥＴＰ３
及びＮ５の共通結合されたドレインとの間に設けられる
ＰチャンネルＭＯＳＦＥＴＰ４と、内部ノードｎｆつま
りデータ入力端子Ｄｉｎと内部ノードｎｇつまり電源電
圧供給点ＶＣＣとの間に設けられるもう一つのＰチャン
ネルＭＯＳＦＥＴＰ５とを含む。これらのＭＯＳＦＥＴ
Ｐ４及びＰ５のゲートは共通結合された後、回路の高電
圧側電源電圧つまり電源電圧ＶＣＣに結合される。これ
により、ＭＯＳＦＥＴＰ４及びＰ５は、大規模集積回路
装置ＬＳＩの通常の動作状態において定常的にオフ状態
とされ、データ入力バッファＤＩＢの動作に影響を与え
ないものとされる。
【００６７】前記同様に大規模集積回路装置ＬＳＩが試
験工程や機器組み立て工程においてデバイス帯電モデル
による帯電を受け、データ入力バッファＤＩＢの内部ノ
ードｎｆ〜ｎｉが静電誘導によって負電位に帯電された
後、内部ノードｎｆつまりデータ入力端子Ｄｉｎに蓄積
された負電荷が導体接触により放電されると、ＭＯＳＦ
ＥＴＰ４及びＰ５は、そのゲートつまり内部ノードｎｇ
がデバイス帯電による負電位とされそのソースつまりデ
ータ入力端子Ｄｉｎの電位が導体接触にともなう放電に
より上昇することで選択的にオン状態となる。これによ
り、内部ノードｎｇ及びｎｈに蓄積された負電荷はＭＯ
ＳＦＥＴＰ４及びＰ５を介して放電され、その電位も上
昇する。この結果、入力ＭＯＳＦＥＴＰ３及びＮ５のゲ
ート・ドレイン間電圧を小さくして酸化膜破壊を防止
し、大規模集積回路装置ＬＳＩの信頼性を高めることが
できるとともに、放電経路を持たない内部ノードｎｇつ
まり電源電圧供給点ＶＣＣに蓄積された負電荷をＭＯＳ
ＦＥＴＰ５を介して放電することができる。
験工程や機器組み立て工程においてデバイス帯電モデル
による帯電を受け、データ入力バッファＤＩＢの内部ノ
ードｎｆ〜ｎｉが静電誘導によって負電位に帯電された
後、内部ノードｎｆつまりデータ入力端子Ｄｉｎに蓄積
された負電荷が導体接触により放電されると、ＭＯＳＦ
ＥＴＰ４及びＰ５は、そのゲートつまり内部ノードｎｇ
がデバイス帯電による負電位とされそのソースつまりデ
ータ入力端子Ｄｉｎの電位が導体接触にともなう放電に
より上昇することで選択的にオン状態となる。これによ
り、内部ノードｎｇ及びｎｈに蓄積された負電荷はＭＯ
ＳＦＥＴＰ４及びＰ５を介して放電され、その電位も上
昇する。この結果、入力ＭＯＳＦＥＴＰ３及びＮ５のゲ
ート・ドレイン間電圧を小さくして酸化膜破壊を防止
し、大規模集積回路装置ＬＳＩの信頼性を高めることが
できるとともに、放電経路を持たない内部ノードｎｇつ
まり電源電圧供給点ＶＣＣに蓄積された負電荷をＭＯＳ
ＦＥＴＰ５を介して放電することができる。
【００６８】入力ＭＯＳＦＥＴＮ５は、放電によりデー
タ入力端子Ｄｉｎの電位が上昇してからそのドレインつ
まり内部ノードｎｈの電位が上昇するまでの間、ＭＯＳ
ＦＥＴＰ４とともにオン状態となる。この間、デバイス
帯電により内部ノードｎｉつまり接地電位供給点ＶＳＳ
に蓄積された負電荷は、入力ＭＯＳＦＥＴＮ５及びＭＯ
ＳＦＥＴＰ４を介して放電され、これによって内部ノー
ドｎｉの電位も上昇する。一方、ＭＯＳＦＥＴＰ４及び
Ｐ５は、大規模集積回路装置ＬＳＩが通常の使用状態に
あるとき、そのゲートに電源電圧ＶＣＣが供給されるこ
とでオフ状態となり、大規模集積回路装置ＬＳＩの動作
に影響を与えない。
タ入力端子Ｄｉｎの電位が上昇してからそのドレインつ
まり内部ノードｎｈの電位が上昇するまでの間、ＭＯＳ
ＦＥＴＰ４とともにオン状態となる。この間、デバイス
帯電により内部ノードｎｉつまり接地電位供給点ＶＳＳ
に蓄積された負電荷は、入力ＭＯＳＦＥＴＮ５及びＭＯ
ＳＦＥＴＰ４を介して放電され、これによって内部ノー
ドｎｉの電位も上昇する。一方、ＭＯＳＦＥＴＰ４及び
Ｐ５は、大規模集積回路装置ＬＳＩが通常の使用状態に
あるとき、そのゲートに電源電圧ＶＣＣが供給されるこ
とでオフ状態となり、大規模集積回路装置ＬＳＩの動作
に影響を与えない。
【００６９】図１６には、この発明が適用されたデータ
入力バッファＤＩＢの更に他の一実施例の回路図が示さ
れている。なお、この実施例は、前記図１４と図１５を
組み合わせたものであり、正電荷及び負電荷の帯電によ
る静電破壊防止を行うようにするものである。
入力バッファＤＩＢの更に他の一実施例の回路図が示さ
れている。なお、この実施例は、前記図１４と図１５を
組み合わせたものであり、正電荷及び負電荷の帯電によ
る静電破壊防止を行うようにするものである。
【００７０】図１７には、この発明に係る半導体装置の
一実施例の外観図が示されている。（Ａ）には、パッケ
ージの両側にリードが設けられるＤＩＰ／ＳＯＰ型パッ
ケージを用いた例が示され、（Ｂ）にはパッケージの一
辺のみにリードが設けられるＺＩＰ型パッケージを用い
た例が示され、（Ｃ）にはパッケージの４辺から共にリ
ードが設けられるＱＦＰ型パッケージを用いた例が示さ
れている。
一実施例の外観図が示されている。（Ａ）には、パッケ
ージの両側にリードが設けられるＤＩＰ／ＳＯＰ型パッ
ケージを用いた例が示され、（Ｂ）にはパッケージの一
辺のみにリードが設けられるＺＩＰ型パッケージを用い
た例が示され、（Ｃ）にはパッケージの４辺から共にリ
ードが設けられるＱＦＰ型パッケージを用いた例が示さ
れている。
【００７１】デバイス帯電モデルの静電破壊は、デバイ
スのリードが導体に接触する時に発生する。デバイスの
リードのうち、このように導体に接触する確立の高いリ
ードは、図１７（Ａ）〜（Ｃ）のようにいずれもパッケ
ージ１のコーナー（端）に位置するリード２であり、パ
ッケージ１の中央部分に位置するリード３は、上記導体
と接触する確立が相対的に低いと考えられる。
スのリードが導体に接触する時に発生する。デバイスの
リードのうち、このように導体に接触する確立の高いリ
ードは、図１７（Ａ）〜（Ｃ）のようにいずれもパッケ
ージ１のコーナー（端）に位置するリード２であり、パ
ッケージ１の中央部分に位置するリード３は、上記導体
と接触する確立が相対的に低いと考えられる。
【００７２】そこで、パッケージ１のコーナー部分２に
設けられたリードに対応して設けられるデータ出力バッ
ファあるいはデータ入力バッファに対して、前記のよう
な静電破壊防止回路を設けたものを用い、中央部分３に
対応したリードには、かかるデバイス帯電モデルによる
静電破壊防止回路を省略する。これにより、チップのサ
イズの小型化を図ることができる。
設けられたリードに対応して設けられるデータ出力バッ
ファあるいはデータ入力バッファに対して、前記のよう
な静電破壊防止回路を設けたものを用い、中央部分３に
対応したリードには、かかるデバイス帯電モデルによる
静電破壊防止回路を省略する。これにより、チップのサ
イズの小型化を図ることができる。
【００７３】あるいは、人体モデルによる静電破壊防止
は、上記のようなパッケージのコーナー部分ではなく、
人手による取扱いにおいてはパッケージの中央部分のリ
ードが人体と接触する確立が高いと予測されるから、中
央部分３に対応したリードには、前記公報のような人体
モデルに対応したような保護回路を設けるようにする。
このようにすれば、デバイス帯電モデルと人体モデルの
双方に対して強い保護回路を効率よく配置した半導体装
置を得ることができる。
は、上記のようなパッケージのコーナー部分ではなく、
人手による取扱いにおいてはパッケージの中央部分のリ
ードが人体と接触する確立が高いと予測されるから、中
央部分３に対応したリードには、前記公報のような人体
モデルに対応したような保護回路を設けるようにする。
このようにすれば、デバイス帯電モデルと人体モデルの
双方に対して強い保護回路を効率よく配置した半導体装
置を得ることができる。
【００７４】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部端子に一方のソース又はドレインが接続さ
れた出力ＭＯＳＦＥＴのゲートと上記外部端子の間に設
けられて、ゲートが高電圧側電源端子に接続されて上記
出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長
を持つようにされたＰチャンネル型の第１保護用ＭＯＳ
ＦＥＴ、又はそのゲートが低電圧側電源端子に接続さ
れ、上記出力ＭＯＳＦＥＴと同じかそれより大きなチャ
ンネル長を持つようにされたＮチャンネル型の第２保護
用ＭＯＳＦＥＴを設けることにより、デバイス帯電によ
り外部端子が放電されたとき、上記保護用のＭＯＳＦＥ
Ｔの一方がオン状態になって、同様にデバイス帯電によ
り出力ＭＯＳＦＥＴのゲート側の電荷も放電させること
によりＥＳＤ破壊を防止することができるという効果が
得られる。
記の通りである。すなわち、 （１） 外部端子に一方のソース又はドレインが接続さ
れた出力ＭＯＳＦＥＴのゲートと上記外部端子の間に設
けられて、ゲートが高電圧側電源端子に接続されて上記
出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長
を持つようにされたＰチャンネル型の第１保護用ＭＯＳ
ＦＥＴ、又はそのゲートが低電圧側電源端子に接続さ
れ、上記出力ＭＯＳＦＥＴと同じかそれより大きなチャ
ンネル長を持つようにされたＮチャンネル型の第２保護
用ＭＯＳＦＥＴを設けることにより、デバイス帯電によ
り外部端子が放電されたとき、上記保護用のＭＯＳＦＥ
Ｔの一方がオン状態になって、同様にデバイス帯電によ
り出力ＭＯＳＦＥＴのゲート側の電荷も放電させること
によりＥＳＤ破壊を防止することができるという効果が
得られる。
【００７５】（２） 外部端子にゲートが接続された入
力ＭＯＳＦＥＴの出力信号が得られるソース又はドレイ
ンと上記外部端子との間に、そのゲートが高電圧側電源
端子に接続されたＰチャンネル型の第３保護用ＭＯＳＦ
ＥＴ又はそのゲートが低電圧側電源端子に接続されたＮ
チャンネル型の第４保護用ＭＯＳＦＥＴを設けることに
より、デバイス帯電により外部端子が放電されたとき、
上記保護用のＭＯＳＦＥＴの一方がオン状態になって、
同様にデバイス帯電により入力ＭＯＳＦＥＴの出力ノー
ドであるソース又はドレイン側の電荷も放電させること
によりＥＳＤ破壊を防止することができるという効果が
得られる。
力ＭＯＳＦＥＴの出力信号が得られるソース又はドレイ
ンと上記外部端子との間に、そのゲートが高電圧側電源
端子に接続されたＰチャンネル型の第３保護用ＭＯＳＦ
ＥＴ又はそのゲートが低電圧側電源端子に接続されたＮ
チャンネル型の第４保護用ＭＯＳＦＥＴを設けることに
より、デバイス帯電により外部端子が放電されたとき、
上記保護用のＭＯＳＦＥＴの一方がオン状態になって、
同様にデバイス帯電により入力ＭＯＳＦＥＴの出力ノー
ドであるソース又はドレイン側の電荷も放電させること
によりＥＳＤ破壊を防止することができるという効果が
得られる。
【００７６】（３） 上記（１）と（２）において、保
護用ＭＯＳＦＥＴはチャンネル長が出力ＭＯＳＦＥＴと
同じかそれより大きく形成されているいるので、それ自
体が帯電により破壊されてしまうことがなく、信頼性を
高くすることができるという効果が得られる。
護用ＭＯＳＦＥＴはチャンネル長が出力ＭＯＳＦＥＴと
同じかそれより大きく形成されているいるので、それ自
体が帯電により破壊されてしまうことがなく、信頼性を
高くすることができるという効果が得られる。
【００７７】（４） 上記（１）の第１又は第２保護用
ＭＯＳＦＥＴを、対応する出力ＭＯＳＦＥＴに近接し、
かつその外部端子と結合される出力ＭＯＳＦＥＴのソー
ス又はドレイン拡散層に対してそれと接続される上記第
１又は第２保護用ＭＯＳＦＥＴのソース又はドレイン拡
散層が隣接しないように配置することにより、寄生ラテ
ラルトランジスタの発生によるＭＯＳＦＥＴのソース，
ドレイン領域とウェルとのＰＮ接合が放電電流によって
破壊されることを防止しつつ、効率よく内部ノードの電
荷を放電させることができるという効果が得られる。
ＭＯＳＦＥＴを、対応する出力ＭＯＳＦＥＴに近接し、
かつその外部端子と結合される出力ＭＯＳＦＥＴのソー
ス又はドレイン拡散層に対してそれと接続される上記第
１又は第２保護用ＭＯＳＦＥＴのソース又はドレイン拡
散層が隣接しないように配置することにより、寄生ラテ
ラルトランジスタの発生によるＭＯＳＦＥＴのソース，
ドレイン領域とウェルとのＰＮ接合が放電電流によって
破壊されることを防止しつつ、効率よく内部ノードの電
荷を放電させることができるという効果が得られる。
【００７８】（５） 上記出力ＭＯＳＦＥＴのうち、電
源電圧側の出力ＭＯＳＦＥＴのゲートにベースが接続さ
れ、コレクタが上記出力ＭＯＳＦＥＴのドレインと接続
され、エミッタが上記ソースと接続されてなり、上記出
力ＭＯＳＦＥＴが形成されるウェル領域と同時に形成さ
れる半導体領域をベースとし、上記出力ＭＯＳＦＥＴの
ソース，ドレイン拡散層と同時に形成された拡散層をエ
ミッタ領域とし、基板をコレクタ領域とするバイポーラ
型トランジスタが設けることにより、簡単な構成により
ＥＳＤ破壊対策と出力信号の立ち上がりを高速にできる
という２つの機能を持たせることができるという効果が
得られる。
源電圧側の出力ＭＯＳＦＥＴのゲートにベースが接続さ
れ、コレクタが上記出力ＭＯＳＦＥＴのドレインと接続
され、エミッタが上記ソースと接続されてなり、上記出
力ＭＯＳＦＥＴが形成されるウェル領域と同時に形成さ
れる半導体領域をベースとし、上記出力ＭＯＳＦＥＴの
ソース，ドレイン拡散層と同時に形成された拡散層をエ
ミッタ領域とし、基板をコレクタ領域とするバイポーラ
型トランジスタが設けることにより、簡単な構成により
ＥＳＤ破壊対策と出力信号の立ち上がりを高速にできる
という２つの機能を持たせることができるという効果が
得られる。
【００７９】（６） 上記出力ＭＯＳＦＥＴは、外部端
子に抵抗素子を介してドレインが接続されたＰチャンネ
ル型の第３の出力ＭＯＳＦＥＴと、上記外部端子にドレ
イン接続されたＮチャンネル型の第２の出力ＭＯＳＦＥ
ＴのＣＭＯＳ構成とするとともに、コレクタが上記第３
の出力ＭＯＳＦＥＴのソースと接続され、エミッタが上
記外部端子に接続されてなり、上記第２の出力ＭＯＳＦ
ＥＴが形成されるウェル領域と同時に形成される半導体
領域をベースとし、上記第２の出力ＭＯＳＦＥＴのソー
ス，ドレイン拡散層と同時に形成された拡散層をエミッ
タ領域とし、基板をコレクタ領域とするバイポーラ型ト
ランジスタとが設けることにより簡単な構成でＥＳＤ破
壊対策と出力信号の立ち上がりの速くするとともに、上
記第２の出力ＭＯＳＦＥＴのゲートとドレイン間に、そ
のゲートが低電圧側電源端子に接続されたＮチャンネル
型の第２保護用ＭＯＳＦＥＴを設けることによりＥＳＤ
破壊対策を行うことができるという効果が得られる。
子に抵抗素子を介してドレインが接続されたＰチャンネ
ル型の第３の出力ＭＯＳＦＥＴと、上記外部端子にドレ
イン接続されたＮチャンネル型の第２の出力ＭＯＳＦＥ
ＴのＣＭＯＳ構成とするとともに、コレクタが上記第３
の出力ＭＯＳＦＥＴのソースと接続され、エミッタが上
記外部端子に接続されてなり、上記第２の出力ＭＯＳＦ
ＥＴが形成されるウェル領域と同時に形成される半導体
領域をベースとし、上記第２の出力ＭＯＳＦＥＴのソー
ス，ドレイン拡散層と同時に形成された拡散層をエミッ
タ領域とし、基板をコレクタ領域とするバイポーラ型ト
ランジスタとが設けることにより簡単な構成でＥＳＤ破
壊対策と出力信号の立ち上がりの速くするとともに、上
記第２の出力ＭＯＳＦＥＴのゲートとドレイン間に、そ
のゲートが低電圧側電源端子に接続されたＮチャンネル
型の第２保護用ＭＯＳＦＥＴを設けることによりＥＳＤ
破壊対策を行うことができるという効果が得られる。
【００８０】（７） 半導体装置における外部端子のう
ち、パッケージの端部に設けられる一部の外部端子に対
応した上記出力ＭＯＳＦＥＴ又は入力ＭＯＳＦＥＴのみ
に保護用ＭＯＳＦＥＴを設けるようにすることにより、
チップサイズを大きくすることなく、効率よくＥＳＤ破
壊対策を行うことができるという効果が得られる。
ち、パッケージの端部に設けられる一部の外部端子に対
応した上記出力ＭＯＳＦＥＴ又は入力ＭＯＳＦＥＴのみ
に保護用ＭＯＳＦＥＴを設けるようにすることにより、
チップサイズを大きくすることなく、効率よくＥＳＤ破
壊対策を行うことができるという効果が得られる。
【００８１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１０〜図１３の実施例において、Ｐチャンネル出
力ＭＯＳＦＥＴＰ１をＮチャンネル出力ＭＯＳＦＥＴＮ
１に置き換えたものであってもよい。この場合には、そ
の駆動回路としての図１のようなノアゲート回路ＮＯ１
が用いられる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１０〜図１３の実施例において、Ｐチャンネル出
力ＭＯＳＦＥＴＰ１をＮチャンネル出力ＭＯＳＦＥＴＮ
１に置き換えたものであってもよい。この場合には、そ
の駆動回路としての図１のようなノアゲート回路ＮＯ１
が用いられる。
【００８２】図２において、ＭＯＳＦＥＴＮ３及びＮ４
は、これを寄生ＭＯＳＦＥＴにより構成することで、そ
の耐圧を高めることができる。また、ＭＯＳＦＥＴＮ３
及びＮ４は、任意の位置に配置できるし、データ出力バ
ッファの具体的なレイアウトや配線材料ならびに配線層
数等は、この実施例による制約を受けない。
は、これを寄生ＭＯＳＦＥＴにより構成することで、そ
の耐圧を高めることができる。また、ＭＯＳＦＥＴＮ３
及びＮ４は、任意の位置に配置できるし、データ出力バ
ッファの具体的なレイアウトや配線材料ならびに配線層
数等は、この実施例による制約を受けない。
【００８３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭ等の大規模集積回路装置ならびにその
データ出力バッファ及びデータ入力バッファに適用した
場合について説明したが、それに限定されるものではな
く、例えば、データ出力バッファ及びデータ入力バッフ
ァ以外の回路でも、そのゲート，ソース又はドレインが
外部端子に結合されたＭＯＳＦＥＴを含む各種の回路に
適用できるし、ダイナミック型ＲＡＭ等の各種メモリ集
積回路装置やゲートアレイ集積回路等の論理集積回路装
置にも適用できる。この発明は、少なくともそのゲー
ト，ソース又はドレインが外部端子に結合されたＭＯＳ
ＦＥＴを含む半導体装置に広く適用できる。
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭ等の大規模集積回路装置ならびにその
データ出力バッファ及びデータ入力バッファに適用した
場合について説明したが、それに限定されるものではな
く、例えば、データ出力バッファ及びデータ入力バッフ
ァ以外の回路でも、そのゲート，ソース又はドレインが
外部端子に結合されたＭＯＳＦＥＴを含む各種の回路に
適用できるし、ダイナミック型ＲＡＭ等の各種メモリ集
積回路装置やゲートアレイ集積回路等の論理集積回路装
置にも適用できる。この発明は、少なくともそのゲー
ト，ソース又はドレインが外部端子に結合されたＭＯＳ
ＦＥＴを含む半導体装置に広く適用できる。
【００８４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子に一方のソース又
はドレインが接続された出力ＭＯＳＦＥＴのゲートと上
記外部端子の間に設けられて、ゲートが高電圧側電源端
子に接続されて上記出力ＭＯＳＦＥＴと同じかそれより
大きなチャンネル長を持つようにされたＰチャンネル型
の第１保護用ＭＯＳＦＥＴ、又はそのゲートが低電圧側
電源端子に接続され、上記出力ＭＯＳＦＥＴと同じかそ
れより大きなチャンネル長を持つようにされたＮチャン
ネル型の第２保護用ＭＯＳＦＥＴを設けることにより、
デバイス帯電により外部端子が放電されたとき、上記保
護用のＭＯＳＦＥＴの一方がオン状態になって、同様に
デバイス帯電により出力ＭＯＳＦＥＴのゲート側の電荷
も放電させることによりＥＳＤ破壊を防止することがで
きる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子に一方のソース又
はドレインが接続された出力ＭＯＳＦＥＴのゲートと上
記外部端子の間に設けられて、ゲートが高電圧側電源端
子に接続されて上記出力ＭＯＳＦＥＴと同じかそれより
大きなチャンネル長を持つようにされたＰチャンネル型
の第１保護用ＭＯＳＦＥＴ、又はそのゲートが低電圧側
電源端子に接続され、上記出力ＭＯＳＦＥＴと同じかそ
れより大きなチャンネル長を持つようにされたＮチャン
ネル型の第２保護用ＭＯＳＦＥＴを設けることにより、
デバイス帯電により外部端子が放電されたとき、上記保
護用のＭＯＳＦＥＴの一方がオン状態になって、同様に
デバイス帯電により出力ＭＯＳＦＥＴのゲート側の電荷
も放電させることによりＥＳＤ破壊を防止することがで
きる。
【００８５】外部端子にゲートが接続された入力ＭＯＳ
ＦＥＴの出力信号が得られるソース又はドレインと上記
外部端子との間に、そのゲートが高電圧側電源端子に接
続されたＰチャンネル型の第３保護用ＭＯＳＦＥＴ又は
そのゲートが低電圧側電源端子に接続されたＮチャンネ
ル型の第４保護用ＭＯＳＦＥＴを設けることにより、デ
バイス帯電により外部端子が放電されたとき、上記保護
用のＭＯＳＦＥＴの一方がオン状態になって、同様にデ
バイス帯電により入力ＭＯＳＦＥＴの出力ノードである
ソース又はドレイン側の電荷も放電させることによりＥ
ＳＤ破壊を防止することができる。
ＦＥＴの出力信号が得られるソース又はドレインと上記
外部端子との間に、そのゲートが高電圧側電源端子に接
続されたＰチャンネル型の第３保護用ＭＯＳＦＥＴ又は
そのゲートが低電圧側電源端子に接続されたＮチャンネ
ル型の第４保護用ＭＯＳＦＥＴを設けることにより、デ
バイス帯電により外部端子が放電されたとき、上記保護
用のＭＯＳＦＥＴの一方がオン状態になって、同様にデ
バイス帯電により入力ＭＯＳＦＥＴの出力ノードである
ソース又はドレイン側の電荷も放電させることによりＥ
ＳＤ破壊を防止することができる。
【００８６】上記において、保護用ＭＯＳＦＥＴはチャ
ンネル長が出力ＭＯＳＦＥＴと同じかそれより大きく形
成されているいるので、それ自体が帯電により破壊され
てしまうことがなく、信頼性を高くすることができる。
ンネル長が出力ＭＯＳＦＥＴと同じかそれより大きく形
成されているいるので、それ自体が帯電により破壊され
てしまうことがなく、信頼性を高くすることができる。
【００８７】上記の第１又は第２保護用ＭＯＳＦＥＴ
を、対応する出力ＭＯＳＦＥＴに近接し、かつその外部
端子と結合される出力ＭＯＳＦＥＴのソース又はドレイ
ン拡散層に対してそれと接続される上記第１又は第２保
護用ＭＯＳＦＥＴのソース又はドレイン拡散層が隣接し
ないように配置することにより、寄生ラテラルトランジ
スタの発生によるＭＯＳＦＥＴのソース，ドレイン領域
とウェルとのＰＮ接合が放電電流によって破壊されるこ
とを防止しつつ、効率よく内部ノードの電荷を放電させ
ることができる。
を、対応する出力ＭＯＳＦＥＴに近接し、かつその外部
端子と結合される出力ＭＯＳＦＥＴのソース又はドレイ
ン拡散層に対してそれと接続される上記第１又は第２保
護用ＭＯＳＦＥＴのソース又はドレイン拡散層が隣接し
ないように配置することにより、寄生ラテラルトランジ
スタの発生によるＭＯＳＦＥＴのソース，ドレイン領域
とウェルとのＰＮ接合が放電電流によって破壊されるこ
とを防止しつつ、効率よく内部ノードの電荷を放電させ
ることができる。
【００８８】上記出力ＭＯＳＦＥＴのうち、電源電圧側
の出力ＭＯＳＦＥＴのゲートにベースが接続され、コレ
クタが上記出力ＭＯＳＦＥＴのドレインと接続され、エ
ミッタが上記ソースと接続されてなり、上記出力ＭＯＳ
ＦＥＴが形成されるウェル領域と同時に形成される半導
体領域をベースとし、上記出力ＭＯＳＦＥＴのソース，
ドレイン拡散層と同時に形成された拡散層をエミッタ領
域とし、基板をコレクタ領域とするバイポーラ型トラン
ジスタが設けることにより、簡単な構成によりＥＳＤ破
壊対策と出力信号の立ち上がりを高速にできるという２
つの機能を持たせることができる。
の出力ＭＯＳＦＥＴのゲートにベースが接続され、コレ
クタが上記出力ＭＯＳＦＥＴのドレインと接続され、エ
ミッタが上記ソースと接続されてなり、上記出力ＭＯＳ
ＦＥＴが形成されるウェル領域と同時に形成される半導
体領域をベースとし、上記出力ＭＯＳＦＥＴのソース，
ドレイン拡散層と同時に形成された拡散層をエミッタ領
域とし、基板をコレクタ領域とするバイポーラ型トラン
ジスタが設けることにより、簡単な構成によりＥＳＤ破
壊対策と出力信号の立ち上がりを高速にできるという２
つの機能を持たせることができる。
【００８９】上記出力ＭＯＳＦＥＴは、外部端子に抵抗
素子を介してドレインが接続されたＰチャンネル型の第
３の出力ＭＯＳＦＥＴと、上記外部端子にドレイン接続
されたＮチャンネル型の第２の出力ＭＯＳＦＥＴのＣＭ
ＯＳ構成とするとともに、コレクタが上記第３の出力Ｍ
ＯＳＦＥＴのソースと接続され、エミッタが上記外部端
子に接続されてなり、上記第２の出力ＭＯＳＦＥＴが形
成されるウェル領域と同時に形成される半導体領域をベ
ースとし、上記第２の出力ＭＯＳＦＥＴのソース，ドレ
イン拡散層と同時に形成された拡散層をエミッタ領域と
し、基板をコレクタ領域とするバイポーラ型トランジス
タとが設けることにより簡単な構成でＥＳＤ破壊対策と
出力信号の立ち上がりの速くするとともに、上記第２の
出力ＭＯＳＦＥＴのゲートとドレイン間に、そのゲート
が低電圧側電源端子に接続されたＮチャンネル型の第２
保護用ＭＯＳＦＥＴを設けることによりＥＳＤ破壊対策
を行うことができるものとなる。
素子を介してドレインが接続されたＰチャンネル型の第
３の出力ＭＯＳＦＥＴと、上記外部端子にドレイン接続
されたＮチャンネル型の第２の出力ＭＯＳＦＥＴのＣＭ
ＯＳ構成とするとともに、コレクタが上記第３の出力Ｍ
ＯＳＦＥＴのソースと接続され、エミッタが上記外部端
子に接続されてなり、上記第２の出力ＭＯＳＦＥＴが形
成されるウェル領域と同時に形成される半導体領域をベ
ースとし、上記第２の出力ＭＯＳＦＥＴのソース，ドレ
イン拡散層と同時に形成された拡散層をエミッタ領域と
し、基板をコレクタ領域とするバイポーラ型トランジス
タとが設けることにより簡単な構成でＥＳＤ破壊対策と
出力信号の立ち上がりの速くするとともに、上記第２の
出力ＭＯＳＦＥＴのゲートとドレイン間に、そのゲート
が低電圧側電源端子に接続されたＮチャンネル型の第２
保護用ＭＯＳＦＥＴを設けることによりＥＳＤ破壊対策
を行うことができるものとなる。
【００９０】半導体装置における外部端子のうち、パッ
ケージの端部に設けられる一部の外部端子に対応した上
記出力ＭＯＳＦＥＴ又は入力ＭＯＳＦＥＴのみに保護用
ＭＯＳＦＥＴを設けるようにすることにより、チップサ
イズを大きくすることなく、効率よくＥＳＤ破壊対策を
行うことができる。
ケージの端部に設けられる一部の外部端子に対応した上
記出力ＭＯＳＦＥＴ又は入力ＭＯＳＦＥＴのみに保護用
ＭＯＳＦＥＴを設けるようにすることにより、チップサ
イズを大きくすることなく、効率よくＥＳＤ破壊対策を
行うことができる。
【図１】この発明に係るデータ出力バッファの一実施例
を示す回路図である。
を示す回路図である。
【図２】図１のデータ出力バッファの一実施例を示す部
分的な平面配置図である。
分的な平面配置図である。
【図３】図２のａ−ａ線における一実施例を示す概略素
子構造断面図である。
子構造断面図である。
【図４】この発明に係るデータ出力バッファの他の一実
施例を示す回路図である。
施例を示す回路図である。
【図５】図４の出力ＭＯＳＦＥＴＮ１とバイポーラ型ト
ランジスタＢＮ１の一実施例を示す概略断面構造図であ
る。
ランジスタＢＮ１の一実施例を示す概略断面構造図であ
る。
【図６】この発明に係るデータ出力バッファの他の一実
施例を示す回路図である。
施例を示す回路図である。
【図７】この発明に係るデータ出力バッファの他の一実
施例を示す回路図である。
施例を示す回路図である。
【図８】この発明に係るデータ出力バッファの他の一実
施例を示す回路図である。
施例を示す回路図である。
【図９】この発明に係るデータ出力バッファの他の一実
施例を示す回路図である。
施例を示す回路図である。
【図１０】この発明に係るデータ出力バッファの他の一
実施例を示す回路図である。
実施例を示す回路図である。
【図１１】この発明に係るデータ出力バッファの他の一
実施例を示す回路図である。
実施例を示す回路図である。
【図１２】この発明に係るデータ出力バッファの他の一
実施例を示す回路図である。
実施例を示す回路図である。
【図１３】この発明に係るデータ出力バッファの他の一
実施例を示す回路図である。
実施例を示す回路図である。
【図１４】この発明に係るデータ入力バッファの一実施
例を示す回路図である。
例を示す回路図である。
【図１５】この発明に係るデータ入力バッファの他の一
実施例を示す回路図である。
実施例を示す回路図である。
【図１６】この発明に係るデータ入力バッファの他の一
実施例を示す回路図である。
実施例を示す回路図である。
【図１７】この発明が適用される半導体装置の一実施例
を示す外観図である。
を示す外観図である。
【図１８】デバイス帯電モデルの原理を説明するための
説明図である。
説明図である。
【図１９】デバイス帯電モデルによる静電破壊を説明す
るための説明図である。
るための説明図である。
【図２０】従来技術の一例を示す回路図である。
ＬＳＩ…大規模集積回路装置（半導体装置）、ＤＯＢ…
データ出力バッファ、ＤＩＢ…データ入力バッファ。Ｐ
１〜Ｐ５…ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ７…Ｎ
チャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２…インバータ回
路、ＮＯ１〜ＮＯ２…ノア（ＮＯＲ）ゲート、ＮＡ１…
ナンド（ＮＡＮＤ）ゲート回路、Ｒ１，Ｒ２…抵抗。Ｐ
ＷＥＬＬ，ＰＷＥＬＬ１・・・Ｐウェル領域、ＰＷＥＬ
Ｌ２…ベース領域、ＮＤ１〜ＮＤ３・・・Ｎ型拡散層、
ＦＧ１〜ＦＧ３・・・ゲート層、ＡＬ１１〜ＡＬ１Ｂ・
・・第１層アルミニウム配線層、ＡＬ２１〜ＡＬ２３・
・・第２層アルミニウム配線層。
データ出力バッファ、ＤＩＢ…データ入力バッファ。Ｐ
１〜Ｐ５…ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ７…Ｎ
チャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２…インバータ回
路、ＮＯ１〜ＮＯ２…ノア（ＮＯＲ）ゲート、ＮＡ１…
ナンド（ＮＡＮＤ）ゲート回路、Ｒ１，Ｒ２…抵抗。Ｐ
ＷＥＬＬ，ＰＷＥＬＬ１・・・Ｐウェル領域、ＰＷＥＬ
Ｌ２…ベース領域、ＮＤ１〜ＮＤ３・・・Ｎ型拡散層、
ＦＧ１〜ＦＧ３・・・ゲート層、ＡＬ１１〜ＡＬ１Ｂ・
・・第１層アルミニウム配線層、ＡＬ２１〜ＡＬ２３・
・・第２層アルミニウム配線層。
フロントページの続き (72)発明者 中村 英明 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 平５−128872（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 27/08
Claims (14)
- 【請求項１】 外部出力端子に出力が接続された出力回
路を有する半導体装置であって、 前記出力回路は、 第１電位を受ける第１ノードと、 第２電位を受ける第２ノードと、 前記第１ノードと前記外部出力端子との間にそのソース
・ドレイン経路が接続されたＰ型の第１ＭＯＳＦＥＴ
と、 前記第２ノードと前記外部出力端子との間にそのソース
・ドレイン経路が接続されたＮ型の第２ＭＯＳＦＥＴ
と、 前記第１ＭＯＳＦＥＴのゲートと前記外部出力端子との
間にそのソース・ドレイン経路が接続された第３ＭＯＳ
ＦＥＴと 、前記第１ＭＯＳＦＥＴのゲートと前記外部出力端子との
間にそのソース・ドレイン経路が接続された第４ＭＯＳ
ＦＥＴとを備え、 前記第３及び第４ＭＯＳＦＥＴのそれぞれは、Ｎ型ＭＯ
ＳＦＥＴである時には前記第２ノードにそのゲートが接
続され、Ｐ型ＭＯＳＦＥＴである時には前記第１ノード
にそのゲートが接続される ことを特徴とする半導体装
置。 - 【請求項２】 請求項１において、 前記第３ＭＯＳＦＥＴはＮ型ＭＯＳＦＥＴであり、その
ゲートが前記第２ノードに接続され、 前記第４ＭＯＳＦＥＴはＮ型ＭＯＳＦＥＴであり、その
ゲートが前記第２ノードに接続される ことを特徴とする
半導体装置。 - 【請求項３】 請求項１において、 前記第３ＭＯＳＦＥＴはＰ型ＭＯＳＦＥＴであり、その
ゲートが前記第１ノードに接続され、 前記第４ＭＯＳＦＥＴはＰ型ＭＯＳＦＥＴであり、その
ゲートが前記第１ノードに接続される ことを特徴とする
半導体装置。 - 【請求項４】 請求項１において、 前記第３ＭＯＳＦＥＴはＰ型ＭＯＳＦＥＴであり、その
ゲートが前記第１ノー ドに接続され、 前記第４ＭＯＳＦＥＴはＮ型ＭＯＳＦＥＴであり、その
ゲートが前記第２ノードに接続される ことを特徴とする
半導体装置。 - 【請求項５】 請求項１において、 前記第３ＭＯＳＦＥＴはＮ型ＭＯＳＦＥＴであり、その
ゲートが前記第２ノードに接続され、 前記第４ＭＯＳＦＥＴはＰ型ＭＯＳＦＥＴであり、その
ゲートが前記第１ノードに接続される ことを特徴とする
半導体装置。 - 【請求項６】 請求項１から請求項５のいずれかにおい
て、前記第３ＭＯＳＦＥＴのチャンネル長は前記第１ＭＯＳ
ＦＥＴのチャンネル長と同じかそれ以上であり 、前記第４ＭＯＳＦＥＴのチャンネル長は前記第２ＭＯＳ
ＦＥＴのチャンネル長と同じかそれ以上である ことを特
徴とする半導体装置。 - 【請求項７】 外部出力端子に出力が接続された出力回
路を有する半導体装置であって、 前記出力回路は、 第１電位を受ける第１ノードと、 第２電位を受ける第２ノードと、 前記第１ノードと前記外部出力端子との間にそのソース
・ドレイン経路が接続されたＰ型の第１ＭＯＳＦＥＴ
と、 前記第２ノードと前記外部出力端子との間にそのソース
・ドレイン経路が接続されたＮ型の第２ＭＯＳＦＥＴ
と、 前記第２ＭＯＳＦＥＴのゲートと前記外部出力端子との
間にそのソース・ドレイン経路が接続され、前記第２ノ
ードにそのゲートが接続されたＮ型の第３ＭＯＳＦＥＴ
とを備えることを特徴とする半導体装置。 - 【請求項８】 請求項７において、 前記出力回路は更に、前記第１ＭＯＳＦＥＴのゲートと
前記外部出力端子との間にそのソース・ドレイン経路が
接続され、前記第２ノードにそのゲートが接続されたＮ
型の第４ＭＯＳＦＥＴを有することを特徴とする半導体
装置。 - 【請求項９】 請求項８において、 前記第４ＭＯＳＦＥＴのチャンネル長は前記第１ＭＯＳ
ＦＥＴのチャンネル長と同じかそれ以上であることを特
徴とする半導体装置。 - 【請求項１０】 請求項７から請求項８のいずれかにお
いて、 前記第３ＭＯＳＦＥＴのチャンネル長は前記第２ＭＯＳ
ＦＥＴのチャンネル長と同じかそれ以上であることを特
徴とする半導体装置。 - 【請求項１１】 請求項１から請求項１０のいずれかに
おいて、前記第１ＭＯＳＦＥＴのドレインと前記出力端子との間
には抵抗素子が挿入されていることを特徴とする半導体
装置。 - 【請求項１２】 請求項１から請求項１１のいずれかに
おいて、 前記第１電位は出力信号のハイレベルを決定し、前記第
２電位は出力信号のロウレベルを決定することを特徴と
する半導体装置。 - 【請求項１３】 請求項１から請求項１２のいずれかに
おいて、 前記半導体装置は更に、前記出力回路を駆動する駆動回
路を有し、 前記第１及び第２ＭＯＳＦＥＴは、前記駆動回路により
相補的に駆動されることを特徴とする半導体装置 。 - 【請求項１４】 請求項１から請求項１３のいずれかに
おいて、前記半導体装置は、ダイナミック型ＲＡＭであることを
特徴とする半導体装置 。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6054507A JP2878587B2 (ja) | 1993-10-20 | 1994-02-28 | 半導体装置 |
| KR1019940023978A KR100343509B1 (ko) | 1993-10-20 | 1994-09-23 | 반도체장치 |
| US08/323,939 US5495118A (en) | 1993-01-20 | 1994-10-17 | Semiconductor device |
| US08/525,214 US5625214A (en) | 1993-10-20 | 1995-09-08 | Semiconductor device |
| US08/796,689 US5783851A (en) | 1993-10-20 | 1997-03-04 | Semiconductor device |
| JP14067198A JP3379903B2 (ja) | 1994-02-28 | 1998-05-22 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-285958 | 1993-10-20 | ||
| JP28595893 | 1993-10-20 | ||
| JP6054507A JP2878587B2 (ja) | 1993-10-20 | 1994-02-28 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14067198A Division JP3379903B2 (ja) | 1994-02-28 | 1998-05-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169962A JPH07169962A (ja) | 1995-07-04 |
| JP2878587B2 true JP2878587B2 (ja) | 1999-04-05 |
Family
ID=26395263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6054507A Expired - Lifetime JP2878587B2 (ja) | 1993-01-20 | 1994-02-28 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5495118A (ja) |
| JP (1) | JP2878587B2 (ja) |
| KR (1) | KR100343509B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2878587B2 (ja) * | 1993-10-20 | 1999-04-05 | 株式会社日立製作所 | 半導体装置 |
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