JP3355651B2 - 静電気保護回路及び半導体装置 - Google Patents
静電気保護回路及び半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は相補型ＭＯＳ半導体装置
において、信号入力端子もしくは信号出力端子に接続さ
れた内部回路について、静電気に対し保護を行う回路に
関する。
において、信号入力端子もしくは信号出力端子に接続さ
れた内部回路について、静電気に対し保護を行う回路に
関する。
【０００２】
【従来の技術】図４は入力回路の静電気保護装置の一例
を示す回路図である。図４において信号入力パッド２と
電源ＶＳＳを接続するゲート・コントロール・ダイオー
ド１０及び、電源ＶＳＳと信号入力パッド１７，電源Ｖ
ＤＤをそれぞれ接続するダイオード１１，１２は静電気
保護装置を構成する。また、Ｐｃｈトランジスタ１４と
Ｎｃｈトランジスタ１３はインバータを構成する内部回
路であり、以降図示されない次段内部回路と接続され
る。このような構成を持つ静電気保護装置において、電
源ＶＤＤまたは電源ＶＳＳに対し負極性の高電圧ノイズ
が入力パッド１７に印加された場合、電流は電源ＶＤＤ
から逆方向にバイアスされたダイオード１２を通り電源
ＶＳＳへ流れ、さらに電源ＶＳＳから順方向にバイアス
されたダイオード１１を通り入力パッド１７ヘと流れ
る。一方、電源ＶＤＤまたは電源ＶＳＳに対し正極性の
高電圧ノイズが入力パッド１７に印加された場合、電流
は入力パッド１７からゲート・コントロール・ダイオー
ド１０を通り電源ＶＳＳへ流れる経路と、または入力パ
ッド１７から逆方向にバイアスされたダイオード１１を
通り電源ＶＳＳへ流れ、さらに電源ＶＳＳから順方向に
バイアスされたダイオード１２を通り電源ＶＤＤへと流
れる経路を有する。
を示す回路図である。図４において信号入力パッド２と
電源ＶＳＳを接続するゲート・コントロール・ダイオー
ド１０及び、電源ＶＳＳと信号入力パッド１７，電源Ｖ
ＤＤをそれぞれ接続するダイオード１１，１２は静電気
保護装置を構成する。また、Ｐｃｈトランジスタ１４と
Ｎｃｈトランジスタ１３はインバータを構成する内部回
路であり、以降図示されない次段内部回路と接続され
る。このような構成を持つ静電気保護装置において、電
源ＶＤＤまたは電源ＶＳＳに対し負極性の高電圧ノイズ
が入力パッド１７に印加された場合、電流は電源ＶＤＤ
から逆方向にバイアスされたダイオード１２を通り電源
ＶＳＳへ流れ、さらに電源ＶＳＳから順方向にバイアス
されたダイオード１１を通り入力パッド１７ヘと流れ
る。一方、電源ＶＤＤまたは電源ＶＳＳに対し正極性の
高電圧ノイズが入力パッド１７に印加された場合、電流
は入力パッド１７からゲート・コントロール・ダイオー
ド１０を通り電源ＶＳＳへ流れる経路と、または入力パ
ッド１７から逆方向にバイアスされたダイオード１１を
通り電源ＶＳＳへ流れ、さらに電源ＶＳＳから順方向に
バイアスされたダイオード１２を通り電源ＶＤＤへと流
れる経路を有する。
【０００３】以上のような回路を実現するために、従来
は図３に示す断面図をもつ図５のレイアウトパターンを
使用していた。図３において、Ｎ型基板１内にＰウエル
領域２とＮ型の不純物領域８が形成され、さらにＰウエ
ル領域２内にはＰ型の不純物領域６とＮ型のドレイン領
域３及びＮ型のソース領域４が形成されており、Ｎ型の
不純物領域８上には電源ＶＤＤに接続された金属配線と
Ｎ型の不純物領域８とを接続するコンタクトホール群
が、Ｐ型の不純物領域６上には電源ＶＳＳに接続された
金属配線とＰ型の不純物領域６とを接続するコンタクト
ホール群が、Ｎ型のドレイン領域３上には信号入力パッ
ド１７に接続された金属配線とＮ型のドレイン領域３と
を接続するコンタクトホール群が、Ｎ型のソース領域４
上には電源ＶＳＳに接続された金属配線とＮ型のソース
領域４とを接続するコンタクトホール群がそれぞれ形成
されている。なお、図３において、１８は金属配線、１
９はコンタクトホール、２０は絶縁膜をそれぞれ示して
いる。Ｎ型のドレイン領域３とＮ型のソース領域４およ
び電源ＶＳＳに接続されたゲート５が図４内のゲート・
コントロール・ダイオード１０を、Ｎ型のドレイン領域
３とＰウエル領域２が図４内のダイオード１１を、Ｐウ
エル領域２とＮ型基板１が図４内のダイオード１２をそ
れぞれ形成している。レイアウト構成上は図５におい
て、上記Ｎ型の不純物領域８は静電気保護装置の矩形の
外周として形成され、その内側のＰウエル領域２内にＰ
型不純物領域６が同じく矩形のストッパー枠として形成
されている。その枠内のＰウエル領域２上にＮ型のドレ
イン領域３とＮ型のソース領域４がゲート５をはさんで
交互に配置されている。ここで静電気が印加されたとき
ノイズ除去のための電流はコンタクトホールが対向して
いる部分を通るため、その経路は、電源ＶＤＤに対し負
極性の高電圧ノイズが入力パッド１７に印加された場
合、ドレイン領域３上のコンタクトホール群と不純物領
域８上のコンタクトホール群の間であり、電源ＶＤＤに
対し正極性の高電圧ノイズが入力パッド１７に印加され
た場合は、ドレイン領域３上のコンタクトホール群と不
純物領域８上のコンタクトホール群との間と、ドレイン
領域３上のコンタクトホール群からソース領域４上のコ
ンタクトホール群と不純物領域６上のコンタクトホール
群を通り不純物領域８上のコンタクトホール群へと至る
経路である。電源ＶＳＳに対し負極性の高電圧ノイズが
入力パッド１７に印加された場合、ノイズ除去のため電
流が通る経路はドレイン領域３上のコンタクトホール群
と不純物領域６上のコンタクトホール群の間であり、電
源ＶＳＳに対し正極性の高電圧ノイズが入力パッド１７
に印加された場合は、ドレイン領域３上のコンタクトホ
ール群と不純物領域６上のコンタクトホール群との間及
び、ドレイン領域３上のコンタクトホール群とソース領
域４上のコンタクトホール群との間である。
は図３に示す断面図をもつ図５のレイアウトパターンを
使用していた。図３において、Ｎ型基板１内にＰウエル
領域２とＮ型の不純物領域８が形成され、さらにＰウエ
ル領域２内にはＰ型の不純物領域６とＮ型のドレイン領
域３及びＮ型のソース領域４が形成されており、Ｎ型の
不純物領域８上には電源ＶＤＤに接続された金属配線と
Ｎ型の不純物領域８とを接続するコンタクトホール群
が、Ｐ型の不純物領域６上には電源ＶＳＳに接続された
金属配線とＰ型の不純物領域６とを接続するコンタクト
ホール群が、Ｎ型のドレイン領域３上には信号入力パッ
ド１７に接続された金属配線とＮ型のドレイン領域３と
を接続するコンタクトホール群が、Ｎ型のソース領域４
上には電源ＶＳＳに接続された金属配線とＮ型のソース
領域４とを接続するコンタクトホール群がそれぞれ形成
されている。なお、図３において、１８は金属配線、１
９はコンタクトホール、２０は絶縁膜をそれぞれ示して
いる。Ｎ型のドレイン領域３とＮ型のソース領域４およ
び電源ＶＳＳに接続されたゲート５が図４内のゲート・
コントロール・ダイオード１０を、Ｎ型のドレイン領域
３とＰウエル領域２が図４内のダイオード１１を、Ｐウ
エル領域２とＮ型基板１が図４内のダイオード１２をそ
れぞれ形成している。レイアウト構成上は図５におい
て、上記Ｎ型の不純物領域８は静電気保護装置の矩形の
外周として形成され、その内側のＰウエル領域２内にＰ
型不純物領域６が同じく矩形のストッパー枠として形成
されている。その枠内のＰウエル領域２上にＮ型のドレ
イン領域３とＮ型のソース領域４がゲート５をはさんで
交互に配置されている。ここで静電気が印加されたとき
ノイズ除去のための電流はコンタクトホールが対向して
いる部分を通るため、その経路は、電源ＶＤＤに対し負
極性の高電圧ノイズが入力パッド１７に印加された場
合、ドレイン領域３上のコンタクトホール群と不純物領
域８上のコンタクトホール群の間であり、電源ＶＤＤに
対し正極性の高電圧ノイズが入力パッド１７に印加され
た場合は、ドレイン領域３上のコンタクトホール群と不
純物領域８上のコンタクトホール群との間と、ドレイン
領域３上のコンタクトホール群からソース領域４上のコ
ンタクトホール群と不純物領域６上のコンタクトホール
群を通り不純物領域８上のコンタクトホール群へと至る
経路である。電源ＶＳＳに対し負極性の高電圧ノイズが
入力パッド１７に印加された場合、ノイズ除去のため電
流が通る経路はドレイン領域３上のコンタクトホール群
と不純物領域６上のコンタクトホール群の間であり、電
源ＶＳＳに対し正極性の高電圧ノイズが入力パッド１７
に印加された場合は、ドレイン領域３上のコンタクトホ
ール群と不純物領域６上のコンタクトホール群との間及
び、ドレイン領域３上のコンタクトホール群とソース領
域４上のコンタクトホール群との間である。
【０００４】
【発明が解決しようとする課題】しかし、従来の図５の
ようなレイアウトパターンの静電気保護装置では、ドレ
イン領域３上のコンタクトホール群と不純物領域８上の
コンタクトホール群が対向して配置されている部分が少
ないため、ドレイン領域３上のコンタクトホール群から
不純物領域８上のコンタクトホール群までの間の経路が
少なく、高電圧，大電流に弱いため破壊を起こすという
問題があった。
ようなレイアウトパターンの静電気保護装置では、ドレ
イン領域３上のコンタクトホール群と不純物領域８上の
コンタクトホール群が対向して配置されている部分が少
ないため、ドレイン領域３上のコンタクトホール群から
不純物領域８上のコンタクトホール群までの間の経路が
少なく、高電圧，大電流に弱いため破壊を起こすという
問題があった。
【０００５】そこで本発明は、上記の問題を解決し、高
電圧，大電流のノイズに対して内部回路を保護する静電
気保護装置を実現するものである。
電圧，大電流のノイズに対して内部回路を保護する静電
気保護装置を実現するものである。
【０００６】
【課題を解決するための手段】（１） 本発明の静電気
保護回路は、基板と、入力端子又は出力端子と、電源端
子と、を含む静電気保護回路であって、前記基板に形成
されトランジスタのソース領域又はドレイン領域となる
不純物領域であって第１の導電型の不純物を含む第１の
不純物領域と、前記基板に形成され前記第１の不純物領
域に接する不純物領域であって前記第１の導電型と逆導
電型の第２の導電型の不純物を含む第２の不純物領域
と、前記基板に形成され前記第２の不純物領域に接する
不純物領域であって前記第１の導電型の不純物を含む第
３の不純物領域と、を含み、前記第１の不純物領域と前
記入力端子又は前記出力端子とは、第１のコンタクトホ
ール群を介して接続され、前記第３の不純物領域と前記
電源端子とは、第２のコンタクトホール群を介して接続
され、前記第１のコンタクトホール群は、前記第２のコ
ンタクトホール群に対向する領域を含み、前記第１のコ
ンタクトホール群の前記第２のコンタクトホール群に対
向する領域の長さは、１００μｍ以上であることを特徴
とする。 （２） 本発明の静電気保護回路は、上記（１）記載の
静電気保護回路において、前記第１の不純物領域は前記
第２の不純物領域の内に形成されることを特徴とする。 （３） 本発明の静電気保護回路は、上記（１）又は
（２）に記載の静電気保護回路において、前記第３の不
純物領域は前記第２の不純物領域の内に形成されること
を特徴とする。 （４） 本発明の静電気保護回路は、上記（１）乃至
（３）のいずれかに記載の静電気保護回路において、前
記基板は前記第１の導電型の不純物を含み、前記第３の
不純物領域の不純物濃度は、前記基板の不純物濃度より
も高いことを特徴とする。 （５） 本発明の半導体装置は、基板と、入力端子又は
出力端子と、電源端子と、を含む半導体装置であって、
前記基板に形成されトランジスタのソース領域又はドレ
イン領域となる不純物領域であって第１の導電型の不純
物を含む第１の不純物領域と、前記基板に形成され前記
第１の不純物領域に接する不純物領域であって前記第１
の導電型と逆導電型の第２の導電型の不純物を含む第２
の不純物領域と、前記基板に形成され前記第２の不純物
領域に接する不純物領域であって前記第１の導電型の不
純物を含む第３の不純物領域とを含み、前記第１の不純
物領域と前記入力端子又は前記出力端子とは、第１のコ
ンタクトホール群を介して接続され、前記第３の不純物
領域と前記電源端子とは、第２のコンタクトホール群を
介して接続され、前記第１のコンタクトホール群は、前
記第２のコンタクトホール群に対向する領域を含み、前
記第１のコンタクトホール群の前記第２のコンタクトホ
ール群に対向する領域の長さは、１００μｍ以上である
ことを特徴とする。 （６） 本発明の半導体装置は、上記（５）記載の半導
体装置において、前記第１の不純物領域は前記第２の不
純物領域の内に形成されることを特徴とする。 （７） 本発明の半導体装置は、上記（５）又は（６）
に記載の半導体装置において、前記第３の不純物領域は
前記第２の不純物領域の内に形成されることを特徴とす
る。 （８） 本発明の半導体装置は、上記（５）乃至（７）
のいずれかに記載の半導体装置において、前記基板は前
記第１の導電型の不純物を含み、前記第３の不純物領域
の不純物濃度は、前記基板の不純物濃度よりも高いこと
を特徴とする。
保護回路は、基板と、入力端子又は出力端子と、電源端
子と、を含む静電気保護回路であって、前記基板に形成
されトランジスタのソース領域又はドレイン領域となる
不純物領域であって第１の導電型の不純物を含む第１の
不純物領域と、前記基板に形成され前記第１の不純物領
域に接する不純物領域であって前記第１の導電型と逆導
電型の第２の導電型の不純物を含む第２の不純物領域
と、前記基板に形成され前記第２の不純物領域に接する
不純物領域であって前記第１の導電型の不純物を含む第
３の不純物領域と、を含み、前記第１の不純物領域と前
記入力端子又は前記出力端子とは、第１のコンタクトホ
ール群を介して接続され、前記第３の不純物領域と前記
電源端子とは、第２のコンタクトホール群を介して接続
され、前記第１のコンタクトホール群は、前記第２のコ
ンタクトホール群に対向する領域を含み、前記第１のコ
ンタクトホール群の前記第２のコンタクトホール群に対
向する領域の長さは、１００μｍ以上であることを特徴
とする。 （２） 本発明の静電気保護回路は、上記（１）記載の
静電気保護回路において、前記第１の不純物領域は前記
第２の不純物領域の内に形成されることを特徴とする。 （３） 本発明の静電気保護回路は、上記（１）又は
（２）に記載の静電気保護回路において、前記第３の不
純物領域は前記第２の不純物領域の内に形成されること
を特徴とする。 （４） 本発明の静電気保護回路は、上記（１）乃至
（３）のいずれかに記載の静電気保護回路において、前
記基板は前記第１の導電型の不純物を含み、前記第３の
不純物領域の不純物濃度は、前記基板の不純物濃度より
も高いことを特徴とする。 （５） 本発明の半導体装置は、基板と、入力端子又は
出力端子と、電源端子と、を含む半導体装置であって、
前記基板に形成されトランジスタのソース領域又はドレ
イン領域となる不純物領域であって第１の導電型の不純
物を含む第１の不純物領域と、前記基板に形成され前記
第１の不純物領域に接する不純物領域であって前記第１
の導電型と逆導電型の第２の導電型の不純物を含む第２
の不純物領域と、前記基板に形成され前記第２の不純物
領域に接する不純物領域であって前記第１の導電型の不
純物を含む第３の不純物領域とを含み、前記第１の不純
物領域と前記入力端子又は前記出力端子とは、第１のコ
ンタクトホール群を介して接続され、前記第３の不純物
領域と前記電源端子とは、第２のコンタクトホール群を
介して接続され、前記第１のコンタクトホール群は、前
記第２のコンタクトホール群に対向する領域を含み、前
記第１のコンタクトホール群の前記第２のコンタクトホ
ール群に対向する領域の長さは、１００μｍ以上である
ことを特徴とする。 （６） 本発明の半導体装置は、上記（５）記載の半導
体装置において、前記第１の不純物領域は前記第２の不
純物領域の内に形成されることを特徴とする。 （７） 本発明の半導体装置は、上記（５）又は（６）
に記載の半導体装置において、前記第３の不純物領域は
前記第２の不純物領域の内に形成されることを特徴とす
る。 （８） 本発明の半導体装置は、上記（５）乃至（７）
のいずれかに記載の半導体装置において、前記基板は前
記第１の導電型の不純物を含み、前記第３の不純物領域
の不純物濃度は、前記基板の不純物濃度よりも高いこと
を特徴とする。
【０００７】
【実施例】図１，図２は本発明のＮ型基板上に形成され
た相補型ＭＯＳ半導体装置の信号入力端子の静電気保護
装置における実施例を示すレイアウトパターン図であ
る。図１において、１５は電源ＶＤＤ、１６は電源ＶＳ
Ｓを表す。また、図１において、外周には矩形のＮ型不
純物領域８がＰウエル領域２を囲む形でＮ型基板上に形
成されており、その上部には電源ＶＤＤに接続された金
属配線とＮ型の不純物領域８とを接続するコンタクトホ
ール群が形成されている。Ｐウエル領域内では図４回路
中のダイオード１２をつくるために矩形のＮ型不純物領
域７が形成されており、その上部には電源ＶＤＤに接続
された金属配線とＮ型の不純物領域７とを接続するコン
タクトホール群が形成されている。これは、Ｎ型基板と
Ｐウエル領域により構成されるＮ-Ｐ-ダイオードでは逆
方向に電圧が印加された場合、ツェナー電圧が約５０Ｖ
と高く、ゲート５が破壊されるため、ツェナー電圧が１
５Ｖと低いＮ+Ｐ-ダイオードをＮ型不純物領域７とＰウ
エル領域により形成するためである。そのさらに内側の
Ｐウエル領域には矩形のＰ型不純物領域６が形成され、
その上部には電源ＶＳＳに接続された金属配線とＰ型の
不純物領域６とを接続するコンタクトホール群が形成さ
れている。その内側には矩形のＮ型ドレイン領域３，電
源ＶＳＳに接続された矩形のゲート５，矩形のＮ型ソー
ス領域４がそれぞれ外側から上記の順に形成されてお
り、Ｎ型のドレイン領域３上には信号入力端子に接続さ
れた金属配線とＮ型のドレイン領域３とを接続するコン
タクトホール群が、Ｎ型のソース領域４上には電源ＶＳ
Ｓに接続された金属配線とＮ型のソース領域４とを接続
するコンタクトホール群がそれぞれ形成されている。一
方図２ではＰウエル領域内において矩形のＰ型不純物領
域６の内側には櫛形のＮ型ドレイン領域３，Ｕ字形のＮ
型ソース領域４が、あいだに電源ＶＳＳに接続されたゲ
ート５をはさんで形成されており、同じくＮ型のドレイ
ン領域３上には信号入力回路に接続された金属配線とＮ
型のドレイン領域３とを接続するコンタクトホール群
が、Ｎ型のソース領域４上には電源ＶＳＳに接続された
金属配線とＮ型のソース領域４とを接続するコンタクト
ホール群ががそれぞれ形成されている。図１，図２の実
施例ともに、Ｎ型ドレイン領域３とＰウエル領域により
図４回路中のダイオード１１を構成し、Ｎ型ドレイン領
域３とゲート５及びＮ型ソース領域４により図４回路中
のゲート・コントロール・ダイオード１０を構成してい
る。高電圧ノイズが電源ＶＤＤと信号入力端子との間に
印加されたとき、それを除去するためにＮ型ドレイン領
域４上のコンタクトホール群とＮ型不純物領域７上のコ
ンタクトホール群との間の経路を通って電流が流れるこ
とになるが、図２の例ではＮ型ドレイン領域４上のコン
タクトホール群とＮ型不純物領域７上のコンタクトホー
ル群が対向している部分の長さが約２００μｍあるた
め、電源ＶＤＤに対するノイズの消去のために電流が流
れる経路が多くなり、電源ＶＤＤに対するノイズ印加時
の静電気耐電圧が高くなっている。一方、図１の例では
矩形のＮ型ドレイン領域３上のコンタクトホール群がＮ
型ドレイン領域３の三つの辺においてＮ型不純物領域７
上のコンタクトホール群に対向して配置されており、そ
の部分の長さが約２２０μｍあるため、電源ＶＤＤに対
するノイズの消去のために電流が流れる経路が多くな
り、電源ＶＤＤに対するノイズ印加時の静電気耐電圧が
高くなっている。
た相補型ＭＯＳ半導体装置の信号入力端子の静電気保護
装置における実施例を示すレイアウトパターン図であ
る。図１において、１５は電源ＶＤＤ、１６は電源ＶＳ
Ｓを表す。また、図１において、外周には矩形のＮ型不
純物領域８がＰウエル領域２を囲む形でＮ型基板上に形
成されており、その上部には電源ＶＤＤに接続された金
属配線とＮ型の不純物領域８とを接続するコンタクトホ
ール群が形成されている。Ｐウエル領域内では図４回路
中のダイオード１２をつくるために矩形のＮ型不純物領
域７が形成されており、その上部には電源ＶＤＤに接続
された金属配線とＮ型の不純物領域７とを接続するコン
タクトホール群が形成されている。これは、Ｎ型基板と
Ｐウエル領域により構成されるＮ-Ｐ-ダイオードでは逆
方向に電圧が印加された場合、ツェナー電圧が約５０Ｖ
と高く、ゲート５が破壊されるため、ツェナー電圧が１
５Ｖと低いＮ+Ｐ-ダイオードをＮ型不純物領域７とＰウ
エル領域により形成するためである。そのさらに内側の
Ｐウエル領域には矩形のＰ型不純物領域６が形成され、
その上部には電源ＶＳＳに接続された金属配線とＰ型の
不純物領域６とを接続するコンタクトホール群が形成さ
れている。その内側には矩形のＮ型ドレイン領域３，電
源ＶＳＳに接続された矩形のゲート５，矩形のＮ型ソー
ス領域４がそれぞれ外側から上記の順に形成されてお
り、Ｎ型のドレイン領域３上には信号入力端子に接続さ
れた金属配線とＮ型のドレイン領域３とを接続するコン
タクトホール群が、Ｎ型のソース領域４上には電源ＶＳ
Ｓに接続された金属配線とＮ型のソース領域４とを接続
するコンタクトホール群がそれぞれ形成されている。一
方図２ではＰウエル領域内において矩形のＰ型不純物領
域６の内側には櫛形のＮ型ドレイン領域３，Ｕ字形のＮ
型ソース領域４が、あいだに電源ＶＳＳに接続されたゲ
ート５をはさんで形成されており、同じくＮ型のドレイ
ン領域３上には信号入力回路に接続された金属配線とＮ
型のドレイン領域３とを接続するコンタクトホール群
が、Ｎ型のソース領域４上には電源ＶＳＳに接続された
金属配線とＮ型のソース領域４とを接続するコンタクト
ホール群ががそれぞれ形成されている。図１，図２の実
施例ともに、Ｎ型ドレイン領域３とＰウエル領域により
図４回路中のダイオード１１を構成し、Ｎ型ドレイン領
域３とゲート５及びＮ型ソース領域４により図４回路中
のゲート・コントロール・ダイオード１０を構成してい
る。高電圧ノイズが電源ＶＤＤと信号入力端子との間に
印加されたとき、それを除去するためにＮ型ドレイン領
域４上のコンタクトホール群とＮ型不純物領域７上のコ
ンタクトホール群との間の経路を通って電流が流れるこ
とになるが、図２の例ではＮ型ドレイン領域４上のコン
タクトホール群とＮ型不純物領域７上のコンタクトホー
ル群が対向している部分の長さが約２００μｍあるた
め、電源ＶＤＤに対するノイズの消去のために電流が流
れる経路が多くなり、電源ＶＤＤに対するノイズ印加時
の静電気耐電圧が高くなっている。一方、図１の例では
矩形のＮ型ドレイン領域３上のコンタクトホール群がＮ
型ドレイン領域３の三つの辺においてＮ型不純物領域７
上のコンタクトホール群に対向して配置されており、そ
の部分の長さが約２２０μｍあるため、電源ＶＤＤに対
するノイズの消去のために電流が流れる経路が多くな
り、電源ＶＤＤに対するノイズ印加時の静電気耐電圧が
高くなっている。
【０００８】図６は静電気保護装置のＥＩＡＪ（Ｃ＝２
００ｐＦ，Ｒ＝０Ω）の静電気印加時に於けるコンタク
トホール群の対向する部分の長さに対する静電気耐電圧
の特性グラフ図である。図６によると、コンタクトホー
ル群の対向する部分の長さが１００μｍ以上の領域で静
電気耐電圧のＥＩＡＪにおける一般的下限２５０Ｖを上
回る性能を得ることができる。
００ｐＦ，Ｒ＝０Ω）の静電気印加時に於けるコンタク
トホール群の対向する部分の長さに対する静電気耐電圧
の特性グラフ図である。図６によると、コンタクトホー
ル群の対向する部分の長さが１００μｍ以上の領域で静
電気耐電圧のＥＩＡＪにおける一般的下限２５０Ｖを上
回る性能を得ることができる。
【０００９】
【発明の効果】以上に述べたように本発明によれば高電
圧、大電流のノイズに対して内部回路を保護する静電気
保護装置を実現することができる。
圧、大電流のノイズに対して内部回路を保護する静電気
保護装置を実現することができる。
【００１０】なお、前記ＭＯＳトランジスタはそのゲー
トに接地電位を接続しない場合、またはゲートがない場
合も有り得る。
トに接地電位を接続しない場合、またはゲートがない場
合も有り得る。
【図１】本発明を静電気保護装置に応用した実施例を示
すレイアウト図である。
すレイアウト図である。
【図２】本発明を静電気保護装置に応用した実施例を示
すレイアウト図である。
すレイアウト図である。
【図３】従来の静電気保護装置の断面図である。
【図４】本発明及び従来の静電気保護装置の一例を示す
回路図である。
回路図である。
【図５】図４の従来のレイアウト図である。
【図６】コンタクトホール群の対向する部分の長さに対
する静電耐電圧の特性図である。
する静電耐電圧の特性図である。
１……Ｎ型半導体基板 ２……Ｐウエル領域 ３……Ｎ型ドレイン領域 ４……Ｎ型ソース領域 ５……ゲート ６……Ｐ型不純物領域 ７，８……Ｎ型不純物領域 １０……ゲート・コントロール・ダイオード １１，１２……ダイオード １３……Ｎｃｈトランジスタ １４……Ｐｃｈトランジスタ １５……電源ＶＤＤ １６……電源ＶＳＳ １７……入力パッド １８……金属配線 １９……コンタクトホール ２０……絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 21/822 H01L 27/04 H01L 27/092
Claims (8)
- 【請求項１】 基板と、入力端子又は出力端子と、電源
端子と、を含む静電気保護回路であって、 前記基板に形成されトランジスタのソース領域又はドレ
イン領域となる不純物領域であって第１の導電型の第１
の不純物領域と、前記基板に形成され前記第１の不純物
領域に接する不純物領域であって前記第１の導電型と逆
導電型の第２の導電型の第２の不純物領域と、前記基板
に形成され前記第２の不純物領域に接する不純物領域で
あって前記第１の導電型の第３の不純物領域と、を含
み、 前記第１の不純物領域と前記入力端子又は前記出力端子
とは、第１のコンタクトホール群を介して接続され、 前記第３の不純物領域と前記電源端子とは、第２のコン
タクトホール群を介して接続され、 前記第１のコンタクトホール群は、前記第２のコンタク
トホール群に対向する領域を含み、 前記第１のコンタクトホール群の前記第２のコンタクト
ホール群に対向する領域の長さは、１００μｍ以上であ
ることを特徴とする静電気保護回路。 - 【請求項２】 請求項１記載の静電気保護回路におい
て、前記第１の不純物領域は前記第２の不純物領域の内
に形成されることを特徴とする静電気保護回路。 - 【請求項３】 請求項１又は２に記載の静電気保護回路
において、前記第３の不純物領域は前記第２の不純物領
域の内に形成されることを特徴とする静電気保護回路。 - 【請求項４】 請求項１乃至３のいずれかに記載の静電
気保護回路において、前記基板は前記第１の導電型の不
純物を含み、前記第３の不純物領域の不純物濃度は、前
記基板の不純物濃度よりも高いことを特徴とする静電気
保護回路。 - 【請求項５】 基板と、入力端子又は出力端子と、電源
端子と、を含む半導体装置であって、 前記基板に形成されトランジスタのソース領域又はドレ
イン領域となる不純物領域であって第１の導電型の第１
の不純物領域と、前記基板に形成され前記第１の不純物
領域に接する不純物領域であって前記第１の導電型と逆
導電型の第２の導電型の第２の不純物領域と、前記基板
に形成され前記第２の不純物領域に接する不純物領域で
あって前記第１の導電型の第３の不純物領域と、を含
み、 前記第１の不純物領域と前記入力端子又は前記出力端子
とは、第１のコンタクトホール群を介して接続され、 前記第３の不純物領域と前記電源端子とは、第２のコン
タクトホール群を介して接続され、 前記第１のコンタクトホール群は、前記第２のコンタク
トホール群に対向する領域を含み、 前記第１のコンタクトホール群の前記第２のコンタクト
ホール群に対向する領域の長さは、１００μｍ以上であ
ることを特徴とする半導体装置。 - 【請求項６】 請求項５記載の半導体装置において、前
記第１の不純物領域は前記第２の不純物領域の内に形成
されることを特徴とする半導体装置。 - 【請求項７】 請求項５又は６に記載の半導体装置にお
いて、前記第３の不純物領域は前記第２の不純物領域の
内に形成されることを特徴とする半導体装置。 - 【請求項８】 請求項５乃至７のいずれかに記載の半導
体装置において、前記基板は前記第１の導電型の不純物
を含み、前記第３の不純物領域の不純物濃度は、前記基
板の不純物濃度よりも高いことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16786192A JP3355651B2 (ja) | 1992-06-25 | 1992-06-25 | 静電気保護回路及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16786192A JP3355651B2 (ja) | 1992-06-25 | 1992-06-25 | 静電気保護回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613563A JPH0613563A (ja) | 1994-01-21 |
| JP3355651B2 true JP3355651B2 (ja) | 2002-12-09 |
Family
ID=15857449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16786192A Expired - Fee Related JP3355651B2 (ja) | 1992-06-25 | 1992-06-25 | 静電気保護回路及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355651B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998016721A1 (en) | 1996-10-15 | 1998-04-23 | C. I. Kasei Co., Ltd. | Resin-coated segment, and manufacture thereof |
| US8749930B2 (en) * | 2009-02-09 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Protection circuit, semiconductor device, photoelectric conversion device, and electronic device |
| WO2019145827A1 (ja) * | 2018-01-25 | 2019-08-01 | 株式会社半導体エネルギー研究所 | 半導体材料、および半導体装置 |
-
1992
- 1992-06-25 JP JP16786192A patent/JP3355651B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0613563A (ja) | 1994-01-21 |
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