WO2019145827A1 - 半導体材料、および半導体装置 - Google Patents

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oxide
insulator
substrate
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國武寛司
長塚修平
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株式会社半導体エネルギー研究所
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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • One embodiment of the present invention relates to a semiconductor material and a semiconductor device.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a semiconductor circuit such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of a semiconductor device.
  • Display devices liquid crystal display devices, light emitting display devices, etc.
  • projection devices lighting devices
  • electro-optical devices power storage devices
  • storage devices semiconductor circuits
  • imaging devices electronic devices, and the like may have semiconductor devices in some cases. .
  • one embodiment of the present invention is not limited to the above technical field.
  • One aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • Oxide semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
  • oxide semiconductor for example, not only single-component metal oxides such as indium oxide and zinc oxide but also multi-component metal oxides are known.
  • oxides of multi-element metals in particular, research on In-Ga-Zn oxide (hereinafter also referred to as IGZO) has been actively conducted.
  • Non-Patent Documents 1 to 3 a c-axis aligned crystalline (CAAC) structure and an nc (nanocrystalline) structure which are neither single crystal nor amorphous are found in an oxide semiconductor (see Non-Patent Documents 1 to 3) ).
  • Non-Patent Document 1 and Non-Patent Document 2 also disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • non-patent documents 4 and 5 show that even oxide semiconductors that are less crystalline than the CAAC structure and the nc structure have minute crystals.
  • Non-Patent Document 6 a transistor using IGZO as an active layer has an extremely low off current (see Non-Patent Document 6), and LSIs and displays utilizing the characteristics have been reported (see Non-Patent Document 7 and Non-Patent Document 8) .
  • An object of one embodiment of the present invention is to suppress a charging phenomenon which leads to fluctuation of characteristics, deterioration of an element, or dielectric breakdown in a semiconductor device.
  • a charging phenomenon which leads to fluctuation of characteristics, deterioration of an element, or dielectric breakdown in a semiconductor device.
  • dielectric breakdown due to abnormal charging is a more serious problem.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of holding data for a long time.
  • An object of one embodiment of the present invention is to provide a semiconductor device including a transistor including an oxide semiconductor, in which electrical characteristics and reliability of the transistor are stable.
  • An object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device which can be miniaturized or highly integrated.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high design freedom.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high information writing speed.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention is a transistor including a first conductor, a second conductor, a third conductor, and an oxide semiconductor over a substrate, a first diode element, and a second diode element. Diode element and the third diode element, and the charge charged in the transistor is transferred to the semiconductor substrate through the first diode element, the second diode element, or the third diode element. Do.
  • the first diode element, the second diode element, the third diode element, and the fourth diode element are electrically connected to the fourth conductor.
  • One embodiment of the present invention is a transistor including a first conductor, a second conductor, a third conductor, and an oxide semiconductor over a substrate, a first capacitor, and a second capacitor. The charge stored in the transistor is moved and fixed to the first capacitor, the second capacitor, or the third capacitor.
  • the first capacitor, the second capacitor, and the third capacitor are electrically connected to the fourth conductor.
  • the fourth conductor functions as a gate electrode of the transistor.
  • the semiconductor device includes two or more transistors.
  • One embodiment of the present invention includes a first transistor, a second transistor, a third transistor, and a fourth transistor on a substrate, and the fourth transistor is a first conductor, A second conductor, a third conductor, and an oxide semiconductor, wherein the first conductor is electrically connected to the semiconductor substrate through the first transistor, and the second conductor is , And the third conductor is electrically connected to the semiconductor substrate via the first transistor, and the fourth conductor is electrically connected to the semiconductor substrate via the first transistor. It is electrically connected to the semiconductor substrate through the transistor 1.
  • the first transistor, the second transistor, and the third transistor function as capacitive elements.
  • the first transistor, the second transistor, and the third transistor function as diode elements.
  • a semiconductor device in which deterioration or dielectric breakdown of a device is suppressed can be provided.
  • a semiconductor device capable of holding data for a long time can be provided.
  • the semiconductor device in a semiconductor device including a transistor including an oxide semiconductor, the semiconductor device can have stable electrical characteristics and reliability of the transistor.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device with high productivity can be provided.
  • a semiconductor device with high design freedom can be provided.
  • a semiconductor device with high information writing speed can be provided.
  • a semiconductor device capable of suppressing power consumption can be provided.
  • a novel semiconductor device can be provided.
  • 7A and 7B are a circuit diagram and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 7A and 7B are a circuit diagram and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 7A and 7B are a circuit diagram and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 7A and 7B are a circuit diagram and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 7A and 7B are a circuit diagram and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 7A and 7B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 7A and 7B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 7A and 7B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 7 is a top view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 7 is a top view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 7 is a top view of a semiconductor device according to one embodiment of the present invention.
  • 7A to 7C illustrate a structural example of a transistor according to one embodiment of the present invention.
  • 7A to 7C illustrate a structural example of a transistor according to one embodiment of the present invention.
  • FIG. 7A to 7C illustrate a structural example of a transistor according to one embodiment of the present invention.
  • 7A to 7C illustrate a structural example of a transistor according to one embodiment of the present invention.
  • FIG. 18 is a cross-sectional view illustrating a structure of a memory device of one embodiment of the present invention.
  • FIG. 18 is a cross-sectional view illustrating a structure of a memory device of one embodiment of the present invention.
  • 1A and 1B are a block diagram and a schematic view illustrating a configuration example of a memory device according to one embodiment of the present invention.
  • FIG. 18 is a circuit diagram illustrating a configuration example of a memory device according to one embodiment of the present invention.
  • FIG. 1A and 1B are a block diagram and a schematic view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a schematic view of a memory device according to one embodiment of the present invention.
  • 5A and 5B illustrate an example of a display device and an example of a circuit configuration of a pixel.
  • FIG. 7 is a diagram for explaining an example of a circuit configuration of a pixel.
  • FIG. 6 is a diagram for explaining an example of the configuration of a drive circuit.
  • 5A and 5B illustrate an example of a display device.
  • 5A and 5B illustrate an example of a display device.
  • FIG. 8 is a diagram for explaining an example of a display module.
  • FIG. 7 illustrates an electronic device according to one embodiment of the present invention.
  • the size, layer thicknesses, or areas may be exaggerated for clarity. Therefore, it is not necessarily limited to the scale.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings.
  • the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description of such portions is not repeated.
  • the hatch pattern may be the same and may not be particularly designated.
  • a transistor is an element having at least three terminals of a gate, a drain, and a source.
  • a region in which a channel is formed between the drain (drain terminal, drain region or drain electrode) and a source (source terminal, source region or source electrode) is provided, and a region and a source in which the drain and the channel are formed And the current can flow.
  • a region where a channel is formed refers to a region through which current mainly flows.
  • the functions of the source and the drain may be switched when adopting transistors of different polarities or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” can be used interchangeably.
  • the term “electrically connected” includes the case where they are connected via "something having an electrical function".
  • the “thing having an electrical function” is not particularly limited as long as it can transmit and receive electrical signals between connection targets.
  • “those having some electrical action” include electrodes, wirings, switching elements such as transistors, resistance elements, inductors, capacitors, elements having various other functions, and the like.
  • the nitrided oxide refers to a compound having a higher content of nitrogen than oxygen.
  • oxynitride refers to a compound having a higher content of oxygen than nitrogen.
  • the content of each element can be measured, for example, using Rutherford Ackscattering Spectrum (RBS) or the like.
  • the "parallel” means the state by which two straight lines are arrange
  • substantially parallel means the state by which two straight lines are arrange
  • vertical means that two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • “substantially perpendicular” refers to a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a barrier film is a film having a function of suppressing permeation of impurities such as hydrogen or oxygen, and in the case where the barrier film has conductivity, it is called a conductive barrier film.
  • the normally on characteristic of the transistor means that it is in the on state when there is no application of a potential by the power supply (0 V).
  • the normally-on characteristic of a transistor may be an electrical characteristic in which current (Id) flows between the drain and the source when the voltage (Vg) applied to the gate of the transistor is 0 V.
  • an oxide semiconductor is a type of metal oxide.
  • the metal oxide refers to an oxide having a metal element.
  • the metal oxide may exhibit insulation, semiconductivity, and conductivity depending on the composition and formation method.
  • a metal oxide which exhibits semiconductivity is referred to as a metal oxide semiconductor or an oxide semiconductor (also referred to as an oxide semiconductor or simply an OS).
  • a metal oxide exhibiting an insulating property is referred to as a metal oxide insulator or an oxide insulator.
  • a metal oxide which exhibits conductivity is called a metal oxide conductor or an oxide conductor. That is, a metal oxide used for a channel formation region or the like of a transistor can be called an oxide semiconductor.
  • Embodiment 1 a semiconductor device including a transistor including an oxide semiconductor which is one embodiment of the present invention will be described with reference to FIGS.
  • a transistor using an oxide semiconductor in order to prevent electrostatic breakdown, it is effective to secure a discharge path by a protection circuit configured using a diode element (protection diode) or a capacitance element (protection capacitance element). is there.
  • a protection circuit configured using a diode element (protection diode) or a capacitance element (protection capacitance element). is there.
  • a transistor including an oxide semiconductor and a diode element or a capacitor are provided over the same substrate.
  • FIG. 1D is a schematic view of a transistor 200 according to one embodiment of the present invention. Note that in FIG. 1D, some elements are omitted for clarity of the drawing.
  • the transistor 200 includes at least a gate 260 functioning as a gate, a region CH in which a channel is formed (hereinafter also referred to as a channel formation region), a region SR functioning as a source, and a drain. And an oxide 230 including the functional region DR.
  • the transistor 200 may also have a conductor 205 below the oxide 230.
  • the conductor 205 may have a function as a second gate.
  • the threshold voltage of the transistor 200 can be controlled by independently changing the potential applied to the conductor 205 without interlocking with the potential applied to the conductor 260.
  • the threshold voltage of the transistor 200 can be greater than 0 V and off current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be smaller than when no potential is applied.
  • the conductor 205 and the conductor 260 in an overlapping manner, when the same potential is applied to the conductor 260 and the conductor 205, an electric field generated from the conductor 260 and an electric field generated from the conductor 205 An electric field can be connected to cover a channel formation region formed in the oxide 230. That is, the channel formation region can be electrically surrounded by the electric field of the conductor 260 having a function as the first gate electrode and the electric field of the conductor 205 having a function as the second gate electrode.
  • a structure of a transistor which electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • oxide 230 a metal oxide containing indium may be used.
  • In-M-Zn oxide element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, hafnium, tantalum, tungsten, or magnesium
  • metal oxides such as one or more selected from
  • an In-Ga oxide or an In-Zn oxide may be used as the oxide 230.
  • the transistor 200 using an oxide semiconductor in the region CH in which a channel is formed can provide a semiconductor device with low power consumption because leakage current is extremely small in the non-conduction state. Further, an oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for the transistor 200 included in a highly integrated semiconductor device.
  • a thin film transistor can be formed using a semiconductor thin film formed over a semiconductor substrate, a conductive substrate, or an insulating substrate.
  • a substrate provided with a conductor or a semiconductor on an insulating substrate, a substrate provided with a conductor or an insulator on a semiconductor substrate, or a substrate provided with a semiconductor or an insulator on a conductive substrate may be used.
  • those provided with elements on these substrates may be used. Examples of the element provided on the substrate include a capacitive element, an inductance element, a resistive element (a switch element, a light emitting element, a memory element, and the like).
  • each structure included in the transistor can be manufactured by repeatedly performing film formation of a film using a material suitable for each structure and processing for the film.
  • the above-mentioned film can be formed by, for example, sputtering, chemical vapor deposition (CVD), molecular beam epitaxy (MBE), pulsed laser deposition (PLD), or atomic layer deposition.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • atomic layer deposition The film is formed by using an atomic layer deposition (ALD) method or the like.
  • the CVD method can be classified into a plasma enhanced CVD (PECVD) method using plasma, a thermal CVD (TCVD) method using heat, a photo CVD method using light, and the like. Furthermore, it can be divided into metal CVD (MCVD: Metal CVD) and metal organic CVD (MOCVD: Metal Organic CVD) depending on the source gas used.
  • PECVD plasma enhanced CVD
  • TCVD thermal CVD
  • MOCVD Metal Organic CVD
  • etching As a method of processing and forming the film, there are dry etching, wet etching, and chemical mechanical polishing (also referred to as CMP) treatment.
  • CMP chemical mechanical polishing
  • plasma In order to perform fine processing as the device size is reduced, dry etching using plasma is generally used. On the other hand, even in dry etching, charge up may occur by plasma.
  • the wirings are divided to easily cause the wirings to be electrically floating. After being divided, each wiring is charged up in a subsequent process, which causes an electrostatic breakdown (ESD) of the element.
  • ESD electrostatic breakdown
  • the gate insulator is likely to be broken if different potentials are charged to each electrode of the transistor.
  • a discharge path is secured by a protective circuit which is formed using a diode (protective diode) or a capacitor.
  • the substrate 20 is placed on a grounded stage or the like. Therefore, the charge charged in the transistor 200 flows in the direction of the ground potential (GND) through the diode 10 and is eventually discharged.
  • GND ground potential
  • the potential is relative, and the magnitude is determined by the relative magnitude from the reference potential. Therefore, in the present specification, descriptions such as “ground”, “GND”, “ground” and the like do not necessarily mean that the potential is 0V.
  • “ground” or “GND” may be defined with reference to the lowest potential in the circuit.
  • “ground” or “GND” may be defined with reference to an intermediate potential in a circuit. Note that a positive potential or a negative potential is defined with reference to a potential such as “ground”, “GND”, or “ground”.
  • FIGS. 1B and 1C each illustrate an example of a cross-sectional view of a semiconductor device including the transistor 200 according to one embodiment of the present invention illustrated in FIG.
  • FIG. 1B is a cross-sectional view of the transistor 200 in the L-length direction
  • FIG. 1C is a cross-sectional view of the transistor 200 in the W-length direction. Note that in FIG. 1B and FIG. 1C, some elements are omitted for clarity of the drawing.
  • the semiconductor device includes at least a transistor 200 functioning as a transistor, a diode 10s, a diode 10d, a diode 10tg, and a diode 10bg.
  • the diode 10 (the diode 10s, the diode 10d, the diode 10tg, and the diode 10bg) includes the region 21 (the region 21s, the region 21d, the region 21tg, and the region 21bg) and the region 22 (the region 22s, the region 22d, and the region, respectively). 22tg, and region 22bg).
  • a plug electrically connected to one of the source and the drain of the transistor 200, a wiring 26s electrically connected to the plug, and a plug 24s electrically connected to the wiring 26s and the region 22s of the diode 10s.
  • the semiconductor device includes a plug electrically connected to the other of the source and the drain of the transistor 200, a wiring 26d electrically connected to the plug, and a plug 24d electrically connected to the wiring 26d and the region 22d of the diode 10d. .
  • the semiconductor device also includes a plug electrically connected to the conductor 260, a wiring 26tg electrically connected to the plug, and a plug 24tg electrically connected to the wiring 26tg and the region 22tg of the diode 10tg.
  • a p-type single crystal silicon substrate can be used as the substrate 20.
  • a part of the substrate 20 can be selectively conductive to form a so-called embedded diode.
  • the embedded diode can be used as the diode 10.
  • regions 21s, 21d, and 21tg which are thin p-type regions, are formed on the substrate 20, which is a p-type single crystal silicon substrate, and a region 22s, which is an n-type region, is formed thereon.
  • the diode 10s, the diode 10d, and the diode 10tg are formed.
  • the substrate 20 which is a p-type single crystal silicon substrate a region 21bg which is a thin n-type region is formed, and a p-type region is formed thereon, thereby forming the diode 10bg.
  • the thin p-type region may not necessarily be provided.
  • the regions 21 and 22 can be provided at the same time as the step of forming the Si transistor.
  • the diode 10s and the diode 10d are formed on the extension of the transistor 200 in the L-length direction, and the diode 10bg and the diode 10b on the extension of the transistor 200 in the W-length direction.
  • the diode 10tg is formed, the present invention is not limited to this configuration, and the layout can be appropriately changed according to the circuit design to be obtained.
  • the diode 10s, the diode 10d, the diode 10tg, and the diode 10bg can be provided as necessary.
  • the diode 10bg is unnecessary.
  • the conductive substrate is different from the semiconductor substrate, and it is difficult to provide a buried diode.
  • the transistor 200t including an oxide semiconductor, the transistor 200s functioning as a diode element or a capacitor, the transistor 200d, the transistor 200tg, and the transistor 200bg are manufactured over the same substrate. Therefore, the transistor 200s, the transistor 200d, the transistor 200tg, and the transistor 200bg are preferably provided simultaneously with the transistor 200t. That is, the transistor 200s, the transistor 200d, the transistor 200tg, and the transistor 200bg are arranged in the same layer as the transistor 200t.
  • a plurality of cell arrays (a cell array is a collection of a plurality of transistors) can be provided over the conductive substrate.
  • the transistor 200s, the transistor 200d, the transistor 200tg, and the transistor 200bg may function as a diode element or a capacitor element depending on a design to be obtained. For example, in the case of using a capacitive element, since there is no voltage range, it can be used for a power supply circuit or the like. On the other hand, in the cell array to be designed, when emphasis is placed on the response speed, a diode element may be used. A diode element or a capacitive element can be provided for each cell array provided over the same substrate.
  • examples of the conductive substrate that can be used for the substrate 20 include a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate, and the like.
  • a substrate having a metal nitride there is a substrate having a metal oxide, or the like.
  • the semiconductor substrate may be used with low resistance.
  • a p-type single crystal silicon substrate can be used after being p-typed.
  • the transistor 200s and the transistor 200d are formed on the extension of the transistor 200t in the L-length direction
  • the transistor 200bg and the transistor 200tg are formed on the extension of the transistor 200t in the W-length direction.
  • the present invention is not limited to this configuration, and the layout can be changed as appropriate according to the desired circuit design.
  • the transistor 200s, the transistor 200d, the transistor 200tg, and the transistor 200bg can be provided as necessary.
  • the transistor 200bg is unnecessary.
  • the number of transistors 200 may be smaller than the number of transistors 200.
  • at least one transistor 200 may be provided for the common wiring.
  • FIG. 2A is a circuit diagram of a semiconductor device including the transistor 200t according to one embodiment of the present invention.
  • the semiconductor device illustrated in FIG. 2A includes a plurality of transistors (a transistor 200 tg, a transistor 200 bg, a transistor 200 s, and a transistor 200 d) each functioning as a diode electrically connected to each electrode of the transistor 200 t.
  • the transistor 200 t is connected to the substrate 20 via each diode.
  • a conductive substrate is used as the substrate 20.
  • the substrate 20 is placed on a grounded stage or the like. Therefore, the charge charged in the transistor 200t flows toward the ground potential (GND) through the transistor 200tg, the transistor 200bg, the transistor 200s, and the transistor 200d, and therefore, is finally discharged.
  • GND ground potential
  • FIGS. 2B and 2C each illustrate an example of a cross-sectional view of a semiconductor device including the transistor 200t according to one embodiment of the present invention illustrated in FIG. 2A.
  • FIG. 2B is a cross-sectional view of the transistor 200t in the L-length direction
  • FIG. 2C is a cross-sectional view of the transistor 200t in the W-length direction. Note that in FIG. 2B and FIG. 2C, some elements are omitted for clarity of the figure.
  • a plug electrically connected to one of the source and the drain of the transistor 200s, a plug electrically connected to the conductor 260 of the transistor 200s, and a wiring 26s2 electrically connected to both the plugs are included.
  • a plug 24s electrically connecting the wiring 26s2 to the substrate 20 is provided.
  • the plug electrically connected to the other of the source and the drain of the transistor 200t, the wiring 26d1 electrically connected to the plug, and the wiring 26d1 electrically connected to one of the source and the drain of the transistor 200d Have a plug. Further, a plug electrically connected to the other of the source and the drain of the transistor 200d, a plug electrically connected to the conductor 260 of the transistor 200d, and a wiring 26d2 electrically connected to both plugs are included. In addition, it has a plug 24 d for electrically connecting the wiring 26 d 2 and the substrate 20.
  • a plug electrically connected to one of the source and the drain of the transistor 200bg, and a wiring 26bg2 electrically connected to the plug are included.
  • a plug 24 bg electrically connecting the wiring 26 bg 2 to the substrate 20 is provided.
  • each electrode of the transistor 200t functioning as a transistor is electrically connected to the conductive substrate 20 through the diode-connected transistor 200s, the transistor 200d, the transistor 200tg, and the transistor 200bg.
  • the transistor 200t including an oxide semiconductor
  • FIG. 3A is a circuit diagram of a semiconductor device including the transistor 200t according to one embodiment of the present invention.
  • the semiconductor device illustrated in FIG. 3A includes a plurality of transistors (a transistor 200 tg, a transistor 200 bg, a transistor 200 s, and a transistor 200 d) each functioning as a capacitor element electrically connected to each electrode of the transistor 200 t.
  • the transistor 200 t is connected to the substrate 20 through each capacitive element.
  • the transistors 200tg, 200bg, 200s, and 200d preferably have the same potential.
  • the other of the electrodes of the transistor 200tg, the transistor 200bg, the transistor 200s, and the transistor 200d functioning as a capacitor may be grounded through the substrate 20 using a conductive substrate.
  • FIGS. 3B and 3C each illustrate an example of a cross-sectional view of a semiconductor device including the transistor 200t according to one embodiment of the present invention illustrated in FIG. 3A.
  • FIG. 3B is a cross-sectional view of the transistor 200t in the L-length direction
  • FIG. 3C is a cross-sectional view of the transistor 200t in the W-length direction. Note that in FIG. 3B and FIG. 3C, some elements are omitted for clarity of the figure.
  • the semiconductor device includes at least a transistor 200t functioning as a transistor.
  • the transistor 200 s functions as a capacitor, the transistor 200 d, the transistor 200 tg, and the transistor 200 bg.
  • a plug electrically connected to one of the source and the drain of the transistor 200t, a wiring electrically connected to the plug 26s1, and a plug electrically connected to the wiring 26s1 and the oxide 230 of the transistor 200s. Have.
  • a plug electrically connected to the conductor 260 of the transistor 200s and a wiring 26s2 electrically connected to the plug are included.
  • a plug 24s electrically connecting the wiring 26s2 to the substrate 20 is provided.
  • a plug electrically connected to the other of the source and the drain of the transistor 200t, a wiring electrically connected to the plug 26d1, and a plug electrically connected to the wiring 26d1 and the oxide 230 of the transistor 200d Have.
  • a plug electrically connected to the conductor 260 of the transistor 200 d and a wiring 26 d 2 electrically connected to the plug are included.
  • it has a plug 24 d for electrically connecting the wiring 26 d 2 and the substrate 20.
  • the semiconductor device also includes a plug electrically connected to the conductor 260 of the transistor 200t, a wire 26tg1 electrically connected to the plug, and a plug electrically connected to the wire 26tg1 and the conductor 260 of the transistor 200tg.
  • the transistor further includes a plug electrically connected to the other of the source and the drain of the transistor 200tg, and a wiring 26tg2 electrically connected to the plug.
  • a plug 24 tg electrically connecting the wiring 26 tg 2 to the substrate 20 is provided.
  • the conductor 205 of the transistor 200t and the conductor 205 of the transistor 200bg are provided in common, the present invention is not limited to this structure, and can be changed as appropriate in accordance with the desired design.
  • each electrode of the transistor 200t functioning as a transistor is electrically connected to the conductive substrate 20 through the capacitively connected transistor 200s, the transistor 200d, the transistor 200tg, and the transistor 200bg.
  • the transistor 200s, the transistor 200d, the transistor 200tg, and the transistor 200bg are preferably provided simultaneously with the transistor 200t. Note that for the transistor 200s, the transistor 200d, the transistor 200tg, and the transistor 200bg, transistors of the same configuration provided in the same step as the transistor 200t may be used for capacitive connection.
  • the capacitor may be formed using a film included in the transistor 200t.
  • an oxide semiconductor that can be used as the oxide 230 can have a low electric resistance and can be used as a conductor. This can be called an OC (Oxide Conductor) electrode. Therefore, the transistor 200s, the transistor 200d, the transistor 200tg, and the transistor 200bg may be used as an electrode of a capacitor by converting the oxide 230 into a conductor.
  • the insulating substrate is difficult to provide a buried diode. Therefore, the transistor 200t including an oxide semiconductor, and the transistor 200s functioning as a diode element or a capacitor element, the transistor 200d, and the transistor 200tg are manufactured over the same substrate. Therefore, the transistor 200s, the transistor 200d, and the transistor 200tg are preferably provided simultaneously with the transistor 200t. That is, the transistor 200s, the transistor 200d, and the transistor 200tg are arranged in the same layer as the transistor 200t.
  • a plurality of cell arrays (a cell array is a collection of a plurality of transistors) can be provided over the conductive substrate.
  • the transistor 200s, the transistor 200d, the transistor 200tg, and the transistor 200bg may function as a diode element or a capacitor element depending on a design to be obtained.
  • a capacitive element since there is no voltage range, it can be used for a power supply circuit or the like.
  • a diode element may be used in the cell array to be designed.
  • a diode element or a capacitive element can be formed separately for each cell array provided on the same substrate.
  • the transistor 200tg, the transistor 200bg, the transistor 200s, and the transistor 200d may be electrically connected to the conductor 29 having a sufficient size.
  • the conductor 205 may be provided in common to be used as the conductor 29. In that case, after the semiconductor device is manufactured, the charges charged in the conductor 29 (conductor 205) may be discharged through a wiring connected to the conductor 205.
  • the conductor 29 (conductor 205) can be used as a second gate electrode by applying a suitable potential to the conductor 29 (conductor 205).
  • Examples of the insulating substrate that can be used for the substrate 20 include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the transistor 200s and the transistor 200d are formed on the extension of the transistor 200t in the L length direction, and the transistor 200tg is formed on the extension of the transistor 200t in the W length direction.
  • the layout can be appropriately changed according to the desired circuit design.
  • the transistor 200s, the transistor 200d, and the transistor 200tg can be provided as needed.
  • the number of transistors 200 may be smaller than the number of transistors 200.
  • at least one transistor 200 may be provided for the common wiring.
  • FIG. 4A is a circuit diagram of a semiconductor device including the transistor 200t according to one embodiment of the present invention.
  • the semiconductor device illustrated in FIG. 4A includes a plurality of transistors (a transistor 200 tg, a transistor 200 s, and a transistor 200 d) each functioning as a diode electrically connected to each electrode of the transistor 200 t.
  • the transistor 200 t is connected to the conductor 29 through each diode.
  • the substrate 20 is an insulating substrate, and the conductor 29 is provided on the substrate 20.
  • the charge charged in the transistor 200 t is absorbed in the conductor 29 by flowing in the direction of the conductor 29 through the transistor 200 tg functioning as a diode, the transistor 200 s, and the transistor 200 d. Since the conductor 29 is sufficiently larger than the transistor 200t, the charge absorbed by the conductor 29 hardly causes potential fluctuation. Therefore, the charge absorbed by the conductor 29 is held by the conductor 29.
  • FIGS. 4B and 4C each illustrate an example of a cross-sectional view of a semiconductor device including the transistor 200t according to one embodiment of the present invention illustrated in FIG. 4A.
  • FIG. 4B is a cross-sectional view of the transistor 200t in the L-length direction
  • FIG. 4C is a cross-sectional view of the transistor 200t in the W-length direction. 4B and 4C, some elements are omitted for the sake of clarity of the figure.
  • the semiconductor device includes at least a transistor 200t functioning as a transistor.
  • the transistor 200s functioning as a diode, a transistor 200d, and a transistor 200tg are included.
  • a plug 24s electrically connecting the wiring 26s2 and the conductor 29 is provided.
  • the plug electrically connected to the other of the source and the drain of the transistor 200t, the wiring 26d1 electrically connected to the plug, and the wiring 26d1 electrically connected to one of the source and the drain of the transistor 200d Have a plug. Further, a plug electrically connected to the other of the source and the drain of the transistor 200d, a plug electrically connected to the conductor 260 of the transistor 200d, and a wiring 26d2 electrically connected to both plugs are included. In addition, a plug 24 d electrically connecting the wiring 26 d 2 and the conductor 29 is provided.
  • each electrode of the transistor 200t functioning as a transistor is electrically connected to the conductor 29 through the diode-connected transistor 200s, the transistor 200d, and the transistor 200tg.
  • the transistor 200t including an oxide semiconductor it is preferable to use a transistor with the same structure, which is provided in the same step as the transistor 200s functioning as a diode element, the transistor 200d, and the transistor 200tg.
  • FIG. 5A is a circuit diagram of a semiconductor device including the transistor 200t according to one embodiment of the present invention.
  • the semiconductor device illustrated in FIG. 5A includes a plurality of transistors (a transistor 200 tg, a transistor 200 s, and a transistor 200 d) each functioning as a capacitive element electrically connected to each electrode of the transistor 200 t.
  • the transistor 200 t is connected to the conductor 29 through each capacitive element.
  • the transistors 200tg, 200s, and 200d preferably have equal potentials. For that purpose, it is preferable to design so that capacitance values of the transistor 200tg functioning as a capacitor, the transistor 200s, and the transistor 200d become as large as possible. Further, conductors electrically connected to the other of the electrodes of the transistor 200tg functioning as a capacitor, the transistor 200s, and the transistor 200d may be provided in common.
  • FIGS. 5B and 5C each illustrate an example of a cross-sectional view of a semiconductor device including the transistor 200t according to one embodiment of the present invention illustrated in FIG. 5A.
  • FIG. 5B is a cross-sectional view of the transistor 200t in the L-length direction
  • FIG. 5C is a cross-sectional view of the transistor 200t in the W-length direction. 5 (B) and 5 (C), some elements are omitted for clarity of the figure.
  • the semiconductor device includes at least a transistor 200t functioning as a transistor.
  • the transistor 200 s functions as a capacitor, the transistor 200 d, and the transistor 200 tg.
  • a plug electrically connected to the conductor 260 of the transistor 200s and a wiring 26s2 electrically connected to the plug are included.
  • a plug 24s electrically connecting the wiring 26s2 and the conductor 29 is provided.
  • a plug electrically connected to the other of the source and the drain of the transistor 200t, a wiring electrically connected to the plug 26d1, and a plug electrically connected to the wiring 26d1 and the oxide 230 of the transistor 200d Have.
  • a plug electrically connected to the conductor 260 of the transistor 200 d and a wiring 26 d 2 electrically connected to the plug are included.
  • a plug 24 d electrically connecting the wiring 26 d 2 and the conductor 29 is provided.
  • the semiconductor device also includes a plug electrically connected to the conductor 260 of the transistor 200t, a wire 26tg1 electrically connected to the plug, and a plug electrically connected to the wire 26tg1 and the conductor 260 of the transistor 200tg.
  • the transistor further includes a plug electrically connected to the other of the source and the drain of the transistor 200tg, and a wiring 26tg2 electrically connected to the plug.
  • a plug 24 tg electrically connecting the wiring 26 tg 2 to the conductor 29 is provided.
  • each electrode of the transistor 200t functioning as a transistor is electrically connected to the capacitively connected transistor 200s, the transistor 200d, the transistor 200tg, and the conductor 29.
  • the transistor 200s, the transistor 200d, and the transistor 200tg are preferably provided simultaneously with the transistor 200t. Note that for the transistor 200s, the transistor 200d, and the transistor 200tg, transistors with the same configuration, which are provided in the same step as the transistor 200t, may be capacitively connected.
  • the capacitor may be formed using a film included in the transistor 200t.
  • an oxide semiconductor that can be used as the oxide 230 can have a low electric resistance and can be used as a conductor. This can be called an OC (Oxide Conductor) electrode. Therefore, the transistor 200s, the transistor 200d, and the transistor 200tg may be used as an electrode of a capacitor by converting the oxide 230 into a conductor.
  • the oxide 230 is used as an electrode of a capacitor in the drawing, the present invention is not limited to this structure.
  • the conductor may be used as an electrode.
  • the conductor 29 (the conductor 205)
  • the first gate electrode, the source electrode, and the drain of the transistor 200t are provided.
  • the conductor 29 (conductor 205) can be used as a second gate electrode by applying each voltage to the electrodes.
  • the protective diode element or the protective capacitor element is provided over the same substrate as the transistor element, the yield is improved, whereby the productivity of the semiconductor device can be improved.
  • the conductor 29 which holds a charge on an insulating substrate, the charge charged in the transistor 200 t can be absorbed and fixed to the conductor 29 or the protective capacitor element.
  • the conductor 29 is preferably larger than the transistor. As the conductor 29 is larger, potential fluctuation is less likely to occur even if the amount of absorbed charge is large. Therefore, by setting the conductor 29 to a sufficient size, a highly reliable semiconductor device can be provided.
  • the conductor 205 in common in the transistor 200t, the transistor 200s, the transistor 200d, and the transistor 200tg, when using the conductor 29 as the conductor 29, an appropriate potential is given to the conductor 29 (conductor 205). It is preferable because the conductor 29 (conductor 205) can be used as the second gate electrode.
  • FIGS. 6A to 8A are top views in the state in which the conductor 29 is provided on the substrate 20, and FIGS. 6B to 8B are conductive on the substrate 20.
  • the top view in the state which provided the several oxide 230 in the matrix form on the body 29 and the conductor 29 is shown.
  • 6C to 8C are cross-sectional views of a portion indicated by alternate long and short dash line A1-A2 in FIGS. 6B to 8B.
  • 6D to 8D are cross-sectional views of a portion indicated by alternate long and short dash lines A3-A4 in FIGS. 6B to 8B.
  • a single-sided conductor 29 common to a plurality of transistors can be used. Wiring resistance can be reduced by providing the conductor 29 on the entire surface.
  • conductor 29 has n linear regions overlapping with m number of oxides 230, and a shape in which n linear regions are electrically connected to each other It may be In particular, the linear region of the conductor 29 preferably overlaps with the channel formation region of the oxide 230. With this structure, in the case where the conductor 29 is used as the conductor 205 functioning as a second gate electrode, the probability of generation of unnecessary parasitic capacitance around the transistor can be reduced.
  • the conductor 29 has m linear regions overlapping with n oxides 230, and the m linear regions may be electrically connected. Good.
  • the linear region of the conductor 29 may be provided in a region overlapping with the oxide 230.
  • FIG. 9A, 9B, and 9C are top views in a state in which the conductor 29 is provided on the substrate 20.
  • FIG. 9A, 9B, and 9C are top views in a state in which the conductor 29 is provided on the substrate 20.
  • the conductor 29 may have a comb-like region. Further, as shown in FIG. 9B, the conductor 29 having a linear region does not necessarily have to be provided with a region to be electrically connected at the end region, but may be provided at any region of the conductor 29. It may have an electrical contact area. Also, for example, the conductor 29 may have a shape that allows one-stroke writing. As an example, as shown in FIG. 9C, the U-shape may be continuous.
  • FIG. 10A, FIG. 10B, and FIG. 10C the conductor 29 on the substrate 20, the plurality of oxides 230 arranged in a matrix on the conductor 29, and the plurality of oxides
  • the top view in the state which provided the several conductor 260 on the thing 230 is shown.
  • a plurality of conductors 260 are provided in stripes so as to intersect linear regions of the conductors 29. Is preferred.
  • the conductor 29 and the channel formation region of the oxide 230 and the channel formation region of the oxide 230 may overlap. With this structure, the probability that wiring resistance or parasitic capacitance will occur between the conductor 260 and the conductor 29 can be reduced.
  • the plurality of conductors 260 are oxides 230 And a region which intersects with the oxide 230.
  • the conductor 260 has a projecting region which extends from the linear region.
  • the peninsular region overlaps with the channel formation region of the oxide 230.
  • the plurality of conductors 260 may have a structure in which one conductor 260 is provided for the oxide 230 in two rows (two columns). Specifically, as shown in FIG. 10B, the conductor 260 has a region (also referred to as a cross) in which the straight line intersects with the straight line. With this structure, the probability that wiring resistance or parasitic capacitance will occur between the conductor 260 and the conductor 29 can be reduced.
  • FIG. 11 is a top view of a conductor 29 on a substrate, and a plurality of oxides 230 arranged in a matrix on the conductor 29.
  • two or more conductors 29 may be provided on the substrate 20.
  • a plurality of transistors arranged in an array can be provided over the conductor 29.
  • the conductors 29 do not have to have the same shape. As shown in FIG. 11B, the shape may be different depending on the design.
  • the structure shown in the structural example of the semiconductor device using the conductive substrate and the structural example of the semiconductor device using the insulating substrate may be used on the semiconductor substrate. Further, the structure shown in the structural example of the semiconductor device using the insulating substrate may be used on the conductive substrate.
  • a semiconductor device having a transistor with a large on current can be provided.
  • a semiconductor device having a transistor with low off current can be provided.
  • an oxide semiconductor can be formed by a sputtering method or the like and thus can be used for a transistor included in a highly integrated semiconductor device.
  • FIG. 12A is a top view of the transistor 200A.
  • FIG. 12B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG. 12C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. 12A. Note that in the top view of FIG. 12A, some elements are omitted for clarity of the drawing.
  • the transistor 200A and the insulator 210 functioning as an interlayer film, the insulator 212, the insulator 214, the insulator 214, the insulator 216, the insulator 280, the insulator 282, and the insulating layer 284, Is shown.
  • a conductor 246 (a conductor 246a and a conductor 246b) which is electrically connected to the transistor 200A and functions as a contact plug, and a conductive layer 203 which functions as a wiring are shown.
  • the transistor 200A includes a conductor 260 functioning as a first gate (also referred to as a top gate) electrode (conductors 260a and 260b) and a conductor 205 functioning as a second gate (also referred to as bottom gate) electrode.
  • a conductor 260 functioning as a first gate (also referred to as a top gate) electrode (conductors 260a and 260b) and a conductor 205 functioning as a second gate (also referred to as bottom gate) electrode.
  • the conductor 205a and the conductor 205b The conductor 205a and the conductor 205b), the insulator 250 functioning as a first gate insulating layer, the insulating layer 220 functioning as a second gate insulating layer, the insulator 222, and the insulator 224, a channel An oxide 230 (an oxide 230a, an oxide 230b, and an oxide 230c) having a region where a region is to be formed, a conductor 242a functioning as one of a source or drain, and a conductor 242b functioning as the other of the source or drain And the insulator 274.
  • the insulator 210 and the insulator 212 function as interlayer films.
  • An insulator such as TiO 3 (BST) can be used in a single layer or a stack.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided.
  • silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 210 preferably functions as a barrier film which suppresses impurities such as water and hydrogen from entering the transistor 200A from the substrate side. Therefore, as the insulator 210, it is preferable to use an insulating material having a function of suppressing the diffusion of an impurity such as a hydrogen atom, a hydrogen molecule, a water molecule, or a copper atom (it is difficult for the impurity to permeate). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, and the like) (the above-described oxygen is difficult to permeate).
  • an impurity such as a hydrogen atom, a hydrogen molecule, a water molecule, or a copper atom
  • oxygen for example, at least one of oxygen atoms, oxygen molecules, and the like
  • the insulator 210 may be used as the insulator 210.
  • impurities such as water and hydrogen from the substrate side to the transistor 200A side with respect to the insulator 210 can be suppressed.
  • the insulator 212 preferably has a dielectric constant lower than that of the insulator 210.
  • parasitic capacitance generated between wirings can be reduced.
  • the conductive layer 203 is formed to be embedded in the insulator 212.
  • the height of the top surface of the conductive layer 203 and the height of the top surface of the insulator 212 can be approximately the same.
  • the conductive layer 203 is illustrated as a single layer, the present invention is not limited to this.
  • the conductive layer 203 may have a stacked structure of two or more layers. Note that for the conductive layer 203, it is preferable to use a highly conductive conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 260 may function as a first gate electrode.
  • the conductor 205 may function as a second gate electrode.
  • the threshold voltage of the transistor 200A can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 and independently.
  • the threshold voltage of the transistor 200A can be larger than 0 V and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be smaller than when no potential is applied.
  • an electric field generated from the conductor 260 and an electric field generated from the conductor 205 can cover a channel formation region formed in the oxide 230.
  • the channel formation region can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode.
  • a structure of a transistor which electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the insulator 214 and the insulator 216 function as interlayer films in the same manner as the insulator 210 or the insulator 212.
  • the insulator 214 preferably functions as a barrier film which suppresses impurities such as water and hydrogen from entering the transistor 200A from the substrate side. With this structure, diffusion of an impurity such as water or hydrogen from the substrate side to the transistor 200A side with respect to the insulator 214 can be suppressed.
  • the insulator 216 preferably has a lower dielectric constant than the insulator 214. By using a material having a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • the conductor 205 functioning as a second gate electrode is in contact with the inner wall of the opening of the insulator 214 and the insulator 216, the conductor 205a is formed, and the conductor 205b is further formed inside.
  • the heights of the top surfaces of the conductors 205a and 205b and the top surface of the insulator 216 can be approximately the same.
  • the transistor 200A illustrates a structure in which the conductor 205a and the conductor 205b are stacked, the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a stacked structure of three or more layers.
  • the conductor 205a it is preferable to use a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above-described impurities are less likely to be transmitted).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms, oxygen molecules, and the like
  • the function of suppressing the diffusion of an impurity or oxygen is a function of suppressing the diffusion of any one or all of the impurity or the oxygen.
  • the conductor 205a has a function of suppressing the diffusion of oxygen
  • the conductor 205b can be suppressed from being oxidized to be lowered in conductivity.
  • the conductor 205 b is preferably formed using a highly conductive conductive material containing tungsten, copper, or aluminum as a main component. In that case, the conductive layer 203 may not necessarily be provided. Note that although the conductor 205 b is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium or titanium nitride and the above conductive material.
  • the insulating layer 220, the insulator 222, and the insulator 224 function as a second gate insulating layer.
  • the insulator 224 in contact with the oxide 230 preferably releases oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 224 silicon oxide, silicon oxynitride, or the like may be used as appropriate.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator 224.
  • the oxide from which oxygen is released by heating is a desorption amount of oxygen of at least 1.0 ⁇ 10 18 atoms / cm 3 , preferably 1 in terms of oxygen atom in TDS (thermal desorption spectroscopy) analysis. It is an oxide film having a concentration of not less than 0 ⁇ 10 19 atoms / cm 3 , more preferably not less than 2.0 ⁇ 10 19 atoms / cm 3 , or not less than 3.0 ⁇ 10 20 atoms / cm 3 .
  • the surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the insulator 222 preferably has a barrier property.
  • the insulator 222 functions as a layer which suppresses entry of an impurity such as hydrogen from the peripheral portion of the transistor 200A into the transistor 200A.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), It is preferable to use an insulator containing a so-called high-k material such as Ba, Sr) TiO 3 (BST) in a single layer or a laminate. As the miniaturization and higher integration of transistors progress, problems such as leakage current may occur due to thinning of the gate insulating layer. By using a high-k material for the insulator functioning as the gate insulating layer, the gate potential can be reduced at the time of operation of the transistor while maintaining the physical thickness.
  • a so-called high-k material such as Ba, Sr) TiO 3 (BST)
  • the insulating layer 220 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulator of high-k material with silicon oxide or silicon oxynitride and the insulator 222, the insulator 222 with a stacked structure which is thermally stable and has a high relative dielectric constant can be obtained.
  • FIG. 12 illustrates a stacked structure of three layers as the second gate insulating layer, but a single layer or a stacked structure of two or more layers may be used.
  • the invention is not limited to the laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the oxide 230 which has a region functioning as a channel formation region includes an oxide 230a, an oxide 230b over the oxide 230a, and an oxide 230c over the oxide 230b.
  • the oxide 230a under the oxide 230b diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230c over the oxide 230b diffusion of impurities from the structure formed above the oxide 230c to the oxide 230b can be suppressed.
  • the oxide 230 an oxide semiconductor which is a kind of metal oxide described below can be used.
  • the transistor 200A illustrated in FIG. 12 includes a region where the conductor 242 (the conductor 242a and the conductor 242b), the oxide 230c, the insulator 250, and the conductor 260 overlap with each other. With such a structure, a transistor with high on-state current can be provided. In addition, a transistor with high controllability can be provided.
  • One of the conductors 242 functions as a source electrode, and the other functions as a drain electrode.
  • a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, tungsten, or an alloy containing any of the metals as its main component can be used.
  • metal nitride films such as tantalum nitride are preferable because they have a barrier property to hydrogen or oxygen and high oxidation resistance.
  • a stacked structure of two or more layers may be employed.
  • a tantalum nitride film and a tungsten film may be stacked.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, a tungsten film
  • a two-layer structure in which a copper film is stacked may be used.
  • a molybdenum nitride film a three-layer structure in which an aluminum film or a copper film is stacked on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is formed thereon.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a barrier layer may be provided over the conductor 242.
  • the barrier layer preferably uses a substance having a barrier property to oxygen or hydrogen.
  • a metal oxide for example, a metal oxide can be used.
  • an insulating film having a barrier property to oxygen or hydrogen such as aluminum oxide, hafnium oxide, or gallium oxide, is preferably used.
  • silicon nitride formed by a CVD method may be used.
  • the range of material selection of the conductor 242 can be expanded.
  • a material with low oxidation resistance such as tungsten or aluminum but high conductivity can be used.
  • a conductor which can be easily formed or processed can be used.
  • the insulator 250 functions as a first gate insulating layer.
  • the insulator 250 may have a stacked structure similarly to the second gate insulating layer.
  • the insulator functioning as the gate insulating layer has a stacked structure of a high-k material and a thermally stable material, the gate potential during transistor operation can be reduced while maintaining the physical thickness. It becomes.
  • a stacked structure with high thermal stability and high dielectric constant can be obtained.
  • a conductor 260 functioning as a first gate electrode includes a conductor 260a and a conductor 260b over the conductor 260a.
  • the conductor 260a is preferably a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms as the conductor 205a.
  • a conductive material having a function of suppressing the diffusion of oxygen eg, at least one of oxygen atom, oxygen molecule, and the like).
  • the conductor 260a has a function of suppressing the diffusion of oxygen
  • the material selectivity of the conductor 260b can be improved. That is, by including the conductor 260a, oxidation of the conductor 260b can be suppressed, and a decrease in conductivity can be prevented.
  • a conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide or the like is preferably used.
  • an oxide semiconductor that can be used as the oxide 230 can be used as the conductor 260a.
  • the conductor 260b by forming the conductor 260b by a sputtering method, the electric resistance value of the conductor 260a can be reduced to form a conductive layer. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 260 functions as a wiring, it is preferable to use a conductor with high conductivity.
  • the conductor 260b can be formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 260b may have a stacked structure, for example, a stack of titanium and titanium nitride and the above conductive material.
  • the insulator 274 is preferably provided so as to cover the top surface and the side surface of the conductor 260, the side surface of the insulator 250, and the side surface of the oxide 230c.
  • an insulating material having a function of suppressing diffusion of impurities such as water and hydrogen and oxygen can be used.
  • aluminum oxide or hafnium oxide is preferably used.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, tantalum oxide, silicon nitride oxide, silicon nitride, and the like can be used.
  • oxidation of the conductor 260 can be suppressed. Further, with the insulator 274, diffusion of an impurity such as water or hydrogen included in the insulator 280 into the transistor 200A can be suppressed.
  • the insulator 280, the insulator 282, and the insulating layer 284 function as interlayer films.
  • the insulator 282 preferably functions as a barrier insulating film which suppresses impurities such as water and hydrogen from entering the transistor 200A from the outside.
  • the insulator 280 and the insulating layer 284 preferably have lower dielectric constants than the insulator 282.
  • parasitic capacitance generated between wirings can be reduced.
  • the transistor 200A may be electrically connected to another structure through a plug or a wiring such as the conductor 246 embedded in the insulator 280, the insulator 282, and the insulating layer 284.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, a metal oxide material, or the like can be used in a single layer or a stack similarly to the conductor 205.
  • a high melting point material such as tungsten or molybdenum which achieves both heat resistance and conductivity.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • the conductivity as a wiring can be increased. While being held, diffusion of impurities from the outside can be suppressed.
  • an insulator 276 (an insulator 276a and an insulator 276b) having a barrier property may be provided between the conductor 246 and the insulator 280.
  • oxygen in the insulator 280 can be reacted with the conductor 246 to suppress oxidation of the conductor 246.
  • the range of material selection of the conductor used for the plug and the wiring can be expanded.
  • materials having low oxidation resistance, such as tungsten and aluminum, but having high conductivity can be used.
  • a conductor which can be easily formed or processed can be used.
  • a semiconductor device including a transistor with large on-state current can be provided.
  • a semiconductor device having a transistor with low off current can be provided.
  • the material used as the substrate there is no particular limitation on the material used as the substrate, but at least a heat resistance that can withstand the later heat treatment is required.
  • a single crystal semiconductor substrate made of silicon, silicon carbide or the like, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium or the like can be used as a substrate.
  • a semiconductor device such as a strained transistor or a FIN transistor provided on an SOI substrate or a semiconductor substrate can be used.
  • gallium arsenide, aluminum gallium arsenide, indium gallium arsenide, gallium nitride, indium phosphide, silicon germanium, or the like applicable to a high electron mobility transistor (HEMT) may be used. That is, the substrate is not limited to a simple support substrate, and may be a substrate on which devices such as other transistors are formed.
  • a glass substrate such as barium borosilicate glass or aluminoborosilicate glass, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like can be used.
  • a flexible substrate flexible substrate
  • a transistor, a capacitor, or the like may be manufactured directly on the flexible substrate, or a transistor, a capacitor, or the like is manufactured on another manufacturing substrate, and then the flexible substrate is manufactured. It may be exfoliated or displaced. Note that in order to peel and transfer the manufacturing substrate to the flexible substrate, a peeling layer may be provided between the manufacturing substrate and the transistor, the capacitor, or the like.
  • the flexible substrate for example, metal, alloy, resin or glass, or fibers thereof can be used.
  • a flexible substrate used for the substrate for example, a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • aramid is suitable as a flexible substrate because of its low coefficient of linear expansion.
  • the insulating layer is aluminum nitride, aluminum oxide, aluminum nitride oxide, aluminum oxynitride, magnesium oxide, silicon oxide, silicon oxide, silicon nitride oxide, silicon oxynitride, silicon oxynitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide,
  • a material selected from neodymium oxide, hafnium oxide, tantalum oxide, aluminum silicate or the like is used in a single layer or laminated form. Alternatively, a material obtained by mixing a plurality of materials among an oxide material, a nitride material, an oxynitride material, and a nitride oxide material may be used.
  • the nitrided oxide refers to a compound having a higher content of nitrogen than oxygen.
  • oxynitride refers to a compound having a higher content of oxygen than nitrogen.
  • the content of each element can be measured, for example, using Rutherford Backscattering Spectroscopy (RBS) or the like.
  • the hydrogen concentration in the insulating layer is 2 ⁇ 10 20 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or less, in secondary ion mass spectrometry (SIMS). More preferably, it is 1 ⁇ 10 19 atoms / cm 3 or less, more preferably 5 ⁇ 10 18 atoms / cm 3 or less. In particular, it is preferable to reduce the hydrogen concentration in the insulating layer in contact with the semiconductor layer.
  • the nitrogen concentration in the insulating layer is 5 ⁇ 10 19 atoms / cm 3 or less, preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS. More preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • At least a region in contact with the semiconductor layer of the insulating layer and a region in contact with at least the semiconductor layer of the insulating layer preferably have few defects. Typically, they are observed by an electron spin resonance (ESR) method. Less signal is preferable.
  • ESR electron spin resonance
  • the above-mentioned signal includes the E ′ center observed at a g value of 2.001. The E 'center is due to dangling bonds of silicon.
  • the spin density derived from the E ′ center is 3 ⁇ 10 17 spins / cm 3 or less, preferably 5 ⁇ 10 16 spins / cm 3 or less
  • a silicon oxide layer or a silicon oxynitride layer may be used.
  • signals derived from nitrogen dioxide may be observed.
  • the signal is divided into three signals by the nuclear spin of nitrogen, and each g value is 2.037 or more and 2.039 or less (referred to as the first signal), and the g value is 2.001 or more and 2.03.
  • the following referred to as a second signal
  • g values of 1.964 or more and 1.966 or less are observed.
  • an insulating layer in which a spin density of a signal derived from nitrogen dioxide (NO 2 ) is 1 ⁇ 10 17 spins / cm 3 or more and 1 ⁇ 10 18 spins / cm 3 or less.
  • NO 2 nitrogen dioxide
  • nitrogen oxides (NO x ) containing nitrogen dioxide (NO 2 ) form energy levels in the insulating layer.
  • the level is located in the energy gap of the oxide semiconductor layer. Therefore, when nitrogen oxide (NO x ) diffuses to the interface between the insulating layer and the oxide semiconductor layer, the level may trap electrons on the insulating layer side. As a result, trapped electrons remain in the vicinity of the interface between the insulating layer and the oxide semiconductor layer, which shifts the threshold voltage of the transistor in the positive direction. Therefore, when a film with a low content of nitrogen oxide is used as the insulating layer, the shift in threshold voltage of the transistor can be reduced.
  • a silicon oxynitride layer can be used as the insulating layer in which the amount of released nitrogen oxide (NO x ) is small.
  • the silicon oxynitride layer is a film in which the amount of released ammonia is larger than the amount of released nitrogen oxide (NO x ) in thermal desorption spectroscopy (TDS), and typically, ammonia is used.
  • the released amount is 1 ⁇ 10 18 pieces / cm 3 or more and 5 ⁇ 10 19 pieces / cm 3 or less. Note that the above release amount of ammonia is the total amount of the heat treatment temperature in TDS in the range of 50 ° C. to 650 ° C., or 50 ° C. to 550 ° C.
  • nitrogen oxides (NO x ) react with ammonia and oxygen in heat treatment, nitrogen oxides (NO x ) are reduced by using an insulating layer with a large amount of released ammonia.
  • At least one of the insulating layers in contact with the oxide semiconductor layer is preferably formed using an insulating layer from which oxygen is released by heating.
  • an insulating layer from which oxygen is released by heating is 1.0. It is preferable to use an insulating layer which is 10 18 atoms / cm 3 or more, 1.0 10 19 atoms / cm 3 or more, or 1.0 10 20 atoms / cm 3 or more.
  • oxygen released by heating is also referred to as “excess oxygen”.
  • the insulating layer containing excess oxygen can also be formed by performing treatment for adding oxygen to the insulating layer.
  • the process of adding oxygen can be performed by heat treatment in an oxidizing atmosphere, plasma treatment, or the like.
  • oxygen may be added using an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or the like.
  • the gas used for the process of adding oxygen include gases containing oxygen, such as oxygen gas such as 16 O 2 or 18 O 2 , nitrous oxide gas, and ozone gas.
  • the process of adding oxygen is also referred to as "oxygen doping process". Oxygen doping may be performed by heating the substrate.
  • a heat-resistant organic material such as polyimide, an acrylic resin, a benzocyclobutene resin, a polyamide, or an epoxy resin can be used.
  • organic materials low dielectric constant materials (low-k materials), siloxane resins, PSG (phosphorus glass), BPSG (phosphorus boron glass), and the like can be used.
  • the insulating layer may be formed by stacking a plurality of insulating layers formed of any of these materials.
  • the siloxane-based resin corresponds to a resin including a Si-O-Si bond formed using a siloxane-based material as a starting material.
  • the siloxane-based resin may use an organic group (for example, an alkyl group or an aryl group) or a fluoro group as a substituent.
  • the organic group may have a fluoro group.
  • the method of forming the insulating layer is not particularly limited. Note that depending on the material used for the insulating layer, a firing step may be required. In this case, by combining the baking step of the insulating layer and another heat treatment step, a transistor can be efficiently manufactured.
  • Electrode Conductive materials for forming the electrode include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium and the like
  • a material containing one or more metal elements selected from the above can be used.
  • a semiconductor with high electrical conductivity typically a polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a conductive material containing the above metal element and oxygen may be used.
  • a conductive material containing the above metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide (ITO) indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc An oxide, indium gallium zinc oxide, or indium tin oxide doped with silicon may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which a material containing a metal element described above and a conductive material containing oxygen are combined may be used.
  • a stacked structure in which the material containing the metal element described above and the conductive material containing nitrogen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element, the conductive material containing oxygen, and the conductive material containing nitrogen are combined may be used.
  • a stacked structure in which a conductive material containing nitrogen and a conductive material containing oxygen are combined may be used.
  • the conductive material containing oxygen is used as a semiconductor It is good to provide on the layer side. By providing the conductive material containing oxygen on the semiconductor layer side, oxygen released from the conductive material can be easily supplied to the semiconductor layer.
  • a conductive material having high embedding property such as tungsten or polysilicon may be used.
  • a conductive material having high embeddability and a barrier layer (diffusion prevention layer) such as a titanium layer, a titanium nitride layer, or a tantalum nitride layer may be used in combination.
  • an electrode may be called a "contact plug.”
  • a conductive material which hardly transmits impurities to an electrode in contact with the gate insulating layer is preferably used.
  • An example of the conductive material which is hard to transmit impurities is tantalum nitride.
  • the reliability of the transistor can be further enhanced. That is, the reliability of the storage device can be further enhanced.
  • semiconductor layer a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • silicon, germanium, or the like can be used as the semiconductor material.
  • a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, an oxide semiconductor, or a nitride semiconductor, an organic semiconductor, or the like can be used.
  • a low molecular weight organic material having an aromatic ring, a ⁇ electron conjugated conductive polymer, or the like can be used.
  • a low molecular weight organic material having an aromatic ring, a ⁇ electron conjugated conductive polymer, or the like can be used.
  • rubrene, tetracene, pentacene, perylene diimide, tetracyanoquinodimethane, polythiophene, polyacetylene, polyparaphenylene vinylene and the like can be used.
  • semiconductor layers may be stacked. In the case of stacking semiconductor layers, semiconductors having different crystal states may be used, or semiconductor materials different from each other may be used.
  • the band gap of an oxide semiconductor which is a kind of metal oxide is 2 eV or more
  • the off current per ⁇ m of the channel width is less than 1 ⁇ 10 ⁇ 20 A, 1 ⁇ 10 ⁇ 22 A It can be less than, or less than 1 ⁇ 10 ⁇ 24 A. That is, the on / off ratio can be 20 digits or more.
  • a transistor in which an oxide semiconductor is used for a semiconductor layer has high withstand voltage between the source and the drain.
  • a transistor with high reliability can be provided.
  • a transistor with a large output voltage and high withstand voltage can be provided.
  • a storage device with high reliability can be provided.
  • a memory device with a large output voltage and high withstand voltage can be provided.
  • a transistor in which silicon having crystallinity is used for a semiconductor layer in which a channel is formed is also referred to as a “crystalline Si transistor”.
  • Crystalline Si transistors are easier to obtain relatively higher mobility than OS transistors.
  • OS transistors it is difficult to realize extremely low off current like OS transistors. Therefore, it is important to properly use the semiconductor material used for the semiconductor layer in accordance with the purpose and application.
  • an OS transistor and a crystalline Si transistor may be used in combination depending on the purpose and application.
  • the oxide semiconductor layer is preferably formed by a sputtering method.
  • the oxide semiconductor layer is preferably formed by a sputtering method because the density of the oxide semiconductor layer can be increased.
  • a rare gas typically, argon
  • oxygen or a mixed gas of a rare gas and oxygen may be used as a sputtering gas.
  • high purification of the sputtering gas is also required.
  • an oxygen gas or a rare gas which is used as a sputtering gas is a gas which is highly purified to a dew point of ⁇ 60 ° C. or less, preferably ⁇ 100 ° C. or less.
  • the oxide semiconductor layer is formed by a sputtering method
  • Metal oxide An oxide semiconductor which is a kind of metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to them, aluminum, gallium, yttrium, tin and the like are preferably contained. In addition, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the oxide semiconductor contains indium, an element M, and zinc.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like.
  • the element M a plurality of the aforementioned elements may be combined in some cases.
  • metal oxides having nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide having nitrogen may be referred to as metal oxynitride.
  • An oxide semiconductor which is a kind of metal oxide can be divided into a single crystal oxide semiconductor and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor for example, c-axis aligned crystalline oxide semiconductor (CAAC-OS), polycrystalline oxide semiconductor, nanocrystalline oxide semiconductor (nc-OS), pseudo amorphous oxide semiconductor (a-like) OS: amorphous-like oxide semiconductor), amorphous oxide semiconductor, and the like.
  • the CAAC-OS has c-axis orientation, and a plurality of nanocrystals are connected in the a-b plane direction to form a strained crystal structure.
  • distortion refers to a portion where the orientation of the lattice arrangement changes between the region in which the lattice arrangement is aligned and the region in which another lattice arrangement is aligned in the region where the plurality of nanocrystals are connected.
  • the nanocrystals are based on hexagons, but may not be regular hexagons and may be non-hexagonal. Moreover, distortion may have a lattice arrangement such as pentagon and heptagon.
  • the CAAC-OS it is difficult to confirm clear crystal grain boundaries (also referred to as grain boundaries) even in the vicinity of strain. That is, it is understood that the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the a-b plane direction, or that the bonding distance between atoms is changed due to metal element substitution. It is for.
  • a CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer containing element M, zinc and oxygen (hereinafter referred to as (M, Zn) layer) are stacked. It tends to have a structure (also referred to as a layered structure).
  • In layer a layer containing indium and oxygen
  • M, Zn zinc and oxygen
  • indium and the element M can be substituted with each other, and when the element M in the (M, Zn) layer is substituted with indium, it can also be expressed as an (In, M, Zn) layer.
  • indium in the In layer is substituted with the element M, it can also be represented as an (In, M) layer.
  • CAAC-OS is a highly crystalline metal oxide. On the other hand, it is difficult to confirm clear crystal grain boundaries in CAAC-OS, so it can be said that the decrease in electron mobility due to crystal grain boundaries does not easily occur. In addition, since the crystallinity of the metal oxide may be lowered due to the mixing of impurities, generation of defects, or the like, CAAC-OS can also be said to be a metal oxide with few impurities or defects (such as oxygen vacancies). Therefore, the metal oxide having a CAAC-OS has stable physical properties. Therefore, a metal oxide having a CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has periodicity in atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • nc-OS has no regularity in crystal orientation among different nanocrystals. Therefore, no orientation can be seen in the entire film. Therefore, the nc-OS may not be distinguished from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is a metal oxide having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a wrinkle or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor may have two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a metal oxide with low carrier density is preferably used for the transistor.
  • the impurity concentration in the metal oxide film may be lowered to lower the density of defect states.
  • a low impurity concentration and a low density of defect levels are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the metal oxide has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / cm 3. It should be cm 3 or more.
  • the trap state density may also be low.
  • the charge trapped in the trap level of the metal oxide may take a long time to disappear and behave as if it were fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electrical characteristics.
  • the impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the metal oxide and the concentration of silicon or carbon in the vicinity of the interface with the metal oxide are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide contains an alkali metal or an alkaline earth metal
  • a defect level may be formed to generate a carrier. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. For this reason, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide.
  • the concentration of alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen in the channel formation region is preferably reduced as much as possible.
  • the nitrogen concentration in the metal oxide is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, in SIMS. Preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the metal oxide reacts with oxygen bonded to a metal atom to form water, which may form an oxygen vacancy.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons that are carriers may be generated.
  • a part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor in which a metal oxide containing hydrogen is used for a channel formation region is likely to be normally on. For this reason, hydrogen in the metal oxide is preferably reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. It is less than 3 and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • a thin film with high crystallinity As the metal oxide used for the semiconductor of the transistor, the stability or the reliability of the transistor can be improved.
  • the thin film include thin films of single crystal metal oxides or thin films of polycrystalline metal oxides.
  • a high temperature or laser heating step is required to form a thin film of monocrystalline metal oxide or a thin film of polycrystalline metal oxide on a substrate. Therefore, the cost of the manufacturing process increases, and the throughput also decreases.
  • Non-Patent Document 1 and Non-Patent Document 2 In-Ga-Zn oxide having a CAAC structure (referred to as CAAC-IGZO) was discovered in 2009.
  • CAAC-IGZO has c-axis orientation, that crystal grain boundaries are not clearly confirmed, and that it can be formed on a substrate at low temperature.
  • a transistor using CAAC-IGZO is reported to have excellent electrical characteristics and reliability.
  • nc-IGZO In-Ga-Zn oxide having an nc structure was discovered (see Non-Patent Document 3).
  • nc-IGZO has periodicity in atomic arrangement in a minute area (for example, an area of 1 nm or more and 3 nm or less) and regularity in crystal orientation is not observed between different areas. There is.
  • Non-Patent Document 4 and Non-Patent Document 5 show the transition of the average crystal size by the irradiation of an electron beam to the thin films of the above-described CAAC-IGZO, nc-IGZO, and IGZO with low crystallinity.
  • a low crystalline IGZO thin film crystalline IGZO of about 1 nm has been observed even before electron beam irradiation. Therefore, it is reported here that in IGZO, the presence of a completely amorphous structure could not be confirmed.
  • the thin film of CAAC-IGZO and the thin film of nc-IGZO have high stability to electron beam irradiation as compared with the thin film of IGZO having low crystallinity. Therefore, it is preferable to use a thin film of CAAC-IGZO or a thin film of nc-IGZO as a semiconductor of the transistor.
  • a transistor using a metal oxide has extremely low leakage current in the non-conductive state.
  • the off-state current per 1 ⁇ m channel width of the transistor is on the order of yA / ⁇ m (10 ⁇ 24 A / ⁇ m).
  • a low power consumption CPU or the like to which a characteristic that a leak current of a transistor using a metal oxide is low is disclosed (see Non-Patent Document 7).
  • Non-Patent Document 8 application to a display device of a transistor using a characteristic that the leakage current of a transistor using a metal oxide is low has been reported (see Non-Patent Document 8).
  • the displayed image is switched several tens of times per second.
  • the number of times of switching images per second is called a refresh rate.
  • the refresh rate may be referred to as a drive frequency.
  • Such fast screen switching which is difficult for human eyes to perceive, is considered as the cause of eye fatigue. Therefore, it has been proposed to reduce the number of image rewrites by reducing the refresh rate of the display device.
  • power consumption of the display device can be reduced by driving with a lower refresh rate.
  • Such a driving method is called idling stop (IDS) driving.
  • IDS idling stop
  • the discovery of the CAAC structure and the nc structure contributes to the improvement of the electrical characteristics and reliability of a transistor using a metal oxide having a CAAC structure or an nc structure, as well as to the cost reduction and the throughput improvement of the manufacturing process.
  • researches on application of the transistor to a display device and an LSI using the characteristic that the leakage current of the transistor is low have been advanced.
  • An insulating material for forming an insulating layer, a conductive material for forming an electrode, or a semiconductor material for forming a semiconductor layer can be formed by sputtering, spin coating, chemical vapor deposition (CVD) (thermal CVD). Method, metal organic chemical vapor deposition (MOCVD) method, plasma enhanced CVD (PECVD) method, high density plasma CVD (high density plasma CVD) method, low pressure CVD (LPCVD) method, APCVD (atmospheric pressure CVD) method, etc.
  • CVD chemical vapor deposition
  • MOCVD metal organic chemical vapor deposition
  • PECVD plasma enhanced CVD
  • high density plasma CVD high density plasma CVD
  • LPCVD low pressure CVD
  • APCVD atmospheric pressure CVD
  • ALD Atomic Layer Deposition
  • MBE Molecular Beam Epitaxy
  • P It can be formed using LD (Pulsed Laser Deposition) method, dip method, spray application method, droplet discharge method (ink jet method etc.), printing method (screen printing, offset printing etc.) or the like.
  • the plasma CVD method provides high quality films at relatively low temperatures.
  • a film formation method which does not use plasma at the time of film formation such as MOCVD method, ALD method, or thermal CVD method
  • damage to a formation surface is less likely to occur.
  • a wiring, an electrode, an element (eg, a transistor or a capacitor), and the like included in a memory device may be charged up by receiving charge from plasma.
  • wirings, electrodes, elements, and the like included in the memory device may be broken by the stored charge.
  • the yield of the memory device can be increased.
  • plasma damage does not occur during film formation, a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed unlike a film forming method in which particles released from a target or the like are deposited. Therefore, the film forming method is less susceptible to the shape of the object to be processed, and has good step coverage.
  • the ALD method since the ALD method has excellent step coverage and uniformity of thickness, it is suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method may be preferably used in combination with another deposition method such as a CVD method having a high deposition rate.
  • the CVD method and the ALD method can control the composition of the obtained film by the flow rate ratio of the source gas.
  • a film having any composition can be formed depending on the flow rate ratio of the source gas.
  • a film whose composition is continuously changed can be formed by changing the flow ratio of the source gas while forming the film.
  • the gas which does not contain chlorine it is preferable to use the gas which does not contain chlorine as source gas.
  • FIG. 13A is a top view of the transistor 200B.
  • 13B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG. 13A.
  • 13C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. 13A. Note that in the top view of FIG. 13A, some elements are omitted for clarity of the drawing.
  • the transistor 200B is a modification of the transistor 200A. Therefore, in order to prevent repetition of the description, points different from the transistor 200A are mainly described.
  • the oxide 230 c, the insulator 250, and the conductor 260 are provided in the opening portion provided in the insulator 280 with the insulator 274 interposed therebetween.
  • the oxide 230c, the insulator 250, and the conductor 260 are disposed between the conductor 242a and the conductor 242b.
  • the oxide 230 c is preferably provided in the opening provided in the insulator 280 via the insulator 274.
  • the insulator 274 has a barrier property, diffusion of impurities from the insulator 280 into the oxide 230 can be suppressed.
  • the insulator 250 functions as a first gate insulating layer.
  • the insulator 250 is preferably provided in the opening provided in the insulator 280 through the oxide 230 c and the insulator 274.
  • An insulator 274 is disposed between the insulator 280 and the transistor 200B.
  • an insulating material which has a function of suppressing diffusion of water, impurities such as hydrogen, and oxygen can be used.
  • impurities such as hydrogen, and oxygen
  • aluminum oxide or hafnium oxide is preferably used.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, tantalum oxide, silicon nitride oxide, silicon nitride, and the like can be used.
  • the insulator 274 With the insulator 274, diffusion of impurities such as water and hydrogen which the insulator 280 has into the oxide 230b through the oxide 230c and the insulator 250 can be suppressed. Further, oxidation of the conductor 260 can be suppressed by excess oxygen contained in the insulator 280.
  • FIG. 14A is a top view of the transistor 200C.
  • FIG. 14B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG. 14C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. 14A. Note that in the top view of FIG. 14A, some elements are omitted for clarity of the drawing.
  • the transistor 200C is a modification of the transistor 200B. Therefore, in order to prevent repetition of the description, points different from the transistor 200B are mainly described.
  • the conductive layer 247a is disposed between the conductor 242a and the oxide 230b, and the conductive layer 247b is disposed between the conductor 242b and the oxide 230b.
  • the conductor 242a extends beyond the top surface of the conductive layer 247a (conductive layer 247b) and the side surface on the conductor 260 side, and has a region in contact with the top surface of the oxide 230b.
  • the conductive layer 247 a conductor that can be used for the conductor 242 may be used.
  • the thickness of the conductive layer 247 is preferably at least larger than that of the conductor 242.
  • the transistor 200C illustrated in FIG. 14 can bring the conductor 242 closer to the conductor 260 than the transistor 200B.
  • the conductor 260 can be overlapped with the end of the conductor 242 a and the end of the conductor 242 b. Accordingly, the substantial channel length of the transistor 200C can be shortened, and the on current and the operating frequency can be improved.
  • the conductive layer 247a (conductive layer 247b) is preferably provided so as to overlap with the conductor 242a (conductor 242b). With such a structure, the conductive layer 247a (conductive layer 247b) functions as a stopper and the oxide 230b is over-etched in etching for forming an opening in which the conductor 246a (conductor 246b) is embedded. It can prevent.
  • the transistor 200C illustrated in FIG. 14 may have a structure in which the insulating layer 245 is provided on and in contact with the insulating layer 244.
  • the insulating layer 244 preferably functions as a barrier insulating film which suppresses impurities such as water and hydrogen and excess oxygen from entering the transistor 200C from the insulator 280 side.
  • an insulator that can be used for the insulating layer 244 can be used.
  • a nitride insulator such as aluminum nitride, titanium nitride, silicon nitride, or silicon nitride oxide may be used, for example.
  • the transistor 200C illustrated in FIG. 14 may be provided with the conductor 205 in a single-layer structure, unlike the transistor 200B illustrated in FIG.
  • an insulating film to be the insulator 216 is formed on the patterned conductor 205, and the upper portion of the insulating film is subjected to chemical mechanical polishing (CMP) or the like until the upper surface of the conductor 205 is exposed. It may be removed by using.
  • CMP chemical mechanical polishing
  • the average surface roughness (Ra) of the top surface of the conductor 205 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less. Accordingly, the planarity of the insulating layer formed over the conductor 205 can be improved and crystallinity of the oxide 230 b and the oxide 230 c can be improved.
  • FIG. 15A is a top view of the transistor 200D.
  • FIG. 15B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 15C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 15A, some elements are omitted for clarity of the drawing.
  • the transistor 200D is a modified example of the above transistor. Therefore, in order to prevent repetition of the description, points different from the above transistor are mainly described.
  • the conductor 205 functioning as a second gate also functions as a wiring.
  • the insulator 250 is provided over the oxide 230 c, and the metal oxide 252 is provided over the insulator 250.
  • the conductor 260 is provided over the metal oxide 252, and the insulating layer 270 is provided over the conductor 260.
  • the insulating layer 271 is provided over the insulating layer 270.
  • the metal oxide 252 preferably has a function of suppressing oxygen diffusion.
  • the metal oxide 252 which suppresses the diffusion of oxygen between the insulator 250 and the conductor 260 the diffusion of oxygen to the conductor 260 is suppressed. That is, a reduction in the amount of oxygen supplied to the oxide 230 can be suppressed. Further, oxidation of the conductor 260 by oxygen can be suppressed.
  • the metal oxide 252 may function as part of the first gate electrode.
  • an oxide semiconductor that can be used as the oxide 230 can be used as the metal oxide 252.
  • the electric resistance value of the metal oxide 252 can be reduced to form a conductive layer.
  • the metal oxide 252 may function as part of the first gate insulating layer. Therefore, in the case of using silicon oxide, silicon oxynitride, or the like for the insulator 250, it is preferable that the metal oxide 252 be a metal oxide which is a high-k material having a high dielectric constant. With the laminated structure, a laminated structure stable to heat and having a high dielectric constant can be obtained. Therefore, while maintaining the physical film thickness, it is possible to reduce the gate potential applied during the operation of the transistor. In addition, the equivalent oxide thickness (EOT) of the insulating layer which functions as a gate insulating layer can be reduced.
  • EOT equivalent oxide thickness
  • the metal oxide 252 is illustrated as a single layer in the transistor 200D, a stacked-layer structure of two or more layers may be employed.
  • a metal oxide which functions as a part of the first gate electrode and a metal oxide which functions as a part of the first gate insulating layer may be stacked.
  • the on current of the transistor 200D can be improved without weakening the influence of the electric field from the conductor 260.
  • the physical thickness of the insulator 250 and the metal oxide 252 makes it possible to maintain the distance between the conductor 260 and the oxide 230, thereby achieving conductivity. Leakage current between the body 260 and the oxide 230 can be suppressed. Therefore, by providing the laminated structure of the insulator 250 and the metal oxide 252, the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 can be facilitated. Can be adjusted accordingly.
  • the oxide semiconductor that can be used for the oxide 230 can be used as the metal oxide 252 by reducing its resistance.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used.
  • hafnium oxide an oxide containing aluminum and hafnium (hafnium aluminate), or the like which is an insulating layer containing an oxide of one or both of aluminum and hafnium is preferably used.
  • hafnium aluminate has higher heat resistance than hafnium oxide. Therefore, it is preferable because it is difficult to crystallize in a thermal history (thermal budget) in a later step.
  • the metal oxide 252 is not an essential component. It may be appropriately designed according to the transistor characteristics to be obtained.
  • the insulating layer 270 may be formed using an insulating material having a function of suppressing permeation of water, impurities such as hydrogen, and oxygen.
  • an insulating material having a function of suppressing permeation of water, impurities such as hydrogen, and oxygen For example, aluminum oxide or hafnium oxide is preferably used.
  • impurities such as water and hydrogen from above the insulating layer 270 can be prevented from being mixed into the oxide 230 through the conductor 260 and the insulator 250.
  • the insulating layer 271 functions as a hard mask.
  • the side surface of the conductor 260 is substantially vertical, specifically, the angle between the side surface of the conductor 260 and the substrate surface is 75 degrees or more and 100 degrees or less, Preferably, it can be 80 degrees or more and 95 degrees or less.
  • the insulating layer 271 may also function as a barrier layer by using an insulating material having a function of suppressing permeation of impurities such as water and hydrogen and oxygen. In that case, the insulating layer 270 may not be provided.
  • the transistor 200D has a region 231a and a region 231b in part of the exposed surface of the oxide 230b.
  • One of the region 231a or the region 231b functions as a source region, and the other functions as a drain region.
  • the regions 231a and 231b can be formed, for example, by introducing an impurity element such as phosphorus or boron onto the surface of the exposed oxide 230b by using ion implantation, ion doping, plasma immersion ion implantation, plasma treatment, or the like.
  • impurity element refers to an element other than the main component element.
  • a metal film is formed, and then heat treatment is performed to diffuse the elements contained in the metal film into the oxide 230 b to form the region 231 a and the region 231 b.
  • the region 231a and the region 231b may be referred to as an "impurity region” or a "low resistance region”.
  • the region 231a and the region 231b can be formed in a self-aligned manner.
  • the parasitic capacitance can be reduced because the region 231a or the region 231b and the conductor 260 do not overlap.
  • an offset region is not formed between the channel formation region and the source or drain region (the region 231a or the region 231b).
  • an offset region may be provided between the channel formation region and the source region or the drain region.
  • the offset region is a region where the electric resistivity is high, and is a region where the introduction of the impurity element described above is not performed.
  • the formation of the offset region can be realized by introducing the above-described impurity element after the formation of the insulating layer 275.
  • the insulating layer 275 also functions as a mask in the same manner as the insulating layer 271 and the like.
  • the impurity element is not introduced into the region of the oxide 230 b overlapping with the insulating layer 275, and the electrical resistivity of the region can be kept high.
  • the transistor 200D includes an insulating layer 275 over the side surfaces of the insulating layer 270, the conductor 260, the metal oxide 252, the insulator 250, and the oxide 230c.
  • the insulating layer 275 is preferably an insulator with a low relative dielectric constant.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having holes is preferably used for the insulating layer 275 because an excess oxygen region can be easily formed in the insulating layer 275 in a later step.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulating layer 275 preferably has a function of diffusing oxygen.
  • the transistor 200D includes the insulator 274 over the insulating layer 275 and the oxide 230.
  • the insulator 274 is preferably deposited by sputtering. By using the sputtering method, an insulator with few impurities such as water and hydrogen can be formed. For example, aluminum oxide may be used as the insulator 274.
  • an oxide film formed by a sputtering method may extract hydrogen from a deposition target structure.
  • the insulator 274 absorbs hydrogen and water from the oxide 230 and the insulating layer 275, whereby the concentration of hydrogen in the oxide 230 and the insulating layer 275 can be reduced.
  • FIG. 1 An example of a semiconductor device (storage device) using a capacitor which is one embodiment of the present invention is illustrated in FIG.
  • the transistor 200 is provided above the transistor 300
  • the capacitor 100 is provided above the transistor 300 and the transistor 200. Note that the transistor 200 described in the above embodiment can be used as the transistor 200.
  • Each of the conductors included in the transistor 200 is preferably electrically connected to the diode element described in the above embodiment or the transistor functioning as a capacitor.
  • the diode 10s is shown representatively in FIGS. 16 and 17, the present invention is not limited to this structure. Depending on the performance of the semiconductor device to be obtained, it is preferable to design as appropriate using the structure described in the above embodiment.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has low off-state current, stored data can be held for a long time by using the transistor for the memory device. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, power consumption of the memory device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the memory device illustrated in FIG. 16 can form a memory cell array by being arranged in a matrix.
  • the transistor 300 is provided over the substrate 311 and functions as a conductor 316 functioning as a gate electrode, an insulator 315 functioning as a gate insulator, a semiconductor region 313 formed of part of the substrate 311, and a source region or a drain region. It has low resistance region 314a and low resistance region 314b.
  • the transistor 300 may be either p-channel or n-channel.
  • the semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape.
  • the conductor 316 is provided to cover the side surface and the top surface of the semiconductor region 313 with the insulator 315 interposed therebetween.
  • the conductor 316 may use a material for adjusting a work function.
  • Such a transistor 300 is also referred to as a FIN type transistor because it uses the convex portion of the semiconductor substrate.
  • an insulator which functions as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • a semiconductor film having a convex shape may be formed by processing the SOI substrate.
  • transistor 300 illustrated in FIG. 16 is an example and is not limited to the structure, and an appropriate transistor may be used depending on the circuit configuration and the driving method.
  • the capacitive element 100 is provided above the transistor 200.
  • the capacitor 100 includes the conductor 110 functioning as a first electrode, the conductor 120 functioning as a second electrode, and the insulator 130 functioning as a dielectric.
  • the conductor 112 provided over the conductor 246 and the conductor 110 can be formed at the same time.
  • the conductor 112 has a function as a plug electrically connected to the capacitor 100, the transistor 200, or the transistor 300, or a wiring.
  • the conductor 112 and the conductor 110 each have a single-layer structure in FIG. 16, the structure is not limited to this structure, and a stacked structure of two or more layers may be used. For example, between a conductor having a barrier property and a conductor having high conductivity, a conductor having high adhesion to a conductor having a barrier property and a conductor having high conductivity may be formed.
  • the insulator 130 may be, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxide nitride, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium oxynitride, hafnium nitride Or the like may be used, and they can be provided in a stack or a single layer.
  • the capacitive element 100 can secure a sufficient capacity by having an insulator with a high dielectric constant (high-k), and by having an insulator with a large dielectric strength, the dielectric strength can be improved, and the capacitance can be increased.
  • the electrostatic breakdown of the element 100 can be suppressed.
  • an insulator of a high dielectric constant (high-k) material (a material with a high relative dielectric constant), an oxide having gallium oxide, hafnium oxide, zirconium oxide, aluminum and hafnium, an oxynitride having aluminum and hafnium And oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, or nitrides containing silicon and hafnium.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon is added, carbon and nitrogen are materials having high dielectric strength (materials having low dielectric constant) There is silicon oxide added, silicon oxide having pores, or a resin.
  • a wiring layer provided with an interlayer film, a wiring, a plug and the like may be provided between the respective structures. Also, a plurality of wiring layers can be provided depending on the design.
  • a conductor having a function as a plug or a wiring may be provided with the same reference numeral collectively as a plurality of structures.
  • the wiring and the plug electrically connected to the wiring may be an integral body. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked as an interlayer film.
  • the conductor 328 electrically connected to the capacitor 100 or the transistor 200, the conductor 330, and the like are embedded. Note that the conductor 328 and the conductor 330 function as a plug or a wiring.
  • the insulator functioning as an interlayer film may function as a planarization film covering the uneven shape below it.
  • the top surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to enhance the planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a plug or a wire.
  • the conductor 218, a conductor (conductor 205) included in the transistor 200, and the like are embedded.
  • the conductor 218 has a function as a plug electrically connected to the capacitor 100 or the transistor 300, or a wiring.
  • an insulator 150 is provided over the conductor 120 and the insulator 130.
  • an insulator which can be used as an interlayer film, an insulating oxide, a nitride, an oxynitride, a nitride oxide, a metal oxide, a metal oxynitride, a metal nitride oxide, or the like can be given.
  • the material may be selected depending on the function of the insulator.
  • the insulator 216, the insulator 212, the insulator 352, the insulator 354, and the like preferably include an insulator with a low dielectric constant.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having voids. It is preferable to have a resin or the like.
  • the insulator may be silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide having voids. It is preferable to have a laminated structure of and a resin. Silicon oxide and silicon oxynitride are thermally stable, and thus, when combined with a resin, a stacked structure with a thermally stable and low dielectric constant can be obtained. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate or acrylic.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium
  • An insulator containing lanthanum, neodymium, hafnium or tantalum may be used in a single layer or a stack.
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor with high electrical conductivity typically a polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a metal material for example, as the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, and the like, a metal material, an alloy material, a metal nitride material, a metal oxide material, or the like formed of any of the above materials
  • the conductive material of can be used in a single layer or a laminate. It is preferable to use a high melting point material such as tungsten or molybdenum which achieves both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor.
  • the insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • the insulator 224 and the transistor 200 can be sealed by the insulator 222 having a barrier property, the insulator 254, and the insulator 274.
  • the insulator 276c is in contact with the conductor 246c and part of the insulator 280, and suppresses the diffusion of impurities such as water or hydrogen and oxygen contained in the insulator 280 into the conductor 246c. Can.
  • the insulator 276c by providing the insulator 276c, absorption of excess oxygen of the insulator 280 by the conductor 246c can be suppressed. Further, with the insulator 276c, diffusion of hydrogen, which is an impurity, into the transistor 200 through the conductor 246c can be suppressed.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen can be used as the insulator 276c.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen can be used.
  • aluminum oxide or hafnium oxide is preferably used.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • FIG. 17 An example of a memory device using the semiconductor device of one embodiment of the present invention is illustrated in FIG.
  • the memory device illustrated in FIG. 17 includes a transistor 400 in addition to the semiconductor device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the gate of the transistor 200, and the wiring 1006 is electrically connected to the back gate of the transistor 200.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 1007 is electrically connected to the source of the transistor 400, the wiring 1008 is electrically connected to the gate of the transistor 400, the wiring 1009 is electrically connected to the back gate of the transistor 400, and the wiring 1010 is a drain of the transistor 400 And are electrically connected.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the memory device shown in FIG. 17 can form a memory cell array by being arranged in a matrix as in the memory device shown in FIG. Note that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the number of transistors 400 may be smaller than that of the transistors 200.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 functioning as a first gate electrode, a conductor 405 (conductors 405 a and 405 b) functioning as a second gate electrode, and an insulator 222 functioning as a gate insulating layer.
  • the conductor 405 is in the same layer as the conductor 205.
  • the oxide 431a and the oxide 432a are in the same layer as the oxide 230a, and the oxide 431b and the oxide 432b are in the same layer as the oxide 230b.
  • the conductor 442 is the same layer as the conductor 242.
  • the oxide 430c is the same layer as the oxide 230c.
  • the insulator 450 is the same layer as the insulator 250.
  • the conductor 460 is the same layer as the conductor 260.
  • the oxide 430c can be formed by processing an oxide film to be the oxide 230c.
  • dicing lines (sometimes referred to as scribe lines, dividing lines, or cutting lines) provided when a plurality of semiconductor devices are taken out in chip form by dividing a large-area substrate into semiconductor elements will be described.
  • a dividing method for example, after a groove (dicing line) for dividing a semiconductor element is first formed in a substrate, it may be cut at a dicing line to divide (divide) into a plurality of semiconductor devices.
  • the insulator 274 may be formed after an opening is provided in the insulator 222 and the insulator 216 in the vicinity of the memory cell including the plurality of transistors 200 and a region serving as a dicing line provided on the outer edge of the transistor 400. .
  • the insulator 214 is in contact with the insulator 274.
  • the insulator 215 and the insulator 274 may be formed using the same material and the same method. Adhesion can be improved by providing the insulator 215 and the insulator 274 using the same material and the same method. For example, silicon nitride is preferably used.
  • the insulator 224, the transistor 200, and the transistor 400 can be surrounded by the insulator 215 and the insulator 274. Since the insulator 215 and the insulator 274 have a function of suppressing diffusion of oxygen, hydrogen, and water, the substrate is divided in each of the circuit regions in which the semiconductor element described in this embodiment is formed. Accordingly, even when processed into a plurality of chips, impurities such as hydrogen or water can be prevented from being mixed from the side direction of the divided substrate and diffused into the transistor 200 and the transistor 400.
  • excess oxygen in the insulator 224 can be prevented from diffusing to the insulator 274 and the insulator 215. Accordingly, excess oxygen in the insulator 224 is efficiently supplied to the transistor 200 or the oxide in which the channel in the transistor 400 is formed.
  • the oxygen can reduce oxygen vacancies in the oxide in which a channel in the transistor 200 or the transistor 400 is formed. Accordingly, the oxide in which the channel in the transistor 200 or the transistor 400 is formed can be an oxide semiconductor with low density of defect states and stable characteristics. That is, variation in the electrical characteristics of the transistor 200 or the transistor 400 can be suppressed, and the reliability can be improved.
  • Embodiment 4 a transistor using an oxide as a semiconductor (hereinafter sometimes referred to as an OS transistor) and a capacitor according to one embodiment of the present invention are applied using FIGS. 18 and 19.
  • the storage device (hereinafter sometimes referred to as an OS memory device) will be described.
  • the OS memory device is a storage device including at least a capacitor and an OS transistor which controls charge and discharge of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a non-volatile memory.
  • FIG. 18A shows an example of the configuration of the OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • Peripheral circuit 1411 includes row circuit 1420, column circuit 1430, output circuit 1440, and control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying a data signal read from the memory cell.
  • the wiring is a wiring connected to a memory cell included in the memory cell array 1470, which will be described in detail later.
  • the amplified data signal is output as the data signal RDATA to the outside of the storage device 1400 through the output circuit 1440.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, and the like, and can select a row to be accessed.
  • the storage device 1400 is externally supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 as a power supply voltage. Further, control signals (CE, WE, RE), an address signal ADDR, and a data signal WDATA are input to the storage device 1400 from the outside.
  • the address signal ADDR is input to the row decoder and the column decoder, and WDATA is input to the write circuit.
  • the control logic circuit 1460 processes external input signals (CE, WE, RE) to generate control signals for row decoders and column decoders.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and another control signal may be input as necessary.
  • Memory cell array 1470 has a plurality of memory cells MC arranged in a matrix and a plurality of wirings.
  • the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC provided in one column, and the like.
  • the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC in one row, and the like.
  • FIG. 18A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • the memory cell array 1470 may be provided so as to overlap with part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap below the memory cell array 1470.
  • [DOSRAM] 19A to 19C show an example of the circuit configuration of a memory cell of a DRAM.
  • a DRAM using one single capacitive element type memory cell per one OS transistor may be referred to as a DOSRAM.
  • the memory cell 1471 illustrated in FIG. 19A includes a transistor M1 and a capacitor CA.
  • the transistor M1 includes a gate (sometimes referred to as a top gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitive element CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1 Is connected to the wiring BGL.
  • the second terminal of the capacitive element CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitive element CA. It is preferable to apply a low level potential to the wiring CAL at the time of data writing and reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1471 and can change the circuit configuration.
  • the memory cell MC may have a configuration in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL.
  • the memory cell MC may be a memory cell including a single gate transistor, that is, a transistor M1 having no back gate.
  • the transistor described in the above embodiment can be used as the transistor M1.
  • the leak current of the transistor M1 can be made very low. That is, since the written data can be held for a long time by the transistor M1, the frequency of refresh of the memory cell can be reduced. In addition, the refresh operation of the memory cell can be made unnecessary.
  • the leakage current is extremely low, multilevel data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • the bit line when the sense amplifier is provided to overlap below the memory cell array 1470, the bit line can be shortened.
  • the bit line capacitance can be reduced, and the storage capacitance of the memory cell can be reduced.
  • [NOSRAM] 19D to 19H show circuit configuration examples of a gain cell type memory cell of one one-capacitance element for two transistors.
  • a memory cell 1474 illustrated in FIG. 19D includes a transistor M2, a transistor M3, and a capacitor CB. Note that the transistor M2 has a top gate (sometimes simply referred to as a gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • the first terminal of the transistor M2 is connected to the first terminal of the capacitive element CB, the second terminal of the transistor M2 is connected to the wiring WBL, the gate of the transistor M2 is connected to the wiring WOL, and the back gate of the transistor M2 Is connected to the wiring BGL.
  • the second terminal of the capacitive element CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitive element CB. When writing data, holding data, and reading data, it is preferable to apply a low level potential to the wiring CAL.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1474, and the configuration of the circuit can be changed as appropriate.
  • the memory cell MC may have a configuration in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL.
  • the memory cell MC may be a memory cell including a single-gate transistor, that is, a transistor M2 which does not have a back gate.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are combined into one wiring BIL.
  • the transistor described in the above embodiment can be used as the transistor M2.
  • the leakage current of the transistor M2 can be made very low.
  • the frequency of refresh of the memory cell can be reduced.
  • the refresh operation of the memory cell can be made unnecessary.
  • the memory cell 1474 can hold multilevel data or analog data. The same applies to memory cells 1475 to 1477.
  • the transistor M3 may be a transistor having silicon in a channel formation region (hereinafter, may be referred to as a Si transistor).
  • the conductivity type of the Si transistor may be n-channel or p-channel.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 functioning as a read out transistor. Further, by using a Si transistor for the transistor M3, the transistor M2 can be provided by being stacked on the transistor M3, so that the area occupied by the memory cell can be reduced and high integration of the memory device can be achieved.
  • the transistor M3 may be an OS transistor.
  • an OS transistor is used for the transistor M2 and the transistor M3, the memory cell array 1470 can be configured using only n-type transistors.
  • FIG. 19H shows an example of a gain cell type memory cell of one one capacitance element for three transistors.
  • the memory cell 1478 illustrated in FIG. 19H includes the transistors M4 to M6 and the capacitor CC.
  • the capacitive element CC is appropriately provided.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • the wiring GNDL is a wiring for applying a low level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistor M5 and the transistor M6 may be n-channel Si transistors or p-channel Si transistors, respectively.
  • the transistors M4 to M6 may be OS transistors.
  • the memory cell array 1470 can be configured using only n-type transistors.
  • the transistor described in the above embodiment can be used as the transistor M4.
  • the leak current of the transistor M4 can be made very low.
  • peripheral circuit 1411 the memory cell array 1470, and the like described in this embodiment are not limited to the above. Arrangements or functions of these circuits and wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as needed.
  • FIG. 1200 An example of a chip 1200 on which the semiconductor device of the present invention is mounted is shown using FIG.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • SoC system on chip
  • the chip 1200 includes a central processing unit (CPU) 1211, a graphics processing unit (GPU) 1212, one or more analog operation units 1213, one or more memory controllers 1214, one or more Interface 1215, one or more network circuits 1216, and the like.
  • CPU central processing unit
  • GPU graphics processing unit
  • analog operation units 1213 one or more analog operation units 1213
  • memory controllers 1214 one or more memory controllers 1214
  • Interface 1215 one or more network circuits 1216, and the like.
  • the chip 1200 is provided with a bump (not shown), and is connected to a first surface of a printed circuit board (PCB) 1201 as shown in FIG. 20B. Further, a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the motherboard 1203.
  • PCB printed circuit board
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222.
  • a storage device such as a DRAM 1221 and a flash memory 1222.
  • the DOS RAM described in the above embodiment can be used for the DRAM 1221.
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the memory the aforementioned NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data, and can be used for image processing and product-sum operation. By providing the image processing circuit and the product-sum operation circuit using the oxide semiconductor of the present invention in the GPU 1212, image processing and product-sum operation can be performed with low power consumption.
  • the wiring between the CPU 1211 and the GPU 1212 can be shortened, and data transfer from the CPU 1211 to the GPU 1212, data transfer between memories of the CPU 1211 and the GPU 1212, And, after the calculation by the GPU 1212, transfer of the calculation result from the GPU 1212 to the CPU 1211 can be performed at high speed.
  • the analog operation unit 1213 includes one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the product-sum operation circuit may be provided in the analog operation unit 1213.
  • the memory controller 1214 has a circuit functioning as a controller of the DRAM 1221 and a circuit functioning as an interface of the flash memory 1222.
  • the interface 1215 includes an interface circuit with an external connection device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 includes a network circuit such as a LAN (Local Area Network). It may also have circuitry for network security.
  • LAN Local Area Network
  • the circuits can be formed in the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, there is no need to increase the number of manufacturing processes, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 has a chip 1200 using SoC technology, so its size can be reduced. Moreover, since it is excellent in image processing, it is suitable to use for portable electronic devices, such as a smart phone, a tablet terminal, a laptop PC, and a portable (not stationary) game machine.
  • a deep neural network DNN
  • CNN convolutional neural network
  • RNN recursive neural network
  • DBM deep layer Boltzmann machine
  • the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module, since a technique such as DBN can be performed.
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording and reproducing device, a navigation system, etc.)
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in the above embodiment is applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 21 schematically shows some configuration examples of the removable storage device.
  • the semiconductor device described in the above embodiment is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 21A is a schematic view of a USB memory.
  • the USB memory 1100 includes a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in a housing 1101.
  • the memory chip 1105 and the controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 21 (B) is a schematic view of the appearance of the SD card
  • FIG. 21 (C) is a schematic view of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112 and a substrate 1113.
  • the substrate 1113 is housed in a housing 1111.
  • the memory chip 1114 and the controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip provided with a wireless communication function may be provided over the substrate 1113.
  • data can be read and written from the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1114 or the like of the substrate 1113.
  • FIG. 21D is a schematic view of the appearance of the SSD
  • FIG. 21E is a schematic view of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a substrate 1153.
  • the substrate 1153 is housed in a housing 1151.
  • the memory chip 1154, the memory chip 1155, and the controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1154 or the like of the substrate 1153.
  • a display device and a display module will be described as an example of a semiconductor device using a transistor disclosed in this specification and the like.
  • a transistor using an acid semiconductor described using the transistor 200 or the like may be hereinafter referred to as an OS transistor.
  • FIG. 22A is a block diagram for explaining a configuration example of the display device 500.
  • a display device 500 illustrated in FIG. 22A includes a driver circuit 511, a driver circuit 521a, a driver circuit 521b, and a display region 531.
  • the driver circuit 511, the driver circuit 521a, and the driver circuit 521b may be collectively referred to as a "driver circuit” or a "peripheral driver circuit”.
  • the driver circuit 521a and the driver circuit 521b can function as, for example, a scanning line driver circuit.
  • the driver circuit 511 can function as, for example, a signal line driver circuit. Note that only one of the driver circuit 521 a and the driver circuit 521 b may be provided. In addition, any circuit may be provided at a position facing the driver circuit 511 with the display area 531 interposed therebetween.
  • the display area 531 has a plurality of pixels 532 arranged in a matrix.
  • the pixel 532 includes a pixel circuit 534 and a display element.
  • full color display can be realized by causing the three pixels 532 to function as one pixel.
  • Each of the three pixels 532 controls the transmittance, the reflectance, the emitted light amount, and the like of red light, green light, or blue light.
  • the color of the light controlled by the three pixels 532 is not limited to the combination of red, green and blue, and may be yellow, cyan and magenta.
  • the pixel 532 for controlling white light may be added to the pixels for controlling red light, green light, and blue light, and the four pixels 532 may be collectively functioned as one pixel.
  • the luminance of the display region can be increased.
  • by increasing the number of pixels 532 to be functioned as one pixel and appropriately using red, green, blue, yellow, cyan, and magenta in combination it is possible to widen the reproducible color gamut.
  • a display device 500 capable of performing display with so-called full high-definition (also referred to as “2K resolution”, “2K1K”, “2K”, etc.) resolution can be realized. Further, for example, by arranging the pixels in a matrix of 3840 ⁇ 2160, a display device 500 capable of displaying at a resolution of so-called ultra high vision (also referred to as “4K resolution”, “4K2K”, “4K”, etc.) is realized.
  • full high-definition also referred to as “2K resolution”, “2K1K”, “2K”, etc.
  • ultra high vision also referred to as “4K resolution”, “4K2K”, “4K”, etc.
  • a display device 500 capable of displaying at a resolution of so-called super high vision (also referred to as “8K resolution”, “8K4K”, “8K”, etc.) is realized.
  • so-called super high vision also referred to as “8K resolution”, “8K4K”, “8K”, etc.
  • a display device 500 capable of displaying at a resolution of 16K or 32K.
  • the wiring 535 _ g (g is a natural number greater than or equal to 1 and less than p) in the g-th row corresponds to q pixels 532 disposed in the g row among the plurality of pixels 532 disposed in p rows and q columns in the display region 531. And electrically connected. Further, the wiring 536 h in the h-th column (h is a natural number of 1 or more and q or less) is electrically connected to p pixels 532 arranged in the h-column among the pixels 532 arranged in the p-row and q-column. Connected
  • the display device 500 can have various forms or have various display elements.
  • display elements include EL (electroluminescent) elements (organic EL elements, inorganic EL elements, or EL elements containing organic and inorganic substances), LEDs (white LEDs, red LEDs, green LEDs, blue LEDs, etc.), transistors (Transistor emitting light according to current) Electron emission device, Liquid crystal device, Electron ink, Electrophoresis device, Grating light valve (GLV), Display device using MEMS (micro-electro-mechanical system), Digital micro mirror Device (DMD), DMS (digital micro shutter), MIRASOL (registered trademark), IMOD (interferometric modulation) element, shutter type MEMS display element, optical interference type MEMS display element, electro wetting Child, piezoceramic display, display using carbon nanotubes, etc., by electrical or magnetic action, those having contrast, brightness, reflectance, a display medium such as transmittance changes.
  • quantum dots may be used
  • An example of a display device using an EL element is an EL display.
  • a display device using an electron emission element there is a field emission display (FED) or a surface-conduction electron-emitter display (SED).
  • An example of a display device using quantum dots is a quantum dot display.
  • Examples of a display device using a liquid crystal element include a liquid crystal display (transmissive liquid crystal display, semi-transmissive liquid crystal display, reflective liquid crystal display, direct view liquid crystal display, projection liquid crystal display) and the like.
  • Examples of a display device using an electronic ink, an electronic powder fluid (registered trademark), or an electrophoretic element include electronic paper.
  • the display device may be a plasma display panel (PDP). Further, the display device may be a retina scanning projection device.
  • part or all of the pixel electrodes may have a function as a reflective electrode.
  • part or all of the pixel electrode may have aluminum, silver, or the like.
  • a storage circuit such as an SRAM can be provided under the reflective electrode. This further reduces power consumption.
  • graphene or graphite may be provided below an electrode of the LED or a nitride semiconductor.
  • Graphene or graphite may have a plurality of layers stacked to form a multilayer film.
  • a nitride semiconductor for example, an n-type GaN semiconductor layer having a crystal can be easily formed thereon.
  • a p-type GaN semiconductor layer or the like having a crystal can be provided thereon to form an LED.
  • an AlN layer may be provided between graphene or graphite and an n-type GaN semiconductor layer having a crystal.
  • the GaN semiconductor layer included in the LED may be deposited by MOCVD. However, by providing graphene, the GaN semiconductor layer included in the LED can also be deposited by a sputtering method.
  • FIG. 22B, 22C, 23A, and 23B illustrate examples of circuit structures that can be used for the pixel 532.
  • FIG. 22B, 22C, 23A, and 23B illustrate examples of circuit structures that can be used for the pixel 532.
  • the pixel circuit 534 illustrated in FIG. 22B includes the transistor 461, the capacitor 463, the transistor 468, and the transistor 464.
  • the pixel circuit 534 illustrated in FIG. 22B is electrically connected to the light-emitting element 469 which can function as a display element.
  • An OS transistor can be used for the transistor 461, the transistor 468, and the transistor 464.
  • an OS transistor is preferably used for the transistor 461.
  • One of the source and the drain of the transistor 461 is electrically connected to the wiring 536 _ h. Further, the gate of the transistor 461 is electrically connected to the wiring 535 _g. A video signal is supplied from the wiring 536_h.
  • the transistor 461 has a function of controlling writing of the video signal to the node 465.
  • One of the pair of electrodes of the capacitive element 463 is electrically connected to the node 465, and the other is electrically connected to the node 467.
  • the other of the source and the drain of the transistor 461 is electrically connected to the node 465.
  • the capacitor element 463 has a function as a storage capacitor which holds data written to the node 465.
  • One of the source or the drain of the transistor 468 is electrically connected to the potential supply line VL_a, and the other is electrically connected to the node 467.
  • the gate of transistor 468 is electrically connected to node 465.
  • One of the source or the drain of the transistor 464 is electrically connected to the potential supply line V 0, and the other is electrically connected to the node 467. Further, the gate of the transistor 464 is electrically connected to the wiring 535 _g.
  • One of the anode or the cathode of the light emitting element 469 is electrically connected to the potential supply line VL_b, and the other is electrically connected to the node 467.
  • an organic electroluminescent element also referred to as an organic EL element
  • the light emitting element 469 is not limited to this, and for example, an inorganic EL element formed of an inorganic material may be used.
  • the high power supply potential VDD is applied to one of the potential supply line VL_a or the potential supply line VL_b, and the low power supply potential VSS is applied to the other.
  • the driver circuit 521a and / or the driver circuit 521b sequentially selects the pixels 532 in each row, turns on the transistor 461 and the transistor 464, and outputs a video signal.
  • the pixel 532 whose data is written to the node 465 is held by turning off the transistor 461 and the transistor 464. Further, the amount of current flowing between the source electrode and the drain electrode of the transistor 468 is controlled in accordance with the potential of the data written to the node 465, and the light emitting element 469 emits light with luminance according to the amount of current flowing. Images can be displayed by sequentially performing this on a row-by-row basis.
  • a transistor having a back gate may be used as the transistor 461, the transistor 464, and the transistor 468.
  • Gates of the transistors 461 and 464 illustrated in FIG. 23A are electrically connected to a back gate. Therefore, the gate and the back gate always have the same potential.
  • the back gate of the transistor 468 is electrically connected to the node 467. Thus, the back gate is always at the same potential as the node 467.
  • the above-described OS transistor can be used for at least one of the transistor 461, the transistor 468, and the transistor 464.
  • the pixel circuit 534 illustrated in FIG. 22C includes a transistor 461 and a capacitor 463.
  • the pixel circuit 534 illustrated in FIG. 22C is electrically connected to a liquid crystal element 462 which can function as a display element. It is preferable to use an OS transistor for the transistor 461.
  • the potential of one of the pair of electrodes of the liquid crystal element 462 is appropriately set in accordance with the specification of the pixel circuit 534.
  • a common potential (common potential) may be supplied to one of the pair of electrodes of the liquid crystal element 462 or may be the same potential as a capacitor line CL described later.
  • a different potential may be applied to each of the pixels 532 in one of the pair of electrodes of the liquid crystal element 462.
  • the other of the pair of electrodes of the liquid crystal element 462 is electrically connected to the node 466.
  • the alignment state of the liquid crystal element 462 is set by data written to the node 466.
  • TN Transmission Nematic
  • STN Super Twisted Nematic
  • VA Mode
  • ASM Analy Symmetric Aligned Micro-cell
  • OCB Optically Compensated Birefringence
  • FLC Fluoroelectric Liquid Crystal
  • AFLC AntiFerroelectric Liquid Crystal
  • MVA Mobility Vehicle
  • PVA Powerned Vertical Alignment
  • IPS Packet Frame
  • FFS Frequency F
  • TBA Transverse B) nd Alignment
  • a driving method of the display device in addition to the above-described driving method, there are an ECB (Electrically Controlled Birefringence) mode, a PDLC (Polymer Dispersed Liquid Crystal) mode, a PNLC (Polymer Network Liquid Crystal) mode, a guest host mode, and the like.
  • ECB Electrically Controlled Birefringence
  • PDLC Polymer Dispersed Liquid Crystal
  • PNLC Polymer Network Liquid Crystal
  • guest host mode a guest host mode
  • the present invention is not limited to this, and various liquid crystal elements and driving methods thereof can be used.
  • thermotropic liquid crystal low molecular liquid crystal
  • polymer liquid crystal polymer dispersed liquid crystal
  • ferroelectric liquid crystal antiferroelectric liquid crystal, or the like
  • liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, etc. depending on conditions.
  • liquid crystal exhibiting a blue phase which does not use an alignment film may be used.
  • the blue phase is one of the liquid crystal phases, and is a phase which appears immediately before the cholesteric liquid phase is changed to the isotropic phase when the temperature of the cholesteric liquid crystal is raised. Since the blue phase appears only in a narrow temperature range, a liquid crystal composition mixed with 5% by weight or more of a chiral agent is used for the liquid crystal layer to improve the temperature range.
  • the liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent has a short response speed of 1 msec or less, has optical isotropy, does not require alignment processing, and has a small viewing angle dependency.
  • multi-domaining or multi-domain design in which a pixel is divided into several regions (sub-pixels), and molecules are designed to be inclined in different directions.
  • the specific resistance of the liquid crystal material is 1 ⁇ 10 9 ⁇ ⁇ cm or more, preferably 1 ⁇ 10 11 ⁇ ⁇ cm or more, and more preferably 1 ⁇ 10 12 ⁇ ⁇ cm or more.
  • the value of the specific resistance in this specification be a value measured at 20 degreeC.
  • one of the source and the drain of the transistor 461 is electrically connected to the wiring 536 h, and the other is electrically connected to the node 466.
  • the gate of the transistor 461 is electrically connected to the wiring 535 _g.
  • a video signal is supplied from the wiring 536_h.
  • the transistor 461 has a function of controlling writing of a video signal to the node 466.
  • One of the pair of electrodes of the capacitor 463 is electrically connected to a wiring to which a specific potential is supplied (hereinafter referred to as a capacitor line CL), and the other is electrically connected to the node 466.
  • a capacitor line CL a wiring to which a specific potential is supplied
  • the value of the potential of the capacitor line CL is appropriately set in accordance with the specification of the pixel circuit 534.
  • the capacitor element 463 has a function as a storage capacitor which holds data written to the node 466.
  • the pixel circuit 534 in each row is sequentially selected by the driver circuit 521a and / or the driver circuit 521b, and the transistor 461 is turned on.
  • the pixel circuit 534 in which the video signal is written to the node 466 is held as the transistor 461 is turned off. An image can be displayed in the display area 531 by sequentially performing this for each row.
  • a transistor having a back gate may be used as the transistor 461.
  • the gate of the transistor 461 illustrated in FIG. 23B is electrically connected to the back gate. Therefore, the gate and the back gate always have the same potential.
  • FIG. 24A shows a configuration example of the drive circuit 511.
  • FIG. The drive circuit 511 includes a shift register 512, a latch circuit 513, and a buffer 514.
  • FIG. 24B shows a configuration example of the drive circuit 521a.
  • the drive circuit 521 a includes a shift register 522 and a buffer 523.
  • the drive circuit 521 b can also be configured the same as the drive circuit 521 a.
  • the start pulse SP, the clock signal CLK, and the like are input to the shift register 512 and the shift register 522.
  • part or all of a driver circuit including a shift register can be integrally formed over the same substrate as a pixel portion, whereby a system on panel can be formed.
  • a sealant 4005 is provided so as to surround the pixel portion 4002 provided over the first substrate 4001, and the pixel 402 is sealed with the sealant 4005 and the second substrate 4006.
  • a driver circuit 4003 and a scan line driver circuit 4004 are mounted. Further, various signals and potentials supplied to the signal line driver circuit 4003, the scan line driver circuit 4004, or the pixel portion 4002 are supplied from an FPC 4018a (FPC: flexible printed circuit) and an FPC 4018b.
  • a sealant 4005 is provided so as to surround the pixel portion 4002 provided over the first substrate 4001 and the scan line driver circuit 4004.
  • a second substrate 4006 is provided over the pixel portion 4002 and the scan line driver circuit 4004.
  • the pixel portion 4002 and the scan line driver circuit 4004 are sealed together with the display element by the first substrate 4001, the sealant 4005, and the second substrate 4006.
  • a single crystal semiconductor or a polycrystalline semiconductor is provided on a separately prepared substrate in a region different from the region surrounded by the sealant 4005 on the first substrate 4001.
  • the signal line drive circuit 4003 formed in FIG. In FIGS. 25B and 25C, various signals and potentials are supplied to the signal line driver circuit 4003, the scan line driver circuit 4004, or the pixel portion 4002 from an FPC 4018.
  • FIGS. 25B and 25C illustrate an example in which the signal line driver circuit 4003 is separately formed and mounted on the first substrate 4001; however, the present invention is not limited to this structure.
  • the scan line driver circuit may be separately formed and mounted, or part of the signal line driver circuit or only part of the scan line driver circuit may be separately formed and mounted.
  • FIG. 25A shows an example of mounting the signal line driver circuit 4003 and the scanning line driver circuit 4004 by COG
  • FIG. 25B shows an example of mounting the signal line driver circuit 4003 by COG
  • (C) is an example in which the signal line driver circuit 4003 is mounted by TCP.
  • the display device may include a panel in which the display element is sealed and a module in which an IC or the like including a controller is mounted on the panel.
  • the pixel portion and the scan line driver circuit provided over the first substrate include a plurality of transistors, and the OS transistor described in the above embodiment can be applied.
  • FIG. 26A and FIG. 26B are cross-sectional views showing the cross-sectional configuration of the portion shown by the dashed line N1-N2 in FIG. 25B.
  • FIG. 26A illustrates an example of a liquid crystal display device using a liquid crystal element as a display element.
  • FIG. 26B is an example of a light-emitting display device (also referred to as “EL display device”) using a light-emitting element as a display element.
  • EL display device also referred to as “EL display device”
  • the display devices illustrated in FIGS. 26A and 26B each include an electrode 4015, and the electrode 4015 is electrically connected to a terminal included in the FPC 4018 through an anisotropic conductive layer 4019.
  • the electrode 4015 is electrically connected to the wiring 4014 through an opening formed in the insulating layer 4112, the insulating layer 4111, and the insulating layer 4110.
  • the electrode 4015 is formed of the same conductive layer as the first electrode layer 4030, and the wiring 4014 is formed of the same conductive layer as the source electrode and the drain electrode of the transistor 4010 and the transistor 4011.
  • the pixel portion 4002 and the scan line driver circuit 4004 which are provided over the first substrate 4001 have a plurality of transistors, and are included in the pixel portion 4002 in FIGS. 26A and 26B.
  • the transistor 4010 and the transistor 4011 included in the scan line driver circuit 4004 are illustrated.
  • An insulating layer 4112 is provided over the transistor 4010 and the transistor 4011 in FIG. 26A, and a partition 4510 is formed over the insulating layer 4112 in FIG. 26B.
  • the transistor 4010 and the transistor 4011 are provided over the insulating layer 4102.
  • the transistor 4010 and the transistor 4011 each have an electrode 4017 formed over the insulating layer 4103, and the insulating layer 4112 is formed over the electrode 4017.
  • the electrode 4017 can function as a back gate electrode.
  • the transistors described in the above embodiments can be used for the transistors 4010 and 4011.
  • An OS transistor is preferably used as the transistor 4010 and the transistor 4011.
  • the OS transistor has suppressed electrical characteristic fluctuation and is electrically stable. Therefore, the display device of this embodiment shown in FIGS. 26A and 26B can be a highly reliable display device.
  • the OS transistor can reduce the current value (off current value) in the off state. Therefore, the holding time of an electric signal such as an image signal can be extended, and the writing interval can be set long in the power on state. Thus, the frequency of the refresh operation can be reduced, which leads to an effect of suppressing power consumption.
  • the OS transistor can also obtain relatively high field effect mobility, it can be driven at high speed. Therefore, by using the OS transistor in the driver circuit portion or the pixel portion of the display device, a high quality image can be provided. In addition, since the driver circuit portion or the pixel portion can be separately manufactured over the same substrate, the number of components of the display device can be reduced.
  • the display devices illustrated in FIGS. 26A and 26B each include a capacitor 4020.
  • the capacitor 4020 includes an electrode 4021 formed in the same step as the gate electrode of the transistor 4010, and an electrode formed in the same step as the source electrode and the drain electrode.
  • the respective electrodes overlap with each other through the insulating layer 4103.
  • the capacitance of a capacitor provided in a pixel portion of a display device is set so as to hold charge for a predetermined period, in consideration of leakage current or the like of a transistor provided in the pixel portion.
  • the capacitance of the capacitor may be set in consideration of the off current of the transistor and the like.
  • the capacitance of the capacitor can be set to 1/3 or less, and further 1/5 or less of the liquid crystal capacitance.
  • formation of a capacitor can be omitted.
  • a liquid crystal element 4013 which is a display element includes a first electrode layer 4030, a second electrode layer 4031, and a liquid crystal layer 4008.
  • a liquid crystal layer 4030 includes a first electrode layer 4030, a second electrode layer 4031, and a liquid crystal layer 4008.
  • an insulating layer 4032 and an insulating layer 4033 which function as alignment films are provided so as to sandwich the liquid crystal layer 4008.
  • the second electrode layer 4031 is provided on the second substrate 4006 side, and the first electrode layer 4030 and the second electrode layer 4031 overlap with each other through the liquid crystal layer 4008.
  • the spacer 4035 is a columnar spacer obtained by selectively etching the insulating layer, and is provided to control the distance (cell gap) between the first electrode layer 4030 and the second electrode layer 4031. There is. A spherical spacer may be used.
  • an optical member such as a black matrix (light shielding layer), a polarization member, a retardation member, an anti-reflection member, and the like may be provided as appropriate.
  • a polarization substrate and a retardation substrate may be used.
  • a backlight, a sidelight, or the like may be used as a light source.
  • the display devices illustrated in FIGS. 26A and 26B each include an insulating layer 4111 and an insulating layer 4104.
  • As the insulating layer 4111 and the insulating layer 4104 an insulating layer which hardly transmits an impurity element is used. By sandwiching the semiconductor layer of the transistor between the insulating layer 4111 and the insulating layer 4104, entry of impurities from the outside can be prevented. Further, when the insulating layer 4111 and the insulating layer 4104 are in contact with each other on the outside of the pixel portion 4002, the effect of preventing entry of impurities from the outside can be enhanced.
  • the insulating layer 4104 may be formed using, for example, the same material and method as the insulating layer 210.
  • the insulating layer 4111 may be formed using, for example, the same material and method as the insulator 282.
  • a light-emitting element (also referred to as “EL element”) using electroluminescence can be applied.
  • An EL element has a layer containing a light-emitting compound (also referred to as “EL layer”) between a pair of electrodes.
  • EL layer a layer containing a light-emitting compound
  • EL elements are distinguished depending on whether the light emitting material is an organic compound or an inorganic compound, and in general, the former is called an organic EL element and the latter is called an inorganic EL element.
  • the organic EL element In the organic EL element, electrons are injected from one electrode and holes are injected from the other electrode to the EL layer by applying a voltage. Then, the carriers (electrons and holes) recombine to form an excited state of the light emitting organic compound, and light is emitted when the excited state returns to the ground state. From such a mechanism, such a light emitting element is referred to as a current excitation light emitting element.
  • the EL layer is a substance having a high hole injection property, a substance having a high hole transport property, a hole blocking material, a substance having a high electron transport property, a substance having a high electron injection property, or a bipolar other than a light emitting compound. It may have a polar substance (a substance having a high electron transporting property and a hole transporting property) or the like.
  • the EL layer can be formed by an evaporation method (including a vacuum evaporation method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • Inorganic EL elements are classified into a dispersion-type inorganic EL element and a thin-film-type inorganic EL element according to the element configuration.
  • the dispersion-type inorganic EL element has a light-emitting layer in which particles of a light-emitting material are dispersed in a binder, and the light emission mechanism is donor-acceptor recombination light emission utilizing a donor level and an acceptor level.
  • the thin film type inorganic EL element has a structure in which the light emitting layer is sandwiched by dielectric layers and further sandwiched by electrodes, and the light emission mechanism is localized light emission utilizing inner shell electron transition of metal ions.
  • an organic EL element is described as a light emitting element.
  • one of at least a pair of electrodes may be transparent in order to extract light emission.
  • a transistor and a light emitting element are formed over the substrate, and top emission (top emission) structure in which light emission is extracted from the surface opposite to the substrate, or bottom emission (bottom emission) structure in which light emission is extracted from the surface of the substrate.
  • top emission (top emission) structure in which light emission is extracted from the surface opposite to the substrate
  • bottom emission (bottom emission) structure in which light emission is extracted from the surface of the substrate
  • a light emitting element 4513 which is a display element is electrically connected to the transistor 4010 provided in the pixel portion 4002.
  • the structure of the light-emitting element 4513 is a stacked structure of the first electrode layer 4030, the light-emitting layer 4511, and the second electrode layer 4031, but is not limited to this structure.
  • the structure of the light emitting element 4513 can be changed as appropriate in accordance with the direction of light extracted from the light emitting element 4513 or the like.
  • the partition 4510 is formed using an organic insulating material or an inorganic insulating material.
  • the light emitting layer 4511 may be composed of a single layer. Also, a plurality of layers may be stacked.
  • a protective layer may be formed over the second electrode layer 4031 and the partition 4510 so that oxygen, hydrogen, moisture, carbon dioxide, and the like do not enter the light-emitting element 4513.
  • the protective layer silicon nitride, silicon nitride oxide, aluminum oxide, aluminum nitride, aluminum oxynitride, aluminum nitride oxide, DLC (Diamond Like Carbon), or the like can be formed.
  • a filler 4514 is provided in a space sealed by the first substrate 4001, the second substrate 4006, and the sealant 4005 and sealed.
  • a protective film such as a laminated film or an ultraviolet curable resin film
  • a cover material which has high airtightness and low degassing so as not to be exposed to the outside air.
  • an ultraviolet curable resin or a thermosetting resin in addition to an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used, and PVC (polyvinyl chloride), acrylic resin, polyimide, epoxy resin, silicone resin PVB (polyvinyl butyral) or EVA (ethylene vinyl acetate) etc. can be used.
  • the filler 4514 may contain a desiccant.
  • sealant 4005 a glass material such as a glass frit, a cured resin such as a two-component mixed resin that cures at normal temperature, a photocurable resin, or a thermosetting resin can be used.
  • the sealant 4005 may contain a desiccant.
  • an optical film such as a polarizing plate or a circularly polarizing plate (including an elliptically polarizing plate), a retardation plate ( ⁇ / 4 plate, ⁇ / 2 plate), or a color filter may be provided on the emission surface of the light emitting element. You may provide suitably.
  • an antireflective film may be provided on the polarizing plate or the circularly polarizing plate. For example, anti-glare processing can be performed to diffuse reflected light and reduce reflection due to the unevenness of the surface.
  • light with high color purity can be extracted by forming the light-emitting element with a microcavity structure.
  • reflection can be reduced, and the visibility of a display image can be enhanced.
  • first electrode layer and the second electrode layer (also referred to as a pixel electrode layer, a common electrode layer, a counter electrode layer, and the like) which apply voltage to the display element, the direction of light to be extracted, the location where the electrode layer is provided, and Translucency and reflectivity may be selected depending on the pattern structure of the electrode layer.
  • the first electrode layer 4030 and the second electrode layer 403 are indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide, indium containing titanium oxide
  • a light-transmitting conductive material such as tin oxide, indium zinc oxide, or indium tin oxide to which silicon oxide is added can be used.
  • the first electrode layer 4030 and the second electrode layer 4031 are made of tungsten (W), molybdenum (Mo), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta) , Chromium (Cr), cobalt (Co), nickel (Ni), titanium (Ti), platinum (Pt), aluminum (Al), copper (Cu), metals such as silver (Ag), or alloys thereof, or It can be formed using one or more of metal nitrides.
  • the first electrode layer 4030 and the second electrode layer 4031 can be formed using a conductive composition containing a conductive high molecule (also referred to as a conductive polymer).
  • a conductive high molecule also referred to as a conductive polymer.
  • a so-called ⁇ electron conjugated conductive high molecule can be used.
  • polyaniline or a derivative thereof, polypyrrole or a derivative thereof, polythiophene or a derivative thereof, a copolymer of two or more of aniline, pyrrole, and thiophene or a derivative thereof can be given.
  • a protective circuit for protecting the driver circuit is preferably provided.
  • the protection circuit is preferably configured using a non-linear element.
  • a highly reliable display device can be provided.
  • the reliability of the display device can be further improved.
  • a high-definition and large-area display can be provided, and a display device with high display quality can be provided.
  • a display device with reduced power consumption can be provided.
  • a display module will be described as an example of a semiconductor device using the above-described OS transistor.
  • the display module 6000 shown in FIG. 27 includes a touch sensor 6004 connected to the FPC 6003 between the upper cover 6001 and the lower cover 6002, a display panel 6006 connected to the FPC 6005, a backlight unit 6007, a frame 6009, and a printed circuit board 6010. , Battery 6011. Note that the backlight unit 6007, the battery 6011, the touch sensor 6004, and the like may not be provided.
  • the semiconductor device of one embodiment of the present invention can be used for, for example, a touch sensor 6004, a display panel 6006, an integrated circuit mounted on a printed substrate 6010, or the like.
  • a touch sensor 6004 a display panel 6006, an integrated circuit mounted on a printed substrate 6010, or the like.
  • the display device described above can be used for the display panel 6006.
  • the shapes and dimensions of the upper cover 6001 and the lower cover 6002 can be appropriately changed in accordance with the size of the touch sensor 6004, the display panel 6006, and the like.
  • the touch sensor 6004 can overlap with a display panel 6006 using a resistive film capacitive touch sensor or a capacitance capacitive touch sensor. It is also possible to add a touch sensor function to the display panel 6006. For example, an electrode for a touch sensor may be provided in each pixel of the display panel 6006 to add a capacitive touch panel function. Alternatively, an optical sensor can be provided in each pixel of the display panel 6006 to add an optical touch sensor function or the like. In addition, when it is not necessary to provide the touch sensor 6004, the touch sensor 6004 can be omitted.
  • the backlight unit 6007 has a light source 6008.
  • the light source 6008 may be provided at an end of the backlight unit 6007 and a light diffusion plate may be used. In the case of using a light emitting display device or the like for the display panel 6006, the backlight unit 6007 can be omitted.
  • the frame 6009 has a function as an electromagnetic shield for blocking an electromagnetic wave generated from the printed circuit board 6010 as well as a protective function of the display panel 6006.
  • the frame 6009 may have a function as a heat sink.
  • the printed circuit board 6010 includes a power supply circuit, a signal processing circuit for outputting a video signal, and a clock signal.
  • the power supply for supplying power to the power supply circuit may be a battery 6011 or a commercial power supply. When a commercial power source is used as the power source, the battery 6011 can be omitted.
  • members such as a polarizing plate, a retardation plate, and a prism sheet may be additionally provided in the display module 6000.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • FIG. 28 illustrates a specific example of an electronic device provided with a processor such as a CPU or a GPU, or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • the electronic devices include, for example, television devices, desktop or notebook personal computers, monitors for computers, etc., large-sized game machines such as digital signage (Digital Signage), pachinko machines, etc.
  • digital signage Digital Signage
  • pachinko machines large-sized game machines
  • electronic devices equipped with screens, digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, portable information terminals, sound reproduction devices, etc. may be mentioned.
  • artificial intelligence can be mounted on an electronic device by providing the integrated circuit or the chip according to one embodiment of the present invention to the electronic device.
  • the electronic device of one embodiment of the present invention may have an antenna. By receiving the signal with the antenna, display of images, information, and the like can be performed on the display portion.
  • the antenna may be used for contactless power transmission.
  • the electronic device of one embodiment of the present invention includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation number, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, It may have a function of measuring voltage, power, radiation, flow, humidity, inclination, vibration, odor or infrared.
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a calendar, a function of displaying date or time, etc., a function of executing various software (programs), wireless communication A function, a function of reading a program or data recorded in a recording medium, or the like can be provided.
  • FIG. 28 shows an example of the electronic device.
  • FIG. 28A shows a mobile phone (smart phone) which is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • a touch panel is provided in the display portion 5511 as an input interface, and a button is provided in the housing 5510.
  • the information terminal 5500 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • an application using artificial intelligence for example, an application that recognizes voice and displays the contents of conversation on the display unit 5511, recognizes characters, figures, and the like input by a user on a touch panel provided on the display unit 5511; An application displayed on the display portion 5511, an application for performing biometric authentication such as fingerprint or voiceprint, and the like can be given.
  • a desktop information terminal 5300 is illustrated in FIG.
  • the desktop information terminal 5300 includes a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, and menu automatic generation software.
  • new artificial intelligence can be developed.
  • the artificial intelligence is applied to the information terminal other than the smartphone and the desktop information terminal.
  • an information terminal other than a smart phone and a desktop information terminal for example, a PDA (Personal Digital Assistant), a notebook information terminal, a work station, etc. may be mentioned.
  • PDA Personal Digital Assistant
  • FIG. 28C shows an electric refrigerator-freezer 5800 which is an example of the electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a freezer door 5803 and the like.
  • an electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 is automatically stored in the electric refrigerator-freezer 5800, which automatically generates a menu based on the food stored in the electric refrigerator-freezer 5800, the expiration date of the food, etc. It can have a function of automatically adjusting to the temperature according to the food.
  • an electric refrigerator-freezer has been described as an electric appliance, but as another electric appliance, for example, a vacuum cleaner, an electronic oven, an electronic oven, a rice cooker, a water heater, an IH cooker, a water server, an air conditioner Air conditioners, washing machines, dryers, audio visual equipment, etc.
  • FIG. 28D illustrates a portable game console 5200 which is an example of the game console.
  • the portable game machine includes a housing 5201, a display portion 5202, a button 5203, and the like.
  • a low-power consumption portable game device 5200 can be realized. Further, since low power consumption can reduce heat generation from the circuit, it is possible to reduce the influence of heat generation on the circuit itself, peripheral circuits, and modules.
  • a portable game device 5200 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the speech and behavior of characters appearing on the game, and the phenomena occurring on the game are determined by the program that the game has, but by applying artificial intelligence to the portable game machine 5200
  • the expression which is not limited to the program of the game becomes possible. For example, it is possible to express that the behavior of a character appearing on the game changes depending on the content the player asks, the progress of the game, and the time of day.
  • FIG. 28D illustrates a portable game console as an example of a game console; however, a game console to which the GPU or the chip of one embodiment of the present invention is applied is not limited to this.
  • a game machine to which the GPU or chip of one embodiment of the present invention is applied for example, a home-use stationary game machine, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a sports facility Pitching machines for batting practice.
  • the GPU or chip of one embodiment of the present invention can be applied to an automobile that is a mobile body and the driver seat area of the automobile.
  • FIG. 28 (E1) shows a car 5700 which is an example of a moving body
  • FIG. 28 (E2) shows a periphery of a windshield in a room of the car.
  • FIG. 28E1 illustrates a display panel 5704 attached to a pillar, in addition to the display panel 5701 attached to a dashboard, the display panel 5702, and the display panel 5703.
  • the display panel 5701 to the display panel 5703 can provide various other information such as a speedometer, a tachometer, a travel distance, a fuel gauge, gear conditions, settings of an air conditioner, and the like.
  • display items, layouts, and the like displayed on the display panel can be appropriately changed in accordance with the user's preference, and design can be enhanced.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 By projecting an image from an imaging device (not shown) provided in the automobile 5700 on the display panel 5704, it is possible to complement the view (dead angle) blocked by the pillar. That is, by displaying an image from an imaging device provided outside the automobile 5700, a blind spot can be compensated to enhance safety. In addition, by displaying an image that complements the invisible part, it is possible to check the safety more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one embodiment of the present invention can be applied as a component of artificial intelligence, for example, the chip can be used for an autonomous driving system of a car 5700. Moreover, the said chip
  • a car is described as an example of a mobile body, but the mobile body is not limited to a car.
  • the moving object a train, a monorail, a ship, a flying object (a helicopter, a drone, a plane, a rocket) and the like can also be mentioned, and the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • the GPU or chip of one embodiment of the present invention can be applied to a broadcast system.
  • FIG. 28F schematically shows data transmission in the broadcast system. Specifically, FIG. 28F shows a path until the radio wave (broadcast signal) transmitted from the broadcast station 5680 reaches the television receiver (TV) 5600 of each home.
  • the TV 5600 includes a receiver (not shown), and the broadcast signal received by the antenna 5650 is transmitted to the TV 5600 through the receiver.
  • the antenna 5650 is a UHF (Ultra High Frequency) antenna.
  • a BS ⁇ 110 ° CS antenna, a CS antenna, or the like can be used as the antenna 5650.
  • the radio wave 5675A and the radio wave 5675B are broadcast signals for ground wave broadcasting, and the radio wave tower 5670 amplifies the received radio wave 5675A and transmits the radio wave 5675B.
  • Each household can view terrestrial TV broadcast on the TV 5600 by receiving the radio wave 5675 B by the antenna 5650.
  • the broadcasting system is not limited to the terrestrial broadcasting shown in FIG. 28F, and may be satellite broadcasting using artificial satellites, data broadcasting by optical communication, or the like.
  • the above-described broadcast system may be a broadcast system using artificial intelligence by applying the chip of one embodiment of the present invention.
  • compression of the broadcast data is performed by the encoder, and when the antenna 5650 receives the broadcast data, the decoder of the receiving apparatus included in the TV 5600 Restoration is performed.
  • artificial intelligence for example, in motion compensation prediction which is one of compression methods of an encoder, it is possible to recognize a display pattern included in a display image.
  • intra-frame prediction using artificial intelligence can also be performed.
  • image interpolation processing such as up conversion can be performed in restoration of broadcast data by the decoder.
  • the above-described broadcast system using artificial intelligence is suitable for ultra high definition television (UHDTV: 4K, 8K) broadcast where the amount of broadcast data is increased.
  • the TV 5600 may be provided with a recording device having artificial intelligence.
  • a recording device having artificial intelligence it is possible to automatically record a program according to the user's preference by making the recording device learn the user's preference to the artificial intelligence.
  • the electronic device described in this embodiment the function of the electronic device, the application example of artificial intelligence, the effect thereof, and the like can be combined with the description of other electronic devices as appropriate.

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Abstract

要約書 特性の変動、素子の劣化、または絶縁破壊に繋がる帯電現象を抑制する半導体装置を提供する。 基板上の第１のトランジスタと、 第２のトランジスタと、 第３のトランジスタと、 第４のトランジス タと、を有し、第４のトランジスタは、第１の導電体、第２の導電体、第３の導電体、および酸化物 半導体を有し、 第１の導電体は、 第１のトランジスタを介して、 半導体基板と電気的に接続し、 第２ の導電体は、 第１のトランジスタを介して、 半導体基板と電気的に接続し、 第３の導電体は、 第１の トランジスタを介して、 半導体基板と電気的に接続し、 第４の導電体は、 第１のトランジスタを介し て、半導体基板と電気的に接続している。

Description

半導体材料、および半導体装置
本発明の一態様は、半導体材料、ならびに半導体装置に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、および電子機器などは、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照）。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
本発明の一態様は、半導体装置において、特性の変動、素子の劣化、または絶縁破壊に繋がる帯電現象を抑制することを課題の一つとする。特に、微細化に伴って、ゲート絶縁膜等各種の絶縁膜の膜厚が減少しているため、異常帯電による絶縁破壊はより深刻な課題である。
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、酸化物半導体を用いたトランジスタを有する半導体装置において、トランジスタの電気特性、および信頼性が、安定した半導体装置を提供することを課題の一つとする。
本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。
本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、基板上の第１の導電体と、第２の導電体と、第３の導電体と、酸化物半導体と、を有するトランジスタと、第１のダイオード素子と、第２のダイオード素子と、第３のダイオード素子とを有し、トランジスタに帯電した電荷は、第１のダイオード素子、第２のダイオード素子、または、第３のダイオード素子を介して、半導体基板へと移動する。
上記において、第１のダイオード素子、第２のダイオード素子、第３のダイオード素子、および第４のダイオード素子は、第４の導電体と電気的に接続される。
本発明の一態様は、基板上の第１の導電体と、第２の導電体と、第３の導電体と、酸化物半導体と、を有するトランジスタと、第１の容量素子と、第２の容量素子と、第３の容量素子とを有し、トランジスタに帯電した電荷は、第１の容量素子、第２の容量素子、または第３の容量素子に、移動し、固定される。
上記において、第１の容量素子、第２の容量素子、および第３の容量素子は、第４の導電体と電気的に接続される。
上記において、第４の導電体は、トランジスタのゲート電極として機能する。
上記において、半導体装置は、２個以上のトランジスタを有する。
本発明の一態様は、基板上の第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、第４のトランジスタは、第１の導電体、第２の導電体、第３の導電体、および酸化物半導体を有し、第１の導電体は、第１のトランジスタを介して、半導体基板と電気的に接続し、第２の導電体は、第１のトランジスタを介して、半導体基板と電気的に接続し、第３の導電体は、第１のトランジスタを介して、半導体基板と電気的に接続し、第４の導電体は、第１のトランジスタを介して、半導体基板と電気的に接続している。
上記において、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタは、容量素子として機能する。
上記において、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタは、ダイオード素子として機能する。
本発明の一態様により、素子の劣化、または絶縁破壊が抑制された半導体装置を提供することができる。本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供することができる。本発明の一態様により、酸化物半導体を用いたトランジスタを有する半導体装置において、トランジスタの電気特性、および信頼性が、安定した半導体装置を提供することができる。
発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。本発明の一態様により、生産性の高い半導体装置を提供することができる。本発明の一態様により、設計自由度が高い半導体装置を提供することができる。
本発明の一態様により、情報の書き込み速度が速い半導体装置を提供することができる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供することができる。本発明の一態様により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の回路図、および断面図。 本発明の一態様に係る半導体装置の回路図、および断面図。 本発明の一態様に係る半導体装置の回路図、および断面図。 本発明の一態様に係る半導体装置の回路図、および断面図。 本発明の一態様に係る半導体装置の回路図、および断面図。 本発明の一態様に係る半導体装置の上面図、および断面図。 本発明の一態様に係る半導体装置の上面図、および断面図。 本発明の一態様に係る半導体装置の上面図、および断面図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係るトランジスタの構成例を説明する図。 本発明の一態様に係るトランジスタの構成例を説明する図。 本発明の一態様に係るトランジスタの構成例を説明する図。 本発明の一態様に係るトランジスタの構成例を説明する図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図、および模式図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る半導体装置のブロック図、および模式図。 本発明の一態様に係る記憶装置の模式図。 表示装置の一例および画素の回路構成例を説明する図。 画素の回路構成例を説明する図。 駆動回路の構成例を説明する図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 表示モジュールの一例を説明する図。 本発明の一態様に係る電子機器を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域を有しており、ドレインとチャネルが形成される領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネルが形成される領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書において、バリア膜とは、水素などの不純物、または酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
また、本明細書等において、トランジスタのノーマリーオンの特性とは、電源による電位の印加がない（０Ｖ）ときにオン状態であることをいう。例えば、トランジスタのノーマリーオンの特性とは、トランジスタのゲートに与える電圧（Ｖｇ）が０Ｖの際に、ドレインとソースとの間に電流（Ｉｄ）が流れる電気特性をさす場合がある。
本明細書等において、酸化物半導体は、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）の一種である。金属酸化物とは、金属元素を有する酸化物をいう。金属酸化物は、組成や形成方法によって絶縁性、半導体性、導電性を示す場合がある。半導体性を示す金属酸化物を、金属酸化物半導体または酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）と呼ぶ。また、絶縁性を示す金属酸化物を、金属酸化物絶縁体または酸化物絶縁体と呼ぶ。また、導電性を示す金属酸化物を、金属酸化物導電体または酸化物導電体と呼ぶ。即ち、トランジスタのチャネル形成領域などに用いる金属酸化物を、酸化物半導体と呼びかえることができる。
（実施の形態１）
本実施の形態では、図１乃至図５を用いて、本発明の一態様である酸化物半導体を用いたトランジスタを有する半導体装置について説明する。
酸化物半導体を用いたトランジスタにおいて、静電破壊を防ぐために、ダイオード素子（保護ダイオード）、または容量素子（保護容量素子）を用いて構成された保護回路によって、放電経路を確保することが有効である。そこで、本発明の一態様は、酸化物半導体を用いたトランジスタと、ダイオード素子、または容量素子とを、同一基板上に設ける。
＜半導体装置の構成例＞
図１（Ｄ）は、本発明の一態様に係るトランジスタ２００の模式図である。なお、図１（Ｄ）では、図の明瞭化のために一部の要素を省いて図示している。
［トランジスタ２００］
図１（Ｄ）に示すように、トランジスタ２００は、少なくとも、ゲートとして機能する２６０、およびチャネルが形成される領域ＣＨ（以下、チャネル形成領域ともいう）、ソースとして機能する領域ＳＲ、およびドレインとして機能する領域ＤＲを含む酸化物２３０と、を有する。
また、トランジスタ２００は、酸化物２３０の下方に、導電体２０５を有していてもよい。なお、導電体２０５は、第２のゲートとしての機能を有していてもよい。例えば、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電体２０５と、導電体２６０とを重畳して設けることで、導電体２６０、および導電体２０５に同電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
なお、酸化物２３０として、インジウムを含む金属酸化物を用いるとよい。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いることができる。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
チャネルが形成される領域ＣＨに酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
また、酸化物半導体を活性層として用いることで、半導体基板、導電性基板、または絶縁性基板上に形成された半導体薄膜を用いて薄膜トランジスタを構成することができる。他にも、絶縁性基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電性基板に半導体または絶縁体が設けられた基板を用いてもよい。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、インダクタンス素子、抵抗素子（スイッチ素子、発光素子、記憶素子など）などがある。
ここで、トランジスタを構成する各構造は、各構造に適した材料を用いた膜の成膜、および当該膜に対する加工成形を、繰り返し行うことで、作製することができる。
上記膜は、例えば、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜する。
ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
ここで、プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。一方、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、成膜時に生じるプラズマから電荷を受け取ることで、帯電現象（チャージング）が生じる場合がある（チャージング状態となることを、チャージアップするともいう）。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、または素子などが破壊される場合がある。
また、上記膜に対する加工成形の手法として、ドライエッチング、ウェットエッチング、および化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰともいう）処理などがある。デバイスのサイズ縮小に伴い微細な加工を行うには、プラズマを用いたドライエッチングが一般的である。一方で、ドライエッチングにおいても、プラズマにより、チャージアップする場合がある。
例えば、配線を形成する工程では、配線を分断することで各配線が電気的に浮遊状態になりやすい。分断された後の各配線は、その後の工程においてチャージアップしてしまい、素子の静電破壊（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）を引き起こす原因になる。特に、トランジスタの各電極に、異なる電位が帯電すると、ゲート絶縁体が破壊される蓋然性が高い。
なお、チャージングの発生する原因や環境は極めて複雑であり、多様である。従って、チャージングが発生する原因及び発生する環境を究明するだけでなく、半導体装置の構造自体に、チャージングによる劣化又は絶縁破壊に対する耐性を高めることが好ましい。
そこで、トランジスタ２００のチャージングによる劣化又は絶縁破壊を防ぐために、ダイオード（保護ダイオード）、または容量素子を用いて構成された保護回路によって、放電経路を確保する。放電経路を確保しておくことで、絶縁膜に蓄積された電荷が半導体素子の近傍で放電するのを防ぐことができる。
＜半導体基板を用いた半導体装置の構成例＞
以下では、図１（Ａ）を用いて、半導体基板を用いた半導体装置の例について示す。
図１（Ａ）は、本発明の一態様に係るトランジスタ２００を有する半導体装置の回路図である。図１（Ａ）に示す半導体装置は、トランジスタ２００の各電極に、それぞれ電気的に接続されたダイオード１０（ダイオード１０ｔｇ、ダイオード１０ｂｇ、ダイオード１０ｓ、およびダイオード１０ｄ）を有する。トランジスタ２００は、各ダイオードを介して、基板２０と接続している。
また、基板２０は、半導体基板を用いることが好ましい。例えば、基板２０を接地されたステージなどに配置する。従って、トランジスタ２００に帯電した電荷は、ダイオード１０を介して、接地電位（ＧＮＤ）の方向に流れるため、最終的には放電される。
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、本明細書では、「接地」、「ＧＮＤ」、「グラウンド」などの記載は、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合がある。または、回路で中間の電位を基準として、「接地」や「ＧＮＤ」を定義する場合がある。なお、「接地」、「ＧＮＤ」、「グラウンド」などの電位を基準として、正の電位、または負の電位を規定する。
ここで、図１（Ｂ）、および図１（Ｃ）に、図１（Ａ）に示す本発明の一態様に係るトランジスタ２００を有する半導体装置の断面図の一例を示す。図１（Ｂ）は、トランジスタ２００のＬ長方向の断面図、図１（Ｃ）はトランジスタ２００のＷ長方向の断面図を示す。なお、図１（Ｂ）、および図１（Ｃ）では、図の明瞭化のために一部の要素を省いて図示している。
図１（Ｂ）、および図１（Ｃ）に示すように、半導体装置は、少なくとも、トランジスタとして機能するトランジスタ２００、ダイオード１０ｓ、ダイオード１０ｄ、ダイオード１０ｔｇ、およびダイオード１０ｂｇを有する。なお、ダイオード１０（ダイオード１０ｓ、ダイオード１０ｄ、ダイオード１０ｔｇ、およびダイオード１０ｂｇ）は、それぞれ、領域２１（領域２１ｓ、領域２１ｄ、領域２１ｔｇ、および領域２１ｂｇ）、および領域２２（領域２２ｓ、領域２２ｄ、領域２２ｔｇ、および領域２２ｂｇ）を有する。
また、半導体装置は、トランジスタ２００のソースまたはドレインの一方に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｓ、および配線２６ｓとダイオード１０ｓの領域２２ｓと電気的に接続するプラグ２４ｓを有する。
半導体装置は、トランジスタ２００のソースまたはドレインの他方に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｄ、および配線２６ｄとダイオード１０ｄの領域２２ｄと電気的に接続するプラグ２４ｄを有する。
また、半導体装置は、導電体２６０に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｔｇ、および配線２６ｔｇとダイオード１０ｔｇの領域２２ｔｇと電気的に接続するプラグ２４ｔｇを有する。
半導体装置は、トランジスタ２００の導電体２０５とダイオード１０ｂｇの領域２２ｂｇとを電気的に接続するプラグ２４ｂｇを有する。
例えば、基板２０に、ｐ型単結晶シリコン基板を用いることができる。その場合、基板２０の一部を、選択的に導電化し、いわゆる埋め込み型ダイオードを形成することができる。当該埋め込み型ダイオードを、ダイオード１０として使用することができる。
具体的に、図１では、ｐ型単結晶シリコン基板である基板２０に、薄いｐ型領域である領域２１ｓ、領域２１ｄ、および領域２１ｔｇを形成し、その上部にｎ型領域である領域２２ｓ、領域２２ｄ、および領域２２ｔｇを形成することで、ダイオード１０ｓ、およびダイオード１０ｄ、ダイオード１０ｔｇを形成する。一方、ｐ型単結晶シリコン基板である基板２０に、薄いｎ型領域である領域２１ｂｇを形成し、その上部にｐ型領域を形成することで、ダイオード１０ｂｇを形成する。
なお、基板２０として、ｐ型単結晶シリコン基板を用いた場合、薄いｐ型の領域は必ずしも設けなくてもよい。また、基板２０を用いて、Ｓｉトランジスタなどを設ける場合、当該Ｓｉトランジスタを形成する工程と同時に領域２１、および領域２２を設けることができる。
また、上記では単結晶半導体基板を用いた例を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造の基板であっても良い。また、半導体基板としては、例えば、シリコンの半導体基板の他に、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板がある。
なお、図１（Ｂ）、および図１（Ｃ）では、トランジスタ２００のＬ長方向の延長上にダイオード１０ｓ、およびダイオード１０ｄを形成し、トランジスタ２００のＷ長方向の延長上にダイオード１０ｂｇ、およびダイオード１０ｔｇを形成したが、本構成に限定されず、求める回路設計に応じて、適宜レイアウトを変更することができる。
なお、ダイオード１０ｓ、ダイオード１０ｄ、ダイオード１０ｔｇ、およびダイオード１０ｂｇは、必要に応じて設けることができる。例えば、トランジスタ２００が導電体２０５を有さない構造である場合、ダイオード１０ｂｇは不要である。
また、１個のトランジスタ２００に対し、必ずしも対となる１個のダイオード１０を設ける必要はない。複数のトランジスタ２００に対し、ダイオード１０は、トランジスタ２００の個数よりも少なくてよい。例えば、アレイ状に整列した複数のトランジスタ２００が、共通の配線を有している場合、ダイオード１０は、少なくとも共通の配線につき１個あればよい。
＜導電性基板を用いた半導体装置の構成例＞
以下では、図２、および図３を用いて、導電性基板を用いた半導体装置の例について示す。
導電性基板は、半導体基板と異なり、埋め込み型ダイオードを設けることが難しい。そこで、酸化物半導体を用いたトランジスタ２００ｔと、ダイオード素子または容量素子として機能するトランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇとを、同一基板上に作製する。従って、トランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇは、トランジスタ２００ｔと、同時に設けることが好ましい。つまり、トランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇは、トランジスタ２００ｔと、同一のレイヤーに配置される。
なお、導電性基板上には、複数のセルアレイ（セルアレイとは、複数のトランジスタの集合体とする）を設けることができる。トランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇは、求める設計に応じて、ダイオード素子、または容量素子として機能させればよい。例えば、容量素子を用いる場合、電圧範囲がないため、電源回路などに用いることができる。一方、設計するセルアレイにおいて、応答速度を重視する場合、ダイオード素子を用いればよい。同一基板上に設けられるセルアレイ毎に、ダイオード素子、または容量素子を設けることができる。
なお、基板２０に用いることができる導電性基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。また、例えば半導体基板を低抵抗化して用いてもよい。例えば、ｐ型単結晶シリコン基板をｐ型化して用いることができる。
なお、図２、および図３において、トランジスタ２００ｔのＬ長方向の延長上にトランジスタ２００ｓ、およびトランジスタ２００ｄを形成し、トランジスタ２００ｔのＷ長方向の延長上にトランジスタ２００ｂｇ、およびトランジスタ２００ｔｇを形成したが、本構成に限定されず、求める回路設計に応じて、適宜レイアウトを変更することができる。
また、トランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇは、必要に応じて設けることができる。例えば、トランジスタ２００が導電体２０５を有さない構造である場合、トランジスタ２００ｂｇは不要である。
また、１個のトランジスタ２００に対し、必ずしも１個のトランジスタ２００を設ける必要はない。複数のトランジスタ２００に対し、トランジスタ２００は、トランジスタ２００の個数よりも少なくてよい。例えば、アレイ状に整列した複数のトランジスタ２００が、共通の配線を有している場合、トランジスタ２００は、少なくとも共通の配線につき１個以上あればよい。
＜＜ダイオード接続を有する半導体装置１＞＞
図２（Ａ）は、本発明の一態様に係るトランジスタ２００ｔを有する半導体装置の回路図である。図２（Ａ）に示す半導体装置は、トランジスタ２００ｔの各電極に、それぞれ電気的に接続されたダイオードとして機能する複数のトランジスタ（トランジスタ２００ｔｇ、トランジスタ２００ｂｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄ）を有する。トランジスタ２００ｔは、各ダイオードを介して、基板２０と接続している。
なお、基板２０は、導電性基板を用いる。例えば、基板２０を接地されたステージなどに配置する。従って、トランジスタ２００ｔに帯電した電荷は、トランジスタ２００ｔｇ、トランジスタ２００ｂｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄを介して、接地電位（ＧＮＤ）の方向に流れるため、最終的には放電される。
ここで、図２（Ｂ）、および図２（Ｃ）に、図２（Ａ）に示す本発明の一態様に係るトランジスタ２００ｔを有する半導体装置の断面図の一例を示す。図２（Ｂ）は、トランジスタ２００ｔのＬ長方向の断面図、図２（Ｃ）はトランジスタ２００ｔのＷ長方向の断面図を示す。なお、図２（Ｂ）、および図２（Ｃ）では、図の明瞭化のために一部の要素を省いて図示している。
図２（Ｂ）、および図２（Ｃ）に示すように、半導体装置は、少なくとも、トランジスタとして機能するトランジスタ２００ｔを有する。また、ダイオードとして機能するトランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇを有する。
また、半導体装置は、トランジスタ２００ｔのソースまたはドレインの一方に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｓ１、配線２６ｓ１とトランジスタ２００ｓのソースまたはドレインの他方に電気的に接続するプラグを有する。また、トランジスタ２００ｓのソースまたはドレインの一方に電気的に接続するプラグ、トランジスタ２００ｓの導電体２６０に電気的に接続するプラグ、および両プラグと電気的に接続する配線２６ｓ２を有する。また、配線２６ｓ２と基板２０とを電気的に接続するプラグ２４ｓ、を有する。
また、半導体装置は、トランジスタ２００ｔのソースまたはドレインの他方に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｄ１、配線２６ｄ１とトランジスタ２００ｄのソースまたはドレインの一方に電気的に接続するプラグを有する。また、トランジスタ２００ｄのソースまたはドレインの他方に電気的に接続するプラグ、トランジスタ２００ｄの導電体２６０に電気的に接続するプラグ、および両プラグと電気的に接続する配線２６ｄ２を有する。また、配線２６ｄ２と基板２０とを電気的に接続するプラグ２４ｄ、を有する。
また、半導体装置は、トランジスタ２００ｔの導電体２６０と電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｔｇ１、配線２６ｔｇ１とトランジスタ２００ｔｇのソースまたはドレインの一方に電気的に接続するプラグを有する。また、トランジスタ２００ｔｇのソースまたはドレインの他方に電気的に接続するプラグ、トランジスタ２００ｔｇの導電体２６０に電気的に接続するプラグ、および両プラグと電気的に接続する配線２６ｔｇ２を有する。また、配線２６ｔｇ２と基板２０とを電気的に接続するプラグ２４ｔｇ、を有する。
また、半導体装置は、トランジスタ２００ｔの導電体２０５と電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｂｇ１、配線２６ｂｇ１とトランジスタ２００ｂｇのソースまたはドレインの他方に電気的に接続するプラグ、配線２６ｂｇ１とトランジスタ２００ｂｇの導電体２６０とを電気的に接続するプラグを有する。また、トランジスタ２００ｂｇのソースまたはドレインの一方に電気的に接続するプラグ、および当該プラグと電気的に接続する配線２６ｂｇ２を有する。また、配線２６ｂｇ２と基板２０とを電気的に接続するプラグ２４ｂｇ、を有する。
つまり、トランジスタとして機能するトランジスタ２００ｔの各電極は、ダイオード接続したトランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇを介して、導電性を有する基板２０と電気的に接続される。
なお、酸化物半導体を用いたトランジスタ２００ｔは、ダイオード素子として機能するトランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇと、同一の工程で設けた、同構成のトランジスタを用いることが好ましい。
＜＜容量接続を有する半導体装置１＞＞
図３（Ａ）は、本発明の一態様に係るトランジスタ２００ｔを有する半導体装置の回路図である。図３（Ａ）に示す半導体装置は、トランジスタ２００ｔの各電極に、それぞれ電気的に接続された容量素子として機能する複数のトランジスタ（トランジスタ２００ｔｇ、トランジスタ２００ｂｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄ）を有する。トランジスタ２００ｔは、各容量素子を介して、基板２０と接続している。
トランジスタ２００ｔに帯電した電荷は、保護容量素子として機能するトランジスタ２００ｔｇ、トランジスタ２００ｂｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄに吸収され、保持される。
なお、トランジスタ２００ｔｇ、トランジスタ２００ｂｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄは電位が等しいことが好ましい。そのためには、容量素子として機能するトランジスタ２００ｔｇ、トランジスタ２００ｂｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄの容量値ができるだけ大きくなるように設計するとよい。さらに、容量素子として機能するトランジスタ２００ｔｇ、トランジスタ２００ｂｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄの電極の他方を、導電性基板を用いた基板２０を介して、接地するとよい。
ここで、図３（Ｂ）、および図３（Ｃ）に、図３（Ａ）に示す本発明の一態様に係るトランジスタ２００ｔを有する半導体装置の断面図の一例を示す。図３（Ｂ）は、トランジスタ２００ｔのＬ長方向の断面図、図３（Ｃ）はトランジスタ２００ｔのＷ長方向の断面図を示す。なお、図３（Ｂ）、および図３（Ｃ）では、図の明瞭化のために一部の要素を省いて図示している。
図３（Ｂ）、および図３（Ｃ）に示すように、半導体装置は、少なくとも、トランジスタとして機能するトランジスタ２００ｔを有する。また、容量素子として機能するトランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇを有する。
また、半導体装置は、トランジスタ２００ｔのソースまたはドレインの一方に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｓ１、配線２６ｓ１とトランジスタ２００ｓの酸化物２３０に電気的に接続するプラグを有する。また、トランジスタ２００ｓの導電体２６０に電気的に接続するプラグ、および当該プラグと電気的に接続する配線２６ｓ２を有する。また、配線２６ｓ２と基板２０とを電気的に接続するプラグ２４ｓ、を有する。
また、半導体装置は、トランジスタ２００ｔのソースまたはドレインの他方に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｄ１、配線２６ｄ１とトランジスタ２００ｄの酸化物２３０に電気的に接続するプラグを有する。また、トランジスタ２００ｄの導電体２６０に電気的に接続するプラグ、および当該プラグと電気的に接続する配線２６ｄ２を有する。また、配線２６ｄ２と基板２０とを電気的に接続するプラグ２４ｄ、を有する。
また、半導体装置は、トランジスタ２００ｔの導電体２６０と電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｔｇ１、配線２６ｔｇ１とトランジスタ２００ｔｇの導電体２６０に電気的に接続するプラグを有する。また、トランジスタ２００ｔｇのソースまたはドレインの他方に電気的に接続するプラグ、および当該プラグと電気的に接続する配線２６ｔｇ２を有する。また、配線２６ｔｇ２と基板２０とを電気的に接続するプラグ２４ｔｇ、を有する。
また、トランジスタ２００ｂｇの酸化物２３０に電気的に接続するプラグ、および当該プラグと電気的に接続する配線２６ｂｇを有する。また、配線２６ｂｇと基板２０とを電気的に接続するプラグ２４ｂｇ、を有する。
ここで、説明の簡便のため、一部の要素を省いて図示している。トランジスタ２００ｔの導電体２０５とトランジスタ２００ｂｇの導電体２０５とを共通して設けているが、本構造に限定されず、求める設計に応じて適宜変更することができる。
つまり、トランジスタとして機能するトランジスタ２００ｔの各電極は、容量接続したトランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇを介して、導電性を有する基板２０と電気的に接続される。
トランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇは、トランジスタ２００ｔと、同時に設けることが好ましい。なお、トランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇは、トランジスタ２００ｔと同一の工程で設けた、同構成のトランジスタを、容量接続とすることで用いてもよい。
なお、トランジスタ２００ｔを構成する膜を用いて、容量素子を形成してもよい。例えば、酸化物２３０として用いることができる酸化物半導体は、電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。従って、トランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇは、酸化物２３０を導電体化することで、容量素子の電極として用いてもよい。
また、図では酸化物２３０を容量素子の電極として用いたが、本構造に限定されない。例えば、トランジスタ２００ｔにおいて、ソース電極として機能する導電体、またはドレイン電極として機能する導電体を設ける場合、当該導電体を電極として用いてもよい。
＜絶縁性基板を用いた半導体装置の構成例＞
以下では、図４、および図５を用いて、導電性基板を用いた半導体装置の例について示す。
絶縁性基板は、半導体基板と異なり、埋め込み型ダイオードを設けることが難しい。そこで、酸化物半導体を用いたトランジスタ２００ｔと、ダイオード素子または容量素子として機能するトランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇとを、同一基板上に作製する。従って、トランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇは、トランジスタ２００ｔと、同時に設けることが好ましい。つまり、トランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇは、トランジスタ２００ｔと、同一のレイヤーに配置される。
なお、導電性基板上には、複数のセルアレイ（セルアレイとは、複数のトランジスタの集合体とする）を設けることができる。トランジスタ２００ｓ、トランジスタ２００ｄ、トランジスタ２００ｔｇ、およびトランジスタ２００ｂｇは、求める設計に応じて、ダイオード素子、または容量素子として機能させればよい。例えば、容量素子を用いる場合、電圧範囲がないため、電源回路などに用いることができる。一方、設計するセルアレイにおいて、応答速度を重視する場合、ダイオード素子を用いればよい。同一基板上に設けられるセルアレイ毎に、ダイオード素子、または容量素子を作り分けることができる。
ここで、絶縁性基板上にトランジスタ２００ｔを設ける場合、基板２０を接地されたステージなどに配置したとしても、トランジスタ２００ｔに帯電した電荷を放電することは難しい。そこで、トランジスタ２００ｔｇ、トランジスタ２００ｂｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄを、十分な大きさを有する導電体２９と電気的に接続するとよい。
例えば、トランジスタ２００ｔ、トランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇにおいて、導電体２０５を共通して設けることで、導電体２９として用いてもよい。その場合、半導体装置を作製後、導電体２０５と接続する配線を介して、導電体２９（導電体２０５）に帯電した電荷を放電してもよい。
また、導電体２９（導電体２０５）に、適切な電位を与えることで、導電体２９（導電体２０５）を第２のゲート電極として用いることができる。
なお、基板２０に用いることができる絶縁性基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。
なお、図４、および図５において、トランジスタ２００ｔのＬ長方向の延長上にトランジスタ２００ｓ、およびトランジスタ２００ｄを形成し、トランジスタ２００ｔのＷ長方向の延長上におよびトランジスタ２００ｔｇを形成したが、本構成に限定されず、求める回路設計に応じて、適宜レイアウトを変更することができる。
また、トランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇは、必要に応じて設けることができる。
また、１個のトランジスタ２００に対し、必ずしも対となる１個のトランジスタ２００を設ける必要はない。複数のトランジスタ２００に対し、トランジスタ２００は、トランジスタ２００の個数よりも少なくてよい。例えば、アレイ状に整列した複数のトランジスタ２００が、共通の配線を有している場合、トランジスタ２００は、少なくとも共通の配線につき１個以上あればよい。
＜＜ダイオード接続を有する半導体装置２＞＞
図４（Ａ）は、本発明の一態様に係るトランジスタ２００ｔを有する半導体装置の回路図である。図４（Ａ）に示す半導体装置は、トランジスタ２００ｔの各電極に、それぞれ電気的に接続されたダイオードとして機能する複数のトランジスタ（トランジスタ２００ｔｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄ）を有する。トランジスタ２００ｔは、各ダイオードを介して、導電体２９と接続している。
なお、基板２０は、絶縁性基板を用い、基板２０上には、導電体２９を設ける。トランジスタ２００ｔに帯電した電荷は、ダイオードとして機能するトランジスタ２００ｔｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄを介して、導電体２９の方向に流れることで、導電体２９に吸収される。導電体２９は、トランジスタ２００ｔよりも十分に大きいため、導電体２９に吸収された電荷により電位変動が生じにくい。従って、導電体２９に吸収された電荷は、導電体２９により、保持された状態となる。
ここで、図４（Ｂ）、および図４（Ｃ）に、図４（Ａ）に示す本発明の一態様に係るトランジスタ２００ｔを有する半導体装置の断面図の一例を示す。図４（Ｂ）は、トランジスタ２００ｔのＬ長方向の断面図、図４（Ｃ）はトランジスタ２００ｔのＷ長方向の断面図を示す。なお、図４（Ｂ）、および図４（Ｃ）では、図の明瞭化のために一部の要素を省いて図示している。
図４（Ｂ）、および図４（Ｃ）に示すように、半導体装置は、少なくとも、トランジスタとして機能するトランジスタ２００ｔを有する。また、ダイオードとして機能するトランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇを有する。
また、半導体装置は、トランジスタ２００ｔのソースまたはドレインの一方に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｓ１、配線２６ｓ１とトランジスタ２００ｓのソースまたはドレインの他方に電気的に接続するプラグを有する。トランジスタ２００ｓのソースまたはドレインの一方に電気的に接続するプラグ、トランジスタ２００ｓの導電体２６０に電気的に接続するプラグ、および両プラグと電気的に接続する配線２６ｓ２を有する。また、配線２６ｓ２と導電体２９とを電気的に接続するプラグ２４ｓ、を有する。
また、半導体装置は、トランジスタ２００ｔのソースまたはドレインの他方に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｄ１、配線２６ｄ１とトランジスタ２００ｄのソースまたはドレインの一方に電気的に接続するプラグを有する。また、トランジスタ２００ｄのソースまたはドレインの他方に電気的に接続するプラグ、トランジスタ２００ｄの導電体２６０に電気的に接続するプラグ、および両プラグと電気的に接続する配線２６ｄ２を有する。また、配線２６ｄ２と導電体２９とを電気的に接続するプラグ２４ｄ、を有する。
また、半導体装置は、トランジスタ２００ｔの導電体２６０と電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｔｇ１、配線２６ｔｇ１とトランジスタ２００ｔｇのソースまたはドレインの一方に電気的に接続するプラグを有する。また、トランジスタ２００ｔｇのソースまたはドレインの他方に電気的に接続するプラグ、トランジスタ２００ｔｇの導電体２６０に電気的に接続するプラグ、および両プラグと電気的に接続する配線２６ｔｇ２を有する。また、配線２６ｔｇ２と導電体２９とを電気的に接続するプラグ２４ｔｇ、を有する。
つまり、トランジスタとして機能するトランジスタ２００ｔの各電極は、ダイオード接続したトランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇを介して、導電体２９と電気的に接続される。
なお、酸化物半導体を用いたトランジスタ２００ｔは、ダイオード素子して機能するトランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇと、同一の工程で設けた、同構成のトランジスタを用いることが好ましい。
＜＜容量接続を有する半導体装置２＞＞
図５（Ａ）は、本発明の一態様に係るトランジスタ２００ｔを有する半導体装置の回路図である。図５（Ａ）に示す半導体装置は、トランジスタ２００ｔの各電極に、それぞれ電気的に接続された容量素子として機能する複数のトランジスタ（トランジスタ２００ｔｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄ）を有する。トランジスタ２００ｔは、各容量素子を介して、導電体２９と接続している。
トランジスタ２００ｔに帯電した電荷は、保護容量素子として機能するトランジスタ２００ｔｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄに吸収される。導電体２９は、トランジスタ２００ｔよりも十分に大きいため、導電体２９に吸収された電荷により電位変動が生じにくい。従って、導電体２９に吸収された電荷は、導電体２９により、保持された状態となる。
なお、トランジスタ２００ｔｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄは電位を等しくすることが好ましい。そのためには、容量素子として機能するトランジスタ２００ｔｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄの容量値ができるだけ大きくなるように設計するとよい。さらに、容量素子として機能するトランジスタ２００ｔｇ、トランジスタ２００ｓ、およびトランジスタ２００ｄの電極の他方が電気的に接続する導電体を、共通となるように設けるとよい。
ここで、図５（Ｂ）、および図５（Ｃ）に、図５（Ａ）に示す本発明の一態様に係るトランジスタ２００ｔを有する半導体装置の断面図の一例を示す。図５（Ｂ）は、トランジスタ２００ｔのＬ長方向の断面図、図５（Ｃ）はトランジスタ２００ｔのＷ長方向の断面図を示す。なお、図５（Ｂ）、および図５（Ｃ）では、図の明瞭化のために一部の要素を省いて図示している。
図５（Ｂ）、および図５（Ｃ）に示すように、半導体装置は、少なくとも、トランジスタとして機能するトランジスタ２００ｔを有する。また、容量素子として機能するトランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇを有する。
また、半導体装置は、トランジスタ２００ｔのソースまたはドレインの一方に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｓ１、配線２６ｓ１とトランジスタ２００ｓの酸化物２３０に電気的に接続するプラグを有する。また、トランジスタ２００ｓの導電体２６０に電気的に接続するプラグ、および当該プラグと電気的に接続する配線２６ｓ２を有する。また、配線２６ｓ２と導電体２９とを電気的に接続するプラグ２４ｓ、を有する。
また、半導体装置は、トランジスタ２００ｔのソースまたはドレインの他方に電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｄ１、配線２６ｄ１とトランジスタ２００ｄの酸化物２３０に電気的に接続するプラグを有する。また、トランジスタ２００ｄの導電体２６０に電気的に接続するプラグ、および当該プラグと電気的に接続する配線２６ｄ２を有する。また、配線２６ｄ２と導電体２９とを電気的に接続するプラグ２４ｄ、を有する。
また、半導体装置は、トランジスタ２００ｔの導電体２６０と電気的に接続するプラグ、当該プラグと電気的に接続する配線２６ｔｇ１、配線２６ｔｇ１とトランジスタ２００ｔｇの導電体２６０に電気的に接続するプラグを有する。また、トランジスタ２００ｔｇのソースまたはドレインの他方に電気的に接続するプラグ、および当該プラグと電気的に接続する配線２６ｔｇ２を有する。また、配線２６ｔｇ２と導電体２９とを電気的に接続するプラグ２４ｔｇ、を有する。
つまり、トランジスタとして機能するトランジスタ２００ｔの各電極は、容量接続したトランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇ、導電体２９と電気的に接続される。
トランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇは、トランジスタ２００ｔと、同時に設けることが好ましい。なお、トランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇは、トランジスタ２００ｔと同一の工程で設けた、同構成のトランジスタを、容量接続とすることで用いてもよい。
なお、トランジスタ２００ｔを構成する膜を用いて、容量素子を形成してもよい。例えば、酸化物２３０として用いることができる酸化物半導体は、電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。従って、トランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇは、酸化物２３０を導電体化することで、容量素子の電極として用いてもよい。
また、図では酸化物２３０を容量素子の電極として用いたが、本構造に限定されない。例えば、トランジスタ２００ｔにおいて、ソース電極として機能する導電体、またはドレイン電極として機能する導電体を設ける場合、当該導電体を電極として用いてもよい。
また、図５（Ａ）に示す回路構成の場合、例えば、導電体２９（導電体２０５）に、第２のゲート電圧を与えた後、トランジスタ２００ｔの第１のゲート電極、ソース電極、およびドレイン電極に、それぞれの電圧を与えることで、導電体２９（導電体２０５）を第２のゲート電極として用いることができる。
以上より、トランジスタ素子と同一基板上に、保護ダイオード素子または保護容量素子を設けることで、歩留まりが向上するため、半導体装置の生産性を高めることができる。
＜＜複数のトランジスタの下部に共通の導電体を有する半導体装置＞＞
以下では、図６乃至図１１を用いて、絶縁性基板上に設けられた導電体２９を有する半導体装置の具体的なレイアウトの例について示す。
上述したように、絶縁性基板上に電荷を保持する導電体２９を設けることで、トランジスタ２００ｔに帯電した電荷を、導電体２９、または保護容量素子に、吸収および固定することができる。
なお、導電体２９をトランジスタよりも十分に大きくすることが好ましい。導電体２９が大きいほど、吸収された電荷量が大きくても、電位変動は生じにくい。従って、導電体２９を十分な大きさとすることで、信頼性の高い半導体装置を提供することができる。
特に、トランジスタ２００ｔ、トランジスタ２００ｓ、トランジスタ２００ｄ、およびトランジスタ２００ｔｇにおいて、導電体２０５を共通して設けることで、導電体２９として用いる場合、導電体２９（導電体２０５）に、適切な電位を与えることで、導電体２９（導電体２０５）を第２のゲート電極として用いることができるため好ましい。
ここで、図６（Ａ）乃至図８（Ａ）は、基板２０上に導電体２９を設けた状態での上面図、図６（Ｂ）乃至図８（Ｂ）は、基板２０上に導電体２９、導電体２９上に、複数の酸化物２３０をマトリクス状に設けた状態での上面図を示す。また、図６（Ｃ）乃至図８（Ｃ）は、図６（Ｂ）乃至図８（Ｂ）に、一点鎖線Ａ１−Ａ２で示す箇所の断面図である。また、図６（Ｄ）乃至図８（Ｄ）は、図６（Ｂ）乃至図８（Ｂ）に、一点鎖線Ａ３−Ａ４で示す箇所の断面図である。
また、各図（Ｂ）において、導電体２９上に、複数の酸化物２３０をｎ行×ｍ列のマトリクス状に設けた一例を示す。また、図では酸化物２３０の符号の後に、行列のアドレスを付与している。なお、複数の酸化物２３０は、必ずしもマトリクス状に配列しなくともよい。半導体装置に求める用途に応じて、適宜効率的なレイアウトとすればよい。
例えば、図６に示すように、複数のトランジスタと共通する一面状の導電体２９を用いることができる。導電体２９を全面に設けることで、配線抵抗を低減することができる。
また、図７に示すように、導電体２９は、ｍ個の酸化物２３０と重畳する直線状の領域をｎ本有し、かつ、ｎ本の直線状の領域は互いに電気的に接続する形状としてもよい。特に、導電体２９の直線状の領域は、酸化物２３０のチャネル形成領域と重畳することが好ましい。本構造とすることで、導電体２９を、第２のゲート電極として機能する導電体２０５として用いる場合、トランジスタの周辺に不要な寄生容量が生じる蓋然性を低減することができる。
また、図８に示すように、導電体２９は、ｎ個の酸化物２３０と重畳する直線状の領域をｍ本有し、かつ、ｍ本の直線状の領域は電気的に接続する形状でもよい。例えば、導電体２９の直線状の領域は、酸化物２３０と重畳する領域に設けてもよい。
また、図９（Ａ）、図９（Ｂ）、および図９（Ｃ）は、基板２０上に導電体２９を設けた状態での上面図を示す。
図９（Ａ）、および図９（Ｂ）に示すように、導電体２９は櫛歯状の領域を有していてもよい。また、図９（Ｂ）に示すように、直線状の領域を有する導電体２９は、必ずしも端部領域で、電気的に接続する領域を設ける必要はなく、導電体２９のいずれかの領域で電気的に接する領域を有してもよい。また、例えば、導電体２９は、一筆書きができる形状であってもよい。一例として、図９（Ｃ）のようにＵ字型が連なる形状としてもよい。
ここで、図１０（Ａ）、図１０（Ｂ）、および図１０（Ｃ）に、基板２０上に導電体２９、導電体２９上にマトリクス状に配置した複数の酸化物２３０、複数の酸化物２３０上に、複数の導電体２６０を設けた状態での上面図を示す。
例えば、図１０（Ａ）に示すように、複数の導電体２６０（導電体２６０＿１乃至導電体２６０＿ｎ：ｎは自然数）を、導電体２９が有する直線状の領域と交わるように、ストライプ状に設けることが好ましい。特に、導電体２９、および酸化物２３０のチャネル形成領域、および酸化物２３０のチャネル形成領域が、重畳するとよい。本構造とすることで、導電体２６０と導電体２９との間に配線抵抗、または寄生容量が生じる蓋然性を低減することができる。
また、例えば、導電体２９が有する直線状の領域と、酸化物２３０とが、交わる直線上に配置されている場合、複数の導電体２６０（導電体２６０＿１乃至導電体２６０＿ｎ）は、酸化物２３０と平行な領域と、酸化物２３０と交わる領域とを有していてもよい。具体的には、図１０（Ｂ）に示すように、導電体２６０は、直線状の領域から延伸する突出した領域を有する。当該半島状の領域は、酸化物２３０のチャネル形成領域と重畳する。本構造とすることで、導電体２６０と導電体２９との間に配線抵抗、または寄生容量が生じる蓋然性を低減することができる。
また、例えば、複数の導電体２６０（導電体２６０＿１乃至導電体２６０＿ｎ）は、２行（２列）の酸化物２３０に対し、１つの導電体２６０を設ける構造としてもよい。具体的には、図１０（Ｂ）に示すように、導電体２６０は、直線と直線とが交わる形状（十字ともいう）の領域を有する。本構造とすることで、導電体２６０と導電体２９との間に配線抵抗、または寄生容量が生じる蓋然性を低減することができる。
また、図１１は、基板上の導電体２９、導電体２９上にマトリクス状に配置した複数の酸化物２３０を設けた状態での上面図を示す。図１１（Ａ）、および図１１（Ｂ）に示すように、基板２０上に、２個以上の導電体２９（例えば、導電体２９ａ、および導電体２９ｂ）を有してもよい。なお、導電体２９上に、アレイ状に配置された複数のトランジスタを設けることができる。なお、導電体２９は、必ずしも同一の形状である必要はない。図１１（Ｂ）に示すように、設計に応じて、異なる形状としてもよい。
なお、導電性基板を用いた半導体装置の構成例、および絶縁性基板を用いた半導体装置の構成例に示した構造を、半導体基板上に用いてもよい。また、絶縁性基板を用いた半導体装置の構成例に示した構造を、導電性基板上に用いてもよい。
また、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、上記実施の形態に示すトランジスタの構造例について説明する。
＜トランジスタの構造例１＞
図１２（Ａ）乃至（Ｃ）を用いてトランジスタ２００Ａの構造例を説明する。図１２（Ａ）はトランジスタ２００Ａの上面図である。図１２（Ｂ）は、図１２（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１２（Ｃ）は、図１２（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１２（Ａ）乃至（Ｃ）では、トランジスタ２００Ａと、層間膜として機能する絶縁体２１０、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、および絶縁層２８４と、を示している。また、トランジスタ２００Ａと電気的に接続し、コンタクトプラグとして機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）と、配線として機能する導電層２０３と、を示している。
トランジスタ２００Ａは、第１のゲート（トップゲートともいう）電極として機能する導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、第２のゲート（ボトムゲートともいう）電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、第１のゲート絶縁層として機能する絶縁体２５０と、第２のゲート絶縁層として機能する絶縁層２２０、絶縁体２２２、および絶縁体２２４と、チャネルが形成される領域を有する酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４２ａと、ソースまたはドレインの他方として機能する導電体２４２ｂと、絶縁体２７４と、を有する。
絶縁体２１０および絶縁体２１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁体２１０は、水、水素などの不純物が、基板側からトランジスタ２００Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体２１０は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体２１０として、酸化アルミニウム、窒化シリコンなどを用いてもよい。当該構成により、水、水素などの不純物が絶縁体２１０よりも基板側からトランジスタ２００Ａ側に拡散するのを抑制することができる。
例えば、絶縁体２１２は、絶縁体２１０よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電層２０３は、絶縁体２１２に埋め込まれるように形成される。ここで、導電層２０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、導電層２０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電層２０３を２層以上の積層構造としてもよい。なお、導電層２０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ２００Ａにおいて、導電体２６０は、第１のゲート電極として機能する場合がある。また、導電体２０５は、第２のゲート電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と連動させず、独立して変化させることで、トランジスタ２００Ａのしきい値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００Ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電体２０５と、導電体２６０とを重畳して設けることで、導電体２６０および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
絶縁体２１４および絶縁体２１６は、絶縁体２１０または絶縁体２１２と同様に、層間膜として機能する。例えば、絶縁体２１４は、水、水素などの不純物が、基板側からトランジスタ２００Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水、水素などの不純物が絶縁体２１４よりも基板側からトランジスタ２００Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体２１６は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲート電極として機能する導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体２０５ａが形成され、さらに内側に導電体２０５ｂが形成されている。ここで、導電体２０５ａおよび導電体２０５ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００Ａでは、導電体２０５ａおよび導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体２０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、当該不純物、または当該酸素のいずれか一または、すべての拡散を抑制する機能とする。
例えば、導電体２０５ａが酸素の拡散を抑制する機能を持つことにより、導電体２０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電体２０５が配線の機能を兼ねる場合、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電層２０３は、必ずしも設けなくともよい。なお、導電体２０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、上記導電性材料との積層としてもよい。
絶縁層２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁層として機能する。
ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により脱離する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００Ａの信頼性を向上させることができる。
絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体２２２は、バリア性を有することが好ましい。絶縁体２２２がバリア性を有することで、トランジスタ２００Ａの周辺部からトランジスタ２００Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
例えば、絶縁層２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと絶縁体２２２とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体２２２を得ることができる。
なお、図１２には、第２のゲート絶縁層として、３層の積層構造を示したが、単層、または２層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。酸化物２３０として、以降で示す金属酸化物の一種である酸化物半導体を用いることができる。
また、図１２に示すトランジスタ２００Ａは、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２３０ｃ、絶縁体２５０、および導電体２６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
導電体２４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体２４２は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンなどの金属、または当該金属を主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１２には、導電体２４２として、単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体２４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体２７４を成膜する際に、導電体２４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体２４２の材料選択の幅を広げることができる。例えば、導電体２４２に、タングステン、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁体２５０は、第１のゲート絶縁層として機能する。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体２５０は、第２のゲート絶縁層と同様に、積層構造としてもよい。ゲート絶縁層として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体２６０は、導電体２６０ａ、および導電体２６０ａ上の導電体２６０ｂを有する。導電体２６０ａは、導電体２０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、導電体２６０ｂの材料選択性を向上することができる。つまり、導電体２６０ａを有することで、導電体２６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、導電体２６０ａとして、酸化物２３０として用いることができる酸化物半導体を用いることができる。その場合、導電体２６０ｂをスパッタリング法で成膜することで、導電体２６０ａの電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電体２６０の上面および側面、絶縁体２５０の側面、および酸化物２３０ｃの側面を覆うように、絶縁体２７４を設けることが好ましい。なお、絶縁体２７４は、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
絶縁体２７４を設けることで、導電体２６０の酸化を抑制することができる。また、絶縁体２７４を有することで、絶縁体２８０が有する水、水素などの不純物がトランジスタ２００Ａへ拡散することを抑制することができる。
絶縁体２８０、絶縁体２８２、および絶縁層２８４は、層間膜として機能する。
絶縁体２８２は、絶縁体２１４と同様に、水、水素などの不純物が、外部からトランジスタ２００Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁体２８０、および絶縁層２８４は、絶縁体２１６と同様に、絶縁体２８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ２００Ａは、絶縁体２８０、絶縁体２８２、および絶縁層２８４に埋め込まれた導電体２４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電体２４６の材料としては、導電体２０５と同様に、金属材料、合金材料、金属窒化物材料、金属酸化物材料などの導電性材料を、単層または積層で用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電体２４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
また、導電体２４６と、絶縁体２８０との間に、バリア性を有する絶縁体２７６（絶縁体２７６ａ、および絶縁体２７６ｂ）を配置してもよい。絶縁体２７６を設けることで、絶縁体２８０の酸素が導電体２４６と反応し、導電体２４６が酸化することを抑制することができる。
また、バリア性を有する絶縁体２７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体２４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステン、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
上記構造を有することで、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜構成材料について＞
［基板］
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板または半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
［絶縁層］
絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層で、または積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁層の少なくとも半導体層と接する領域と、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、窒素の核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、およびｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁層として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層との界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層との界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニアおよび酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
また、酸化物半導体層に接する絶縁層のうち少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳにて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行なって形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行なうことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス、オゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。
また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有していてもよい。
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
［電極］
電極を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の金属元素および酸素を含む導電性材料を用いてもよい。また、上記の金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、窒素を含む導電性材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から脱離した酸素が半導体層に供給されやすくなる。
なお、電極としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極を「コンタクトプラグ」という場合がある。
特に、ゲート絶縁層と接する電極に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
絶縁層に不純物が透過しにくい絶縁性材料を用い、電極に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。すなわち、記憶装置の信頼性をさらに高めることができる。
［半導体層］
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体などを、単体で、または組み合わせて用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
また、金属酸化物の一種である酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、または１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）は、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な記憶装置などを提供できる。また、出力電圧が大きく高耐圧な記憶装置を提供することができる。
また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下、好ましく５×１０−５Ｐａ以下とすることが好ましい。
［金属酸化物］
金属酸化物の一種である酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、スズなどとする。そのほかの元素Ｍに適用可能な元素として、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［［金属酸化物の構造］］
金属酸化物の一種である酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［［金属酸化物を有するトランジスタ］］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［［不純物］］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有すること、結晶粒界が明確に確認されないこと、低温で基板上に形成可能であること、が報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ）が発見された（非特許文献３参照）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さい。具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、金属酸化物を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照）。
また、金属酸化物を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する金属酸化物を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ　ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）などを用いて形成することができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
＜トランジスタの構造例２＞
図１３（Ａ）乃至（Ｃ）を用いてトランジスタ２００Ｂの構造例を説明する。図１３（Ａ）はトランジスタ２００Ｂの上面図である。図１３（Ｂ）は、図１３（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１３（Ｃ）は、図１３（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００Ｂはトランジスタ２００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ２００Ａと異なる点について説明する。
また、図１３に示すトランジスタ２００Ｂでは、酸化物２３０ｃ、絶縁体２５０、および導電体２６０が、絶縁体２８０に設けられた開口部内に、絶縁体２７４を介して配置される。また、酸化物２３０ｃ、絶縁体２５０、および導電体２６０は、導電体２４２ａと導電体２４２ｂとの間に配置される。
なお、酸化物２３０ｃは、絶縁体２８０に設けられた開口部内に、絶縁体２７４を介して設けられることが好ましい。絶縁体２７４がバリア性を有する場合、絶縁体２８０からの不純物が酸化物２３０へと拡散することを抑制することができる。
絶縁体２５０は、第１のゲート絶縁層として機能する。絶縁体２５０は、絶縁体２８０に設けられた開口部内に、酸化物２３０ｃ、および絶縁体２７４を介して設けられることが好ましい。
絶縁体２８０と、トランジスタ２００Ｂとの間に絶縁体２７４を配置する。絶縁体２７４は、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
絶縁体２７４を有することで、絶縁体２８０が有する水、水素などの不純物が酸化物２３０ｃ、および絶縁体２５０を介して、酸化物２３０ｂに拡散することを抑制することができる。また、絶縁体２８０が有する過剰酸素により、導電体２６０が酸化するのを抑制することができる。
＜トランジスタの構造例３＞
図１４（Ａ）乃至（Ｃ）を用いてトランジスタ２００Ｃの構造例を説明する。図１４（Ａ）はトランジスタ２００Ｃの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００Ｃはトランジスタ２００Ｂの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ２００Ｂと異なる点について説明する。
図１４に示すトランジスタ２００Ｃは、導電体２４２ａと酸化物２３０ｂとの間に導電層２４７ａが配置され、導電体２４２ｂと酸化物２３０ｂとの間に導電層２４７ｂが配置されている。ここで、導電体２４２ａ（導電体２４２ｂ）は、導電層２４７ａ（導電層２４７ｂ）の上面および導電体２６０側の側面を越えて延在し、酸化物２３０ｂの上面に接する領域を有する。ここで、導電層２４７は、導電体２４２に用いることができる導電体を用いればよい。さらに、導電層２４７の膜厚は、少なくとも導電体２４２より厚いことが好ましい。
図１４に示すトランジスタ２００Ｃは、上記のような構成を有することにより、トランジスタ２００Ｂよりも、導電体２４２を導電体２６０に近づけることができる。または、導電体２４２ａの端部および導電体２４２ｂの端部と、導電体２６０を重ねることができる。これにより、トランジスタ２００Ｃの実質的なチャネル長を短くし、オン電流および動作周波数の向上を図ることができる。
また、導電層２４７ａ（導電層２４７ｂ）は、導電体２４２ａ（導電体２４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体２４６ａ（導電体２４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電層２４７ａ（導電層２４７ｂ）がストッパとして機能し、酸化物２３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図１４に示すトランジスタ２００Ｃは、絶縁層２４４の上に接して絶縁層２４５を配置する構成にしてもよい。絶縁層２４４としては、水、水素などの不純物や、過剰な酸素が、絶縁体２８０側からトランジスタ２００Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁層２４５としては、絶縁層２４４に用いることができる絶縁体を用いることができる。または、絶縁層２４５としては、例えば、窒化アルミニウム、窒化チタン、窒化シリコン、窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
また、図１４に示すトランジスタ２００Ｃは、図１３に示すトランジスタ２００Ｂと異なり、導電体２０５を単層構造で設けてもよい。この場合、パターン形成された導電体２０５の上に絶縁体２１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体２０５の上面が露出するまで化学機械研磨（ＣＭＰ）法などを用いて除去すればよい。ここで、導電体２０５の上面の平坦性を良好にすることが好ましい。例えば、導電体２０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体２０５の上に形成される絶縁層の平坦性を良好にし、酸化物２３０ｂおよび酸化物２３０ｃの結晶性の向上を図ることができる。
＜トランジスタの構造例４＞
図１５（Ａ）乃至（Ｃ）を用いてトランジスタ２００Ｄの構造例を説明する。図１５（Ａ）はトランジスタ２００Ｄの上面図である。図１５（Ｂ）は、図１５（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１５（Ｃ）は、図１５（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１５（Ａ）乃至（Ｃ）では、導電層２０３を設けずに、第２のゲートとして機能する導電体２０５を配線としても機能させている。また、酸化物２３０ｃ上に絶縁体２５０を有し、絶縁体２５０上に金属酸化物２５２を有する。また、金属酸化物２５２上に導電体２６０を有し、導電体２６０上に絶縁層２７０を有する。また、絶縁層２７０上に絶縁層２７１を有する。
金属酸化物２５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体２５０と、導電体２６０との間に、酸素の拡散を抑制する金属酸化物２５２を設けることで、導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体２６０の酸化を抑制することができる。
なお、金属酸化物２５２は、第１のゲート電極の一部として機能してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、金属酸化物２５２として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、金属酸化物２５２の電気抵抗値を低下させて導電層とすることができる。
また、金属酸化物２５２は、第１のゲート絶縁層の一部として機能する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物２５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ２００Ｄにおいて、金属酸化物２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、第１のゲート電極の一部として機能する金属酸化物と、第１のゲート絶縁層の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物２５２を有することで、第１のゲート電極として機能する場合は、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００Ｄのオン電流の向上を図ることができる。または、第１のゲート絶縁層として機能する場合は、絶縁体２５０と、金属酸化物２５２との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。従って、絶縁体２５０と金属酸化物２５２との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、酸化物２３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物２５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウムよりも、耐熱性が高い。そのため、後の工程での熱履歴（サーマルバジェット）において、結晶化しにくいため好ましい。なお、金属酸化物２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁層２７０は、水、水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。これにより、絶縁層２７０よりも上方からの酸素で導電体２６０が酸化するのを抑制することができる。また、絶縁層２７０よりも上方からの水、水素などの不純物が、導電体２６０および絶縁体２５０を介して、酸化物２３０に混入することを抑制することができる。
絶縁層２７１はハードマスクとして機能する。絶縁層２７１を設けることで、導電体２６０の加工の際、導電体２６０の側面が概略垂直、具体的には、導電体２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁層２７１に、水、水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁層２７０は設けなくともよい。
絶縁層２７１をハードマスクとして用いて、絶縁層２７０、導電体２６０、金属酸化物２５２、絶縁体２５０、および酸化物２３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物２３０ｂ表面の一部を露出させることができる。
また、トランジスタ２００Ｄは、露出した酸化物２３０ｂ表面の一部に領域２３１ａおよび領域２３１ｂを有する。領域２３１ａまたは領域２３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域２３１ａおよび領域２３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いて、露出した酸化物２３０ｂ表面にリン、ボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物２３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物２３０ｂに拡散させて領域２３１ａおよび領域２３１ｂを形成することもできる。
酸化物２３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域２３１ａおよび領域２３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
絶縁層２７１または導電体２６０をマスクとして用いることで、領域２３１ａおよび領域２３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域２３１ａまたは領域２３１ｂと、導電体２６０とが重ならず、寄生容量を低減することができる。また、チャネル形成領域と、ソース領域またはドレイン領域（領域２３１ａまたは領域２３１ｂ）との間にオフセット領域が形成されない。領域２３１ａおよび領域２３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域と、ソース領域またはドレイン領域との間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁層２７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁層２７５も絶縁層２７１などと同様にマスクとして機能する。よって、酸化物２３０ｂの絶縁層２７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
また、トランジスタ２００Ｄは、絶縁層２７０、導電体２６０、金属酸化物２５２、絶縁体２５０、および酸化物２３０ｃの側面に絶縁層２７５を有する。絶縁層２７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁層２７５に用いると、後の工程で絶縁層２７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁層２７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ２００Ｄは、絶縁層２７５、および酸化物２３０上に絶縁体２７４を有する。絶縁体２７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水、水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体２７４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体２７４が酸化物２３０および絶縁層２７５から水素および水を吸収することで、酸化物２３０および絶縁層２７５の水素濃度を低減することができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、半導体装置の一形態を、図１６および図１７を用いて説明する。
［記憶装置１］
本発明の一態様である容量素子を使用した、半導体装置（記憶装置）の一例を図１６に示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。
また、トランジスタ２００を構成する各導電体は、先の実施の形態で説明したダイオード素子、または容量素子として機能するトランジスタと電気的に接続していることが好ましい。なお、図１６および図１７では、代表的にダイオード１０ｓのみ示したが、本構造に限らない。求める半導体装置の性能に応じて、先の実施の形態で説明した構成を用いて、適宜設計するとよい。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図１６に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースまたはドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースまたはドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
また、図１６に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図１６に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図１６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０と、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０とを有する。
また、例えば、導電体２４６上に設けた導電体１１２と、導電体１１０は、同時に形成することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
図１６では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
＜配線層＞
各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１６において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
同様に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、層間膜として機能する絶縁体には、誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
例えば、絶縁体２１６、絶縁体２１２、絶縁体３５２、および絶縁体３５４等には、誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１０、および絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、および導電体１１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層で用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜＜酸化物半導体が設けられた層の配線、またはプラグ＞＞
なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体を設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
例えば、図１６では、絶縁体２２４、およびトランジスタ２００は、バリア性を有する絶縁体２２２、絶縁体２５４、および絶縁体２７４により、封止する構造とすることができる。また、絶縁体２７６ｃは導電体２４６ｃおよび絶縁体２８０の一部と接しており、絶縁体２８０に含まれている、水または水素などの不純物、および酸素の導電体２４６ｃへの拡散を抑制することができる。
つまり、絶縁体２７６ｃを設けることで、絶縁体２８０が有する過剰酸素が、導電体２４６ｃに吸収されることを抑制することができる。また、絶縁体２７６ｃを有することで、不純物である水素が、導電体２４６ｃを介して、トランジスタ２００へ拡散することを抑制することができる。
なお、絶縁体２７６ｃとしては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
本発明の一態様である半導体装置を使用した、記憶装置の一例を図１７に示す。図１７に示す記憶装置は、図１６で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲート−ソース間の電圧および、第２のゲート−ソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
従って、図１７において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースまたはドレインの一方と電気的に接続され、配線１００４はトランジスタ２００のゲートと電気的に接続され、配線１００６はトランジスタ２００のバックゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースまたはドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００のゲートと電気的に接続され、配線１００９はトランジスタ４００のバックゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
また、図１７に示す記憶装置は、図１６に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
＜トランジスタ４００＞
トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０と、第２のゲート電極として機能する導電体４０５（導電体４０５ａ、および導電体４０５ｂ）と、ゲート絶縁層として機能する絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネルが形成される領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する導電体４４２ａ、酸化物４３２ｂ、および酸化物４３２ａと、ソースまたはドレインの他方として機能する導電体４４２ｂ、酸化物４３１ｂ、および酸化物４３１ａと、導電体４４６（導電体４４６ａ、および導電体４４６ｂ）と、を有する。
トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。酸化物４３１ａ、および酸化物４３２ａは、酸化物２３０ａと、同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物２３０ｂと、同じ層である。導電体４４２は、導電体２４２と、同じ層である。酸化物４３０ｃは、酸化物２３０ｃは同じ層である。絶縁体４５０は、絶縁体２５０と、同じ層である。導電体４６０は、導電体２６０と、同じ層である。
なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
＜＜ダイシングライン＞＞
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
ここで、例えば、図１７に示すように、絶縁体２７４と、絶縁体２１５とが接する領域をダイシングラインとなるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセル、およびトランジスタ４００の外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２２２、および絶縁体２１６に開口を設けた後に、絶縁体２７４を形成すればよい。
つまり、上記絶縁体２２３、および絶縁体２１６に設けた開口において、絶縁体２１４と、絶縁体２７４とが接する。例えば、このとき、絶縁体２１５と、絶縁体２７４とを同材料及び同方法を用いて形成してもよい。絶縁体２１５、および絶縁体２７４を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
当該構造により、絶縁体２１５、および絶縁体２７４で、絶縁体２２４、トランジスタ２００、およびトランジスタ４００を包み込むことができる。絶縁体２１５、および絶縁体２７４は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ２００、およびトランジスタ４００に拡散することを防ぐことができる。
また、当該構造により、絶縁体２２４の過剰酸素が絶縁体２７４、および絶縁体２１５の外部に拡散することを防ぐことができる。従って、絶縁体２２４の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、図１８および図１９を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
図１８（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、ＷＤＡＴＡは書き込み回路に入力される。
コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
なお、図１８（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１８（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
図１９に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
図１９（Ａ）乃至（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタにつき、１つの１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭと呼ぶ場合がある。図１９（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある）、及びバックゲートを有する。
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、および読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１９（Ｂ）に示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１９（Ｃ）に示すメモリセル１４７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１として、先の実施の形態に示すトランジスタを用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、またはアナログデータを保持することができる。
また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
図１９（Ｄ）乃至（Ｈ）に、２トランジスタにつき、１つの１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１９（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある）、およびバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１９（Ｅ）に示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１９（Ｆ）に示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１９（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２として先の実施の形態に示すトランジスタを用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７４に多値データ、またはアナログデータを保持することができる。メモリセル１４７５乃至１４７７も同様である。
なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
また、図１９（Ｈ）に３トランジスタにつき、１つの１容量素子のゲインセル型のメモリセルの一例を示す。図１９（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい。この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４として先の実施の形態に示すトランジスタを用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低くすることができる。
なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、図２０を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
図２０（Ａ）に示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
チップ１２００には、バンプ（図示しない）が設けられ、図２０（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（据え置き型ではない）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２１にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図２１（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図２１（Ｂ）はＳＤカードの外観の模式図であり、図２１（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図２１（Ｄ）はＳＳＤの外観の模式図であり、図２１（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、本明細書等に開示したトランジスタを用いた半導体装置の一例として、表示装置および表示モジュールについて説明する。
また、トランジスタ２００などを用いて説明した酸物半導体を用いたトランジスタを、以下ではＯＳトランジスタともいう場合がある。
＜表示装置＞
上述したトランジスタを用いることができる表示装置の一例を説明する。図２２（Ａ）は、表示装置５００の構成例を説明するブロック図である。
図２２（Ａ）に示す表示装置５００は、駆動回路５１１、駆動回路５２１ａ、駆動回路５２１ｂ、および表示領域５３１を有している。なお、駆動回路５１１、駆動回路５２１ａ、および駆動回路５２１ｂをまとめて「駆動回路」または「周辺駆動回路」という場合がある。
駆動回路５２１ａ、駆動回路５２１ｂは、例えば走査線駆動回路として機能できる。また、駆動回路５１１は、例えば信号線駆動回路として機能できる。なお、駆動回路５２１ａ、および駆動回路５２１ｂは、どちらか一方のみとしてもよい。また、表示領域５３１を挟んで駆動回路５１１と向き合う位置に、何らかの回路を設けてもよい。
また、図２２（Ａ）に例示する表示装置５００は、各々が略平行に配設され、且つ、駆動回路５２１ａ、および／または駆動回路５２１ｂによって電位が制御されるｐ本の配線５３５と、各々が略平行に配設され、且つ、駆動回路５１１によって電位が制御されるｑ本の配線５３６と、を有する（ｐ、ｑは、ともに１以上の自然数）。さらに、表示領域５３１はマトリクス状に配設された複数の画素５３２を有する。画素５３２は、画素回路５３４および表示素子を有する。
また、３つの画素５３２を１つの画素として機能させることで、フルカラー表示を実現することができる。３つの画素５３２は、それぞれが赤色光、緑色光、または青色光の、透過率、反射率、または発光光量などを制御する。なお、３つの画素５３２で制御する光の色は赤、緑、青の組み合わせに限らず、黄、シアン、マゼンタであってもよい。
また、赤色光、緑色光、青色光を制御する画素に、白色光を制御する画素５３２を加えて、４つの画素５３２をまとめて１つの画素として機能させてもよい。白色光を制御する画素５３２を加えることで、表示領域の輝度を高めることができる。また、１つの画素として機能させる画素５３２を増やし、赤、緑、青、黄、シアン、およびマゼンタを適宜組み合わせて用いることにより、再現可能な色域を広げることができる。
画素を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる）の解像度で表示可能な表示装置５００を実現することができる。また、例えば、画素を３８４０×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる）の解像度で表示可能な表示装置５００を実現することができる。また、例えば、画素を７６８０×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる）の解像度で表示可能な表示装置５００を実現することができる。画素を増やすことで、１６Ｋや３２Ｋの解像度で表示可能な表示装置５００を実現することも可能である。
ｇ行目の配線５３５＿ｇ（ｇは１以上ｐ以下の自然数）は、表示領域５３１においてｐ行ｑ列に配設された複数の画素５３２のうち、ｇ行に配設されたｑ個の画素５３２と電気的に接続される。また、ｈ列目の配線５３６＿ｈ（ｈは１以上ｑ以下の自然数）は、ｐ行ｑ列に配設された画素５３２のうち、ｈ列に配設されたｐ個の画素５３２に電気的に接続される。
［表示素子］
表示装置５００は、様々な形態を用いること、または様々な表示素子を有することが出来る。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機ＥＬ素子、無機ＥＬ素子、または、有機物および無機物を含むＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドットを用いてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ）などがある。量子ドットを用いた表示装置の一例としては、量子ドットディスプレイなどがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。また、表示装置はプラズマディスプレイパネル（ＰＤＰ）であってもよい。また、表示装置は網膜走査型の投影装置であってもよい。
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
図２２（Ｂ）、図２２（Ｃ）、図２３（Ａ）、および図２３（Ｂ）は、画素５３２に用いることができる回路構成例を示している。
［発光表示装置用画素回路の一例］
図２２（Ｂ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、トランジスタ４６８と、トランジスタ４６４と、を有する。また、図２２（Ｂ）に示す画素回路５３４は、表示素子として機能できる発光素子４６９と電気的に接続されている。
トランジスタ４６１、トランジスタ４６８、およびトランジスタ４６４にＯＳトランジスタを用いることができる。特に、トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
トランジスタ４６１のソースまたはドレインの一方は、配線５３６＿ｈに電気的に接続される。さらに、トランジスタ４６１のゲートは、配線５３５＿ｇに電気的に接続される。配線５３６＿ｈからはビデオ信号が供給される。
トランジスタ４６１は、ビデオ信号のノード４６５への書き込みを制御する機能を有する。
容量素子４６３の一対の電極の一方は、ノード４６５に電気的に接続され、他方は、ノード４６７に電気的に接続される。また、トランジスタ４６１のソースまたはドレインの他方は、ノード４６５に電気的に接続される。
容量素子４６３は、ノード４６５に書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ４６８のソースまたはドレインの一方は、電位供給線ＶＬ＿ａに電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６８のゲートは、ノード４６５に電気的に接続される。
トランジスタ４６４のソースまたはドレインの一方は、電位供給線Ｖ０に電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６４のゲートは、配線５３５＿ｇに電気的に接続される。
発光素子４６９のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、ノード４６７に電気的に接続される。
発光素子４６９としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子４６９としては、これに限定されず、例えば無機材料からなる無機ＥＬ素子を用いても良い。
例えば、電位供給線ＶＬ＿ａまたは電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図２２（Ｂ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ、および／または駆動回路５２１ｂにより各行の画素５３２を順次選択し、トランジスタ４６１、およびトランジスタ４６４をオン状態にしてビデオ信号をノード４６５に書き込む。
ノード４６５にデータが書き込まれた画素５３２は、トランジスタ４６１、およびトランジスタ４６４がオフ状態になることで保持状態になる。さらに、ノード４６５に書き込まれたデータの電位に応じてトランジスタ４６８のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子４６９は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
また、図２３（Ａ）に示すように、トランジスタ４６１、トランジスタ４６４、およびトランジスタ４６８として、バックゲートを有するトランジスタを用いてもよい。図２３（Ａ）に示すトランジスタ４６１、およびトランジスタ４６４は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。また、トランジスタ４６８はバックゲートがノード４６７と電気的に接続されている。よって、バックゲートがノード４６７と常に同じ電位となる。
トランジスタ４６１、トランジスタ４６８、およびトランジスタ４６４の少なくとも一つに、上述したＯＳトランジスタを用いることができる。
［液晶表示装置用画素回路の一例］
図２２（Ｃ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、を有する。また、図２２（Ｃ）に示す画素回路５３４は、表示素子として機能できる液晶素子４６２と電気的に接続されている。トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
液晶素子４６２の一対の電極の一方の電位は、画素回路５３４の仕様に応じて適宜設定される。例えば、液晶素子４６２の一対の電極の一方に、共通の電位（コモン電位）を与えてもよいし、後述する容量線ＣＬと同電位としてもよい。また、液晶素子４６２の一対の電極の一方に、画素５３２毎に異なる電位を与えてもよい。液晶素子４６２の一対の電極の他方はノード４６６に電気的に接続されている。液晶素子４６２は、ノード４６６に書き込まれるデータにより配向状態が設定される。
液晶素子４６２を備える表示装置の駆動方法としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ　Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　Ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ　Ｂｅｎｄ　Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子およびその駆動方式として様々なものを用いることができる。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相（Ｂｌｕｅ　Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性を有するため配向処理が不要であり、かつ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
ｇ行ｈ列目の画素回路５３４において、トランジスタ４６１のソースまたはドレインの一方は、配線５３６＿ｈに電気的に接続され、他方はノード４６６に電気的に接続される。トランジスタ４６１のゲートは、配線５３５＿ｇに電気的に接続される。配線５３６＿ｈからはビデオ信号が供給される。トランジスタ４６１は、ノード４６６へのビデオ信号の書き込みを制御する機能を有する。
容量素子４６３の一対の電極の一方は、特定の電位が供給される配線（以下、容量線ＣＬ）に電気的に接続され、他方は、ノード４６６に電気的に接続される。なお、容量線ＣＬの電位の値は、画素回路５３４の仕様に応じて適宜設定される。容量素子４６３は、ノード４６６に書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図２２（Ｃ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ、および／または駆動回路５２１ｂにより各行の画素回路５３４を順次選択し、トランジスタ４６１をオン状態にしてノード４６６にビデオ信号を書き込む。
ノード４６６にビデオ信号が書き込まれた画素回路５３４は、トランジスタ４６１がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、表示領域５３１に画像を表示できる。
また、図２３（Ｂ）に示すように、トランジスタ４６１にバックゲートを有するトランジスタを用いてもよい。図２３（Ｂ）に示すトランジスタ４６１は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。
［周辺回路の構成例］
図２４（Ａ）に駆動回路５１１の構成例を示す。駆動回路５１１は、シフトレジスタ５１２、ラッチ回路５１３、およびバッファ５１４を有する。また、図２４（Ｂ）に駆動回路５２１ａの構成例を示す。駆動回路５２１ａは、シフトレジスタ５２２、およびバッファ５２３を有する。駆動回路５２１ｂも駆動回路５２１ａと同様の構成とすることができる。
シフトレジスタ５１２およびシフトレジスタ５２２にはスタートパルスＳＰ、クロック信号ＣＬＫなどが入力される。
［表示装置の構成例］
上記実施の形態に示したＯＳトランジスタを用いて、シフトレジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成して、システムオンパネルを形成することができる。
本実施の形態では、液晶素子を用いた表示装置の構成例と、ＥＬ素子を用いた表示装置の構成例について説明する。図２５（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、画素４０２がシール材４００５および第２の基板４００６によって封止されている。図２５（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路４００３、および走査線駆動回路４００４が実装されている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８ａ（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）、ＦＰＣ４０１８ｂから供給されている。
図２５（Ｂ）および図２５（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図２５（Ｂ）および図２５（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路４００３が実装されている。図２５（Ｂ）および図２５（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８から供給されている。
また図２５（Ｂ）および図２５（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）などを用いることができる。図２５（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図２５（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり、図２５（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
また第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したＯＳトランジスタを適用することができる。
図２６（Ａ）および図２６（Ｂ）は、図２５（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図２６（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。また、図２６（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう）の一例である。
図２６（Ａ）および図２６（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。
また、第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４は、トランジスタを複数有しており、図２６（Ａ）および図２６（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０、および走査線駆動回路４００４に含まれるトランジスタ４０１１を例示している。図２６（Ａ）では、トランジスタ４０１０およびトランジスタ４０１１上に、絶縁層４１１２が設けられ、図２６（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０３上に形成された電極４０１７を有し、電極４０１７上に絶縁層４１１２が形成されている。なお、電極４０１７はバックゲート電極として機能することができる。
トランジスタ４０１０およびトランジスタ４０１１は、上記実施の形態で示したトランジスタを用いることができる。トランジスタ４０１０およびトランジスタ４０１１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図２６（Ａ）および図２６（Ｂ）で示す本実施の形態の表示装置を信頼性の高い表示装置とすることができる。
また、ＯＳトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、ＯＳトランジスタは、比較的高い電界効果移動度を得ることも可能であるため、高速駆動が可能である。よって、表示装置の駆動回路部や画素部に上記ＯＳトランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能であるため、表示装置の部品点数を削減することができる。
また、図２６（Ａ）および図２６（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。それぞれの電極は、絶縁層４１０３を介して重なっている。
一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
例えば、液晶表示装置の画素部にＯＳトランジスタを用いることにより、容量素子の容量を、液晶容量に対して１／３以下、さらには１／５以下とすることができる。ＯＳトランジスタを用いることにより、容量素子の形成を省略することもできる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図２６（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、図２６（Ａ）および図２６（Ｂ）に示す表示装置は、絶縁層４１１１と絶縁層４１０４を有する。絶縁層４１１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０４でトランジスタの半導体層を挟むことで、外部からの不純物の浸入を防ぐことができる。また、画素部４００２の外側で絶縁層４１１１と絶縁層４１０４が接することで、外部からの不純物の浸入を防ぐ効果を高めることができる。
絶縁層４１０４は、例えば、絶縁層２１０と同様の材料および方法で形成すればよい。絶縁層４１１１は、例えば、絶縁体２８２と同様の材料および方法で形成すればよい。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていてもよい。また、複数の層が積層されるように構成されていてもよい。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ　Ｌｉｋｅ　Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロール、およびチオフェンのうち、２種以上からなる共重合体若しくはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
上記実施の形態で示したシフトレジスタを用いることで、信頼性のよい表示装置を提供することができる。また、上記実施の形態で示したトランジスタを用いることで、表示装置の信頼性をさらに高めることができる。また、上記実施の形態で示したトランジスタを用いることで、高精細化や、大面積化が可能で、表示品質の良い表示装置を提供することができる。また、消費電力が低減された表示装置を提供することができる。
＜表示モジュール＞
上述したＯＳトランジスタを使用した半導体装置の一例として、表示モジュールについて説明する。図２７に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチセンサ６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリ６０１１を有する。なお、バックライトユニット６００７、バッテリ６０１１、タッチセンサ６００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、タッチセンサ６００４、表示パネル６００６、プリント基板６０１０に実装された集積回路などに用いることができる。例えば、表示パネル６００６に前述した表示装置を用いることができる。
上部カバー６００１および下部カバー６００２は、タッチセンサ６００４や表示パネル６００６などのサイズに合わせて、形状や寸法を適宜変更することができる。
タッチセンサ６００４は、抵抗膜方式または静電容量方式のタッチセンサを表示パネル６００６に重畳して用いることができる。表示パネル６００６にタッチセンサの機能を付加することも可能である。例えば、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することなども可能である。または、表示パネル６００６の各画素内に光センサを設け、光学式のタッチセンサの機能を付加することなども可能である。また、タッチセンサ６００４を設ける必要が無い場合は、タッチセンサ６００４を省略することができる。
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。また、表示パネル６００６に発光表示装置などを用いる場合は、バックライトユニット６００７を省略することができる。
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０側から発生する電磁波を遮断するための電磁シールドとしての機能を有する。また、フレーム６００９は、放熱板としての機能を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路などを有する。電源回路に電力を供給する電源としては、バッテリ６０１１であってもよいし、商用電源であってもよい。なお、電源として商用電源を用いる場合には、バッテリ６０１１を省略することができる。
また、表示モジュール６０００に、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図２８に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２８に、電子機器の例を示す。
［携帯電話］
図２８（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、音声を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［情報端末］
図２８（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器の例としてスマートフォン、及びデスクトップ用情報端末を、それぞれ図２８（Ａ）、（Ｂ）に図示したが、人工知能は、スマートフォン、及びデスクトップ用情報端末以外の情報端末にも適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
図２８（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
図２８（Ｃ）では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
図２８（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
本来、ゲームの進行、ゲーム上に登場するキャラクターの言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻によって、ゲーム上に登場するキャラクターの言動が変化するといった表現が可能となる。
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図２８（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図２８（Ｅ１）は移動体の一例である自動車５７００を示し、図２８（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図２８（Ｅ１）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、図２８（Ｅ１）および（Ｅ２）では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［放送システム］
本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。
図２８（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図２８（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置（図示しない）を備え、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
図２８（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図２８（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
１０　ダイオード、１０ｂｇ　ダイオード、１０ｄ　ダイオード、１０ｓ　ダイオード、１０ｔｇ　ダイオード、２０　基板、２１　領域、２１ｂｇ　領域、２１ｄ　領域、２１ｓ　領域、２１ｔｇ　領域、２２　領域、２２ｂｇ　領域、２２ｄ　領域、２２ｓ　領域、２２ｔｇ　領域、２４ｂｇ　プラグ、２４ｄ　プラグ、２４ｓ　プラグ、２４ｔｇ　プラグ、２６ｂｇ　配線、２６ｂｇ１　配線、２６ｂｇ２　配線、２６ｄ　配線、２６ｄ１　配線、２６ｄ２　配線、２６ｓ　配線、２６ｓ１　配線、２６ｓ２　配線、２６ｔｇ　配線、２６ｔｇ１　配線、２６ｔｇ２　配線、２９　導電体、２００　トランジスタ、２００ｂｇ　トランジスタ、２００ｄ　トランジスタ、２００ｓ　トランジスタ、２００ｔ　トランジスタ、２００ｔｇ　トランジスタ、２０５　導電体、２３０　酸化物、２６０　導電体

Claims (9)

  1. 　基板上の第１の導電体と、第２の導電体と、第３の導電体と、酸化物半導体と、を有するトランジスタと、第１のダイオード素子と、第２のダイオード素子と、第３のダイオード素子とを有し、
    　前記トランジスタに帯電した電荷は、前記第１のダイオード素子、前記第２のダイオード素子、または、前記第３のダイオード素子を介して、前記半導体基板へと移動する半導体装置。
  2. 　請求項１において、
    　前記第１のダイオード素子、前記第２のダイオード素子、前記第３のダイオード素子、および前記第４のダイオード素子は、第４の導電体と電気的に接続される半導体装置。
  3. 　基板上の第１の導電体と、第２の導電体と、第３の導電体と、酸化物半導体と、を有するトランジスタと、第１の容量素子と、第２の容量素子と、第３の容量素子とを有し、
    　前記トランジスタに帯電した電荷は、前記第１の容量素子、前記第２の容量素子、または前記第３の容量素子に、移動し、固定される半導体装置。
  4. 　請求項３において、
    　前記前記第１の容量素子、前記第２の容量素子、および前記第３の容量素子は、第４の導電体と電気的に接続される半導体装置。
  5. 　請求項２、または請求項４において、
    　前記第４の導電体は、前記トランジスタのゲート電極として機能する半導体装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　前記半導体装置は、２個以上の前記トランジスタを有する半導体装置。
  7. 　基板上の第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
    　前記第４のトランジスタは、第１の導電体、第２の導電体、第３の導電体、および酸化物半導体を有し、
    　前記第１の導電体は、前記第１のトランジスタを介して、前記半導体基板と電気的に接続し、
    　前記第２の導電体は、前記第１のトランジスタを介して、前記半導体基板と電気的に接続し、
    　前記第３の導電体は、前記第１のトランジスタを介して、前記半導体基板と電気的に接続し、
    　前記第４の導電体は、前記第１のトランジスタを介して、前記半導体基板と電気的に接続している半導体装置。
  8. 　請求項７において、
    　前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは、容量素子として機能する半導体装置。
  9. 　請求項７において、
    　前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは、ダイオード素子として機能する半導体装置。
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