CN106165106B - 晶体管以及半导体装置 - Google Patents

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Abstract

本发明可以提供一种寄生电容小的晶体管。可以提供一种频率特性高的晶体管。可以提供一种包括该晶体管的半导体装置。提供一种晶体管，包括氧化物半导体、第一导电体、第二导电体、第三导电体、第一绝缘体以及第二绝缘体。第一导电体具有第一导电体与氧化物半导体隔着第一绝缘体相互重叠的第一区域、第一导电体与第二导电体隔着第一绝缘体及第二绝缘体相互重叠的第二区域以及第一导电体与第三导电体隔着第一绝缘体及第二绝缘体相互重叠的第三区域。氧化物半导体包括该氧化物半导体与第二导电体接触的第四区域以及该氧化物半导体与第三导电体接触的第五区域。

Description

晶体管以及半导体装置
技术领域
本发明例如涉及一种晶体管、半导体装置以及其制造方法。本发明例如涉及一种显示装置、发光装置、照明装置、蓄电装置、存储装置、处理器或电子设备。本发明涉及一种显示装置、液晶显示装置、发光装置、存储装置或电子设备的制造方法。本发明涉及一种半导体装置、显示装置、液晶显示装置、发光装置、存储装置或电子设备的驱动方法。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种程序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
在本说明书等中，半导体装置一般地是指能够通过利用半导体特性而工作的装置。显示装置、发光装置、照明装置、电光装置、半导体电路以及电子设备有时包括半导体装置。
背景技术
近年来，包括氧化物半导体的晶体管受到关注。氧化物半导体可以利用溅射法等形成，所以可以用于构成大型显示装置的晶体管的半导体。另外，因为可以改良包含非晶硅的晶体管的生产设备的一部分而利用，所以包含氧化物半导体的晶体管还具有可以抑制设备投资的优点。
已知包含氧化物半导体的晶体管的泄漏电流在非导通状态下极小。例如，应用了包含氧化物半导体的晶体管的泄漏电流低的特性的低功耗CPU等已被公开(参照专利文献1)。
[专利文献]
[专利文献1]日本专利申请公开第2012-257187号公报
发明内容
本发明的一个方式的目的之一是提供一种寄生电容小的晶体管。本发明的另一个方式的目的之一是提供一种频率特性高的晶体管。本发明的另一个方式的目的之一是提供一种电特性良好的晶体管。本发明的另一个方式的目的之一是提供一种电特性稳定的晶体管。本发明的另一个方式的目的之一是提供一种关态电流(off-state current)低的晶体管。本发明的另一个方式的目的之一是提供一种新颖的晶体管。本发明的另一个方式的目的之一是提供一种包括上述晶体管的半导体装置。本发明的另一个方式的目的之一是提供一种工作速度快的半导体装置。本发明的另一个方式的目的之一是提供一种新颖的半导体装置。本发明的另一个方式的目的之一是提供一种包括上述半导体装置的模块。本发明的另一个方式的目的之一是提供一种包括上述半导体装置或上述模块的电子设备。
注意，对上述目的的描述并不妨碍其他目的的存在。本发明的一个方式并不需要实现所有上述目的。除上述目的外的目的从说明书、附图及权利要求书等的描述中是显而易见的，并且可以从所述描述中抽出。
(1)本发明的一个方式是一种晶体管，包括氧化物半导体、第一导电体、第二导电体、第三导电体、第一绝缘体以及第二绝缘体。第一导电体包括第一区域、第二区域以及第三区域。第一区域具有第一导电体与氧化物半导体隔着第一绝缘体相互重叠的区域，第二区域具有第一导电体与第二导电体隔着第一绝缘体及第二绝缘体相互重叠的区域，第三区域具有第一导电体与第三导电体隔着第一绝缘体及第二绝缘体相互重叠的区域。氧化物半导体包括第四区域以及第五区域。第四区域具有氧化物半导体与第二导电体相互接触的区域，并且，第五区域具有氧化物半导体与第三导电体相互接触的区域。
(2)本发明的一个方式是一种半导体装置，包括p沟道型晶体管以及n沟道型晶体管。p沟道型晶体管的源极或漏极与n沟道型晶体管的源极或漏极电连接，p沟道型晶体管的栅极与n沟道型晶体管的栅极电连接。p沟道型晶体管在沟道形成区域中包含硅，并且，n沟道型晶体管是(1)所述的晶体管。
(3)本发明的一个方式是(2)所述的半导体装置，其中p沟道型晶体管使用其顶面的结晶面包括(110)面的区域的硅衬底形成。
(4)本发明的一个方式是(2)或(3)所述的半导体装置，其中p沟道型晶体管的沟道形成区域具有浓度梯度，使得赋予n型导电性的杂质浓度向该沟道形成区域的表面附近增高。
(5)本发明的一个方式是(2)至(4)之中任一个所述的半导体装置，其中p沟道型晶体管的栅极包括功函数为4.5eV或更大的导电体。
(6)本发明的一个方式是(2)至(5)之中任一个所述的半导体装置，其中氧化物半导体包含铟。
(7)本发明的一个方式是(2)至(6)之中任一个所述的半导体装置，其中氧化物半导体包括第一氧化物半导体层、第二氧化物半导体层以及第三氧化物半导体层，并具有第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层相互重叠的区域。
注意，在本发明的一个方式的半导体装置中，也可以使用其他半导体代替氧化物半导体。
本发明能够提供一种寄生电容小的晶体管。能够提供一种频率特性高的晶体管。能够提供一种电特性良好的晶体管。能够提供一种电特性稳定的晶体管。能够提供一种关态电流低的晶体管。能够提供一种新颖的晶体管。能够提供一种包括上述晶体管的半导体装置。能够提供一种工作速度快的半导体装置。能够提供一种新颖的半导体装置。能够提供一种包括上述半导体装置的模块。此外，能够提供一种包括上述半导体装置或上述模块的电子设备。
注意，对上述效果的描述并不妨碍其他效果的存在。本发明的一个方式并不需要实现所有上述效果。除上述效果外的效果从说明书、附图及权利要求书等的描述中是显而易见的，并且可以从所述描述中抽出。
附图说明
在附图中：
图1A和图1B是示出本发明的一个方式的晶体管的俯视图及截面图；
图2A至图2D是示出本发明的一个方式的晶体管的一部分的截面图；
图3A和图3B是本发明的一个方式的晶体管的截面图及能带图；
图4A和图4B是示出本发明的一个方式的晶体管的截面图；
图5A和图5B是示出本发明的一个方式的晶体管的制造方法的截面图；
图6A和图6B是示出本发明的一个方式的晶体管的制造方法的截面图；
图7A和图7B是示出本发明的一个方式的晶体管的制造方法的截面图；
图8A和图8B是示出本发明的一个方式的晶体管的制造方法的截面图；
图9A和图9B是示出本发明的一个方式的晶体管的制造方法的俯视图及截面图；
图10A和图10B是示出本发明的一个方式的晶体管的截面图；
图11A和图11B是示出本发明的一个方式的晶体管的制造方法的截面图；
图12A和图12B是示出本发明的一个方式的晶体管的制造方法的截面图；
图13A和图13B是示出本发明的一个方式的晶体管的制造方法的截面图；
图14A和图14B是本发明的一个方式的半导体装置的电路图；
图15是示出本发明的一个方式的半导体装置的截面图；
图16是示出本发明的一个方式的半导体装置的截面图；
图17是示出本发明的一个方式的半导体装置的截面图；
图18A和图18B是本发明的一个方式的存储装置的电路图；
图19是示出本发明的一个方式的CPU的方框图；
图20是本发明的一个方式的存储元件的电路图；
图21A至图21C是本发明的一个方式的显示装置的俯视图及电路图；
图22A至图22F示出本发明的一个方式的电子设备。
具体实施方式
下面，将参照附图对本发明的实施方式进行详细的说明。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容可以被变换为各种形式。此外，本发明不应该被解释为仅限定在实施方式和实施例所记载的内容中。当利用附图说明发明结构时，表示相同部分的附图标记在不同的附图中共同使用。注意，有时使用相同的阴影图案表示相同的部分，而不特别附加附图标记。
注意，在附图中，有时为了清楚了解而夸大尺寸、膜(层)的厚度或区域。
在本说明书中，例如，当使用“直径”、“粒径(直径)”、“大小”、“尺寸”或“宽度”来规定物体形状时，可以将其换称为容纳物体的最小立方体的一边长度或者物体的一个截面的当量圆直径。“物体的一个截面的当量圆直径”的词句是指等于物体的一个截面的面积的正圆形的直径。
注意，电压大多指某个电位与基准电位(例如，接地电位(GND)或源电位)之间的电位差。可以将电压换称为电位，并且反之亦然。
注意，为方便起见，在本说明书中附加了诸如“第一”和“第二”等的序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”的词句适当地替换为“第二”或“第三”等。此外，在本说明书等中记载的序数词与用于指定本发明的一个方式的序数词不需要一致。
注意，例如在导电性充分低时，有时“半导体”具有“绝缘体”的特性。此外，“半导体”和“绝缘体”的境界不清楚，因此有时不能精确地区别“半导体”和“绝缘体”。由此，有时可以将本说明书所记载的“半导体”换称为“绝缘体”。同样地，有时可以将本说明书所记载的“绝缘体”换称为“半导体”。
另外，例如在导电性充分高时，有时“半导体”具有“导电体”的特性。此外，“半导体”和“导电体”的境界不清楚，因此有时不能精确地区别“半导体”和“导电体”。由此，有时可以将本说明书所记载的“半导体”换称为“导电体”。同样地，有时可以将本说明书所记载的“导电体”换称为“半导体”。
注意，半导体的杂质例如是指构成半导体的主要成分之外的元素。例如，浓度低于0.1atomic％的元素是杂质。有时由于包含杂质而例如导致在半导体膜中形成DOS(Densityof States：态密度)，载流子迁移率降低或结晶性降低。在半导体是氧化物半导体的情况下，改变半导体特性的杂质的例子包括第一族元素、第二族元素、第十四族元素、第十五族元素及主要成分之外的过渡金属，尤其是，例如有氢(包括水)、锂、钠、硅、硼、磷、碳及氮。在氧化物半导体的情况下，有时由于诸如氢等杂质的混入导致氧空位的产生。此外，在半导体是硅膜的情况下，改变半导体特性的杂质的例子包括氧、除氢之外的第一族元素、第二族元素、第十三族元素及第十五族元素。
在本说明书中，在记载为“A具有浓度B的区域”时，例如包括：A的某区域在深度方向上整体的浓度为B的情况；A的某区域在深度方向上的浓度的平均值为B的情况；A的某区域在深度方向上的浓度的中值为B的情况；A的某区域在深度方向上的浓度的最大值为B的情况；A的某区域在深度方向上的浓度的最小值为B的情况；A的某区域在深度方向上的浓度的收敛值为B的情况；以及A中的在测量中能够得到可能是个准确的值的区域的浓度为B的情况。
在本说明书中，在记载为“A具有大小B、长度B、厚度B、宽度B或距离B的区域”时，例如包括：A的某区域整体的大小、长度、厚度、宽度或距离为B的情况；A的某区域的大小、长度、厚度、宽度或距离的平均值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的中值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的最大值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的最小值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的收敛值为B的情况；以及A中的在测量中能够得到可能是个准确的值的区域的大小、长度、厚度、宽度或距离为B的情况。
注意，例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于开启状态时，在半导体中电流流动的部分)与栅电极相互重叠的区域或形成有沟道的区域中的源极(源区域或源电极)与漏极(漏区域或漏电极)之间的距离。在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。即，一个晶体管的沟道长度有时不局限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
例如，沟道宽度是指半导体(或在晶体管处于开启状态时，在半导体中电流流动的部分)与栅电极相互重叠的区域或形成有沟道的区域中的源极与漏极相对的部分的长度。在一个晶体管中，沟道宽度在所有区域中不一定为相同。换言之，一个晶体管的沟道宽度有时不局限于一个值。因此，在本说明书中，沟道宽度是形成有沟道的区域中的任一个值、最大值、最小值或平均值。
注意，根据晶体管的结构，有时实际上形成有沟道的区域中的沟道宽度(下面称为实效的沟道宽度)不同于晶体管的俯视图所示的沟道宽度(下面称为外观上的沟道宽度)。例如，在具有立体结构的晶体管中，有时因为实效的沟道宽度大于晶体管的俯视图所示的外观上的沟道宽度，所以不能忽略其影响。例如，在具有微型且立体结构的晶体管中，有时形成在半导体侧面的沟道区域的比例大于形成在半导体顶面的沟道区域的比例。在此情况下，在实际上形成有沟道时获得的实效的沟道宽度大于俯视图所示的外观上的沟道宽度。
在具有立体结构的晶体管中，有时难以测定实效的沟道宽度。例如，为了根据设计值估计实效的沟道宽度，需要一个假设，即已知半导体的形状。因此，在半导体的形状不确定的情况下，难以正确地测定实效的沟道宽度。
于是，在本说明书中，有时在晶体管的俯视图中将作为半导体与栅电极相互重叠的区域中的源极与漏极相对的部分的长度的外观上的沟道宽度称为围绕沟道宽度(SCW：Surrounded Channel Width)。此外，在本说明书中，在简单地使用“沟道宽度”的词句的情况下，有时是指围绕沟道宽度和外观上的沟道宽度。或者，在本说明书中，在简单地使用“沟道宽度”的词句的情况下，有时是指实效的沟道宽度。注意，通过取得截面TEM图像等并对该图像进行分析等，可以决定沟道长度、沟道宽度、实效的沟道宽度、外观上的沟道宽度及围绕沟道宽度等的值。
注意，在通过计算求得晶体管的电场迁移率和每个沟道宽度的电流值等的情况下，有时使用围绕沟道宽度计算。在此情况下，该求得的值有时不同于使用实效的沟道宽度计算来求得的值。
注意，在本说明书中，“A具有比B突出的形状”的记载例如有时意味着在俯视图或截面图中A的至少一个端部位于B的至少一个端部的外侧。因此，可以将“A具有比B突出的形状”的记载解释为“A的一个端部位于B的一个端部的外侧”的记载。
在本说明书中，“平行”的词句是指两条直线形成的角度大于或等于-10°且小于或等于10°的情况，因此，还包括该角度大于或等于-5°且小于或等于5°的情况。“垂直”的词句是指两条直线形成的角度大于或等于80°且小于或等于100°的情况，因此，包括该角度大于或等于85°且小于或等于95°的情况。
在本说明书中，六方晶系包括三方晶系和菱方晶系。
<晶体管的结构>
下面，说明本发明的实施方式的晶体管的结构。
<晶体管结构1>
图1A及图1B是本发明的一个方式的晶体管490的俯视图及截面图。图1A是俯视图。图1B是对应于图1A所示的点划线A1-A2及点划线A3-A4的截面图。注意，在图1A的俯视图中，为了明确起见，省略构成要素的一部分。
在图1B中，晶体管490包括：衬底400上的绝缘体401；绝缘体401上的绝缘体402；绝缘体402上的半导体406；均包括与半导体406的顶面及侧面接触的区域的导电体416a及导电体416b；与导电体416a及导电体416b的顶面接触且具有到达导电体416a的开口及到达导电体416b的开口的绝缘体410；通过绝缘体410的开口分别与导电体416a和导电体416b接触的导电体424a和导电体424b；与半导体406的顶面接触的绝缘体412；隔着绝缘体412配置于半导体406上的导电体404；以及绝缘体410及导电体404上的绝缘体408。
注意，晶体管490不需要包括绝缘体401。注意，晶体管490不需要包括绝缘体402。注意，晶体管490不需要包括绝缘体408。注意，晶体管490不需要包括导电体424a。注意，晶体管490不需要包括导电体424b。
在图1B中，在晶体管490的绝缘体408上包括：具有到达导电体424a的开口及到达导电体424b的开口的绝缘体418；以及通过绝缘体418的开口分别与导电体424a和导电体424b接触的导电体426a和导电体426b。
在晶体管490中，导电体404具有栅电极的功能。绝缘体412具有栅极绝缘体的功能。导电体416a及导电体416b具有源电极以及漏电极的功能。因此，能够由施加到导电体404的电位控制半导体406的电阻。即，能够由施加到导电体404的电位控制导电体416a与导电体416b之间的导通或非导通。
在晶体管490中，导电体404包括隔着绝缘体410与导电体416a重叠的区域以及隔着绝缘体410与导电体416b重叠的区域。晶体管490通过在导电体404与导电体416a之间及导电体404与导电体416b之间包括绝缘体410，可以减小寄生电容。因此，晶体管490成为频率特性高的晶体管。
如图1B所示，半导体406的侧面与导电体416a及导电体416b接触。另外，可以由具有栅电极的功能的导电体404的电场电围绕半导体406。将由栅电极的电场电围绕半导体的结构称为围绕沟道(surrounded channel)(s-沟道(s-channel))结构。因此，有时沟道形成在整个半导体406(体(bulk))中。在s-沟道结构中，可以使大电流流过晶体管的源极与漏极之间，由此可以增大导通时的电流(通态电流)。另外，由于半导体406由导电体404的电场围绕，所以能够减少非导通时的电流(关态电流(off-state current))。
注意，当使晶体管490被具有阻挡诸如氢等的杂质及氧的功能的绝缘体围绕时，能够使晶体管490的电特性稳定。例如，作为绝缘体401和绝缘体408，也可以使用具有阻挡诸如氢等的杂质及氧的功能的绝缘体。
作为具有阻挡诸如氢等的杂质及氧的功能的绝缘体，例如也可以具有包括包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层结构或叠层结构。
例如，绝缘体401也可以由氧化铝、氧化镁、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽形成。注意，绝缘体401优选包含氧化铝或氮化硅。例如，通过使绝缘体401包含氧化铝或氮化硅，能够抑制诸如氢等的杂质混入半导体406，并且能够减少氧向外的扩散。
另外，例如，绝缘体408也可以由氧化铝、氧化镁、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽形成。注意，绝缘体408优选包含氧化铝或氮化硅。例如，通过使绝缘体408包含氧化铝或氮化硅，能够抑制诸如氢等的杂质混入半导体406，并且能够减少氧向外的扩散。
作为绝缘体402，例如也可以具有包括包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层结构或叠层结构。例如，作为绝缘体402，也可以由氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽形成。
绝缘体402也可以具有防止杂质从衬底400扩散的功能。在半导体406为氧化物半导体的情况下，绝缘体402可以具有向半导体406供应氧的功能。
作为导电体416a及导电体416b，例如也可以具有包括包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种或多种的导电体的单层结构或叠层结构。例如，也可以使用合金或化合物，而也可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体或者包含钛及氮的导电体等。
可以根据导电体416a或导电体416b的端部形状形成偏置区域或重叠区域。
在图2A及图2B所示的截面图中，在导电体416a的端部处半导体406的顶面与导电体416a的侧面所形成的角度为θa，在导电体416b的端部处半导体406的顶面与导电体416b的侧面所形成的角度为θb。注意，在导电体416a的端部或导电体416b的端部处具有角度的范围时，θa或θb为该角度的平均值、中值、最小值或最大值。
在图2A中，因为θa的角度大且导电体416a的突出量比绝缘体412的厚度小，所以形成偏置区域Loffa。同样地，在图2A中，因为θb的角度大且导电体416b的突出量比绝缘体412的厚度小，所以形成偏置区域Loffb。例如，θa和θb也可以大于或等于60°且小于90°。注意，Loffa与Loffb的大小既可以相同，又可以不同。例如，当使Loffa与Loffb的大小相同时，能够降低半导体装置中的多个晶体管490的电特性或形状的偏差。另一方面，当使Loffa与Loffb的大小不同时，有时能够降低由于电场集中在特定区域中而导致的晶体管490的劣化。
在图2B中，因为θa的角度小且导电体416a的突出量比绝缘体412的厚度大，所以形成重叠区域Lova。同样地，在图2B中，因为θb的角度小且导电体416b的突出量比绝缘体412的厚度大，所以形成重叠区域Lovb。例如，θa和θb也可以大于或等于15°且小于60°，或大于或等于20°且小于50°。注意，Lova与Lovb的大小既可以相同，又可以不同。例如，当使Lova与Lovb的大小相同时，能够降低半导体装置中的多个晶体管490的电特性或形状的偏差。另一方面，当使Lova与Lovb的大小不同时，有时能够降低由于电场集中在特定区域中而导致的晶体管490的劣化。
注意，晶体管490也可以包括偏置区域和重叠区域的两者。例如，通过具有Lova和Loffb，能够增大通态电流，并降低由于电场集中在特定区域中而导致的晶体管490的劣化。
在图2C所示的截面图中，在导电体416a的端部处半导体406的顶面与导电体416a的侧面所形成的角度大致垂直，在导电体416b的端部处半导体406的顶面与导电体416b的侧面所形成的角度大致垂直。在此情况下，绝缘体412的厚度对应于偏置区域的长度(在图2C中表示为Loffa或Loffb)。
在图2D所示的截面图中，导电体416a和导电体416b的端部具有曲面。通过使导电体416a及导电体416b的端部具有曲面，有时能够降低导电体416a及导电体416b的端部处的电场集中。因此，有时能够降低由于发生电场集中而导致的晶体管490的劣化。
作为绝缘体410，例如也可以具有包括包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层结构或叠层结构。例如，绝缘体410可以由氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽形成。
注意，绝缘体410优选包括相对介电常数低的绝缘体。例如，绝缘体410优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅或树脂等。或者，绝缘体410优选具有氧化硅或氧氮化硅与树脂的叠层结构。当氧化硅或氧氮化硅对热稳定时，通过与树脂组合，可以实现热稳定且相对介电常数低的叠层结构。树脂的例子包括聚酯、聚烯烃、聚酰胺(尼龙或芳族聚酰胺等)、聚酰亚胺、聚碳酸酯及丙烯酸。
作为绝缘体412，例如也可以具有包括包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层结构或叠层结构。例如，绝缘体412也可以由氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽形成。
绝缘体412优选包括相对介电常数高的绝缘体。例如，绝缘体412优选包含氧化镓、氧化铪、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物或者含有硅及铪的氧氮化物等。或者，绝缘体412优选具有氧化硅或氧氮化硅与相对介电常数高的绝缘体的叠层结构。当氧化硅或氧氮化硅对热稳定时，通过与相对介电常数高的绝缘体组合，可以实现热稳定且相对介电常数高的叠层结构。例如，当绝缘体412的氧化铝、氧化镓或氧化铪在半导体406一侧时，能够抑制氧化硅或氧氮化硅所含有的硅混入半导体406。另外，在氧化硅或氧氮化硅在半导体406一侧时，有时在氧化铝、氧化镓或氧化铪与氧化硅或氧氮化硅的界面处形成陷阱中心。该陷阱中心有时可以通过俘获电子而使晶体管的阈值电压向正方向漂移。
作为导电体404，例如也可以具有包括包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种或多种的导电体的单层结构或叠层结构。例如，也可以使用合金或化合物，而也可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体或者包含钛及氮的导电体等。
作为导电体424a及导电体424b，例如也可以具有包括包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种或多种的导电体的单层结构或叠层结构。例如，也可以使用合金或化合物，而也可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体或者包含钛及氮的导电体等。
作为导电体426a及导电体426b，例如也可以具有包括包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种或多种的导电体的单层结构或叠层结构。例如，也可以使用合金或化合物，而也可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体或者包含钛及氮的导电体等。
作为绝缘体418，例如也可以具有包括包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层结构或叠层结构。例如，绝缘体418也可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽形成。
注意，绝缘体418优选包括相对介电常数低的绝缘体。例如，绝缘体418优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅或树脂等。或者，绝缘体418优选具有氧化硅或氧氮化硅与树脂的叠层结构。当对热稳定的氧化硅或氧氮化硅与树脂组合时，可以实现热稳定且相对介电常数低的叠层结构。树脂的例子包括聚酯、聚烯烃、聚酰胺(尼龙或芳族聚酰胺等)、聚酰亚胺、聚碳酸酯及丙烯酸树脂。
作为半导体406，优选使用氧化物半导体。注意，有时可以使用硅(包含应变硅)、锗、硅锗、碳化硅、砷化镓、砷化铝镓、铟磷、氮化镓或有机半导体等。
下面说明氧化物半导体的结构。
氧化物半导体大致分为非单晶氧化物半导体和单晶氧化物半导体。非单晶氧化物半导体包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶氧化物半导体、微晶氧化物半导体以及非晶氧化物半导体等。
首先，说明CAAC-OS。
CAAC-OS是一种具有呈c轴取向的多个结晶部的氧化物半导体。
通过使用透射电子显微镜(TEM：Transmission Electron Microscope)观察CAAC-OS的亮视场像及衍射图案的复合分析图像(也称为高分辨率TEM图像)，来能观察到多个结晶部。然而，在高分辨率TEM图像中，观察不到各结晶部之间的明确的边界，即晶界(grainboundary)。因此，在CAAC-OS中，不容易发生由晶界引起的电子迁移率的下降。
在从与样品面大致平行的方向观察CAAC-OS膜的高分辨率截面TEM图像中，可以确认到在结晶部中金属原子排列为层状。各金属原子层具有反映了形成CAAC-OS的面(也称为形成面)或CAAC-OS的顶面的凸凹的形状并以平行于CAAC-OS的形成面或顶面的方式排列。
在从与样品面大致垂直的方向观察CAAC-OS的平面的高分辨率TEM图像中，可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。
使用X射线衍射(XRD:X-Ray Diffraction)装置对CAAC-OS进行结构分析。例如，当利用面外(out-of-plane)法分析包括InGaZnO4结晶的CAAC-OS时，在衍射角(2θ)为31°附近时常出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS的形成面或顶面的方向。
注意，当利用面外法分析包括InGaZnO4结晶的CAAC-OS时，除了在2θ为31°附近的峰值之外，有时还在2θ为36°附近观察到峰值。2θ为36°附近的峰值意味着CAAC-OS的一部分中含有不具有c轴取向的结晶。优选的是，在CAAC-OS中在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
CAAC-OS是杂质浓度低的氧化物半导体。杂质是指诸如氢、碳、硅或过渡金属元素等的氧化物半导体的主要成分以外的元素。某一种元素(尤其是，硅等)与氧的键合力比构成氧化物半导体的金属元素与氧的键合力强，该元素会夺取氧化物半导体中的氧，从而打乱氧化物半导体的原子排列，导致氧化物半导体的结晶性下降。由于诸如铁或镍等的重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以当包含在氧化物半导体内时，会打乱氧化物半导体的原子排列，导致结晶性下降。注意，包含在氧化物半导体中的杂质有时成为载流子陷阱或载流子发生源。
此外，CAAC-OS是缺陷态密度低的氧化物半导体。例如，氧化物半导体中的氧空位成为载流子陷阱，或因俘获氢而成为载流子发生源。
将杂质浓度低且缺陷态密度低(氧空位量少)的状态称为“高纯度本征”或“实质上高纯度本征”的状态。在高纯度本征或实质上高纯度本征的氧化物半导体中载流子发生源少，所以有时可以降低载流子密度。因此，包括该氧化物半导体的晶体管很少具有负阈值电压的电特性(也称为常开启特性)。在高纯度本征或实质上高纯度本征的氧化物半导体中载流子陷阱少。因此，包括该氧化物半导体的晶体管的电特性变动小且可靠性高。被氧化物半导体的载流子陷阱俘获的电荷直到被释放需要长时间。被俘获的电荷有时像固定电荷那样动作。因此，包含杂质浓度高且缺陷态密度高的氧化物半导体的晶体管的电特性有时不稳定。
在使用CAAC-OS的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。
接下来，说明微晶氧化物半导体。
在微晶氧化物半导体的高分辨率TEM图像中有能够观察到结晶部的区域和观察不到明确的结晶部的区域。在微晶氧化物半导体中含有的结晶部的尺寸大多大于或等于1nm且小于或等于100nm或者大于或等于1nm且小于或等于10nm。尤其是，将具有尺寸大于或等于1nm且小于或等于10nm或者大于或等于1nm且小于或等于3nm的微晶称为纳米晶(nc：nanocrystal)。将包含纳米晶的氧化物半导体称为nc-OS(nanocrystalline OxideSemiconductor：纳米晶氧化物半导体)。例如在nc-OS的高分辨率TEM图像中，有时不能明确地确认到晶界。
nc-OS在微小区域(例如是大于或等于1nm且小于或等于10nm的区域，特别是大于或等于1nm且小于或等于3nm的区域)中其原子排列具有周期性。nc-OS在不同的结晶部之间观察不到晶体取向的规律性。因此，在膜整体上观察不到取向性。所以，有时nc-OS根据某些分析方法与非晶氧化物半导体不能够差别。例如，在通过利用使用其束径比结晶部大的X射线的XRD装置的面外法对nc-OS进行结构分析时，检测不出表示结晶面的峰值。此外，在对nc-OS进行使用其束径比结晶部大(例如，50nm或更大)的电子射线的电子衍射(也称为选区电子衍射)时，观察到类似于光晕图案的衍射图案。另一方面，在对nc-OS进行使用其束径近于或小于结晶部的电子射线的纳米束电子衍射图案中，观察到斑点。另外，在nc-OS的纳米束电子衍射图案中，有时观察到如圆圈那样的(环状的)亮度高的区域。在nc-OS的纳米束电子衍射图案中，还有时观察到环状的区域内的多个斑点。
由此，nc-OS是其规律性比非晶氧化物半导体高的氧化物半导体。因此，nc-OS的缺陷态密度比非晶氧化物半导体低。但是，nc-OS在不同的结晶部之间观察不到晶体取向的规律性。所以，nc-OS的缺陷态密度比CAAC-OS高。
接着，说明非晶氧化物半导体。
非晶氧化物半导体是原子排列没有规律且不具有结晶部的氧化物半导体。其一个例子为具有如石英那样的无定形状态的非晶氧化物半导体。
在非晶氧化物半导体的高分辨率TEM图像中无法发现结晶部。
在使用XRD装置通过面外法对非晶氧化物半导体进行结构分析时，检测不到表示结晶面的峰值。在对非晶氧化物半导体进行电子衍射时，观察到光晕图案。此外，在对非晶氧化物半导体进行纳米束电子衍射时，观察不到斑点而观察到光晕图案。
注意，氧化物半导体有时具有示出介于nc-OS与非晶氧化物半导体之间的物性的结构。将具有这样的结构的氧化物半导体特别称为类似非晶氧化物半导体(a-like OS：amorphous-like Oxide Semiconductor)。
在a-like OS的高分辨率TEM图像中有时观察到空洞(void)。另外，在高分辨率TEM图像中，有能够明确地观察到结晶部的区域和不能观察到结晶部的区域。在a-like OS膜中，有时因为用于TEM观察的微量电子束而产生晶化，由此观察到结晶部的生长。另一方面，在良好的nc-OS膜中，几乎没有观察到因为用于TEM观察的微量电子束而产生的晶化。
注意，可以使用高分辨率TEM图像测定a-like OS膜及nc-OS膜的结晶部大小。例如，InGaZnO4的结晶具有层状结构，在In-O层间包括两个Ga-Zn-O层。InGaZnO4结晶的单位晶格具有三个In-O层和六个Ga-Zn-O层这九个层在c轴方向上层叠的结构。因此，这些相邻的层间的间隔等于(009)面的晶格表面间隔(也称为d值)。经结晶结构分析得出该值为0.29nm。因此，着眼于高分辨率TEM图像的晶格条纹，在晶格条纹的间隔大于或等于0.28nm且小于或等于0.30nm的区域，每个晶格条纹都对应于InGaZnO4的结晶的a-b面。
注意，氧化物半导体例如也可以是包括非晶氧化物半导体、a-like OS、微晶氧化物半导体和CAAC-OS中的两种或多种的叠层膜。
图3A是将晶体管490的一部分放大的截面图。在图3A中，半导体406是依次层叠半导体层406a、半导体层406b及半导体层406c的叠层膜。
下面，对可用于半导体层406a、半导体层406b或半导体层406c等的半导体进行说明。
半导体层406b例如是包含铟的氧化物半导体。例如，通过使半导体层406b包含铟，其载流子迁移率(电子迁移率)得到提高。半导体层406b优选包含元素M。元素M优选是铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、钇、锆、钼、镧、铈、钕、铪、钽及钨等。注意，作为元素M有时也可以组合上述两个或多个元素。元素M例如是与氧的键能高的元素。元素M例如是与氧的键能高于铟的元素。元素M例如是可以增大氧化物半导体的能隙的元素。此外，半导体层406b优选包含锌。当氧化物半导体包含锌时，氧化物半导体有时容易晶化。
注意，半导体层406b不局限于包含铟的氧化物半导体。半导体层406b例如也可以是诸如锌锡氧化物、镓锡氧化物或氧化镓等的不包含铟且包含锌的氧化物半导体、不包含铟且包含镓的氧化物半导体或不包含铟且包含锡的氧化物半导体。
作为半导体层406b，也可以使用能隙大的氧化物。半导体层406b的能隙例如大于或等于2.5eV且小于或等于4.2eV，优选大于或等于2.8eV且小于或等于3.8eV，更优选大于或等于3eV且小于或等于3.5eV。
例如，半导体层406a及半导体层406c包括构成半导体层406b的氧之外的元素中的一种或多种元素。因为半导体层406a及半导体层406c包括构成半导体层406b的氧之外的元素中的一种或多种元素，所以不容易在半导体层406a与半导体层406b的界面以及半导体层406b与半导体层406c的界面处形成界面态。
下面，对半导体层406a、半导体层406b及半导体层406c包含铟的情况进行说明。在氧化物半导体层406a是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In小于50atomic％，M大于或等于50atomic％，更优选的是：In小于25atomic％，M大于或等于75atomic％。在氧化物半导体层406b是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In大于或等于25atomic％，M小于75atomic％，更优选的是：In大于或等于34atomic％，M小于66atomic％。在氧化物半导体层406c是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In小于50atomic％，M大于或等于50atomic％，更优选的是：In小于25atomic％，M大于或等于75atomic％。注意，半导体层406c也可以是与半导体层406a相同的种类的氧化物。
作为半导体层406b使用其电子亲和势大于半导体层406a及半导体层406c的氧化物。例如，作为半导体层406b使用如下氧化物，该氧化物的电子亲和势比半导体层406a及半导体层406c大0.07eV或更大且1.3eV或更小，优选大0.1eV或更大且0.7eV或更小，更优选大0.15eV或更大且0.4eV或更小。注意，电子亲和势是指真空能级和导带底之间的能量差。
铟镓氧化物的电子亲和势小，其氧阻挡性高。因此，半导体层406c优选包含铟镓氧化物。镓原子的比率[Ga/(In+Ga)]例如大于或等于70％，优选大于或等于80％，更优选大于或等于90％。
注意，半导体层406a及/或半导体层406c也可以是氧化镓。例如，当将氧化镓用于半导体层406c时，能够降低在导电体404与导电体416a或导电体416b之间产生的泄漏电流。即，能够减少晶体管490的关态电流。
此时，在施加栅电压时，沟道形成在半导体层406a、半导体层406b和半导体层406c当中的电子亲和势最大的半导体层406b中。
图3B是对应于图3A所示的点划线E1-E2的能带图。图3B示出真空能级(记为vacuumlevel)、各层的导带底的能量(记为Ec)以及价带顶的能量(记为Ev)。
在此，有时在半导体层406a与半导体层406b之间具有半导体层406a和半导体层406b的混合区域。另外，有时在半导体层406b与半导体层406c之间具有半导体层406b和半导体层406c的混合区域。混合区域的界面态密度较低。因此，在半导体层406a、半导体层406b和半导体层406c的叠层体的能带结构中，各界面及界面附近的能量连续地变化(也称为连续接合)。
此时，电子不在半导体层406a中及半导体层406c中移动，而主要在半导体层406b中移动。因此，当降低半导体层406a与半导体层406b的界面处的界面态密度、半导体层406b与半导体层406c的界面处的界面态密度时，不容易在半导体层406b中妨碍电子移动，从而可以提高晶体管490的通态电流。
在晶体管490具有s-沟道结构的情况下，沟道形成在整个半导体层406b中。因此，半导体层406b的厚度越大，沟道区域越大。即，半导体层406b越厚，越能够提高晶体管490的通态电流。例如，半导体层406b具有其厚度大于或等于20nm，优选大于或等于40nm，更优选大于或等于60nm，进一步优选大于或等于100nm的区域。注意，包括晶体管490的半导体装置的生产率有时会下降，因此，例如，半导体层406b具有其厚度小于或等于300nm，优选小于或等于200nm，更优选小于或等于150nm的区域。
此外，为了提高晶体管490的通态电流，半导体层406c的厚度越小越好。例如，半导体层406c具有其厚度小于10nm，优选小于或等于5nm，更优选小于或等于3nm的区域。另一方面，半导体层406c具有阻挡构成相邻的绝缘体的氧之外的元素(诸如氢和硅等)侵入形成有沟道的半导体层406b中的功能。因此，氧化物半导体层406c优选具有一定厚度。例如，半导体层406c具有其厚度大于或等于0.3nm，优选大于或等于1nm，更优选大于或等于2nm的区域。为了抑制从绝缘体402等释放的氧向外扩散，半导体层406c优选具有阻挡氧的性质。
为了提高可靠性，优选的是，半导体层406a的厚度大，并且半导体层406c的厚度小。例如，半导体层406a具有其厚度例如大于或等于10nm，优选大于或等于20nm，更优选大于或等于40nm，进一步优选大于或等于60nm的区域。当将半导体层406a形成得厚时，可以拉开相邻的绝缘体和半导体层406a的界面与形成有沟道的半导体层406b的距离。因为包括晶体管490的半导体装置的生产率有时会下降，所以半导体层406a具有其厚度例如小于或等于200nm，优选小于或等于120nm，更优选小于或等于80nm的区域。
例如，氧化物半导体中的硅有时成为载流子陷阱或载流子发生源。因此，半导体层406b的硅浓度越低越好。例如，在半导体层406b与半导体层406a之间具有通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测定的硅浓度小于1×1019atoms/cm3，优选小于5×1018atoms/cm3，更优选小于2×1018atoms/cm3的区域。在半导体层406b与半导体层406c之间具有通过SIMS测定的硅浓度小于1×1019atoms/cm3，优选小于5×1018atoms/cm3，更优选小于2×1018atoms/cm3的区域。
半导体层406b具有通过SIMS测定的氢浓度小于或等于2×1020atoms/cm3，优选小于或等于5×1019atoms/cm3，更优选小于或等于1×1019atoms/cm3，进一步优选小于或等于5×1018atoms/cm3的区域。为了降低半导体层406b的氢浓度，优选降低半导体层406a及半导体层406c的氢浓度。半导体层406a及半导体层406c具有通过SIMS测定的氢浓度小于或等于2×1020atoms/cm3，优选小于或等于5×1019atoms/cm3，更优选小于或等于1×1019atoms/cm3，进一步优选小于或等于5×1018atoms/cm3的区域。为了降低半导体层406b的氮浓度，优选降低半导体层406a及半导体层406c的氮浓度。半导体层406b具有通过SIMS测定的氮浓度小于5×1019atoms/cm3，优选小于或等于5×1018atoms/cm3，更优选小于或等于1×1018atoms/cm3，进一步优选小于或等于5×1017atoms/cm3的区域。半导体层406a及半导体层406c具有通过SIMS测定的氮浓度小于5×1019atoms/cm3，优选小于或等于5×1018atoms/cm3，更优选小于或等于1×1018atoms/cm3，进一步优选小于或等于5×1017atoms/cm3的区域。
注意，当铜混入氧化物半导体时，有时生成电子陷阱。电子陷阱有时使晶体管的阈值电压向正方向漂移。因此，半导体层406b的表面或内部的铜浓度越低越好。例如，半导体层406b优选具有铜浓度小于或等于1×1019atoms/cm3、小于或等于5×1018atoms/cm3或者小于或等于1×1018atoms/cm3的区域。
上述三层结构是一个例子。例如，也可以采用没有半导体层406a或半导体层406c的两层结构。或者，也可以采用在半导体层406a上或下、或者在半导体层406c上或下设置作为半导体层406a、半导体层406b和半导体层406c例示的半导体中的任何一个半导体的四层结构。或者，也可以采用在半导体层406a上、半导体层406a下、半导体层406c上和半导体层406c下中的两个或多个的位置设置作为半导体层406a、半导体层406b和半导体层406c例示的半导体中的任何一个半导体的n层结构(n为5或更大的整数)。
作为衬底400例如也可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如使用玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(例如氧化钇稳定氧化锆衬底等)或树脂衬底。例如，作为半导体衬底，使用由硅或锗等构成的单一材料的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。并且，还使用在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如为SOI(SiliconOn Insulator；绝缘体上硅)衬底等。作为导电体衬底，使用石墨衬底、金属衬底、合金衬底或导电树脂衬底等。或者，使用包含金属的氮化物的衬底或包含金属的氧化物的衬底等。再者，还使用设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底或者设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为在衬底上被设置的元件，使用电容器、电阻器、开关元件、发光元件或存储元件等。
此外，作为衬底400也可以使用柔性衬底。作为在柔性衬底上设置晶体管的方法，有如下方法：在不具有柔性的衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底的衬底400上。在此情况下，优选在不具有柔性的衬底与晶体管之间设置剥离层。作为衬底400，也可以使用包含纤维的薄片、薄膜或箔。衬底400也可以具有伸缩性。衬底400也可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底400例如具有其厚度大于或等于5μm且小于或等于700μm，优选大于或等于10μm且小于或等于500μm，更优选大于或等于15μm且小于或等于300μm的区域。当将衬底400形成得薄时，可以实现包括晶体管490的半导体装置的轻量化。当将衬底400形成得薄，即便在使用玻璃等的情况下，衬底400也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以减少因掉落等而衬底400上的半导体装置受到的冲击等。即，能够提供一种耐久性高的半导体装置。
柔性衬底的衬底400例如可以使用金属、合金、树脂、玻璃或其纤维。柔性衬底的衬底400的线膨胀系数优选低，因为由于环境而发生的变形得到抑制。柔性衬底的衬底400例如使用线膨胀系数小于或等于1×10-3/K、小于或等于5×10-5/K或者小于或等于1×10-5/K的材料形成。树脂的例子包括聚酯、聚烯烃、聚酰胺(例如尼龙或芳族聚酰胺等)、聚酰亚胺、聚碳酸酯及丙烯酸树脂。尤其是芳族聚酰胺的线膨胀系数较低，因此柔性衬底的衬底400优选使用芳族聚酰胺。
注意，晶体管490也可以具有图4A或图4B所示的截面结构。图4A与图1B的不同之处是在绝缘体402下设置导电体413。图4B与图4A的不同之处是导电体413与导电体404电连接。
导电体413具有晶体管490的第二栅电极(还称为背栅电极)的功能。例如，也可以对导电体413施加低于或高于源电极的电压而使晶体管490的阈值电压向正或负方向漂移。例如，通过使晶体管490的阈值电压向正方向漂移，有时即便栅电压为0V也能够实现晶体管490成为非导通状态(关闭状态)的常关闭(normally-off)。施加到导电体413的电压既可为可变的，又可为固定的。
作为导电体413，例如也可以具有使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种或多种的导电体的单层结构或叠层结构。例如，也可以使用合金或化合物，还可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体或者包含钛及氮的导电体等。
<晶体管结构1的制造方法>
下面，对图1A和图1B所示的晶体管490的制造方法进行说明。
首先，准备衬底400。
接着，形成绝缘体401。绝缘体401也可以通过溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或原子层沉积(ALD：Atomic LayerDeposition)法等形成。
CVD法包括利用等离子体的等离子体增强CVD(PECVD：Plasma Enhanced CVD)法、利用热量的热CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据源气体被分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：MetalOrganic CVD)法。
通过利用等离子体增强CVD法，可以以较低的温度形成高品质的膜。因为在热CVD法中不使用等离子体，所以能够减少对被处理物造成的等离子体损伤。例如，包括在半导体装置中的布线、电极及元件(例如晶体管或电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge buildup)。在此情况下，有时由于所累积的电荷而使包括在半导体装置中的布线、电极或元件等受损伤。在采用热CVD法的情况下，因为这种等离子体损伤小，所以能够提高半导体装置的成品率。另外，在热CVD法中，成膜时的等离子体损伤小，因此能够得到缺陷较少的膜。
另外，ALD法也是能够减少对被处理物造成的等离子体损伤的成膜方法。ALD法的成膜时的等离子体损伤小，所以能够得到缺陷较少的膜。
不同于从靶材中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的成膜方法。因此，它们是被形成的膜不易受被处理物的形状的影响而具有良好的覆盖性的成膜方法。尤其是，通过ALD法形成的膜具有良好的覆盖性和厚度均匀性。所以，ALD法适合用于形成覆盖纵横比高的开口的表面的膜。但是，ALD法的成膜速度比较慢，所以有时优选与成膜速度快的诸如CVD法等的其他成膜方法组合而使用。
CVD法或ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，当使用CVD法或ALD法时，可以通过一边形成膜一边改变源气体的流量比来形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜的情况下，因为可以省略传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以使其成膜时所需的时间缩短。因此，可以提高半导体装置的生产率。
接着，形成绝缘体402(参照图5A)。绝缘体402可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，也可以进行对绝缘体402添加氧的处理。作为添加氧的处理，可以使用离子注入法或等离子体处理法等。注意，对绝缘体402添加的氧为过剩氧。
接着，形成半导体。半导体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，也可以进行对半导体添加氧的处理。作为添加氧的处理，可以使用离子注入法或等离子体处理法等。注意，对半导体添加的氧成为过剩氧。当半导体为叠层膜时，优选对成为图3A的半导体层406a的半导体的层进行添加氧的处理。
接着，优选进行第一加热处理。第一加热处理以大于或等于250℃且小于或等于650℃的温度，优选以大于或等于450℃且小于或等于600℃的温度，更优选以大于或等于520℃且小于或等于570℃的温度进行即可。第一加热处理在惰性气体气氛或者包含10ppm或更大、1％或更大或者10％或更大的氧化性气体的气氛下进行。第一加热处理也可以在减压状态下进行。或者，也可以以如下方法进行第一加热处理：在惰性气体气氛下进行加热处理之后，为了填补脱离了的氧而在包含10ppm或更大、1％或更大或者10％或更大的氧化性气体气氛下进行另一个加热处理。例如，通过进行第一加热处理，可以提高半导体的结晶性，并可以去除诸如氢和水分等的杂质。
接着，通过光刻法等对半导体进行加工形成半导体406(参照图5B)。注意，当形成半导体406时，有时绝缘体402的一部分被蚀刻而变薄。即，绝缘体402有时在与半导体406接触的区域具有凸部。
接着，形成导电体。导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过光刻法等对导电体进行加工形成导电体416(参照图6A)。注意，导电体416覆盖半导体406。
在光刻法中，首先通过光掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，通过该抗蚀剂掩模进行蚀刻处理。其结果，可以将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光或EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，在使用电子束或离子束的情况下，不需要光掩模。注意，可以使用诸如灰化处理等的干蚀刻处理及/或湿蚀刻处理来去除抗蚀剂掩模。
接着，形成绝缘体438(参照图6B)。绝缘体438可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。另外，绝缘体438可以使用旋涂法、浸渍法、液滴喷射法(诸如喷墨法等)、印刷法(诸如丝网印刷或胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtain coater)法等形成。
绝缘体438以其顶面具有平坦性的方式形成。例如，在成膜刚结束后，绝缘体438的顶面也可以具有平坦性。或者，在成膜后，也可以去除绝缘体438的上面以使绝缘体438的顶面平行于诸如衬底背面等的基准面。将这种处理称为平坦化处理。作为平坦化处理，例如可以进行化学机械抛光(CMP：Chemical Mechanical Polishing)处理或干蚀刻处理等。注意，绝缘体438的顶面不需要具有平坦性。
接着，通过光刻法等对绝缘体438进行加工形成绝缘体439，该绝缘体439包括到达将在后面成为导电体416a的区域的开口及到达将在后面成为导电体416b的区域的开口。
接着，形成导电体。导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。导电体以填充绝缘体439的开口的方式形成。因此，优选使用CVD法(尤其是MCVD法)。为了提高通过CVD法形成的导电体的附着性，有时优选采用通过ALD法等形成的导电体与通过CVD法形成的导电体的叠层膜。例如，也可以使用依次形成有氮化钛与钨的叠层膜。
接着，直到仅在绝缘体439的开口中留下导电体为止，以平行于诸如衬底背面等的基准面的方式进行平坦化，去除导电体的上面。其结果，导电体的顶面仅从绝缘体439的开口露出。此时，将绝缘体439的开口的导电体称为导电体424a及导电体424b(参照图7A)。
接着，通过光刻法等对绝缘体439进行加工形成绝缘体410。
接着，通过光刻法等对导电体416进行加工形成导电体416a及导电体416b(参照图7B)。注意，绝缘体439的加工与导电体416的加工也可以在同一光刻工序中进行。通过在同一光刻工序中进行加工，能够减少工序数。因此，能够提高包括晶体管490的半导体装置的生产率。或者，绝缘体439的加工与导电体416的加工也可以在不同的光刻工序中进行。通过在不同的光刻工序中进行加工，有时容易将各膜形成为不同形状。
此时，半导体406被露出。
接着，形成绝缘体。绝缘体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在形成于绝缘体410、导电体416a及导电体416b的开口的底面及侧面以均匀的厚度形成绝缘体。因此，优选使用ALD法。
接着，形成导电体。导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。导电体以填充形成在绝缘体410等的开口的方式形成。因此，优选使用CVD法(尤其是MCVD法)。为了提高通过CVD法形成的导电体的附着性，有时优选采用通过ALD法等形成的导电体与通过CVD法形成的导电体的叠层膜。例如，也可以使用依次形成有氮化钛与钨的叠层膜。
接着，通过光刻法等对导电体进行加工形成导电体404。
接着，通过光刻法等对绝缘体进行加工形成绝缘体412(参照图8A)。注意，导电体的加工与绝缘体的加工也可以在同一光刻工序中进行。通过在同一光刻工序中进行加工，能够减少工序数。因此，能够提高包括晶体管490的半导体装置的生产率。或者，导电体的加工与绝缘体的加工也可以在不同的光刻工序中进行。通过在不同的光刻工序中进行加工，有时容易将各膜形成为不同形状。虽然在此示出对绝缘体进行加工形成绝缘体412的例子，但是本发明的一个方式的晶体管不局限于此。例如，绝缘体有时也可以不被加工而被用作绝缘体412。
接着，形成成为绝缘体408的绝缘体。成为绝缘体408的绝缘体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在形成成为绝缘体408的绝缘体之后，在任何时候都可以进行第二加热处理。通过进行第二加热处理，由于包含在绝缘体402等中的过剩氧移动到半导体406，因此能够降低半导体406中的缺陷(氧空位)。注意，第二加热处理以绝缘体402中的过剩氧(氧)扩散到半导体406的温度进行即可。例如，关于第二加热处理，也可以参照第一加热处理的记载。或者，第二加热处理的温度优选比第一加热处理低的温度。第一加热处理与第二加热处理的温度之差为20℃或更大且150℃或更小，优选为40℃或更大且100℃或更小。由此，能够抑制过剩氧(氧)过多地从绝缘体402释放。注意，当在形成各膜时进行的加热处理可以兼作相当于第二加热处理的加热处理时，不需要进行第二加热处理。
接着，形成成为绝缘体418的绝缘体。成为绝缘体418的绝缘体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过光刻法等对成为绝缘体418的绝缘体进行加工形成绝缘体418。
接着，通过光刻法等对成为绝缘体408的绝缘体进行加工形成绝缘体408。注意，成为绝缘体418的绝缘体的加工与成为绝缘体408的绝缘体的加工也可以在同一光刻工序中进行。通过在同一光刻工序中进行加工，能够减少工序数。因此，能够提高包括晶体管490的半导体装置的生产率。或者，成为绝缘体418的绝缘体的加工与成为绝缘体408的绝缘体的加工也可以在不同的光刻工序中进行。通过在不同的光刻工序中进行加工，有时容易将各膜形成为不同形状。
此时，导电体424a及导电体424b被露出。
接着，形成导电体。导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过光刻法等对导电体进行加工形成导电体426a及导电体426b(参照图8B)。
通过上述步骤，可以制造图1A和图1B所示的晶体管490。
在晶体管490中，可以根据各膜的厚度或形状等控制偏置区域或重叠区域的尺寸等。因此，可以使偏置区域或重叠区域的尺寸等比光刻法的最小特征尺寸小，所以可以容易实现晶体管的微型化。另外，寄生电容小，所以能够实现频率特性高的晶体管。
<晶体管结构2>
下面，说明具有与图1A和图1B等所示的晶体管490不同结构的晶体管590。图9A及图9B是本发明的一个方式的晶体管590的俯视图及截面图。图9A是俯视图。图9B是对应于图9A所示的点划线B1-B2及点划线B3-B4的截面图。注意，在图9A的俯视图中，为了明确起见，省略构成要素的一部分。
在图9B中，晶体管590包括：衬底500上的绝缘体501；绝缘体501上的绝缘体502；绝缘体502上的半导体506；具有与半导体506的顶面接触的区域的导电体516a及导电体516b；与导电体516a及导电体516b的顶面接触的绝缘体510；与半导体506的顶面接触的绝缘体512；隔着绝缘体512配置于半导体506上的导电体504；以及绝缘体510及导电体504上的绝缘体508。
注意，晶体管590有时不需要包括绝缘体501。注意，晶体管590有时不需要包括绝缘体502。注意，晶体管590有时不需要包括绝缘体508。
在图9B中，在晶体管590的绝缘体508上包括绝缘体518。绝缘体518、绝缘体508及绝缘体510具有到达导电体516a的开口和到达导电体516b的开口。另外，晶体管590包括通过绝缘体518、绝缘体508及绝缘体510的开口与导电体516a接触的导电体524a、通过绝缘体518、绝缘体508及绝缘体510的开口与导电体516b接触的导电体524b、与导电体524a接触的导电体526a以及与导电体524b接触的导电体526b。
在晶体管590中，导电体504具有栅电极的功能。绝缘体512具有栅极绝缘体的功能。导电体516a及导电体516b具有源电极以及漏电极的功能。因此，能够由施加到导电体504的电位控制半导体506的电阻。即，能够由施加到导电体504的电位控制导电体516a与导电体516b之间的导通或非导通。
在晶体管590中，导电体504包括隔着绝缘体510与导电体516a重叠的区域以及隔着绝缘体510与导电体516b重叠的区域。晶体管590通过在导电体504与导电体516a之间及导电体504与导电体516b之间包括绝缘体510，可以减小寄生电容。因此，晶体管590成为频率特性高的晶体管。
如图9B所示，由导电体504的电场电围绕半导体506。即，晶体管590具有s-沟道结构。因此，能够增大晶体管的通态电流。另外，能够减少晶体管的关态电流。另外，由于导电体516a及导电体516b不接触于半导体506的侧面，所以由导电体504的电场围绕半导体506的作用变大。因此，晶体管590可以比晶体管490得到更多s-沟道结构的效果。
注意，当使晶体管590被具有阻挡诸如氢等杂质及氧的功能的绝缘体围绕，能够使晶体管590的电特性稳定。例如，作为绝缘体501和绝缘体508，也可以使用具有阻挡诸如氢等杂质及氧的功能的绝缘体。
关于衬底500，参照衬底400的记载。关于绝缘体501，参照绝缘体401的记载。关于绝缘体502，参照绝缘体402的记载。关于半导体506，参照半导体406的记载。关于导电体516a，参照导电体416a的记载。关于导电体516b，参照导电体416b的记载。关于绝缘体512，参照绝缘体412的记载。关于导电体504，参照导电体404的记载。关于绝缘体508，参照绝缘体408的记载。关于绝缘体518，参照绝缘体418的记载。关于导电体524a，参照导电体424a的记载。关于导电体524b，参照导电体424b的记载。关于导电体526a，参照导电体426a的记载。关于导电体526b，参照导电体426b的记载。
注意，晶体管590也可以具有图10A或图10B所示的截面结构。图10A与图9B的不同之处是在绝缘体502下包括导电体513。图10B与图10A的不同之处是导电体513与导电体504电连接。
导电体513具有晶体管590的第二栅电极(还称为背栅电极)的功能。例如，也可以对导电体513施加低于或高于源电极的电压而使晶体管590的阈值电压向正或负方向漂移。例如，通过使晶体管590的阈值电压向正方向漂移，有时即便在栅电压为0V时也能够实现晶体管590成为非导通状态(关闭状态)的常关闭。施加到导电体513的电压既可为可变的，又可为固定的。
关于导电体513，参照导电体413的记载。
<晶体管结构2的制造方法>
下面，对图9A和图9B所示的晶体管590的制造方法进行说明。
首先，准备衬底500。
接着，形成绝缘体501。绝缘体501可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，形成绝缘体502(参照图11A)。绝缘体502可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，也可以进行对绝缘体502添加氧的处理。作为添加氧的处理，可以使用离子注入法或等离子体处理法等。注意，对绝缘体502添加的氧成为过剩氧。
接着，形成半导体。半导体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，也可以进行对半导体添加氧的处理。作为添加氧的处理，可以使用离子注入法或等离子体处理法等。注意，对半导体添加的氧成为过剩氧。当半导体为叠层膜时，优选对成为图3A的半导体层406a的半导体的层进行添加氧的处理。
接着，优选进行第一加热处理。第一加热处理以大于或等于250℃且小于或等于650℃的温度，优选以大于或等于450℃且小于或等于600℃的温度，更优选以大于或等于520℃且小于或等于570℃的温度进行即可。第一加热处理在惰性气体气氛或者包含10ppm或更大、1％或更大或者10％或更大的氧化性气体的气氛下进行。第一加热处理也可以在减压状态下进行。或者，也可以以如下方法进行第一加热处理：在惰性气体气氛下进行加热处理之后，为了填补脱离了的氧而在包含10ppm或更大、1％或更大或者10％或更大的氧化性气体气氛下进行另一个加热处理。例如，通过进行第一加热处理，可以提高半导体的结晶性，并可以去除诸如氢和水分等杂质。
接着，形成导电体。导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过光刻法等对导电体进行加工形成导电体516。
接着，隔着导电体516对半导体进行蚀刻形成半导体506(参照图11B)。注意，当形成半导体506时，有时绝缘体502的一部分也被蚀刻而变薄。即，绝缘体502有时在与半导体506接触的区域具有凸部。
接着，形成绝缘体538(参照图12A)。绝缘体538可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。另外，绝缘体538可以使用旋涂法、浸渍法、液滴喷射法(诸如喷墨法等)、印刷法(诸如丝网印刷或胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtain coater)法等形成。
绝缘体538的顶面也可以具有平坦性。
接着，通过光刻法等对绝缘体538进行加工形成绝缘体539。
接着，通过光刻法等对导电体516进行加工形成导电体516a及导电体516b(参照图12B)。注意，绝缘体538的加工与导电体516的加工也可以在同一光刻工序中进行。通过在同一光刻工序中进行加工，能够减少工序数。因此，能够提高包括晶体管590的半导体装置的生产率。或者，绝缘体538的加工与导电体516的加工也可以在不同的光刻工序中进行。通过在不同的光刻工序中进行加工，有时容易将各膜形成为不同形状。
在此，半导体506被露出。
接着，形成绝缘体。绝缘体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在形成于绝缘体539、导电体516a及导电体516b的开口的底面及侧面以均匀的厚度形成绝缘体。因此，优选使用ALD法。
接着，形成导电体。导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。导电体以填充形成在绝缘体539等的开口的方式形成。因此，优选使用CVD法(尤其是MCVD法)。为了提高通过CVD法形成的导电体的附着性，有时优选采用通过ALD法等形成的导电体与通过CVD法形成的导电体的叠层膜。例如，也可以使用依次形成有氮化钛与钨的叠层膜。
接着，通过光刻法等对导电体进行加工形成导电体504。
接着，通过光刻法等对绝缘体进行加工形成绝缘体512(参照图13A)。注意，导电体的加工与绝缘体的加工也可以在同一光刻工序中进行。通过在同一光刻工序中进行加工，能够减少工序数。因此，能够提高包括晶体管590的半导体装置的生产率。或者，导电体的加工与绝缘体的加工也可以在不同的光刻工序中进行。通过在不同的光刻工序中进行加工，有时容易将各膜形成为不同形状。虽然在此示出对绝缘体进行加工形成绝缘体512的例子，但是本发明的一个方式的晶体管不局限于此。例如，绝缘体有时也可以不被加工而被用作绝缘体512。
接着，形成成为绝缘体508的绝缘体。成为绝缘体508的绝缘体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在形成成为绝缘体508的绝缘体之后，在任何时候都可以进行第二加热处理。通过进行第二加热处理，由于包含在绝缘体502等中的过剩氧移动到半导体506，因此能够降低半导体506中的缺陷(氧空位)。注意，第二加热处理以绝缘体502中的过剩氧(氧)扩散到半导体506的温度进行即可。例如，关于第二加热处理，也可以参照第一加热处理的记载。或者，第二加热处理的温度优选比第一加热处理低的温度。第一加热处理与第二加热处理的温度之差为20℃或更大且150℃或更小，优选为40℃或更大且100℃或更小。由此，能够抑制过剩氧(氧)过多地从绝缘体502释放。注意，当在形成各膜时进行的加热处理可以兼作相当于第二加热处理的加热处理时，不需要进行第二加热处理。
接着，形成成为绝缘体518的绝缘体。成为绝缘体518的绝缘体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过光刻法等对成为绝缘体518的绝缘体进行加工形成绝缘体518。
接着，通过光刻法等对成为绝缘体508的绝缘体进行加工形成绝缘体508。注意，成为绝缘体518的绝缘体的加工与成为绝缘体508的绝缘体的加工也可以在同一光刻工序中进行。通过在同一光刻工序中进行加工，能够减少工序数。因此，能够提高包括晶体管590的半导体装置的生产率。或者，成为绝缘体518的绝缘体的加工与成为绝缘体508的绝缘体的加工也可以在不同的光刻工序中进行。通过在不同的光刻工序中进行加工，有时容易将各膜形成为不同形状。
接着，通过光刻法等对绝缘体539进行加工形成绝缘体510。注意，成为绝缘体518的绝缘体的加工、成为绝缘体508的绝缘体的加工与绝缘体539的加工也可以在同一光刻工序中进行。通过在同一光刻工序中进行加工，能够减少工序数。因此，能够提高包括晶体管590的半导体装置的生产率。或者，成为绝缘体518的绝缘体的加工、成为绝缘体508的绝缘体的加工与绝缘体539的加工也可以在不同的光刻工序中进行。通过在不同的光刻工序中进行加工，有时容易将各膜形成为不同形状。
此时，导电体516a及导电体516b被露出。
接着，形成导电体。导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。导电体以填充绝缘体518、绝缘体508及绝缘体510的开口的方式形成。因此，优选使用CVD法(尤其是MCVD法)。为了提高通过CVD法形成的导电体的附着性，有时优选采用通过ALD法等形成的导电体与通过CVD法形成的导电体的叠层膜。例如，也可以使用依次形成有氮化钛与钨的叠层膜。
接着，直到仅在绝缘体518、绝缘体508及绝缘体510的开口中留下导电体为止，以平行于诸如衬底背面等的基准面的方式进行平坦化，去除导电体的上部。其结果，导电体的顶面仅从绝缘体518、绝缘体508及绝缘体510的开口露出。此时，将绝缘体518、绝缘体508及绝缘体510的开口的导电体称为导电体524a及导电体524b。
接着，形成导电体。导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过光刻法等对导电体进行加工形成导电体526a及导电体526b(参照图13B)。
通过上述步骤，可以制造图9A和图9B所示的晶体管590。
在晶体管590中，可以根据各膜的厚度或形状等控制偏置区域或重叠区域的尺寸等。因此，可以使偏置区域或重叠区域的大小等比光刻法的最小特征尺寸小，所以可以容易实现晶体管的微型化。另外，寄生电容小，所以能够实现频率特性高的晶体管。
<半导体装置>
下面，例示出本发明的一个方式的半导体装置。
<电路>
下面，说明包括本发明的一个方式的晶体管的电路的一个例子。
[CMOS反相器]
图14A所示的电路图示出所谓的CMOS反相器的结构，其中使p沟道型晶体管2200与n沟道型晶体管2100串联连接，并使各栅极连接。
<半导体装置的结构>
图15是图14A的半导体装置的截面图。图15所示的半导体装置包括晶体管2200以及晶体管2200的上方的晶体管2100。虽然这里示出作为晶体管2100使用图1A和图1B所示的晶体管490的例子，但是本发明的一个方式的半导体装置不局限于此。例如，作为晶体管2100可以使用图4A或图4B所示的晶体管490、图9A和图9B所示的晶体管590、图10A或图10B所示的晶体管590。因此，关于晶体管2100，适当地参照上述晶体管的记载。
图15所示的晶体管2200是使用半导体衬底450的晶体管。晶体管2200包括半导体衬底450中的区域474a、半导体衬底450中的区域474b、半导体衬底450中的区域470、绝缘体462以及导电体454。注意，晶体管2200有时不需要包括区域470。
在晶体管2200中，区域474a及区域474b具有源区域及漏区域的功能。另外，区域470具有控制阈值电压的功能。绝缘体462具有栅极绝缘体的功能。导电体454具有栅电极的功能。因此，能够由施加到导电体454的电位控制沟道形成区域的电阻。即，能够由施加到导电体454的电位控制区域474a与区域474b间的导通或非导通。
作为半导体衬底450，例如也可以使用由硅或锗等构成的单一材料的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。优选的是，作为半导体衬底450使用单晶硅衬底。
作为半导体衬底450使用包含赋予n型导电性的杂质的半导体衬底。注意，作为半导体衬底450，也可以使用包含赋予p型导电性的杂质的半导体衬底。在此情况下，在形成晶体管2200的区域中配置包含赋予n型导电性的杂质的阱。或者，半导体衬底450也可以为i型半导体衬底。
半导体衬底450的顶面优选具有(110)面。由此，能够提高晶体管2200的通态特性。
区域474a及区域474b是包含赋予p型导电性的杂质的区域。由此，晶体管2200具有p沟道型晶体管的结构。
区域470是其赋予n型导电性的杂质浓度高于半导体衬底450或阱的区域。通过包括区域470，能够使晶体管2200的阈值电压向负方向漂移。因此，即便在将功函数高的导电体用于导电体454时也可以容易得到常关闭的电特性。由于在很多情况下功函数高的导电体的耐热性比功函数低的导电体高，因此有时后面工序的自由度得到提高，从而能够提高半导体装置的性能。
注意，晶体管2200与邻接的晶体管被区域460等隔开。区域460是绝缘区域。
图15所示的半导体装置包括绝缘体464、绝缘体466、绝缘体468、导电体480a、导电体480b、导电体480c、导电体478a、导电体478b、导电体478c、导电体476a、导电体476b、导电体416c、导电体424c以及导电体426c。
将绝缘体464配置于晶体管2200上。将绝缘体466配置于绝缘体464上。将绝缘体468配置于绝缘体466上。将晶体管2100及导电体416c配置于绝缘体468上。
绝缘体464包括到达区域474a的开口、到达区域474b的开口以及到达导电体454的开口，其中，导电体480a、导电体480b及导电体480c分别埋入在各开口中。
另外，绝缘体466包括到达导电体480a的开口、到达导电体480b的开口以及到达导电体480c的开口，其中，导电体478a、导电体478b及导电体478c分别埋入在各开口中。
另外，绝缘体468包括到达导电体478b的开口以及到达导电体478c的开口，其中，导电体476a和导电体476b分别埋入在各开口中。
导电体476a与晶体管2100的导电体416b接触。导电体476b与导电体416c接触。
绝缘体410包括到达导电体416c的开口。另外，导电体424c埋入在开口中。
绝缘体418及绝缘体408包括到达导电体424c的开口以及到达导电体404的开口。另外，导电体424c与导电体404通过各开口由导电体426c电连接。
注意，图16所示的半导体装置与图15所示的半导体装置的不同之处只在于晶体管2200的结构。因此，关于图16所示的半导体装置，参照图15所示的半导体装置的记载。在图16所示的半导体装置中，晶体管2200为FIN型晶体管。通过使FIN型晶体管2200中的实效的沟道宽度增大，能够提高晶体管2200的通态特性。另外，由于可以增大栅电极的电场影响，所以能够提高晶体管2200的关态特性。
注意，图17所示的半导体装置与图15所示的半导体装置的不同之处只在于晶体管2200的结构。因此，关于图17所示的半导体装置，参照图15所示的半导体装置的记载。在图17所示的半导体装置中，晶体管2200使用SOI衬底形成。在图17所示的结构中，区域456与半导体衬底450被绝缘体452隔开。通过使用SOI衬底，可以降低穿通电流，所以能够提高晶体管2200的关态特性。注意，绝缘体452可以通过使半导体衬底450的一部分绝缘体化形成。例如，作为绝缘体452可以使用氧化硅。
在图15、图16及图17所示的半导体装置中，由于使用半导体衬底形成p沟道型晶体管，并在其上方形成n沟道型晶体管，因此能够减少元件所占的面积。即，可以提高半导体装置的集成度。另外，与使用同一半导体衬底形成n沟道型晶体管与p沟道型晶体管的情况相比，可以简化制造工序，所以能够提高半导体装置的生产率。另外，能够提高半导体装置的成品率。p沟道型晶体管有时可以省略诸如LDD(Lightly Doped Drain：轻掺杂漏极)区域的形成、浅沟槽(Shallow Trench)结构的形成或弯曲设计等的复杂的工序。因此，与使用半导体衬底形成n沟道型晶体管的半导体装置相比，图15、图16或图17所示的半导体装置有时能够提高生产率和成品率。
[CMOS模拟开关]
图14B所示的电路图示出使晶体管2100和晶体管2200的各源极连接并使晶体管2100和晶体管2200的各漏极连接的结构。通过采用这种结构，可以将该晶体管用作所谓的CMOS模拟开关。
[存储装置的例子]
参照图18A和图18B示出半导体装置(存储装置)的一个例子，其中包括本发明的一个方式的晶体管，即便在没有电力供应时也能够保持存储数据，并且对写入次数也没有限制。
图18A所示的半导体装置包括使用第一半导体的晶体管3200、使用第二半导体的晶体管3300以及电容器3400。注意，作为晶体管3300可以使用上述晶体管。
晶体管3300是使用氧化物半导体的晶体管。由于晶体管3300的关态电流小，所以可以长期间在半导体装置的特定的节点中保持存储数据。即，因为不需要刷新工作或可以使刷新工作的频度极低，所以能够实现低功耗的半导体装置。
在图18A中，第一布线3001与晶体管3200的源极电连接。第二布线3002与晶体管3200的漏极电连接。第三布线3003电连接于晶体管3300的源极和漏极中的一个。第四布线3004与晶体管3300的栅极电连接。晶体管3200的栅极及晶体管3300的源极和漏极中的另一个电连接于电容器3400的一个电极。第五布线3005与电容器3400的另一个电极电连接。
图18A所示的半导体装置通过具有能够保持晶体管3200的栅极的电位的特征，可以如下所示进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将第四布线3004的电位设定为使晶体管3300成为导通状态的电位，而使晶体管3300处于导通状态。由此，第三布线3003的电位被施加到晶体管3200的栅极及电容器3400的一个电极电连接处的节点FG。换言之，对晶体管3200的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷和高电平电荷)中的一个。然后，将第四布线3004的电位设定为使晶体管3300成为非导通状态的电位而使晶体管3300处于非导通状态。由此，在节点FG中保持电荷(保持)。
因为晶体管3300的关态电流极小，所以节点FG的电荷被长时间保持。
接着，对数据的读出进行说明。通过在对第一布线3001施加规定的电位(恒电位)的状态下对第五布线3005施加适当的电位(读出电位)，第二布线3002的电位根据保持在节点FG中的电荷量而不同。这是因为：在作为晶体管3200使用n沟道型晶体管的情况下，对晶体管3200的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管3200的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管3200成为导通状态所需要的第五布线3005的电位。由此，通过将第五布线3005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点FG的电荷。例如，在写入时节点FG被供应高电平电荷的情况下，第五布线3005的电位为V0(>Vth_H)，晶体管3200成为导通状态。另一方面，在节点FG被供应低电平电荷的情况下，即便在第五布线3005的电位为V0(<Vth_L)时，晶体管3200还保持非导通状态。因此，通过辨别第二布线3002的电位，可以读出节点FG所保持的数据。
注意，在将存储单元设置为阵列状的情况下，在读出时必须读出所希望的存储单元的数据。在不读出其他存储单元的数据的情况下，对第五布线3005施加不管施加到节点FG的电荷如何都使晶体管3200成为非导通状态的电位，即低于Vth_H的电位，即可。或者，对第五布线3005施加不管施加到节点FG的电荷如何都使晶体管3200成为导通状态的电位，即高于Vth_L的电位，即可。
图18B所示的半导体装置与图18A所示的半导体装置不同之处是图18B所示的半导体装置不包括晶体管3200。在此情况下也可以通过与图18A所示的半导体装置相同的工作进行数据的写入及保持工作。
说明图18B所示的半导体装置中的数据读出。在晶体管3300成为导通状态时，使处于浮动状态的第三布线3003和电容器3400处于导通状态，且在第三布线3003和电容器3400之间再次分配电荷。其结果，使第三布线3003的电位产生变化。第三布线3003的电位的变化量根据电容器3400的一个电极的电位(或积累在电容器3400中的电荷)而不同。
例如，在V为电容器3400的一个电极的电位，C为电容器3400的电容，CB为第三布线3003所具有的电容成分，VB0为再次分配电荷之前的第三布线3003的电位时，再次分配电荷之后的第三布线3003的电位为(CB×VB0+C×V)/(CB+C)。因此，在假设存储单元处于电容器3400的一个电极的电位为V1和V0(V1>V0)的两种状态之一时，可知电容器3400的一个电极保持电位V1的情况下的第三布线3003的电位(＝(CB×VB0+C×V1)/(CB+C))高于电容器3400的一个电极保持电位V0的情况下的第三布线3003的电位(＝(CB×VB0+C×V0)/(CB+C))。
并且，通过对第三布线3003的电位和规定的电位进行比较可以读出数据。
在此情况下，可以将上述包括第一半导体的晶体管用于用来驱动存储单元的驱动电路，且在驱动电路上作为晶体管3300层叠包括第二半导体的晶体管。
上述半导体装置可以在包括使用氧化物半导体的关态电流极小的晶体管时长期间保持存储数据。即，因为不需要刷新工作或可以使刷新工作的频度极低，所以能够实现功耗充分低的半导体装置。此外，即便在没有电力的供应时(但优选固定电位)也可以长期间保持存储数据。
此外，在半导体装置中，在写入数据时不需要高电压而不容易产生元件的劣化。例如，不同于现有的非易失性存储器，不需要对浮动栅极注入电子并从浮动栅极抽出电子，因此不会发生诸如绝缘体劣化等的问题。换言之，在本发明的一个方式的半导体装置中，在现有非易失性存储器中成为问题的重写数据的次数不受到限制，并且其可靠性得到极大提高。再者，根据晶体管的导通状态或非导通状态而进行数据写入，所以能够容易实现高速工作。
<CPU>
下面说明包括诸如任何上述晶体管或上述存储装置等的半导体装置的CPU。
图19是示出作为构成要素包括上述晶体管的CPU的一个结构实例的框图。
图19所示的CPU在衬底1190上包括：ALU(ALU：Arithmetic logic unit：运算逻辑单元)1191、ALU控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198、能够重写的ROM1199以及ROM接口1189。作为衬底1190使用半导体衬底、SOI衬底或玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图19所示的CPU只是简化其结构的一个例子而已，所以实际上的CPU也可以根据其用途具有各种各样的结构。例如，CPU也可以以包括图19所示的CPU或运算电路的结构为核心，设置多个该核心并使其同时工作。在CPU的内部运算电路或数据总线中能够处理的位数例如可以为8位、16位、32位或64位。
通过总线接口1198输入到CPU的指令在输入到指令译码器1193并被译码后输入到ALU控制器1192、中断控制器1194、寄存器控制器1197及时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197及时序控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。中断控制器1194在执行CPU的程序时，根据其优先度或掩码状态来对来自外部的输入/输出装置或外围电路的中断要求进行处理。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态来进行寄存器1196的数据的读出/写入。
时序控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195包括根据基准时钟信号来生成内部时钟信号的内部时钟生成器，并将内部时钟信号供应到上述各种电路。
在图19所示的CPU中，在寄存器1196中设置有存储单元。作为寄存器1196的存储单元，可以使用上述晶体管或上述存储装置等。
在图19所示的CPU中，寄存器控制器1197根据ALU1191的指令进行寄存器1196中的保持数据的工作的选择。换言之，寄存器控制器1197在寄存器1196所包括的存储单元中选择由触发器保持数据还是由电容器保持数据。在选择由触发器保持数据时，对寄存器1196中的存储单元供应电源电压。在选择由电容器保持数据时，对电容器进行数据的重写，而可以停止对寄存器1196中的存储单元供应电源电压。
图20是可以用作寄存器1196的存储元件1200的电路图的一个例子。存储元件1200包括在停止电源供应时失去存储数据的电路1201、即便在停止电源供应时也不失去存储数据的电路1202、开关1203、开关1204、逻辑元件1206、电容器1207以及具有选择功能的电路1220。电路1202包括电容器1208、晶体管1209及晶体管1210。注意，存储元件1200根据需要还可以包括其他元件诸如二极管、电阻器或电感器等。
在此，电路1202可以使用上述存储装置。在停止对存储元件1200供应电源电压时，GND(0V)或使电路1202中的晶体管1209关闭的电位继续输入到晶体管1209的栅极。例如，晶体管1209的栅极通过诸如电阻器等的负载接地。
在此示出开关1203为具有一导电型(例如，n沟道型晶体管)的晶体管1213，而开关1204为具有与此相反的导电型(例如，p沟道型晶体管)的晶体管1214的例子。开关1203的第一端子对应于晶体管1213的源极和漏极中的一个，开关1203的第二端子对应于晶体管1213的源极和漏极中的另一个，并且开关1203的第一端子与第二端子之间的导通或非导通(即，晶体管1213的导通状态或非导通状态)由输入到晶体管1213的栅极的控制信号RD选择。开关1204的第一端子对应于晶体管1214的源极和漏极中的一个，开关1204的第二端子对应于晶体管1214的源极和漏极中的另一个，并且开关1204的第一端子与第二端子之间的导通或非导通(即，晶体管1214的导通状态或非导通状态)由输入到晶体管1214的栅极的控制信号RD选择。
晶体管1209的源极和漏极中的一个电连接到电容器1208的一对电极的一个及晶体管1210的栅极。在此，将连接部分称为节点M2。晶体管1210的源极和漏极中的一个电连接到能够供应低电源电位的布线(例如，GND线)，而另一个电连接到开关1203的第一端子(晶体管1213的源极和漏极中的一个)。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)电连接到开关1204的第一端子(晶体管1214的源极和漏极中的一个)。开关1204的第二端子(晶体管1214的源极和漏极中的另一个)电连接到能够供应电源电位VDD的布线。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)、开关1204的第一端子(晶体管1214的源极和漏极中的一个)、逻辑元件1206的输入端子和电容器1207的一对电极的一个电连接。在此，将连接部分称为节点M1。可以对电容器1207的一对电极的另一个输入固定电位。例如，可以对电容器1207的一对电极的另一个输入低电源电位(例如GND等)或高电源电位(例如VDD等)。电容器1207的一对电极的另一个电连接到能够供应低电源电位的布线(例如，GND线)。可以对电容器1208的一对电极的另一个输入固定电位。例如，可以对电容器1208的一对电极的另一个输入低电源电位(例如GND等)或高电源电位(例如VDD等)。电容器1208的一对电极的另一个电连接到能够供应低电源电位的布线(例如，GND线)。
只要积极地利用晶体管或布线等的寄生电容，就不需要设置电容器1207及电容器1208。
控制信号WE被输入到晶体管1209的栅极。开关1203及开关1204的第一端子与第二端子之间的导通状态或非导通状态由与控制信号WE不同的控制信号RD选择。当一个开关的第一端子与第二端子处于导通状态时，另一个开关的第一端子与第二端子处于非导通状态。
对应于保持在电路1201中的数据的信号被输入到晶体管1209的源极和漏极中的另一个。图20示出从电路1201输出的信号被输入到晶体管1209的源极和漏极中的另一个的例子。逻辑元件1206使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转，该反转信号经由电路1220被输入到电路1201。
虽然图20示出从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号通过逻辑元件1206及电路1220被输入到电路1201的例子，但是本发明的一个方式不局限于此。从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号也可以不使其逻辑值反转而被输入到电路1201。例如，在电路1201包括其中保持使从输入端子输入的信号的逻辑值反转而获得的信号的节点的情况下，可以将从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号输入到该节点。
在图20中，包括在存储元件1200中的晶体管1209以外的晶体管可以使用其沟道形成在由氧化物半导体以外的半导体构成的膜或衬底1190中的晶体管。例如，可以使用其沟道形成在硅膜或硅衬底中的晶体管。此外，也可以作为存储元件1200中的所有的晶体管使用其沟道由氧化物半导体形成的晶体管。或者，存储元件1200除了晶体管1209以外还可以包括其沟道由氧化物半导体形成的晶体管，并且作为剩下的晶体管可以使用其沟道形成在包含氧化物半导体以外的半导体的层或衬底1190中的晶体管。
图20所示的电路1201例如可以使用触发器电路。作为逻辑元件1206例如可以使用反相器或时钟反相器。
在本发明的一个方式的半导体装置中，在不向存储元件1200供应电源电压的期间，可以由设置在电路1202中的电容器1208保持储存在电路1201中的数据。
其沟道形成在氧化物半导体中的晶体管的关态电流极小。例如，其沟道形成在氧化物半导体中的晶体管的关态电流比其沟道形成在具有结晶性的硅中的晶体管的关态电流低得多。因此，当将该晶体管用作晶体管1209时，即便在不向存储元件1200供应电源电压的期间也可以长期间保持电容器1208所保持的信号。因此，存储元件1200在停止供应电源电压的期间也可以保持存储内容(数据)。
由于该存储元件利用开关1203及开关1204进行预充电工作，因此可以缩短在再次开始供应电源电压之后直到电路1201再次保持原来的数据为止的时间。
在电路1202中，电容器1208所保持的信号被输入到晶体管1210的栅极。因此，在再次开始向存储元件1200供应电源电压之后，可以将电容器1208所保持的信号转换为对应于从电路1202读出的晶体管1210的状态(导通状态或非导通状态)的信号。因此，即便在对应于保持在电容器1208中的信号的电位稍有变动时，也可以准确地读出原来的信号。
通过将这种存储元件1200用于处理器所包括的诸如寄存器或高速缓冲存储器等的存储装置，可以防止存储装置内的数据因停止电源电压的供应而消失。另外，存储元件可以在再次开始供应电源电压之后在短时间内恢复到停止供应电源之前的状态。因此，在处理器或处理器所包括的一个或多个逻辑电路中在短时间内也可以停止电源。由此，可以抑制功耗。
虽然说明将存储元件1200用于CPU的例子，但也可以将存储元件1200应用于LSI，诸如DSP(Digital Signal Processor：数字信号处理器)、定制LSI或PLD(ProgrammableLogic Device：可编程逻辑器件)等、以及RF-ID(Radio Frequency Identification：射频识别)。
<显示装置>
下面说明本发明的一个方式的显示装置的结构实例。
[结构实例]
图21A是本发明的一个方式的显示装置的俯视图。图21B示出将液晶元件用于本发明的一个方式的显示装置的像素时的像素电路。图21C示出将有机EL元件用于本发明的一个方式的显示装置的像素时的像素电路。
用于像素的晶体管可以使用上述晶体管。在此示出使用n沟道型晶体管的例子。注意，也可以将通过与用于像素的晶体管相同的工序制造的晶体管用作驱动电路。如此，通过将上述晶体管用于像素或驱动电路，可以制造显示质量及/或可靠性高的显示装置。
图21A示出有源矩阵型显示装置的一个例子。在显示装置的衬底5000上设置有像素部5001、第一扫描线驱动电路5002、第二扫描线驱动电路5003以及信号线驱动电路5004。像素部5001通过多个信号线与信号线驱动电路5004电连接并通过多个扫描线与第一扫描线驱动电路5002及第二扫描线驱动电路5003电连接。在由扫描线和信号线划分的区域中分别设置有包括显示元件的像素。显示装置的衬底5000通过诸如FPC(Flexible PrintedCircuit：柔性印刷电路)等的连接部与时序控制电路(也称为控制器或控制IC)电连接。
第一扫描线驱动电路5002、第二扫描线驱动电路5003及信号线驱动电路5004形成在形成有像素部5001的衬底5000上。因此，与另外形成驱动电路的情况相比，可以减少制造显示装置的成本。此外，在另外形成驱动电路的情况下，布线的连接数增加。通过在衬底5000上设置驱动电路，可以减少布线的连接数。因此，可以使可靠性及/或成品率得到提高。
[液晶显示装置]
图21B示出像素的电路结构的一个例子。在此示出可以应用于VA型液晶显示装置的像素等的像素电路。
这种像素电路可以应用于一个像素包括多个像素电极的结构。各像素电极连接到不同的晶体管，并且各晶体管能够由不同的栅极信号驱动。由此，可以独立地控制施加到多畴设计的像素的每一个像素电极的信号。
分离晶体管5016的扫描线5012和晶体管5017的扫描线5013以对它们供应不同的栅极信号。另一方面，晶体管5016和晶体管5017共同使用信号线5014。晶体管5016和晶体管5017可以适当地使用上述晶体管。由此，可以提供显示质量及/或可靠性高的液晶显示装置。
晶体管5016与第一像素电极电连接，晶体管5017与第二像素电极电连接。第一像素电极与第二像素电极被分离。对第一电极以及第二电极的形状没有特别的限制。例如，第一像素电极具有V字形状。
晶体管5016的栅电极与扫描线5012电连接，而晶体管5017的栅电极与扫描线5013电连接。当对扫描线5012和扫描线5013供应不同的栅极信号时，使晶体管5016和晶体管5017的工作时序互不相同。其结果，可以控制液晶的取向。
此外，也可以使用电容线5010、用作电介质的栅极绝缘体及与第一像素电极或第二像素电极电连接的电容电极形成电容器。
像素结构是在一个像素中设置有第一液晶元件5018和第二液晶元件5019的多畴结构。第一液晶元件5018包括第一像素电极、对置电极和其间的液晶层。第二液晶元件5019包括第二像素电极、对置电极和其间的液晶层。
注意，本发明的一个方式的显示装置的像素电路不局限于图21B所示的像素电路。例如，也可以对图21B所示的像素电路加上开关、电阻器、电容器、晶体管、传感器或逻辑电路等。
[有机EL显示装置]
图21C示出像素的电路结构的另一个例子。在此示出使用有机EL元件的显示装置的像素结构。
在有机EL元件中，通过对发光元件施加电压，来自有机EL元件所包括的一对电极的一个的电子和来自该一对电极的另一个的空穴注入包含发光有机化合物的层中，从而电流流过。通过使电子和空穴重新结合，因此发光有机化合物形成激发态。通过使发光有机化合物从激发态恢复到基态，进行发光。根据这种机理，这种发光元件被称为电流激励型发光元件。
图21C示出像素电路的一个例子。在此，一个像素包括两个n沟道型晶体管。注意，作为n沟道型晶体管可以使用上述晶体管。此外，该像素电路可以应用数字时间灰度级驱动。
下面，说明可以应用的像素电路的结构及应用数字时间灰度级驱动时的像素的工作。
像素5020包括开关晶体管5021、驱动晶体管5022、发光元件5024以及电容器5023。在开关晶体管5021中，栅电极与扫描线5026连接，第一电极(源电极和漏电极中的一个)与信号线5025连接，第二电极(源电极和漏电极中的另一个)与驱动晶体管5022的栅电极连接。在驱动晶体管5022中，栅电极通过电容器5023与电源线5027连接，第一电极与电源线5027连接，第二电极与发光元件5024的第一电极(像素电极)连接。发光元件5024的第二电极相当于公共电极5028。公共电极5028与设置在同一衬底上的公共电位线电连接。
开关晶体管5021及驱动晶体管5022可以适当地使用上述晶体管。由此，可以实现显示质量及/或可靠性高的有机EL显示装置。
将发光元件5024的第二电极(公共电极5028)的电位设定为低电源电位。注意，低电源电位是低于供应给电源线5027的高电源电位的电位。例如，低电源电位可以为GND或0V等。通过将高电源电位和低电源电位设定为大于或等于发光元件5024的正向阈值电压，并对发光元件5024施加其电位差，在发光元件5024中使电流流过而使发光元件5024发光。发光元件5024的正向电压是指得到所希望的亮度时的电压，至少包括正向阈值电压。
注意，有时通过代替使用驱动晶体管5022的栅极电容可以省略电容器5023。驱动晶体管5022的栅极电容也可以形成在沟道形成区域和栅电极之间。
接着，说明输入到驱动晶体管5022的信号。在采用电压输入电压驱动方式的情况下，对驱动晶体管5022输入使驱动晶体管5022成为开启或关闭的视频信号。为了使驱动晶体管5022在线性区域中工作，对驱动晶体管5022的栅电极施加高于电源线5027的电压的电压。注意，对信号线5025施加高于或等于电源线电压与驱动晶体管5022的阈值电压Vth之和的电压的电压。
在进行模拟灰度级驱动的情况下，对驱动晶体管5022的栅电极施加高于或等于发光元件5024的正向电压与驱动晶体管5022的阈值电压Vth之和的电压的电压。输入视频信号以使驱动晶体管5022在饱和区域中工作，在发光元件5024中使电流流过。为了使驱动晶体管5022在饱和区域中工作，将电源线5027的电位设定为高于驱动晶体管5022的栅极电位的电位。在采用模拟方式的视频信号时，可以在发光元件5024中使与视频信号对应的电流流过，而进行模拟灰度级驱动。
注意，本发明的一个方式的显示装置的像素结构不局限于图21C所示的像素结构。例如，还可以对图21C所示的像素电路加上开关、电阻器、电容器、传感器、晶体管或逻辑电路等。
在对图21A至图21C所例示的电路应用上述晶体管的情况下，源电极(第一电极)及漏电极(第二电极)分别电连接到低电位一侧及高电位一侧。再者，第一栅电极的电位也可以由控制电路等控制，并且例如低于供应到源电极的电位的电位等的如上所示的电位也可以被输入到第二栅电极。
<电子设备>
本发明的一个方式的半导体装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是，再现记录媒体(如数字通用磁盘(DVD：Digital VersatileDisc)等)的内容并具有显示该再现图像的显示器的装置)等。另外，可以使用本发明的一个方式的半导体装置的电子设备的例子是移动电话、包括便携式游戏机的游戏机、便携式数据终端、电子书阅读器、拍摄装置(诸如视频摄像机和数码相机等)、护目镜型显示器(头戴式显示器)、导航系统、音频再现装置(例如，汽车音响系统和数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机。图22A至图22F示出这些电子设备的具体例子。
图22A示出便携式游戏机，该便携式游戏机包括框体901、框体902、显示部903、显示部904、麦克风905、扬声器906、操作键907以及触屏笔908等。虽然图22A所示的便携式游戏机具有两个显示部903和显示部904，但是便携式游戏机所包括的显示部的个数不限于此。
图22B示出便携式数据终端，包括第一框体911、第二框体912、第一显示部913、第二显示部914、连接部915及操作键916等。第一显示部913设置在第一框体911中，而第二显示部914设置在第二框体912中。第一框体911和第二框体912由连接部915连接，由连接部915可以改变第一框体911和第二框体912之间的角度。第一显示部913的影像也可以根据连接部915所形成的第一框体911和第二框体912之间的角度切换。另外，也可以对第一显示部913和第二显示部914中的至少一个使用附加有位置输入功能的显示装置。注意，可以通过在显示装置中设置触摸屏来附加位置输入功能。或者，可以通过在显示装置的像素部中设置还称为光电传感器的光电转换元件来附加位置输入功能。
图22C示出笔记本型个人计算机，包括框体921、显示部922、键盘923以及指向装置924等。
图22D示出电冷藏冷冻箱，包括框体931、冷藏室门932及冷冻室门933等。
图22E示出视频摄像机，包括第一框体941、第二框体942、显示部943、操作键944、透镜945及连接部946等。操作键944及透镜945设置在第一框体941中，而显示部943设置在第二框体942中。第一框体941和第二框体942由连接部946连接，由连接部946可以改变第一框体941和第二框体942之间的角度。显示部943的影像也可以根据连接部946所形成的第一框体941和第二框体942之间的角度切换。
图22F示出一般的汽车，包括车身951、车轮952、仪表盘953及灯954等。
附图标记说明
400：衬底；401：绝缘体；402：绝缘体；404：导电体；406：半导体；406a：半导体层；406b：半导体层；406c：半导体层；408：绝缘体；410：绝缘体；412：绝缘体；413：导电体；416：导电体；416a：导电体；416b：导电体；416c：导电体；418：绝缘体；424a：导电体；424b：导电体；424c：导电体；426a：导电体；426b：导电体；426c：导电体；438：绝缘体；439：绝缘体；450：半导体衬底；452：绝缘体；454：导电体；456：区域；460：区域；462：绝缘体；464：绝缘体；466：绝缘体；468：绝缘体；470：区域；474a：区域；474b：区域；476a：导电体；476b：导电体；478a：导电体；478b：导电体；478c：导电体；480a：导电体；480b：导电体；480c：导电体；490：晶体管；500：衬底；501：绝缘体；502：绝缘体；504：导电体；506：半导体；508：绝缘体；510：绝缘体；512：绝缘体；513：导电体；516：导电体；516a：导电体；516b：导电体；518：绝缘体；524a：导电体；524b：导电体；526a：导电体；526b：导电体；538：绝缘体；539：绝缘体；590：晶体管；901：框体；902：框体；903：显示部；904：显示部；905：麦克风；906：扬声器；907：操作键；908：触屏笔；911：框体；912：框体；913：显示部；914：显示部；915：连接部；916：操作键；921：框体；922：显示部；923：键盘；924：指向装置；931：框体；932：冷藏室门；933：冷冻室门；941：框体；942：框体；943：显示部；944：操作键；945：透镜；946：连接部；951：车身；952：车轮；953：仪表盘；954：灯；1189：ROM接口；1190：衬底；1191：ALU；1192：ALU控制器；1193：指令译码器；1194：中断控制器；1195：时序控制器；1196：寄存器；1197：寄存器控制器；1198：总线接口；1199：ROM；1200：存储元件；1201：电路；1202：电路；1203：开关；1204：开关；1206：逻辑元件；1207：电容器；1208：电容器；1209：晶体管；1210：晶体管；1213：晶体管；1214：晶体管；1220：电路；2100：晶体管；2200：晶体管；3001：布线；3002：布线；3003：布线；3004：布线；3005：布线；3200：晶体管；3300：晶体管；3400：电容器；5000：衬底；5001：像素部；5002：扫描线驱动电路；5003：扫描线驱动电路；5004：信号线驱动电路；5010：电容线；5012：扫描线；5013：扫描线；5014：信号线；5016：晶体管；5017：晶体管；5018：液晶元件；5019：液晶元件；5020：像素；5021：开关晶体管；5022：驱动晶体管；5023：电容器；5024：发光元件；5025：信号线；5026：扫描线；5027：电源线；5028：公共电极。
本申请基于2014年3月28日提交到日本专利局的日本专利申请No.2014-069534，通过引用将其完整内容并入在此。

Claims (13)

1.一种晶体管，包括：
包含铟、镓和锌的氧化物半导体；
第一导电体；
第二导电体；
第三导电体；
第一绝缘体；以及
所述第二导电体和所述第三导电体上且与所述第二导电体和所述第三导电体接触的第二绝缘体，在所述氧化物半导体上所述第二绝缘体具有开口，
其中，在所述第二绝缘体的所述开口的内部具有所述第一绝缘体的一部分，
所述第一导电体包括第一区域、第二区域以及第三区域，
所述第一区域包括所述第一导电体隔着所述第一绝缘体的所述一部分而与所述氧化物半导体重叠的区域，
所述第二区域包括所述第一导电体隔着所述第一绝缘体及所述第二绝缘体而与所述第二导电体重叠的区域，
所述第三区域包括所述第一导电体隔着所述第一绝缘体及所述第二绝缘体而与所述第三导电体重叠的区域，
所述氧化物半导体包括第四区域以及第五区域，
所述第四区域包括所述氧化物半导体与所述第二导电体接触的区域，
所述第五区域包括所述氧化物半导体与所述第三导电体接触的区域，
在沟道宽度方向的截面中，所述第一导电体的底面具有不与所述氧化物半导体重叠的区域，并且
所述第一导电体的所述底面的所述区域位于所述氧化物半导体的底面之下。
2.一种半导体装置，包括：
p沟道型晶体管；以及
n沟道型晶体管，
其中，所述p沟道型晶体管的源极和漏极中的一个与所述n沟道型晶体管的源极和漏极中的一个电连接，
所述p沟道型晶体管的栅极与所述n沟道型晶体管的栅极电连接，
所述p沟道型晶体管在沟道形成区域中包含硅，
所述n沟道型晶体管是权利要求1所述的晶体管，并且
所述n沟道型晶体管的所述栅极是所述第一导电体。
3.根据权利要求2所述的半导体装置，其中所述p沟道型晶体管使用其顶面的晶面包括(110)面的区域的硅衬底形成。
4.根据权利要求2所述的半导体装置，其中所述p沟道型晶体管的所述沟道形成区域具有浓度梯度，使得赋予n型导电性的杂质浓度向所述沟道形成区域的表面附近增高。
5.根据权利要求2所述的半导体装置，其中所述p沟道型晶体管的所述栅极包括功函数为4.5eV或更大的导电体。
6.根据权利要求2所述的半导体装置，
其中所述氧化物半导体包括第一氧化物半导体层、第二氧化物半导体层以及第三氧化物半导体层，
并且所述氧化物半导体包括所述第一氧化物半导体层、所述第二氧化物半导体层及所述第三氧化物半导体层相互重叠的区域。
7.一种包括第一晶体管的半导体装置，所述第一晶体管包括：
包含铟、镓和锌的氧化物半导体；
所述氧化物半导体上的第一导电体；
所述氧化物半导体上的第二导电体及第三导电体；
所述氧化物半导体上的第一绝缘体；以及
所述第二导电体及所述第三导电体上且与所述第二导电体及所述第三导电体接触的第二绝缘体，在所述氧化物半导体上所述第二绝缘体具有开口，
其中，在所述第二绝缘体的所述开口的内部具有所述第一绝缘体的一部分，
所述第一导电体包括：隔着所述第一绝缘体而与所述氧化物半导体重叠的第一区域；隔着所述第一绝缘体及所述第二绝缘体而与所述第二导电体重叠的第二区域；以及隔着所述第一绝缘体及所述第二绝缘体而与所述第三导电体重叠的第三区域，
所述氧化物半导体包括：与所述第二导电体接触的第四区域以及与所述第三导电体接触的第五区域，
在沟道宽度方向的截面中，所述第一导电体的底面具有不与所述氧化物半导体重叠的区域，并且
所述第一导电体的所述底面的所述区域位于所述氧化物半导体的底面之下。
8.根据权利要求7所述的半导体装置，还包括第二晶体管，
其中所述第二晶体管的源极和漏极中的一个与所述第一晶体管的所述第二导电体和所述第三导电体中的一个电连接，
并且所述第二晶体管的栅极与所述第一晶体管的所述第一导电体电连接。
9.根据权利要求8所述的半导体装置，其中所述第二晶体管使用其顶面的晶面包括(110)面的区域的硅衬底形成。
10.根据权利要求8所述的半导体装置，其中所述第二晶体管的沟道形成区域具有浓度梯度，使得赋予n型导电性的杂质浓度向所述沟道形成区域的表面附近增高。
11.根据权利要求8所述的半导体装置，其中所述第二晶体管的所述栅极包括功函数为4.5eV或更大的导电体。
12.根据权利要求7所述的半导体装置，
其中所述氧化物半导体包括第一氧化物半导体层、第二氧化物半导体层以及第三氧化物半导体层，
并且所述氧化物半导体包括所述第一氧化物半导体层、所述第二氧化物半导体层及所述第三氧化物半导体层相互重叠的区域。
13.根据权利要求8所述的半导体装置，其中所述第一晶体管是n沟道型晶体管而所述第二晶体管是p沟道型晶体管。
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