JP2002198529A - 半導体装置およびその製造方法 - Google Patents
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
Abstract
(57)【要約】
【課題】 短チャネルＭＩＳＦＥＴにおいて、しきい値
電圧のばらつきを抑え、さらに、スイッチング速度の向
上を図ることのできる技術を提供する。 【解決手段】 ＭＩＳＦＥＴのチャネル領域下の基板１
の全面に、パンチスルーを防止する機能を有する不純物
濃度分布に第１ピークを有するｐ型不純物層７と不純物
濃度分布に第２ピークを有するｐ型不純物層８とを形成
する。これにより、ポケット構造のパンチスルーストッ
パ層を形成した場合と比して、しきい値電圧の変動を抑
えることができる。さらに、制御できる空乏層の幅が相
対的に大きくなるのでサブスレッショルド係数が小さく
なり、しきい値電圧の低下が防止できてＭＩＳＦＥＴの
スイッチング速度を向上することができる。
電圧のばらつきを抑え、さらに、スイッチング速度の向
上を図ることのできる技術を提供する。 【解決手段】 ＭＩＳＦＥＴのチャネル領域下の基板１
の全面に、パンチスルーを防止する機能を有する不純物
濃度分布に第１ピークを有するｐ型不純物層７と不純物
濃度分布に第２ピークを有するｐ型不純物層８とを形成
する。これにより、ポケット構造のパンチスルーストッ
パ層を形成した場合と比して、しきい値電圧の変動を抑
えることができる。さらに、制御できる空乏層の幅が相
対的に大きくなるのでサブスレッショルド係数が小さく
なり、しきい値電圧の低下が防止できてＭＩＳＦＥＴの
スイッチング速度を向上することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ゲート長が０.１μｍ以下の世代の
ＭＩＳＦＥＴ（metal insulator semiconductor field
effect transistor）を有する半導体装置に適用して有
効な技術に関する。
技術に関し、特に、ゲート長が０.１μｍ以下の世代の
ＭＩＳＦＥＴ（metal insulator semiconductor field
effect transistor）を有する半導体装置に適用して有
効な技術に関する。
【０００２】
【従来の技術】短チャネル効果を抑制するＭＩＳＦＥＴ
として、たとえば特開平４−５８５６２号公報に記載さ
れているポケット構造のパンチスルーストッパ層を有す
るＭＩＳＦＥＴがある。
として、たとえば特開平４−５８５６２号公報に記載さ
れているポケット構造のパンチスルーストッパ層を有す
るＭＩＳＦＥＴがある。
【０００３】このＭＩＳＦＥＴでは、まず、第１導電型
基板上に絶縁膜を介して形成されたゲート電極をマスク
として、基板表面に第２導電型不純物をイオン注入して
第１の拡散領域を形成すると共に、この第１の拡散領域
の下方に第１導電型不純物をイオン注入して第２の拡散
領域、いわゆるポケット構造のパンチスルーストッパ層
が形成される。その後、前記ゲート電極の両側部に導電
性の側壁膜を形成し、この側壁膜および前記ゲート電極
をマスクとして、基板表面に第２導電型不純物をイオン
注入して第３の拡散領域を形成する。
基板上に絶縁膜を介して形成されたゲート電極をマスク
として、基板表面に第２導電型不純物をイオン注入して
第１の拡散領域を形成すると共に、この第１の拡散領域
の下方に第１導電型不純物をイオン注入して第２の拡散
領域、いわゆるポケット構造のパンチスルーストッパ層
が形成される。その後、前記ゲート電極の両側部に導電
性の側壁膜を形成し、この側壁膜および前記ゲート電極
をマスクとして、基板表面に第２導電型不純物をイオン
注入して第３の拡散領域を形成する。
【０００４】短チャネル効果の主な原因は、ＭＩＳＦＥ
Ｔのドレインから発生する電界がソースに達し、ソー
ス、ドレイン間に電流が流れることにある。しかし、前
記ＭＩＳＦＥＴでは、ドレインから発生する電界の強度
が逆電界型のポケット構造のパンチスルーストッパ層
（第２の拡散領域）により抑制されるため、ゲート長が
０.２μｍ程度であっても短チャネル効果の発生を回避
することが可能である。
Ｔのドレインから発生する電界がソースに達し、ソー
ス、ドレイン間に電流が流れることにある。しかし、前
記ＭＩＳＦＥＴでは、ドレインから発生する電界の強度
が逆電界型のポケット構造のパンチスルーストッパ層
（第２の拡散領域）により抑制されるため、ゲート長が
０.２μｍ程度であっても短チャネル効果の発生を回避
することが可能である。
【０００５】
【発明が解決しようとする課題】しかしながら、ポケッ
ト構造のパンチスルーストッパ層を有するＭＩＳＦＥＴ
について本発明者が検討したところ、以下の問題点を見
いだした。
ト構造のパンチスルーストッパ層を有するＭＩＳＦＥＴ
について本発明者が検討したところ、以下の問題点を見
いだした。
【０００６】半導体装置の高集積化を図るためには、Ｍ
ＩＳＦＥＴのゲート電極のソース、ドレイン方向の幅
（以下、ゲート長と称す）の微細化が必要とされる。し
かし、ゲート長が０.１μｍ以下のＭＩＳＦＥＴでは、
ポケット構造のパンチスルーストッパ層の広がりが０.
０３μｍ以上あると、ゲート電極下の上記広がりがゲー
ト長の６０％以上を占める。このため、ゲート電極の形
状またはパンチスルーストッパ層形成時のイオン注入角
度のばらつきによってＭＩＳＦＥＴのしきい値電圧が変
動する。
ＩＳＦＥＴのゲート電極のソース、ドレイン方向の幅
（以下、ゲート長と称す）の微細化が必要とされる。し
かし、ゲート長が０.１μｍ以下のＭＩＳＦＥＴでは、
ポケット構造のパンチスルーストッパ層の広がりが０.
０３μｍ以上あると、ゲート電極下の上記広がりがゲー
ト長の６０％以上を占める。このため、ゲート電極の形
状またはパンチスルーストッパ層形成時のイオン注入角
度のばらつきによってＭＩＳＦＥＴのしきい値電圧が変
動する。
【０００７】本発明の目的は、短チャネルＭＩＳＦＥＴ
において、しきい値電圧のばらつきを抑え、さらに、ス
イッチング速度の向上を図ることのできる技術を提供す
ることにある。
において、しきい値電圧のばらつきを抑え、さらに、ス
イッチング速度の向上を図ることのできる技術を提供す
ることにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】本発明の半導体装置およびその製造方法
は、約０.１μｍ以下のゲート長を有するＭＩＳＦＥＴ
を形成する際、基板に不純物濃度分布に第１ピークを有
する第１導電型の不純物層と不純物濃度分布に第２ピー
クを有する第１導電型の不純物層とを形成する工程と、
ゲート電極を形成した後、基板に第２導電型のソース、
ドレイン拡張領域を形成する工程と、ゲート電極の側壁
にサイドウォールスペーサを形成した後、基板に第２導
電型のソース、ドレイン拡散領域を形成する工程とを有
し、上記第１ピークがソース、ドレイン拡散領域の接合
深さよりも浅くに位置し、上記第２ピークがチャネル領
域よりも深くに位置するものである。また、第２ピーク
の不純物濃度は第１ピークの不純物濃度よりも大きい。
また、チャネル領域の不純物濃度の総和が５×１０17／
ｃｍ3以下である。また、第２ピークの不純物層を構成
する元素の質量が、第１ピークの不純物層を構成する元
素の質量よりも重い元素をイオン注入する。
は、約０.１μｍ以下のゲート長を有するＭＩＳＦＥＴ
を形成する際、基板に不純物濃度分布に第１ピークを有
する第１導電型の不純物層と不純物濃度分布に第２ピー
クを有する第１導電型の不純物層とを形成する工程と、
ゲート電極を形成した後、基板に第２導電型のソース、
ドレイン拡張領域を形成する工程と、ゲート電極の側壁
にサイドウォールスペーサを形成した後、基板に第２導
電型のソース、ドレイン拡散領域を形成する工程とを有
し、上記第１ピークがソース、ドレイン拡散領域の接合
深さよりも浅くに位置し、上記第２ピークがチャネル領
域よりも深くに位置するものである。また、第２ピーク
の不純物濃度は第１ピークの不純物濃度よりも大きい。
また、チャネル領域の不純物濃度の総和が５×１０17／
ｃｍ3以下である。また、第２ピークの不純物層を構成
する元素の質量が、第１ピークの不純物層を構成する元
素の質量よりも重い元素をイオン注入する。
【００１１】上記した手段によれば、ＭＩＳＦＥＴのチ
ャネル領域下の基板の全面にパンチスルーを防止する機
能を有する不純物層を形成することにより、ポケット構
造のパンチスルーストッパ層を形成した場合と比して、
しきい値電圧の変動を抑えることができる。さらに、上
記不純物層の不純物濃度分布に第１ピークおよび第２ピ
ークの二つのピークを設けることで制御できる空乏層の
幅が相対的に大きくなり、サブスレッショルド係数を小
さくすることができる。これにより、しきい値電圧の低
下が防止できてＭＩＳＦＥＴのスイッチング速度が向上
する。さらに、チャネル領域の不純物濃度の総和が５×
１０17／ｃｍ3以下であるので、移動度を増大させるこ
とが出来る。また、第２ピークの不純物層を構成する元
素の質量が、第１ピークの不純物層を構成する元素の質
量よりも重い元素をイオン注入しているので、ピーク濃
度を高くしつつ、表面濃度を下げることができるので、
移動度の低下を防止することができる。また、ドレイン
電圧が１Ｖ以下でオン電流をポケット構造に比べて向上
することができる。すなわち、本発明のＭＩＳＦＥＴは
１Ｖ以下の電源電圧での動作でオン電流を向上すること
ができる。
ャネル領域下の基板の全面にパンチスルーを防止する機
能を有する不純物層を形成することにより、ポケット構
造のパンチスルーストッパ層を形成した場合と比して、
しきい値電圧の変動を抑えることができる。さらに、上
記不純物層の不純物濃度分布に第１ピークおよび第２ピ
ークの二つのピークを設けることで制御できる空乏層の
幅が相対的に大きくなり、サブスレッショルド係数を小
さくすることができる。これにより、しきい値電圧の低
下が防止できてＭＩＳＦＥＴのスイッチング速度が向上
する。さらに、チャネル領域の不純物濃度の総和が５×
１０17／ｃｍ3以下であるので、移動度を増大させるこ
とが出来る。また、第２ピークの不純物層を構成する元
素の質量が、第１ピークの不純物層を構成する元素の質
量よりも重い元素をイオン注入しているので、ピーク濃
度を高くしつつ、表面濃度を下げることができるので、
移動度の低下を防止することができる。また、ドレイン
電圧が１Ｖ以下でオン電流をポケット構造に比べて向上
することができる。すなわち、本発明のＭＩＳＦＥＴは
１Ｖ以下の電源電圧での動作でオン電流を向上すること
ができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１３】（実施の形態１）本発明の一実施の形態で
あるＣＭＯＳ（complementary metal oxide semiconduc
tor）デバイスの製造方法を図１〜図９に示す基板の要
部断面図を用いて工程順に説明する。図中、Ｑｎはｎチ
ャネル型ＭＩＳＦＥＴ、Ｑｐはｐチャネル型ＭＩＳＦＥ
Ｔである。
あるＣＭＯＳ（complementary metal oxide semiconduc
tor）デバイスの製造方法を図１〜図９に示す基板の要
部断面図を用いて工程順に説明する。図中、Ｑｎはｎチ
ャネル型ＭＩＳＦＥＴ、Ｑｐはｐチャネル型ＭＩＳＦＥ
Ｔである。
【００１４】まず、図１に示すように、たとえばｐ型の
単結晶シリコンからなる基板１を用意する。次に、この
基板１を熱酸化してその表面に膜厚０.０１μｍ程度の
薄い酸化シリコン膜２を形成し、次いでその上層にＣＶ
Ｄ（chemical vapor deposition）法で膜厚０.１μｍ程
度の窒化シリコン膜３を堆積した後、レジストパターン
をマスクとして窒化シリコン膜３、酸化シリコン膜２お
よび基板１を順次ドライエッチングすることにより、素
子分離領域の基板１に深さ０.３５μｍ程度の素子分離
溝４ａを形成する。
単結晶シリコンからなる基板１を用意する。次に、この
基板１を熱酸化してその表面に膜厚０.０１μｍ程度の
薄い酸化シリコン膜２を形成し、次いでその上層にＣＶ
Ｄ（chemical vapor deposition）法で膜厚０.１μｍ程
度の窒化シリコン膜３を堆積した後、レジストパターン
をマスクとして窒化シリコン膜３、酸化シリコン膜２お
よび基板１を順次ドライエッチングすることにより、素
子分離領域の基板１に深さ０.３５μｍ程度の素子分離
溝４ａを形成する。
【００１５】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３を除去した後、図２に示すよう
に、基板１上にＣＶＤ法で堆積した酸化シリコン膜４ｂ
をエッチバック、またはＣＭＰ（chemical mechanical
polishing）法で研磨して、素子分離溝４ａの内部に酸
化シリコン膜４ｂを残すことにより素子分離領域を形成
する。続いて、基板１を約１０００℃でアニールするこ
とにより、素子分離溝４ａに埋め込んだ酸化シリコン膜
４ｂをデンシファイ（焼き締め）する。
グで窒化シリコン膜３を除去した後、図２に示すよう
に、基板１上にＣＶＤ法で堆積した酸化シリコン膜４ｂ
をエッチバック、またはＣＭＰ（chemical mechanical
polishing）法で研磨して、素子分離溝４ａの内部に酸
化シリコン膜４ｂを残すことにより素子分離領域を形成
する。続いて、基板１を約１０００℃でアニールするこ
とにより、素子分離溝４ａに埋め込んだ酸化シリコン膜
４ｂをデンシファイ（焼き締め）する。
【００１６】次いで、基板１のｎチャネル型ＭＩＳＦＥ
ＴＱｎの形成領域にｐ型ウェル５を形成するためのｐ型
不純物、たとえばボロン（Ｂ）をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐの形成領域にｎ型ウェル６を形
成するためのｎ型不純物、たとえばリン（Ｐ）をイオン
注入する。上記Ｂは、たとえば注入エネルギー２００ｋ
ｅＶ、ドーズ量２×１０13ｃｍ-2で注入し、上記Ｐは、
たとえば注入エネルギー５００ｋｅＶ、ドーズ量３×１
０13ｃｍ-2で注入する。
ＴＱｎの形成領域にｐ型ウェル５を形成するためのｐ型
不純物、たとえばボロン（Ｂ）をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐの形成領域にｎ型ウェル６を形
成するためのｎ型不純物、たとえばリン（Ｐ）をイオン
注入する。上記Ｂは、たとえば注入エネルギー２００ｋ
ｅＶ、ドーズ量２×１０13ｃｍ-2で注入し、上記Ｐは、
たとえば注入エネルギー５００ｋｅＶ、ドーズ量３×１
０13ｃｍ-2で注入する。
【００１７】次に、図３に示すように、基板１のｎチャ
ネル型ＭＩＳＦＥＴＱｎの形成領域にｐ型不純物、たと
えばＢをイオン注入して不純物濃度分布に第１ピークを
有するｐ型不純物層７を形成し、続いてｐ型ウェル５を
構成する不純物（Ｂ）よりも質量の重いｐ型不純物、た
とえばインジウム（Ｉｎ）をイオン注入して不純物濃度
分布に第２ピークを有するｐ型不純物層８を形成する。
ｐ型不純物層７の第１ピークの基板１の表面からの深さ
は、ｐ型不純物層８の第２ピークの基板１の表面からの
深さよりも相対的に深くに位置し、後述するように、不
純物濃度分布に第１ピークを有するｐ型不純物層７は、
ソース、ドレイン拡散領域間のパンチスルーを防止する
機能を有し、不純物濃度分布に第２ピークを有するｐ型
不純物層８は、ソース、ドレイン拡張領域間のパンチス
ルーを防止する機能を有する。上記Ｂは、たとえば注入
エネルギー３０ｋｅＶ、ドーズ量１×１０13ｃｍ-2で注
入し、上記Ｉｎは、たとえば注入エネルギー１６０ｋｅ
Ｖ、ドーズ量１×１０13ｃｍ-2で注入する。
ネル型ＭＩＳＦＥＴＱｎの形成領域にｐ型不純物、たと
えばＢをイオン注入して不純物濃度分布に第１ピークを
有するｐ型不純物層７を形成し、続いてｐ型ウェル５を
構成する不純物（Ｂ）よりも質量の重いｐ型不純物、た
とえばインジウム（Ｉｎ）をイオン注入して不純物濃度
分布に第２ピークを有するｐ型不純物層８を形成する。
ｐ型不純物層７の第１ピークの基板１の表面からの深さ
は、ｐ型不純物層８の第２ピークの基板１の表面からの
深さよりも相対的に深くに位置し、後述するように、不
純物濃度分布に第１ピークを有するｐ型不純物層７は、
ソース、ドレイン拡散領域間のパンチスルーを防止する
機能を有し、不純物濃度分布に第２ピークを有するｐ型
不純物層８は、ソース、ドレイン拡張領域間のパンチス
ルーを防止する機能を有する。上記Ｂは、たとえば注入
エネルギー３０ｋｅＶ、ドーズ量１×１０13ｃｍ-2で注
入し、上記Ｉｎは、たとえば注入エネルギー１６０ｋｅ
Ｖ、ドーズ量１×１０13ｃｍ-2で注入する。
【００１８】Ｉｎのように質量の重い元素は、拡散係数
が小さいので、上記第２ピークの濃度を高くしつつ、基
板１の表面における濃度を下げることができる。ｐ型不
純物層８は、ソース、ドレイン拡張領域間のパンチスル
ーを防止する働きをするため、その不純物濃度は高く設
定する必要がある。一方、拡散係数の小さい質量の軽い
元素を注入した場合においては、基板１の表面における
濃度が高くなるので、不純物散乱によるキャリアの移動
度が小さくなるという問題を発生してしまう。そこで、
質量の重い元素を注入することにより、基板１の表面に
おける濃度を下げることができるので、キャリアの移動
度の低下を防ぐことが可能となる。
が小さいので、上記第２ピークの濃度を高くしつつ、基
板１の表面における濃度を下げることができる。ｐ型不
純物層８は、ソース、ドレイン拡張領域間のパンチスル
ーを防止する働きをするため、その不純物濃度は高く設
定する必要がある。一方、拡散係数の小さい質量の軽い
元素を注入した場合においては、基板１の表面における
濃度が高くなるので、不純物散乱によるキャリアの移動
度が小さくなるという問題を発生してしまう。そこで、
質量の重い元素を注入することにより、基板１の表面に
おける濃度を下げることができるので、キャリアの移動
度の低下を防ぐことが可能となる。
【００１９】また、ｐ型不純物層７は、ソース、ドレイ
ン拡散領域のパンチスルーを防ぐ働きをする。ここで、
このｐ型不純物層７を質量の重い元素を高エネルギーで
注入することにより形成した場合には、基板１をなすＳ
ｉ（シリコン）が非晶質化され、後の工程における熱処
理の際に結晶欠陥を生じてしまう。ｐ型不純物層７はド
レイン領域に接しているので、その結晶欠陥が生じてい
るとドレイン領域と基板１との間にリーク電流が発生し
てしまう。そこで、上記したように、ｐ型不純物層７を
質量の軽い元素を注入することで形成することにより、
この問題を解決することができる。
ン拡散領域のパンチスルーを防ぐ働きをする。ここで、
このｐ型不純物層７を質量の重い元素を高エネルギーで
注入することにより形成した場合には、基板１をなすＳ
ｉ（シリコン）が非晶質化され、後の工程における熱処
理の際に結晶欠陥を生じてしまう。ｐ型不純物層７はド
レイン領域に接しているので、その結晶欠陥が生じてい
るとドレイン領域と基板１との間にリーク電流が発生し
てしまう。そこで、上記したように、ｐ型不純物層７を
質量の軽い元素を注入することで形成することにより、
この問題を解決することができる。
【００２０】同様に、基板１のｐチャネル型ＭＩＳＦＥ
ＴＱｐの形成領域にｎ型不純物、たとえばＰをイオン注
入して不純物濃度分布に第１ピークを有するｎ型不純物
層９を形成し、続いてｎ型ウェル６を構成する不純物
（Ｐ）よりも質量の重いｎ型不純物、たとえばヒ素（Ａ
ｓ）をイオン注入して不純物濃度分布に第２ピークを有
するｎ型不純物層１０を形成する。ｎ型不純物層９の第
１ピークの基板１の表面からの深さは、ｎ型不純物層１
０の第２ピークの基板１の表面からの深さよりも相対的
に深くに位置し、後述するように、不純物濃度分布に第
１ピークを有するｎ型不純物層９は、ソース、ドレイン
拡散領域間のパンチスルーを防止する機能を有し、不純
物濃度分布に第２ピークを有するｎ型不純物層１０は、
ソース、ドレイン拡張領域間のパンチスルーを防止する
機能を有する。上記Ｐは、たとえば注入エネルギー８０
ｋｅＶ、ドーズ量１×１０13ｃｍ-2で注入し、上記Ａｓ
は、たとえば注入エネルギー８０ｋｅＶ、ドーズ量１×
１０13ｃｍ-2で注入する。
ＴＱｐの形成領域にｎ型不純物、たとえばＰをイオン注
入して不純物濃度分布に第１ピークを有するｎ型不純物
層９を形成し、続いてｎ型ウェル６を構成する不純物
（Ｐ）よりも質量の重いｎ型不純物、たとえばヒ素（Ａ
ｓ）をイオン注入して不純物濃度分布に第２ピークを有
するｎ型不純物層１０を形成する。ｎ型不純物層９の第
１ピークの基板１の表面からの深さは、ｎ型不純物層１
０の第２ピークの基板１の表面からの深さよりも相対的
に深くに位置し、後述するように、不純物濃度分布に第
１ピークを有するｎ型不純物層９は、ソース、ドレイン
拡散領域間のパンチスルーを防止する機能を有し、不純
物濃度分布に第２ピークを有するｎ型不純物層１０は、
ソース、ドレイン拡張領域間のパンチスルーを防止する
機能を有する。上記Ｐは、たとえば注入エネルギー８０
ｋｅＶ、ドーズ量１×１０13ｃｍ-2で注入し、上記Ａｓ
は、たとえば注入エネルギー８０ｋｅＶ、ドーズ量１×
１０13ｃｍ-2で注入する。
【００２１】このように、素子分離溝４ａおよび酸化シ
リコン膜４ｂで規定されたｐ型ウェル５において、ｐ型
不純物層８は基板１の表面から所定の深さに第２ピーク
を有するように形成され、ｐ型不純物層７は基板１の表
面から所定の深さに第１ピークを有するように形成され
る。すなわち、後述するように、ｐ型不純物層７は、ゲ
ート電極１３ｎの下部のソース、ドレイン拡散領域１４
ｂ間全域において一定の深さに形成され、かつ、ソー
ス、ドレイン拡散領域１４ｂに接するように形成され
る。また、ｐ型不純物層８は、ゲート電極１３ｎの下部
のソース、ドレイン拡張領域１４ａ間全域において一定
の深さに形成され、かつ、ソース、ドレイン拡張領域１
４ａに接するように形成される。
リコン膜４ｂで規定されたｐ型ウェル５において、ｐ型
不純物層８は基板１の表面から所定の深さに第２ピーク
を有するように形成され、ｐ型不純物層７は基板１の表
面から所定の深さに第１ピークを有するように形成され
る。すなわち、後述するように、ｐ型不純物層７は、ゲ
ート電極１３ｎの下部のソース、ドレイン拡散領域１４
ｂ間全域において一定の深さに形成され、かつ、ソー
ス、ドレイン拡散領域１４ｂに接するように形成され
る。また、ｐ型不純物層８は、ゲート電極１３ｎの下部
のソース、ドレイン拡張領域１４ａ間全域において一定
の深さに形成され、かつ、ソース、ドレイン拡張領域１
４ａに接するように形成される。
【００２２】また、素子分離溝４ａおよび酸化シリコン
膜４ｂで規定されたｎ型ウェル６において、ｎ型不純物
層１０は基板１の表面から所定の深さに第２ピークを有
するように形成され、ｎ型不純物層９は基板１の表面か
ら所定の深さに第１ピークを有するように形成される。
すなわち、後述するように、ｎ型不純物層９は、ゲート
電極１３ｐの下部のソース、ドレイン拡散領域１５ｂ間
全域において一定の深さに形成され、かつ、ソース、ド
レイン拡散領域１５ｂに接するように形成される。ま
た、ｎ型不純物層１０は、ゲート電極１３ｐの下部のソ
ース、ドレイン拡張領域１５ａ間全域において一定の深
さに形成され、かつ、ソース、ドレイン拡張領域１５ａ
に接するように形成される。
膜４ｂで規定されたｎ型ウェル６において、ｎ型不純物
層１０は基板１の表面から所定の深さに第２ピークを有
するように形成され、ｎ型不純物層９は基板１の表面か
ら所定の深さに第１ピークを有するように形成される。
すなわち、後述するように、ｎ型不純物層９は、ゲート
電極１３ｐの下部のソース、ドレイン拡散領域１５ｂ間
全域において一定の深さに形成され、かつ、ソース、ド
レイン拡散領域１５ｂに接するように形成される。ま
た、ｎ型不純物層１０は、ゲート電極１３ｐの下部のソ
ース、ドレイン拡張領域１５ａ間全域において一定の深
さに形成され、かつ、ソース、ドレイン拡張領域１５ａ
に接するように形成される。
【００２３】次に、図４に示すように、基板１を熱酸化
して、ｐ型ウェル５およびｎ型ウェル６のそれぞれの表
面にゲート絶縁膜１１を２ｎｍ程度の厚さで形成した
後、２００ｎｍ程度の厚さのアモルファスシリコン膜
（図示せず）をＣＶＤ法で基板１上に堆積する。次い
で、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域のアモル
ファスシリコン膜にｎ型不純物、たとえばＰをイオン注
入し、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域のアモ
ルファスシリコン膜にｐ型不純物、たとえばＢをイオン
注入する。
して、ｐ型ウェル５およびｎ型ウェル６のそれぞれの表
面にゲート絶縁膜１１を２ｎｍ程度の厚さで形成した
後、２００ｎｍ程度の厚さのアモルファスシリコン膜
（図示せず）をＣＶＤ法で基板１上に堆積する。次い
で、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域のアモル
ファスシリコン膜にｎ型不純物、たとえばＰをイオン注
入し、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域のアモ
ルファスシリコン膜にｐ型不純物、たとえばＢをイオン
注入する。
【００２４】この後、基板１に、たとえば９５０℃、６
０秒程度の熱処理を施して、アモルファスシリコン膜に
導入したｎ型不純物およびｐ型不純物を活性化させ、さ
らにｎチャネル型ＭＩＳＦＥＴＱｎの形成領域のアモル
ファスシリコン膜をｎ型多結晶シリコン膜１２ｎに、ｐ
チャネル型ＭＩＳＦＥＴＱｐの形成領域のアモルファス
シリコン膜をｐ型多結晶シリコン膜１２ｐに変える。
０秒程度の熱処理を施して、アモルファスシリコン膜に
導入したｎ型不純物およびｐ型不純物を活性化させ、さ
らにｎチャネル型ＭＩＳＦＥＴＱｎの形成領域のアモル
ファスシリコン膜をｎ型多結晶シリコン膜１２ｎに、ｐ
チャネル型ＭＩＳＦＥＴＱｐの形成領域のアモルファス
シリコン膜をｐ型多結晶シリコン膜１２ｐに変える。
【００２５】次に、図５に示すように、レジストパター
ンをマスクとしてｎ型多結晶シリコン膜１２ｎをエッチ
ングし、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域にｎ
型多結晶シリコン膜１２ｎで構成されるゲート長０.１
μｍ程度のゲート電極１３ｎを形成する。同時に、レジ
ストパターンをマスクとしてｐ型多結晶シリコン膜１２
ｐをエッチングし、ｐチャネル型ＭＩＳＦＥＴＱｐの形
成領域にｐ型多結晶シリコン膜１２ｐで構成されるゲー
ト長０.１μｍ程度のゲート電極１３ｐを形成する。こ
の後、基板１に、たとえば８００℃のドライ酸化処理を
施す。
ンをマスクとしてｎ型多結晶シリコン膜１２ｎをエッチ
ングし、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域にｎ
型多結晶シリコン膜１２ｎで構成されるゲート長０.１
μｍ程度のゲート電極１３ｎを形成する。同時に、レジ
ストパターンをマスクとしてｐ型多結晶シリコン膜１２
ｐをエッチングし、ｐチャネル型ＭＩＳＦＥＴＱｐの形
成領域にｐ型多結晶シリコン膜１２ｐで構成されるゲー
ト長０.１μｍ程度のゲート電極１３ｐを形成する。こ
の後、基板１に、たとえば８００℃のドライ酸化処理を
施す。
【００２６】次いで、ｎ型ウェル６をレジスト膜で覆っ
た後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１３
ｎをマスクとしてｐ型ウェル５にｎ型不純物、たとえば
Ａｓをイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎの
ソース、ドレイン拡張領域１４ａを形成する。上記Ａｓ
は、たとえば注入エネルギー５ｋｅＶ、ドーズ量１×１
０15ｃｍ-2で注入し、０.０４μｍ程度の接合深さを有
するソース、ドレイン拡張領域１４ａが形成される。
た後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１３
ｎをマスクとしてｐ型ウェル５にｎ型不純物、たとえば
Ａｓをイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎの
ソース、ドレイン拡張領域１４ａを形成する。上記Ａｓ
は、たとえば注入エネルギー５ｋｅＶ、ドーズ量１×１
０15ｃｍ-2で注入し、０.０４μｍ程度の接合深さを有
するソース、ドレイン拡張領域１４ａが形成される。
【００２７】同様に、ｐ型ウェル５をレジスト膜で覆っ
た後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１３
ｐをマスクとしてｎ型ウェル６にｐ型不純物、たとえば
フッ化ボロン（ＢＦ2）をイオン注入し、ｐチャネル型
ＭＩＳＦＥＴＱｐのソース、ドレイン拡張領域１５ａを
形成する。上記ＢＦ2は、たとえば注入エネルギー３ｋ
ｅＶ、ドーズ量１×１０15ｃｍ-2で注入し、０.０４μ
ｍ程度の接合深さを有するソース、ドレイン拡張領域１
５ａが形成される。
た後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１３
ｐをマスクとしてｎ型ウェル６にｐ型不純物、たとえば
フッ化ボロン（ＢＦ2）をイオン注入し、ｐチャネル型
ＭＩＳＦＥＴＱｐのソース、ドレイン拡張領域１５ａを
形成する。上記ＢＦ2は、たとえば注入エネルギー３ｋ
ｅＶ、ドーズ量１×１０15ｃｍ-2で注入し、０.０４μ
ｍ程度の接合深さを有するソース、ドレイン拡張領域１
５ａが形成される。
【００２８】次に、基板１上に窒化シリコン膜１６およ
び酸化シリコン膜１７をＣＶＤ法で順次堆積した後、図
６に示すように、酸化シリコン膜１７をＲＩＥ（reacti
ve ion etching）法で異方性エッチングし、続いて窒化
シリコン膜１６をエッチングして、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極１３ｎおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極１３ｐのそれぞれの側壁に、
窒化シリコン膜１６および酸化シリコン膜１７からなる
サイドウォールスペーサを形成する。
び酸化シリコン膜１７をＣＶＤ法で順次堆積した後、図
６に示すように、酸化シリコン膜１７をＲＩＥ（reacti
ve ion etching）法で異方性エッチングし、続いて窒化
シリコン膜１６をエッチングして、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極１３ｎおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極１３ｐのそれぞれの側壁に、
窒化シリコン膜１６および酸化シリコン膜１７からなる
サイドウォールスペーサを形成する。
【００２９】次いで、ｎ型ウェル６をレジスト膜で覆っ
た後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１３
ｎおよびサイドウォールスペーサをマスクとしてｐ型ウ
ェル５にｎ型不純物、たとえばＡｓをイオン注入し、接
合深さが前記ｐ型不純物層７の第１ピークよりも深くに
位置するソース、ドレイン拡散領域１４ｂを形成する。
上記Ａｓは、たとえば注入エネルギー４０ｋｅＶ、ドー
ズ量２×１０15ｃｍ-2で注入し、０.１μｍ程度の接合
深さを有するソース、ドレイン拡散領域１４ｂが形成さ
れる。
た後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１３
ｎおよびサイドウォールスペーサをマスクとしてｐ型ウ
ェル５にｎ型不純物、たとえばＡｓをイオン注入し、接
合深さが前記ｐ型不純物層７の第１ピークよりも深くに
位置するソース、ドレイン拡散領域１４ｂを形成する。
上記Ａｓは、たとえば注入エネルギー４０ｋｅＶ、ドー
ズ量２×１０15ｃｍ-2で注入し、０.１μｍ程度の接合
深さを有するソース、ドレイン拡散領域１４ｂが形成さ
れる。
【００３０】同様に、ｐ型ウェル５をレジスト膜で覆っ
た後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１３
ｐおよびサイドウォールスペーサをマスクとしてｎ型ウ
ェル６にｐ型不純物、たとえばＢＦ2をイオン注入し、
接合深さが前記ｎ型不純物層９の第１ピークよりも深く
に位置するソース、ドレイン拡散領域１５ｂを形成す
る。上記ＢＦ2は、たとえば注入エネルギー２５ｋｅ
Ｖ、ドーズ量２×１０15ｃｍ-2で注入し、０.１μｍ程
度の接合深さを有するソース、ドレイン拡散領域１５ｂ
が形成される。
た後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１３
ｐおよびサイドウォールスペーサをマスクとしてｎ型ウ
ェル６にｐ型不純物、たとえばＢＦ2をイオン注入し、
接合深さが前記ｎ型不純物層９の第１ピークよりも深く
に位置するソース、ドレイン拡散領域１５ｂを形成す
る。上記ＢＦ2は、たとえば注入エネルギー２５ｋｅ
Ｖ、ドーズ量２×１０15ｃｍ-2で注入し、０.１μｍ程
度の接合深さを有するソース、ドレイン拡散領域１５ｂ
が形成される。
【００３１】次に、図７に示すように、フッ酸（ＨＦ）
液で基板１を洗浄した後、厚さ１０〜２０ｎｍ程度のコ
バルト（Ｃｏ）膜を、たとえばスパッタリング法で基板
１上に堆積する。次いで、５００〜６００℃程度の熱処
理を基板１に施してｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極１３ｎの表面およびソース、ドレイン拡散領域
１４ｂの表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極１３ｐの表面およびソース、ドレイン拡散領域１
５ｂの表面とに選択的に厚さ３０ｎｍ程度のシリサイド
層１８を形成する。この後、未反応のＣｏ膜を除去し、
次いでシリサイド層１８の低抵抗化のため７００〜８０
０℃程度の熱処理を基板１に施す。
液で基板１を洗浄した後、厚さ１０〜２０ｎｍ程度のコ
バルト（Ｃｏ）膜を、たとえばスパッタリング法で基板
１上に堆積する。次いで、５００〜６００℃程度の熱処
理を基板１に施してｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極１３ｎの表面およびソース、ドレイン拡散領域
１４ｂの表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極１３ｐの表面およびソース、ドレイン拡散領域１
５ｂの表面とに選択的に厚さ３０ｎｍ程度のシリサイド
層１８を形成する。この後、未反応のＣｏ膜を除去し、
次いでシリサイド層１８の低抵抗化のため７００〜８０
０℃程度の熱処理を基板１に施す。
【００３２】次に、図８に示すように、基板１上にプラ
ズマＣＶＤ法で窒化シリコン膜１９を堆積した後、たと
えば酸化シリコン膜で構成される層間絶縁膜２０を形成
する。次いで、レジストパターンをマスクとして層間絶
縁膜２０および窒化シリコン膜１９を順次エッチング
し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン
拡散領域１４ｂの表面に設けられたシリサイド層１８に
達するコンタクトホール２１ｎ、およびｐチャネル型Ｍ
ＩＳＦＥＴＱｐのソース、ドレイン拡散領域１５ｂの表
面に設けられたシリサイド層１８に達するコンタクトホ
ール２１ｐを開孔する。なお、図示はしないが、同時に
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１３ｎの表
面に設けられたシリサイド層１８、およびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極１３ｐの表面に設けられ
たシリサイド層１８に達するコンタクトホールが形成さ
れる。
ズマＣＶＤ法で窒化シリコン膜１９を堆積した後、たと
えば酸化シリコン膜で構成される層間絶縁膜２０を形成
する。次いで、レジストパターンをマスクとして層間絶
縁膜２０および窒化シリコン膜１９を順次エッチング
し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン
拡散領域１４ｂの表面に設けられたシリサイド層１８に
達するコンタクトホール２１ｎ、およびｐチャネル型Ｍ
ＩＳＦＥＴＱｐのソース、ドレイン拡散領域１５ｂの表
面に設けられたシリサイド層１８に達するコンタクトホ
ール２１ｐを開孔する。なお、図示はしないが、同時に
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１３ｎの表
面に設けられたシリサイド層１８、およびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極１３ｐの表面に設けられ
たシリサイド層１８に達するコンタクトホールが形成さ
れる。
【００３３】次いで、図９に示すように、層間絶縁膜２
０の上層に金属膜、たとえばタングステン（Ｗ）膜を堆
積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化す
ることによって、上記コンタクトホール２１ｎ，２１ｐ
の内部に金属膜を埋め込みプラグ２２を形成する。その
後、層間絶縁膜２０の上層に堆積した金属膜をエッチン
グして配線層２３を形成することにより、ＣＭＯＳデバ
イスが略完成する。
０の上層に金属膜、たとえばタングステン（Ｗ）膜を堆
積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化す
ることによって、上記コンタクトホール２１ｎ，２１ｐ
の内部に金属膜を埋め込みプラグ２２を形成する。その
後、層間絶縁膜２０の上層に堆積した金属膜をエッチン
グして配線層２３を形成することにより、ＣＭＯＳデバ
イスが略完成する。
【００３４】次に、前記ｎチャネル型ＭＩＳＦＥＴＱｎ
の諸特性について図１０〜図１２を用いて説明する。図
１０（ａ）は、ｎチャネル型ＭＩＳＦＥＴＱｎを示す拡
大断面図、図１０（ｂ）は、同図（ａ）のＡ−Ａ′線に
おける不純物濃度分布である。また、図１１は、ｎチャ
ネル型ＭＩＳＦＥＴＱｎの空乏層形状を示す拡大断面
図、図１２は、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい
値電圧のゲート長依存性を示す図である。なお、ここで
は、ｎチャネル型ＭＩＳＦＥＴＱｎの諸特性について説
明したが、ｐチャネル型ＭＩＳＦＥＴＱｐについても同
様である。
の諸特性について図１０〜図１２を用いて説明する。図
１０（ａ）は、ｎチャネル型ＭＩＳＦＥＴＱｎを示す拡
大断面図、図１０（ｂ）は、同図（ａ）のＡ−Ａ′線に
おける不純物濃度分布である。また、図１１は、ｎチャ
ネル型ＭＩＳＦＥＴＱｎの空乏層形状を示す拡大断面
図、図１２は、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい
値電圧のゲート長依存性を示す図である。なお、ここで
は、ｎチャネル型ＭＩＳＦＥＴＱｎの諸特性について説
明したが、ｐチャネル型ＭＩＳＦＥＴＱｐについても同
様である。
【００３５】図１０に示すように、ｐ型不純物層７の不
純物濃度分布における第１ピークは、ソース、ドレイン
拡散領域１４ｂの接合深さよりも浅くに位置し、ｐ型不
純物層８の不純物濃度分布における第２ピークは、チャ
ネル領域よりも深く、かつソース、ドレイン拡散領域１
４ｂの接合深さよりも浅くに位置する。また、ｐ型不純
物層８の第２ピークはｐ型不純物層７の第１ピークより
も浅くに位置する。すなわち、ｐ型不純物層７は、ゲー
ト電極１３ｎの下部のソース、ドレイン拡散領域１４ｂ
間全域において一定の深さに形成され、かつ、ソース、
ドレイン拡散領域１４ｂに接するように形成される。ま
た、ｐ型不純物層８は、ゲート電極１３ｎの下部のソー
ス、ドレイン拡張領域１４ａ間全域において一定の深さ
に形成され、かつ、ソース、ドレイン拡張領域１４ａに
接するように形成される。このような第１ピークおよび
第２ピークの二つのピークからなる不純物濃度分布を有
する基板１を用いることにより、本発明者が検討した一
様な不純物濃度分布（図中、点線で示す）を有する基板
と比して制御できる空乏層の幅が大きくなり、サブスレ
ッショルド係数（subthreshold swing）Ｓを小さくする
ことができる。
純物濃度分布における第１ピークは、ソース、ドレイン
拡散領域１４ｂの接合深さよりも浅くに位置し、ｐ型不
純物層８の不純物濃度分布における第２ピークは、チャ
ネル領域よりも深く、かつソース、ドレイン拡散領域１
４ｂの接合深さよりも浅くに位置する。また、ｐ型不純
物層８の第２ピークはｐ型不純物層７の第１ピークより
も浅くに位置する。すなわち、ｐ型不純物層７は、ゲー
ト電極１３ｎの下部のソース、ドレイン拡散領域１４ｂ
間全域において一定の深さに形成され、かつ、ソース、
ドレイン拡散領域１４ｂに接するように形成される。ま
た、ｐ型不純物層８は、ゲート電極１３ｎの下部のソー
ス、ドレイン拡張領域１４ａ間全域において一定の深さ
に形成され、かつ、ソース、ドレイン拡張領域１４ａに
接するように形成される。このような第１ピークおよび
第２ピークの二つのピークからなる不純物濃度分布を有
する基板１を用いることにより、本発明者が検討した一
様な不純物濃度分布（図中、点線で示す）を有する基板
と比して制御できる空乏層の幅が大きくなり、サブスレ
ッショルド係数（subthreshold swing）Ｓを小さくする
ことができる。
【００３６】すなわち、サブスレッショルド係数Ｓは、 式（１） Ｓ＝ln１０（１＋Ｃｄ／Ｃｏｘ） 式（２） Ｃｄ＝ε／ｄ で表される。ここで、Ｃｄはゲート電極１３ｎで制御で
きる空乏層容量、Ｃｏｘはゲート絶縁膜１１の容量、ｄ
はゲート電極１３ｎで制御できる深さ方向の空乏層の幅
である。従って、空乏層の幅ｄが大きくなるとＳは小さ
くなる。さらに、Ｓはサブスレッショルド特性を片対数
グラフにプロットしたときに電流が１桁変化するのに要
するゲート電圧として定義されるものであって、Ｓが小
さくなるとゲート電圧の増加に対する電流の増加率が大
きくなり、ＭＩＳＦＥＴのスイッチング速度が速くな
る。
きる空乏層容量、Ｃｏｘはゲート絶縁膜１１の容量、ｄ
はゲート電極１３ｎで制御できる深さ方向の空乏層の幅
である。従って、空乏層の幅ｄが大きくなるとＳは小さ
くなる。さらに、Ｓはサブスレッショルド特性を片対数
グラフにプロットしたときに電流が１桁変化するのに要
するゲート電圧として定義されるものであって、Ｓが小
さくなるとゲート電圧の増加に対する電流の増加率が大
きくなり、ＭＩＳＦＥＴのスイッチング速度が速くな
る。
【００３７】上記したように、本実施の形態１において
は、質量の重いＩｎを導入することによりｐ型不純物層
８を形成している。そのため、基板１の表面における不
純物濃度を低くすることができるので、不純物散乱が防
止され、キャリアの移動度を増大させることができる。
また、ｐ型不純物層８の不純物濃度分布の第２ピークの
位置を、基板１の表面から５０ｎｍ程度の深さとし、そ
の第２ピークの濃度を１×１０18ｃｍ-3程度とし、基板
１の表面における濃度を５×１０17ｃｍ-3程度以下とす
ることにより、基板１の表面に急峻な濃度勾配を形成す
ることができる。この場合、キャリアは基板１の表面に
形成された量子井戸に閉じ込められ、その量子井戸内を
均一に流れることになる。そのため、キャリアは、基板
１の表面に形成されている界面順位の影響を受けなくな
るので、その移動度を増大することができる。
は、質量の重いＩｎを導入することによりｐ型不純物層
８を形成している。そのため、基板１の表面における不
純物濃度を低くすることができるので、不純物散乱が防
止され、キャリアの移動度を増大させることができる。
また、ｐ型不純物層８の不純物濃度分布の第２ピークの
位置を、基板１の表面から５０ｎｍ程度の深さとし、そ
の第２ピークの濃度を１×１０18ｃｍ-3程度とし、基板
１の表面における濃度を５×１０17ｃｍ-3程度以下とす
ることにより、基板１の表面に急峻な濃度勾配を形成す
ることができる。この場合、キャリアは基板１の表面に
形成された量子井戸に閉じ込められ、その量子井戸内を
均一に流れることになる。そのため、キャリアは、基板
１の表面に形成されている界面順位の影響を受けなくな
るので、その移動度を増大することができる。
【００３８】また、不純物濃度分布に第１ピークを有す
るｐ型不純物層７は、ソース、ドレイン拡散領域１４ｂ
間のパンチスルーを防止する機能を有し、不純物濃度分
布に第２ピークを有するｐ型不純物層８は、ソース、ド
レイン拡張領域１４ａ間のパンチスルーを防止する機能
を有する。このように、基板１の全面にｐ型不純物層
７，８を形成することにより、ポケット構造のパンチス
ルーストッパ層を形成した場合と比して、パンチスルー
ストッパ層の横方向のばらつきに起因するしきい値電圧
のばらつきが防止される。
るｐ型不純物層７は、ソース、ドレイン拡散領域１４ｂ
間のパンチスルーを防止する機能を有し、不純物濃度分
布に第２ピークを有するｐ型不純物層８は、ソース、ド
レイン拡張領域１４ａ間のパンチスルーを防止する機能
を有する。このように、基板１の全面にｐ型不純物層
７，８を形成することにより、ポケット構造のパンチス
ルーストッパ層を形成した場合と比して、パンチスルー
ストッパ層の横方向のばらつきに起因するしきい値電圧
のばらつきが防止される。
【００３９】なお、第１ピークの不純物濃度は、約１×
１０18ｃｍ-3以上とし、第２ピークの不純物濃度よりも
高く設定することが望ましい。このように設定すること
により、深い領域でのソース、ドレイン拡散領域１４ｂ
からの空乏層幅が浅い領域でのソース、ドレイン拡張領
域１４ａからの空乏層幅よりも小さくなり、ゲート電極
１３ｎで制御できる空乏層の形状が、図１１（ａ）に示
すように台形となる。台形の空乏層を有するＭＩＳＦＥ
Ｔは、図１１（ｂ）に示す逆台形の空乏層を有するＭＩ
ＳＦＥＴよりも、しきい値電圧のロールオフが緩和され
るので、図１２に示すように、短チャネル効果の防止に
有効である。図１１および図１２中、Ｎ１はｐ型不純物
層８の不純物濃度、Ｎ２はｐ型不純物層７の不純物濃度
である。
１０18ｃｍ-3以上とし、第２ピークの不純物濃度よりも
高く設定することが望ましい。このように設定すること
により、深い領域でのソース、ドレイン拡散領域１４ｂ
からの空乏層幅が浅い領域でのソース、ドレイン拡張領
域１４ａからの空乏層幅よりも小さくなり、ゲート電極
１３ｎで制御できる空乏層の形状が、図１１（ａ）に示
すように台形となる。台形の空乏層を有するＭＩＳＦＥ
Ｔは、図１１（ｂ）に示す逆台形の空乏層を有するＭＩ
ＳＦＥＴよりも、しきい値電圧のロールオフが緩和され
るので、図１２に示すように、短チャネル効果の防止に
有効である。図１１および図１２中、Ｎ１はｐ型不純物
層８の不純物濃度、Ｎ２はｐ型不純物層７の不純物濃度
である。
【００４０】なお、本実施の形態１では、ｎチャネル型
ＭＩＳＦＥＴＱｎの不純物濃度分布に第１ピークを有す
るｐ型不純物層７をＢで構成したがＩｎで構成してもよ
く、また、ｐチャネル型ＭＩＳＦＥＴＱｐの不純物濃度
分布に第１ピークを有するｎ型不純物層９をＰで構成し
たがＡｓで構成してもよく、同様な効果が得られる。
ＭＩＳＦＥＴＱｎの不純物濃度分布に第１ピークを有す
るｐ型不純物層７をＢで構成したがＩｎで構成してもよ
く、また、ｐチャネル型ＭＩＳＦＥＴＱｐの不純物濃度
分布に第１ピークを有するｎ型不純物層９をＰで構成し
たがＡｓで構成してもよく、同様な効果が得られる。
【００４１】Ｉｎのように質量の重い元素は、拡散係数
が小さいので、上記第２ピークの濃度を高くしつつ、基
板１の表面における濃度を下げることができる。ｐ型不
純物層８は、ソース、ドレイン拡張領域１４ａ間のパン
チスルーを防止する働きをするため、その不純物濃度は
高く設定する必要がある。一方、拡散係数の小さい質量
の軽い元素を注入した場合においては、基板１の表面に
おける濃度が高くなるので、不純物散乱によるキャリア
の移動度が小さくなるという問題を発生してしまう。そ
こで、質量の重い元素を注入することにより、基板１の
表面における濃度を下げることができるので、キャリア
の移動度の低下を防ぐことが可能となる。
が小さいので、上記第２ピークの濃度を高くしつつ、基
板１の表面における濃度を下げることができる。ｐ型不
純物層８は、ソース、ドレイン拡張領域１４ａ間のパン
チスルーを防止する働きをするため、その不純物濃度は
高く設定する必要がある。一方、拡散係数の小さい質量
の軽い元素を注入した場合においては、基板１の表面に
おける濃度が高くなるので、不純物散乱によるキャリア
の移動度が小さくなるという問題を発生してしまう。そ
こで、質量の重い元素を注入することにより、基板１の
表面における濃度を下げることができるので、キャリア
の移動度の低下を防ぐことが可能となる。
【００４２】また、ｐ型不純物層７は、ソース、ドレイ
ン拡散領域１４ｂ間のパンチスルーを防ぐ働きをする。
ここで、このｐ型不純物層７を質量の重い元素を高エネ
ルギーで注入することにより形成した場合には、基板１
をなすＳｉ（シリコン）が非晶質化され、後の工程にお
ける熱処理の際に結晶欠陥を生じてしまう。ｐ型不純物
層７はドレイン領域に接しているので、その結晶欠陥が
生じているとドレイン領域と基板１との間にリーク電流
が発生してしまう。そこで、上記したように、ｐ型不純
物層７を質量の軽い元素を注入することで形成すること
により、この問題を解決することができる。
ン拡散領域１４ｂ間のパンチスルーを防ぐ働きをする。
ここで、このｐ型不純物層７を質量の重い元素を高エネ
ルギーで注入することにより形成した場合には、基板１
をなすＳｉ（シリコン）が非晶質化され、後の工程にお
ける熱処理の際に結晶欠陥を生じてしまう。ｐ型不純物
層７はドレイン領域に接しているので、その結晶欠陥が
生じているとドレイン領域と基板１との間にリーク電流
が発生してしまう。そこで、上記したように、ｐ型不純
物層７を質量の軽い元素を注入することで形成すること
により、この問題を解決することができる。
【００４３】このように、本実施の形態１によれば、Ｃ
ＭＯＳデバイスのチャネル領域下の基板１の全面にパン
チスルーを防止する機能を有する不純物層（ｎチャネル
型ＭＩＳＦＥＴＱｎの場合はｐ型不純物層７，８、ｐチ
ャネル型ＭＩＳＦＥＴＱｐの場合はｎ型不純物層９，１
０）を形成することにより、ポケット構造のパンチスル
ーストッパ層を形成した場合と比して、しきい値電圧の
変動を抑えることができる。さらに、上記不純物層の不
純物濃度分布に第１ピークおよび第２ピークの二つのピ
ークを設けることで制御できる空乏層の幅が相対的に大
きくなり、サブスレッショルド係数を小さくすることが
できるので、しきい値電圧の低下が防止できてＣＭＯＳ
デバイスのスイッチング速度が向上する。
ＭＯＳデバイスのチャネル領域下の基板１の全面にパン
チスルーを防止する機能を有する不純物層（ｎチャネル
型ＭＩＳＦＥＴＱｎの場合はｐ型不純物層７，８、ｐチ
ャネル型ＭＩＳＦＥＴＱｐの場合はｎ型不純物層９，１
０）を形成することにより、ポケット構造のパンチスル
ーストッパ層を形成した場合と比して、しきい値電圧の
変動を抑えることができる。さらに、上記不純物層の不
純物濃度分布に第１ピークおよび第２ピークの二つのピ
ークを設けることで制御できる空乏層の幅が相対的に大
きくなり、サブスレッショルド係数を小さくすることが
できるので、しきい値電圧の低下が防止できてＣＭＯＳ
デバイスのスイッチング速度が向上する。
【００４４】また、図１３に示すように、本実施の形態
１におけるｎチャネル型ＭＩＳＦＥＴＱｎまたはｐチャ
ネル型ＭＩＳＦＥＴＱｐにおけるキャリア移動度の増加
の影響は、その電流電圧特性におけるドレイン電圧の低
い領域で顕著に現れる。すなわち、ドレイン電圧が高い
とキャリアは飽和速度で流れる。本発明者らが行った実
験によれば、ポケット構造により形成したＭＩＳＦＥＴ
と本実施の形態１により形成したＭＩＳＦＥＴとでは、
ドレイン電圧が約１Ｖ以上の場合において同じオフ電流
値で比較すると、両者のドレイン電流値はほぼ同一もし
くはそれに近い値となる。一方、ドレイン電圧が約１Ｖ
以下の場合においては、オフ電流値が増加するに従っ
て、本実施の形態１により形成したＭＩＳＦＥＴのドレ
イン電流値は、ポケット構造により形成したＭＩＳＦＥ
Ｔのドレイン電流値よりも大きくなっていく。すなわ
ち、本実施の形態１によれば、特にドレイン電圧が約１
Ｖ以下の場合におけるドレイン電流を大きくできるの
で、その際のＭＩＳＦＥＴの駆動能力を向上することが
可能となる。
１におけるｎチャネル型ＭＩＳＦＥＴＱｎまたはｐチャ
ネル型ＭＩＳＦＥＴＱｐにおけるキャリア移動度の増加
の影響は、その電流電圧特性におけるドレイン電圧の低
い領域で顕著に現れる。すなわち、ドレイン電圧が高い
とキャリアは飽和速度で流れる。本発明者らが行った実
験によれば、ポケット構造により形成したＭＩＳＦＥＴ
と本実施の形態１により形成したＭＩＳＦＥＴとでは、
ドレイン電圧が約１Ｖ以上の場合において同じオフ電流
値で比較すると、両者のドレイン電流値はほぼ同一もし
くはそれに近い値となる。一方、ドレイン電圧が約１Ｖ
以下の場合においては、オフ電流値が増加するに従っ
て、本実施の形態１により形成したＭＩＳＦＥＴのドレ
イン電流値は、ポケット構造により形成したＭＩＳＦＥ
Ｔのドレイン電流値よりも大きくなっていく。すなわ
ち、本実施の形態１によれば、特にドレイン電圧が約１
Ｖ以下の場合におけるドレイン電流を大きくできるの
で、その際のＭＩＳＦＥＴの駆動能力を向上することが
可能となる。
【００４５】（実施の形態２）本発明の他の実施の形態
であるＳＯＩ（silicon on insulator）基板上に形成さ
れたＣＭＯＳデバイスを図１４に示す。
であるＳＯＩ（silicon on insulator）基板上に形成さ
れたＣＭＯＳデバイスを図１４に示す。
【００４６】ＳＯＩ基板は、分離絶縁膜２４によって基
板２５とデバイス層（シリコン（Ｓｉ）単結晶薄膜２
６）とが電気的に分離されており、たとえば酸素の高エ
ネルギーイオン注入を利用したＳＩＭＯＸ（separation
by implanted oxygen）技術またはウエハ貼り合わせ技
術などによって形成される。
板２５とデバイス層（シリコン（Ｓｉ）単結晶薄膜２
６）とが電気的に分離されており、たとえば酸素の高エ
ネルギーイオン注入を利用したＳＩＭＯＸ（separation
by implanted oxygen）技術またはウエハ貼り合わせ技
術などによって形成される。
【００４７】本実施の形態２のＣＭＯＳデバイスは、上
記Ｓｉ単結晶薄膜２６に前記実施の形態１と同様な製造
方法で形成される。このように、ＳＯＩ基板にＣＭＯＳ
デバイスを形成することによって、寄生容量が低減し、
スイッチング速度を向上させることが可能となる。
記Ｓｉ単結晶薄膜２６に前記実施の形態１と同様な製造
方法で形成される。このように、ＳＯＩ基板にＣＭＯＳ
デバイスを形成することによって、寄生容量が低減し、
スイッチング速度を向上させることが可能となる。
【００４８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４９】たとえば、前記実施の形態では、ｎチャネ
ル型ＭＩＳＦＥＴのｐ型不純物層をＢまたはＩｎで構成
したが、その他のｐ型導電性を示す不純物で構成しても
よく、同様にｐチャネル型ＭＩＳＦＥＴのｎ型不純物層
をＰまたはＡｓで構成したが、その他のｎ型導電性を示
す不純物で構成してもよい。
ル型ＭＩＳＦＥＴのｐ型不純物層をＢまたはＩｎで構成
したが、その他のｐ型導電性を示す不純物で構成しても
よく、同様にｐチャネル型ＭＩＳＦＥＴのｎ型不純物層
をＰまたはＡｓで構成したが、その他のｎ型導電性を示
す不純物で構成してもよい。
【００５０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００５１】短チャネルＭＩＳＦＥＴを形成する基板の
全面にパンチスルーを防止する機能を有する不純物層を
形成し、この不純物層を第１ピークと第２ピークとを有
する不純物濃度分布とすることによって、しきい値電圧
のばらつきを抑え、さらに、しきい値電圧の低下を防止
してスイッチング速度の向上を図ることができる。
全面にパンチスルーを防止する機能を有する不純物層を
形成し、この不純物層を第１ピークと第２ピークとを有
する不純物濃度分布とすることによって、しきい値電圧
のばらつきを抑え、さらに、しきい値電圧の低下を防止
してスイッチング速度の向上を図ることができる。
【図１】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１０】（ａ）は、ｎチャネル型ＭＩＳＦＥＴを示す
拡大断面図、（ｂ）は、（ａ）のＡ−Ａ′線における不
純物濃度分布を示す図である。
拡大断面図、（ｂ）は、（ａ）のＡ−Ａ′線における不
純物濃度分布を示す図である。
【図１１】（ａ）および（ｂ）は、ｎチャネル型ＭＩＳ
ＦＥＴの空乏層形状を示す拡大断面図である。
ＦＥＴの空乏層形状を示す拡大断面図である。
【図１２】ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の
ゲート長依存性を示すグラフ図である。
ゲート長依存性を示すグラフ図である。
【図１３】本発明の一実施の形態であるＣＭＯＳデバイ
スが含むＭＩＳＦＥＴおよびポケット構造からなるＭＩ
ＳＦＥＴにおけるドレイン電流値とオフ電流値との関係
を示した説明図である。
スが含むＭＩＳＦＥＴおよびポケット構造からなるＭＩ
ＳＦＥＴにおけるドレイン電流値とオフ電流値との関係
を示した説明図である。
【図１４】本発明の他の実施の形態であるＣＭＯＳデバ
イスを示す基板の要部断面図である。
イスを示す基板の要部断面図である。
１ 基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ａ 素子分離溝 ４ｂ 酸化シリコン膜 ５ ｐ型ウェル ６ ｎ型ウェル ７ ｐ型不純物層 ８ ｐ型不純物層 ９ ｎ型不純物層 １０ ｎ型不純物層 １１ ゲート絶縁膜 １２ｎ ｎ型多結晶シリコン膜 １２ｐ ｐ型多結晶シリコン膜 １３ｎ ゲート電極 １３ｐ ゲート電極 １４ａ ソース、ドレイン拡張領域 １４ｂ ソース、ドレイン拡散領域 １５ａ ソース、ドレイン拡張領域 １５ｂ ソース、ドレイン拡散領域 １６ 窒化シリコン膜 １７ 酸化シリコン膜 １８ シリサイド層 １９ 窒化シリコン膜 ２０ 層間絶縁膜 ２１ｎ コンタクトホール ２１ｐ コンタクトホール ２２ プラグ ２３ 配線層 ２４ 分離絶縁膜 ２５ 基板 ２６ シリコン単結晶薄膜 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/08 ３２１Ｃ 27/092 21/265 Ｆ 29/786 (72)発明者 大西 和博 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 若原 ▲祥▼史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F048 AA00 AA07 AA08 AC01 AC03 BA01 BB06 BB07 BB08 BB12 BC06 BD04 BD05 BE03 BF06 BF07 BG14 DA25 5F110 AA02 AA08 BB04 CC02 DD05 DD13 EE09 EE32 FF02 FF23 GG02 GG12 GG32 GG34 GG36 GG52 HJ01 HJ04 HJ06 HJ13 HK05 HK33 HK40 HL04 QQ11 QQ17 QQ19 5F140 AA06 AB03 BA01 BB13 BB15 BC06 BF01 BF04 BG09 BG12 BG14 BG28 BG32 BG33 BG52 BH14 BJ08 BJ11 BJ15 BJ27 BK13 BK29 BK33 CB04 CC03 CE07
Claims (22)
- 【請求項１】 ＭＩＳＦＥＴを有する半導体装置であっ
て、 ゲート電極の下部の半導体基板に、ソース・ドレイン領
域の導電型と逆の導電型であり、前記ソース・ドレイン
領域よりも浅い深さに第１ピークを持ち、チャネルが形
成される領域より深く、かつ前記第１ピークよりも浅い
領域に第２ピークを持つ不純物濃度分布を有する半導体
領域が形成されていることを特徴とする半導体装置。 - 【請求項２】 ＭＩＳＦＥＴを有する半導体装置であっ
て、 ゲート電極の下部の半導体基板に、ソース・ドレイン領
域の導電型と逆の導電型であり、前記ソース・ドレイン
領域よりも浅い深さに第１ピークを持ち、チャネルが形
成される領域より深く、かつ前記第１ピークよりも浅い
領域に第２ピークを持つ不純物濃度分布を有する半導体
領域が形成され、 前記第１ピークの不純物濃度は、前記第２ピークの不純
物濃度よりも高いことを特徴とする半導体装置。 - 【請求項３】 ＭＩＳＦＥＴを有する半導体装置であっ
て、 ゲート電極の下部の半導体基板に、ソース・ドレイン領
域の導電型と逆の導電型であり、前記ソース・ドレイン
領域よりも浅い深さに第１ピークを持ち、チャネルが形
成される領域より深く、かつ前記第１ピークよりも浅い
領域に第２ピークを持つ不純物濃度分布を有する半導体
領域が形成され、 前記第２ピークを構成する不純物元素は、前記第１ピー
クを構成する不純物元素よりも重い元素であることを特
徴とする半導体装置。 - 【請求項４】 ＭＩＳＦＥＴを有する半導体装置であっ
て、 ゲート電極の下部のウェル領域に、ソース・ドレイン領
域の導電型と逆の導電型であり、前記ソース・ドレイン
領域よりも浅い深さに第１ピークを持ち、チャネルが形
成される領域より深く、かつ前記第１ピークよりも浅い
領域に第２ピークを持つ不純物濃度分布を有する半導体
領域が形成され、 前記第２ピークを構成する不純物元素は、前記ウェル領
域を構成する不純物元素よりも重い元素であることを特
徴とする半導体装置。 - 【請求項５】 請求項１から４のいずれか一項に記載の
半導体装置であって、 前記チャネルが形成される領域の不純物濃度の総和が５
×１０17／ｃｍ3以下であることを特徴とする半導体装
置。 - 【請求項６】 請求項１から５のいずれか一項に記載の
半導体装置であって、 前記ＭＩＳＦＥＴは１Ｖ以下の電源電圧で動作すること
を特徴とする半導体装置。 - 【請求項７】 請求項１から６のいずれか一項に記載の
半導体装置であって、 前記第２ピークの不純物濃度は１×１０18／ｃｍ3以上
であり、ゲート長は０．１μｍ以下であることを特徴と
する半導体装置。 - 【請求項８】 請求項１から７のいずれか一項に記載の
半導体装置であって、 前記ソース・ドレイン領域は、比較的低濃度のソース・
ドレイン拡張領域と、比較的高濃度のソース・ドレイン
拡散領域とを有し、 前記第１ピークを有する不純物層は一対の前記ソース・
ドレイン拡散領域に接しており、 前記第２ピークを有する不純物層は一対の前記ソース・
ドレイン拡張領域に接していることを特徴とする半導体
装置。 - 【請求項９】 請求項１から８のいずれか一項に記載の
半導体装置であって、 前記第１ピークおよび前記第２ピークはイオン注入で形
成されることを特徴とする半導体装置。 - 【請求項１０】 請求項１から９のいずれか一項に記載
の半導体装置であって、 前記第２ピークを構成する不純物元素はインジウムであ
ることを特徴とする半導体装置。 - 【請求項１１】 （ａ）半導体基板に不純物を導入し
て、不純物濃度分布に第１ピークを有する第１導電型の
第１の不純物層を形成する工程と、 （ｂ）前記半導体基板に不純物を導入して、不純物濃度
分布に第２ピークを有する第１導電型の第２の不純物層
を形成する工程と、 （ｃ）ゲート電極を形成した後、前記半導体基板に第２
導電型のソース・ドレイン拡張領域を形成する工程と、 （ｄ）前記ゲート電極の側壁にサイドウォールスペーサ
を形成した後、前記半導体基板に第２導電型のソース・
ドレイン拡散領域を形成する工程とを有し、 前記第１ピークは前記ソース・ドレイン拡散領域の接合
深さよりも浅くに位置し、前記第２ピークはチャネル領
域よりも深く、かつ前記第１ピークよりも浅くに位置
し、 前記第２の不純物層を構成する元素の質量は、前記半導
体基板を構成する元素の質量よりも重いことを特徴とす
る半導体装置の製造方法。 - 【請求項１２】 （ａ）不純物濃度分布に第１ピークを
有する第１導電型の第１の不純物層と、不純物濃度分布
に第２ピークを有する第１導電型の第２の不純物層とを
半導体基板に形成する工程と、 （ｂ）ゲート電極を形成した後、前記半導体基板に第２
導電型のソース・ドレイン拡張領域を形成する工程と、 （ｃ）前記ゲート電極の側壁にサイドウォールスペーサ
を形成した後、前記半導体基板に第２導電型のソース・
ドレイン拡散領域を形成する工程とを有し、 前記第１ピークは前記ソース・ドレイン拡散領域の接合
深さよりも浅くに位置し、前記第２ピークはチャネル領
域よりも深く、かつ前記第１ピークよりも浅くに位置
し、 前記第１ピークの不純物濃度が前記第２ピークの不純物
濃度よりも高いことを特徴とする半導体装置の製造方
法。 - 【請求項１３】 （ａ）不純物濃度分布に第１ピークを
有する第１導電型の第１の不純物層と、不純物濃度分布
に第２ピークを有する第１導電型の第２の不純物層とを
半導体基板に形成する工程と、 （ｂ）ゲート電極を形成した後、前記半導体基板に第２
導電型のソース・ドレイン拡張領域を形成する工程と、 （ｃ）前記ゲート電極の側壁にサイドウォールスペーサ
を形成した後、前記半導体基板に第２導電型のソース・
ドレイン拡散領域を形成する工程とを有し、 前記第１ピークは前記ソース・ドレイン拡散領域の接合
深さよりも浅くに位置し、前記第２ピークはチャネル領
域よりも深く、かつ前記第１ピークよりも浅くに位置
し、 前記ゲート電極のゲート長は約０．１μｍ以下であり、 前記第２ピークの不純物濃度は約１×１０18／ｃｍ3以
上であることを特徴とする半導体装置の製造方法。 - 【請求項１４】 （ａ）不純物濃度分布に第１ピークを
有する第１導電型の第１の不純物層と、不純物濃度分布
に第２ピークを有する第１導電型の第２の不純物層とを
半導体基板に形成する工程と、 （ｂ）ゲート電極を形成した後、前記半導体基板に第２
導電型のソース・ドレイン拡張領域を形成する工程と、 （ｃ）前記ゲート電極の側壁にサイドウォールスペーサ
を形成した後、前記半導体基板に第２導電型のソース・
ドレイン拡散領域を形成する工程とを有し、 前記第１ピークは前記ソース・ドレイン拡散領域の接合
深さよりも浅くに位置し、前記第２ピークはチャネル領
域よりも深く、かつ前記第１ピークよりも浅くに位置
し、 前記第２の不純物層を構成する元素の質量は、前記半導
体基板を構成する元素の質量よりも重いことを特徴とす
る半導体装置の製造方法。 - 【請求項１５】 （ａ）半導体基板に第１導電型の不純
物で構成されるウェルを形成する工程と、 （ｂ）前記ウェルに第１導電型の不純物をイオン注入し
て、不純物濃度分布に第１ピークを有する第１導電型の
第１の不純物層を形成する工程と、 （ｃ）前記ウェルに前記ウェルを構成する不純物の質量
よりも重い質量を有する第１導電型の不純物をイオン注
入して、不純物濃度分布に第２ピークを有する第１導電
型の第２の不純物層を形成する工程と、 （ｄ）前記ウェル上にゲート絶縁膜を介してゲート電極
を形成する工程と、 （ｅ）前記ゲート電極をマスクとして、前記ウェルに第
２導電型の不純物をイオン注入し、第２導電型のソース
・ドレイン拡張領域を形成する工程と、 （ｆ）前記ゲート電極の側壁にサイドウォールスペーサ
を形成する工程と、 （ｇ）前記ゲート電極および前記サイドウォールスペー
サをマスクとして前記ウェルに第２導電型の不純物をイ
オン注入し、第２導電型のソース・ドレイン拡散領域を
形成する工程とを有し、 前記第１ピークは前記ソース・ドレイン拡散領域の接合
深さよりも浅くに位置し、前記第２ピークはチャネル領
域よりも深くに位置し、 前記第１ピークの不純物濃度は前記第２ピークの不純物
濃度よりも高いことを特徴とする半導体装置の製造方
法。 - 【請求項１６】 （ａ）不純物濃度分布に第１ピークを
有する第１導電型の第１の不純物層と、不純物濃度分布
に第２ピークを有する第１導電型の第２の不純物層とを
半導体基板に形成する工程と、 （ｂ）ゲート電極を形成した後、前記半導体基板に第２
導電型のソース・ドレイン拡張領域を形成する工程と、 （ｃ）前記ゲート電極の側壁にサイドウォールスペーサ
を形成した後、前記半導体基板に第２導電型のソース・
ドレイン拡散領域を形成する工程とを有し、 前記第１ピークは前記ソース、ドレイン拡散領域の接合
深さよりも浅くに位置し、前記第２ピークはチャネル領
域よりも深く、かつ前記第１ピークよりも浅くに位置す
ることを特徴とする半導体装置の製造方法。 - 【請求項１７】 請求項１１から１６のいずれか一項に
記載の半導体装置の製造方法であって、 前記チャネル領域の不純物濃度の総和が５×１０17／ｃ
ｍ3以下であることを特徴とする半導体装置の製造方
法。 - 【請求項１８】 請求項１１から１７のいずれか一項に
記載の半導体装置の製造方法であって、その半導体装置
を構成するＭＩＳＦＥＴは１Ｖ以下の電源電圧で動作す
ることを特徴とする半導体装置の製造方法。 - 【請求項１９】 請求項１１、１２、１４から１８のい
ずれか一項に記載の半導体装置の製造方法であって、 前記第２ピークの不純物濃度は１×１０18／ｃｍ3以上
であり、前記ゲート電極のゲート長は０．１μｍ以下で
あることを特徴とする半導体装置の製造方法。 - 【請求項２０】 請求項１１から１９のいずれか一項に
記載の半導体装置の製造方法であって、 前記第１の不純物層は前記ソース・ドレイン拡散領域に
接し、 前記第２の不純物層は前記ソース・ドレイン拡張領域に
接していることを特徴とする半導体装置の製造方法。 - 【請求項２１】 請求項１１から１９のいずれか一項に
記載の半導体装置の製造方法であって、 前記第１の不純物層および前記第２の不純物層はイオン
注入で形成されることを特徴とする半導体装置の製造方
法。 - 【請求項２２】 請求項１１から２１のいずれか一項に
記載の半導体装置の製造方法であって、 前記第２の不純物層を構成する不純物元素はインジウム
であることを特徴とする半導体装置の製造方法。
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