JP2015213200A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法 Download PDFInfo
- Publication number
- JP2015213200A JP2015213200A JP2015162854A JP2015162854A JP2015213200A JP 2015213200 A JP2015213200 A JP 2015213200A JP 2015162854 A JP2015162854 A JP 2015162854A JP 2015162854 A JP2015162854 A JP 2015162854A JP 2015213200 A JP2015213200 A JP 2015213200A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel
- transistor
- gate
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 238000002353 field-effect transistor method Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 142
- 239000002019 doping agent Substances 0.000 claims abstract description 131
- 230000008569 process Effects 0.000 claims abstract description 70
- 230000005669 field effect Effects 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 29
- 238000013461 design Methods 0.000 abstract description 21
- 230000002829 reductive effect Effects 0.000 abstract description 18
- 108091006146 Channels Proteins 0.000 description 185
- 238000012216 screening Methods 0.000 description 54
- 239000010410 layer Substances 0.000 description 53
- 230000008901 benefit Effects 0.000 description 42
- 239000000758 substrate Substances 0.000 description 42
- 230000001976 improved effect Effects 0.000 description 33
- 238000010586 diagram Methods 0.000 description 32
- 238000005516 engineering process Methods 0.000 description 29
- 125000004429 atom Chemical group 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 25
- 229910052710 silicon Inorganic materials 0.000 description 25
- 239000010703 silicon Substances 0.000 description 25
- 239000004065 semiconductor Substances 0.000 description 22
- 238000013459 approach Methods 0.000 description 21
- 230000008859 change Effects 0.000 description 21
- 238000002955 isolation Methods 0.000 description 21
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 230000005684 electric field Effects 0.000 description 20
- 230000001965 increasing effect Effects 0.000 description 20
- 239000000463 material Substances 0.000 description 16
- 230000006870 function Effects 0.000 description 15
- 230000003068 static effect Effects 0.000 description 15
- 239000007943 implant Substances 0.000 description 14
- 238000002513 implantation Methods 0.000 description 14
- 230000004044 response Effects 0.000 description 13
- 239000012212 insulator Substances 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 12
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 10
- 229910052799 carbon Inorganic materials 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000002441 reversible effect Effects 0.000 description 9
- 238000004891 communication Methods 0.000 description 8
- 230000005012 migration Effects 0.000 description 8
- 238000013508 migration Methods 0.000 description 8
- 239000000203 mixture Substances 0.000 description 8
- 239000004189 Salinomycin Substances 0.000 description 7
- 230000036961 partial effect Effects 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052720 vanadium Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 239000000969 carrier Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 5
- 238000007667 floating Methods 0.000 description 5
- 238000011065 in-situ storage Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 239000000523 sample Substances 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 125000005843 halogen group Chemical group 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000001768 cations Chemical class 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- 238000007726 management method Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910001092 metal group alloy Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 239000003826 tablet Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 241000122205 Chamaeleonidae Species 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 238000004566 IR spectroscopy Methods 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000003203 everyday effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- -1 laminates Substances 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000013178 mathematical model Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000008093 supporting effect Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/314—Channel regions of field-effect devices of FETs of IGFETs having vertical doping variations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0128—Manufacturing their channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0156—Manufacturing their doped wells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】 電子デバイスにおける電力消費を低減するシステム及び方法が開示される。
【解決手段】 この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
【選択図】 図２Ａ
【解決手段】 この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
【選択図】 図２Ａ
Description
本発明は、電子デバイス及びシステム、並びにその製造方法及び使用方法に関する。
電子デバイスは、かつてなかったほどに、日常生活に欠くことのできない部分になっている。例えばパーソナルコンピュータ及び携帯電話などのシステムは、我々がどのように働き、遊び、そして通信するかに応じて、根本的に形を変えてきた。年を追うごとに、例えばデジタル音楽プレイヤー、電子書籍（ｅブック）リーダー及びタブレットなどの新たな装置の導入と、既存の製品ファミリーに対する改良とがもたらされている。これらの新たな装置は、我々がどのように生活を送るかに応じて変化し続けるますますのイノベーションを示すものである。
世界経済及び現代文化に対する電子システムの高まる重要性は、これまで、かなりの部分が、半導体産業がムーアの法則を堅持することによって実現されてきた。ムーアの法則は、この現象に最初に気付いたインテル社の創業者であるゴードン・ムーアの名にちなんだものであり、集積回路（又はチップ）上の同一面積内にコストを掛けずに製造可能なトランジスタの数が時間とともに着実に増加することを提示している。一部の産業専門家がこの法則を定量化し、例えば、同一面積内のトランジスタ数は大まかにいって、およそ２年ごとに２倍になると述べている。ムーアの法則によって提示される機能の増大並びに関連するコスト及びサイズの低減がなければ、今日広く利用可能な数多くの電子システムは実用化されていなかったり、手頃な価格になっていなかったりしたであろう。
しばらくの間、半導体産業は、バルクＣＭＯＳ技術を用いてチップ内に回路を作製することによってムーアの法則を固守することに成功してきた。バルクＣＭＯＳ技術は、許容可能な製造コストを維持するために既存の製造プロセス及び設備の最適化及び再利用をしながらバルクＣＭＯＳトランジスタをますます小さく製造することができるというわけで、とりわけ“スケーラブル”であることが分かっている。歴史的に、バルクＣＭＯＳトランジスタのサイズが縮小されるにつれて、その電力消費が低減され、産業界がムーアの法則を順守しながら低下されたコストで増大されたトランジスタ密度を実現する助けとなってきた。故に、半導体産業は、それらのサイズでもバルクＣＭＯＳトランジスタの電力消費をスケーリングし、トランジスタ及びそれらが属するシステムを稼働させるコストを低減することができていた。
しかしながら、近年、バルクＣＭＯＳトランジスタの電力消費を、それらのサイズを縮小しながら低減することは、ますます困難になっている。トランジスタの電力消費は直接的にチップの電力消費に影響し、ひいては、システムを稼働させるコスト、そして場合によってシステムの実用性に影響を及ぼす。例えば、トランジスタ当たりの電力消費が同じあるいは増大しながら同一チップ面積内のトランジスタ数が２倍になると、チップの電力消費は２倍より大きくなる。これは、部分的に、得られるチップを冷却する必要があり、それにも更なるエネルギーを必要とするためである。結果として、これは、チップを動作させるエンドユーザに課されるエネルギーコストを２倍より大きくする。このような増大された電力消費はまた、例えば移動式（モバイル）装置の電池寿命を短縮することによって、消費者電子機器の有用性を有意に低下させ得る。例えば熱生成の増大及び熱放散の必要性などのその他の影響もあり、それにより、システムの信頼性を潜在的に低下させ且つ環境に悪影響を及ぼし得る。
半導体エンジニアの間では、トランジスタサイズが縮小するにつれてトランジスタの動作電圧ＶＤＤを低下させることはもはやできないことを部分的な理由として、バルクＣＭＯＳの電力消費の継続的な低減は実現不可能であるとの認識が広がっている。ＣＭＯＳトランジスタはオンであるかオフであるかの何れかである。ＣＭＯＳトランジスタの状態は、トランジスタの閾値電圧ＶＴに対する、トランジスタのゲートに印加される電圧の値によって決定される。トランジスタは、オンにスイッチされるとき、式：Ｐｄｙｎａｍｉｃ＝ＣＶＤＤ ２ｆによって表され得る動的電力を消費する。
ただし、ＶＤＤはトランジスタに供給される動作電圧であり、Ｃはトランジスタがオンにスイッチされるときのトランジスタの負荷キャパシタンスであり、ｆはトランジスタが動作される周波数である。トランジスタは、オフにスイッチされるとき、式：Ｐｓｔａｔｉｃ＝ＩＯＦＦＶＤＤによって表され得る静的電力を消費する。ただし、ＩＯＦＦはトランジスタがオフにスイッチされているときのリーク電流である。歴史的に、産業界は、主に、動的及び静的の双方の電力を低減するものである動作電圧ＶＤＤの低減によって、トランジスタの電力消費を低減してきた。
動作電圧ＶＤＤを低減することができるかは、閾値電圧ＶＴを正確に設定することができることに部分的に依存するが、それは、トランジスタ寸法が縮小するにつれて、例えばランダムドーパント揺らぎ（Random Dopant Fluctuation；ＲＤＦ）を含む様々な要因のためにますます困難になっている。バルクＣＭＯＳプロセスを用いて製造されるトランジスタでは、閾値電圧ＶＴを設定する主なパラメータはチャネル内のドーパントの量である。ＶＴに影響を及ぼすその他の要因は、ハロー（halo）注入、ソース・ドレインエクステンション及びその他の要因である。理論的には、これは、同一チップ上の同じトランジスタが同じＶＴを有するように精度良く行われ得るが、実際には、閾値電圧は有意に変動し得る。このことが意味するのは、それらのトランジスタが同一のゲート電圧に応答して全てが同時にスイッチせずに、一部がオンにスイッチしないことがあるということである。１００ｎｍ以下のチャネル長を有するトランジスタでは、ＲＤＦは、典型的にシグマＶＴ又はσＶＴと称されるＶＴバラつきの主な決定因子であり、ＲＤＦによって生じるσＶＴの大きさは、チャネル長が短縮するにつれて増大するのみである。インテル社によって提供される情報、およその実験データ、及びKiyoo Itoh（日立製作所）によるIEEE International Solid-State Circuits Conference 2009でのキーノートプレゼンテーションに基づく図１に示すように、半導体エンジニアの間での従来の知見は、ナノスケールのバルクＣＭＯＳにおいて増大するσＶＴは、今後の動作電圧ＶＤＤの実際上の下限として１．０Ｖを設けてしまうというものであった。ＶＤＤは右下がりの傾斜関数として示されており、ターゲット領域まで低減するという産業界の目標を有する。しかしながら、デバイス形状（フィーチャ）サイズを短縮するにつれてσＶＴのカーブが増大し、実際にはＲＤＦによってＶｍｉｎが増大される。動的及び静的電力の電力関数は、Ｐｏｗｅｒ＝ＣＶＤＤ ２ｆ＋ＩＶＤＤである。故に、総電力が増大してしまう。
これら及びその他の理由により、半導体産業のエンジニアは、将来のプロセスノードでは、短チャネルデバイスにおいてσＶＴを抑制する技術が数多く知られているにもかかわらず、バルクＣＭＯＳを断念しなければならないと広く信じている。例えば、バルクＣＭＯＳにおいてσＶＴを抑制するための従来の一手法は、（ゲートから基板に向かう）縦方向下方に進むにつれてチャネル内のドーパント濃度を増大させる不均一なドーピングプロファイルを実現するように作用させるものである。この種のレトログレード（逆行性）ドーピングプロファイルはドーピングバラつきに対する感度を低下させるが、デバイス動作に悪影響を及ぼす短チャネル効果に対する感度を増大させる。短チャネル効果のため、これらのドーピングパラメータは、ナノスケールデバイスでは一般的にスケーリング可能でなく、この手法を、ナノスケール短チャネルトランジスタとの使用に概して適さないものにする。４５ｎｍ又は更には２２ｎｍのプロセスノードで形成される短チャネルデバイスに向けて技術が移行するにつれ、そのようなデバイスにおける上記レトログレード手法の利益は限られたものになると認識される。
これらの技術的障害を克服しようと尽力する半導体エンジニアはまた、ナノスケール領域へのスケーリングに伴う性能問題を解決するために、超急峻レトログレードウェル（super steep retrograde well；ＳＳＲＷ）を使用することを試みてきた。ナノメートルスケールのデバイスのレトログレードドーピングと同様に、ＳＳＲＷ技術は、特別なドーピングプロファイルを使用し、低濃度ドープされたチャネルの下に高濃度ドープされた層を形成する。ＳＳＲＷプロファイルは、チャネルドーピングを可能な限り低いレベルまで低減するためにドーピングレベルに非常に急峻な増大を有する点で、レトログレードドーピングとは異なる。そのような急峻なドーパントプロファイルは、短チャネル効果の抑制と、チャネル領域での移動度の増大と、より小さい寄生キャパシタンスとをもたらすことができる。しかしながら、これらのデバイスを大量のナノスケール集積回路用に製造するとき、そのような構造を達成するのは非常に困難である。この困難性は、特に例えばＮＭＯＳトランジスタなどのｐウェルデバイスにおいて、レトログレードウェル及びＳＳＲＷのドーパント種のチャネル領域への外方拡散に部分的に起因する。また、ＳＳＲＷの使用は、σＶＴを許容できないレベルまで増大させ得るランダムドーパント密度揺らぎに伴う問題を排除するものではない。
既存のバルクＣＭＯＳ実装の欠点に対処するためのこれら及びその他の試みに加えて、産業界は、チャネル内にドーパントを有しないＣＭＯＳトランジスタに重点的に取り組んできた。そのようなトランジスタ構造は、例えば、完全空乏化シリコン・オン・インシュレータ（ＳＯＩ）及び様々なＦＩＮＦＥＴ、又はオメガゲートデバイスを含む。ＳＯＩデバイスは典型的に、埋め込み酸化物（ＢＯＸ）層として知られるガラス又は二酸化シリコンの薄い絶縁層によってシリコン基板から離隔された薄い頂部シリコン層に画成されたトランジスタ群を有する。ＦＩＮＦＥＴデバイスは、シリコンチャネル内の電界を制御するために複数のゲートを使用する。それらは、シリコンチャネル内に低濃度のドーパントを有することにより、抑制されたσＶＴを有することができる。これは、チャネル内に注入されるドーパント原子の数及び位置における原子レベルの変動を取るに足らないものにする。しかしながら、どちらの種類のデバイスも、バルクＣＭＯＳで使用されるウエハー及び関連プロセスより複雑且つ高価なウエハー及び関連プロセスを必要とする。
新たな技術への移行に伴う実質的なコスト及びリスクを考慮し、半導体及び電子システムの製造者は長い間、バルクＣＭＯＳの利用を広げる道を探し求めてきた。それらの努力はこれまで成功していない。引き続いてのバルクＣＭＯＳにおける電力消費の低減は、半導体産業において、ますます、乗り越えられない問題として見られるようになっている。
電子デバイスにおける電力消費を低減し得る技術が提供される。
一態様によれば、ソースと、ドレインと、ゲート長を有するゲートとを有する電界効果トランジスタ（ＦＥＴ）が提供される。当該ＦＥＴは、ドープされたウェルと、前記ドープされたウェルと接触し、且つ前記ゲート長の１／２より大きい距離を置いて前記ゲートの下方に配置された遮蔽領域と、５×１０１７原子／ｃｍ３より低いドーピング濃度を有する低ドーパントチャネル領域であり、前記ドレインと前記ソースとの間且つ前記遮蔽領域と前記ゲートとの間に配置された低ドーパントチャネル領域と、前記低ドーパントチャネル領域と前記遮蔽領域との間の閾値電圧調整領域とを含む。
電子デバイス及びシステムの幅広いアレイにおいて電力消費を低減するため、一組の新たな構造及び方法が提供される。それらの構造及び方法の一部は、概して既存のバルクＣＭＯＳプロセスフロー及び製造技術を再利用することによって実現されることができ、半導体産業及びより広範な電子装置産業がコスト及びリスクを伴って代替技術に切り替わることを回避することを可能にする。
後述するように、構造及び方法の一部は、深く空乏化される深空乏化チャネル（Deeply Depleted Channel；ＤＤＣ）設計に関する。ＤＤＣは、従来のバルクＣＭＯＳと比較して低減されたσＶＴを有するＣＭＯＳデバイスを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴを遙かに正確に設定することを可能にし得る。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタの電力消費の大幅な動的制御を可能にし得る。ＤＤＣを構成して様々な利益を達成することには数多くの手法が存在し、また、ここで提示される更なる構造及び方法を、単独で、あるいはＤＤＣとともに使用して、更なる利益を生み出すことが可能である。
例えば、改善されたチップ電力消費を提供するためにＤＤＣを利用することが可能な実装例を含め、チップ上にトランジスタを集積するための有利な方法及び構造も提供される。さらに、一部の実施形態におけるトランジスタ及び集積回路は、低熱放散化、信頼性向上、小型化、及び／又は更に好適な製造経済性を含む多様なその他の利益をもたらし得る。静的及び動的の双方で、新たなトランジスタ構造の利点の一部又は全てを増強することには多様な手法が存在する。集積回路レベルでの展開の多くは、ここに記載される新たなトランジスタが存在しない場合にも利点をもたらす。方法及び構造の多くは、例えばチャネル及び／又はボディにドーパントを有するその他の種類のトランジスタを含む、バルクＣＭＯＳトランジスタ以外のデバイス種類でも有用であり得る。
一部の実装例において改善されたシステムレベルでの電力消費、向上されたシステム性能、改善されたシステムコスト、向上されたシステム製造性、及び／又は向上されたシステム信頼性を含む利益を提供するように、ここに記載されるイノベーションを例えばエレクトロニクス製品などのシステムに組み入れたり、システム内で使用したりする方法及び構造も提供される。後に例証するように、一部の実施形態において例えばパーソナルコンピュータ、携帯電話、テレビジョン、デジタル音楽プレイヤー、セットトップボックス、ラップトップ型若しくはパームトップ型のコンピューティング装置、電子書籍リーダー、デジタルカメラ、ＧＰＳシステム、フラットパネルディスプレイ、可搬式データ記憶装置、及びタブレットなどの家庭用機器、並びに多様なその他電子装置を含む広範な電子システムで本イノベーションが有利に採用され得る。これらの実装例の一部において、トランジスタ及び集積回路は、電子システム全体としての動作、ひいては、商業的な適合性を実質的に高めることができる。一部の実施形態において、ここに記載される革新的なトランジスタ、集積回路、及びそれらを含むシステムはまた、その他の手法より環境に優しい実装形態を可能にし得る。
一実施形態において、従来の短チャネルデバイスと比較して正確に制御された閾値電圧を有する新たな電界効果トランジスタ（ＦＥＴ）構造が提供される。該ＦＥＴ構造はまた、向上された移動度及びその他の重要なトランジスタ特性を有し得る。この構造及びその製造方法は、従来デバイスと比較して低い動作電圧を有するＦＥＴトランジスタを可能にし得る。それに加えて、あるいは代えて、そのようなデバイスの閾値電圧を動作中に動的に制御することが可能にされ得る。一部の実装例におけるＦＥＴは、集積回路の動作中に動的に調整可能なＦＥＴデバイスを有する集積回路を設計する能力を設計者に提供する。集積回路内のＦＥＴ構造は、一部の実施形態において、名目上同一の構造を有するように設計されることができ、それに加えて、あるいは代えて、異なるバイアス電圧に応答して異なる動作電圧で動作するよう制御、調整あるいはプログラムされることが可能なように設計されることができる。これらの構造は、回路が効率的且つ信頼性ある手法で動作モードを静的に指定し且つ／或いは動的に変更することを可能にし得る。また、一部の実装例において、これらの構造は、或る回路内で、様々な用途に合わせて製造後に設定されることが可能である。
これら及びその他の利益は、設計者、製造者及び消費者の数多くの要求を満たすような、デジタル回路における進展を提供する。これらの利益は、集積回路の引き続いての更なる進展を可能にする新たな構造を有するシステムを提供し、それにより、向上された性能を有する装置及びシステムをもたらし得る。一部の実装例において、バルクＣＭＯＳは、更なる期間にわたってムーアの法則のペースを保ち続けることができ、バルクＣＭＯＳに基づく回路及びシステムにおける更なるイノベーションは、先端性能の速度を向上させ続けることができる。ここでは、実施形態及び例は、トランジスタ、集積回路、電子システム及び関連方法を参照して説明され、新たな構造及び方法が、エレクトロニクス製品のエンドユーザへのものを含め、様々なレベルの製造プロセス及び商業連鎖で提供する特徴及び利益を強調する。これらの例における構造並びに集積回路及び電子システムを製造する方法に特有の概念の適用は広範囲であることが判明するであろう。従って、理解されるように、発明の精神及び範囲は、これらの実施形態及び例に限定されるものではなく、本願及び同一出願人の関連出願に添付の請求項によってのみ限定されるものである。
９０ｎｍ未満のゲート長を有するナノスケールの電界効果トランジスタ（ＦＥＴ）が、従来のナノスケールＦＥＴデバイスより正確に制御可能な閾値電圧を有するように提供される。更なる利益は、改善されたキャリア移動度、及び低減された、ＲＤＦによる閾値変動を含む。一実施形態は、ゲート長の１／２より大きく設定されるゲート下方の深さまで延在する空乏ゾーン又は空乏領域を有するように動作可能なナノスケールＦＥＴ構造を含む。このＦＥＴ構造は、ゲート下方のこの空乏ゾーン又は空乏領域にＤＤＣを画成する助けとなる異なるドーピング濃度を有する少なくとも２つの領域を有する。一例において、ゲート近くの第１の領域は、該第１の領域から離隔され且つゲートの下方に或る距離を置いて配置された第２の領域より低いドーパント濃度を有する。これにより、閾値電圧又はそれより大きい電圧がゲートに印加されるときにゲートから生じる電界を終端させることによってＤＤＣを画成するように作用することが可能な第２のドープされたスクリーニング（遮蔽）領域と対を為す、第１の低濃度ドープされたチャネル領域（典型的に、実質的にアンドープのエピタキシャル成長チャネル層）が提供される。深く空乏化される領域は、別称でＤＤＣ又は深空乏化ゾーンと呼ぶことができ、トランジスタ構造及び電気的な動作条件に応じて空間的な広がり及び特徴において様々となり得る。これらの構造及び領域の正確な幾何学形状及び配置には数多くの変形例が存在するが、以下では、その一部を詳細に説明する。
これらの構造、及び構造の製造方法は、従来のナノスケールデバイスと比較して低い動作電圧と低い閾値電圧との双方を有するＦＥＴデバイスを可能にする。さらに、これらは、そのようなデバイスの閾値電圧が動作中に動的に制御されることを可能にする。最終的に、これらの構造、及び構造の製造方法は、集積回路が動作している間に動的に調整されることが可能なＦＥＴデバイスを有する集積回路を設計することを提供する。故に、集積回路内のトランジスタ群は、名目上同じ構造を有するように設計されながら、異なるバイアス電圧に応答して異なる動作電圧で動作するように、あるいは異なるバイアス電圧及び動作電圧に応答して異なる動作モードで動作するように、制御、調整あるいはプログラムされることができる。また、これらは回路内で異なる用途に合わせて製造後に設定され得る。
ここでは、トランジスタを参照して特定の実施形態及び例を説明し、新たな構造及び方法がトランジスタに提供する特徴及び利益を強調する。しかしながら、これらの実施形態における構造及び集積回路の製造方法に特有の概念の適用可能性は、広範囲であり、トランジスタ又はバルクＣＭＯＳに限定されない。従って、技術的に理解されるように、発明の精神及び範囲は、これらの実施形態及び例、又は本願及び同一出願人の関連出願に添付の請求項に限定されるものではなく、その他のデジタル回路の状況にも有利に適用され得る。
以下の説明においては、発明が実施され得る好適な手法のうちの一部の数多くの具体的な詳細事項が与えられる。直ちに明らかになるように、本発明はこれらの具体的詳細事項を用いずに実施されることも可能である。また、不必要に詳細にして発明を不明瞭にしないよう、周知の回路、構成要素、アルゴリズム及びプロセスについては詳細には示しておらず、あるいは模式図又はブロック図の形態で図示している。また、大抵の部分に関して、材料、工具、処理タイミング、回路レイアウト及びダイ設計については、当該技術の当業者の理解の範囲内であると考えられるので、発明の完全なる理解を得るためにそのような細部が必要でない限りは省略している。以下の説明及び特許請求の範囲の全体を通して、特定のシステム構成要素を参照するために特定の用語を使用する。同様に、認識されるように、構成要素は異なる名称で呼ばれることもあり、ここでの説明は、名称で異なるが機能で異ならない構成要素間で区別することを意図するものではない。以下の説明及び特許請求の範囲において、用語“含む”及び“有する”は、終わりのないオープンエンド的なものとして使用され、故に、例えば“含むが、それらに限定されない”などを意味するように解釈されるべきものである。
上述の方法及び構造の様々な実施形態及び例を説明する。認識されるように、この詳細な説明は、単に例示的なものであり、何らかの限定を意図したものではない。この開示の恩恵を受ける当業者には、その他の実施形態も示唆される。添付の図面に図示される実施形態が詳細に参照される。図面及び以下の詳細な説明の全体を通して、同一あるいは同様の部分には同一の参照符号を用いる。
明瞭化のため、ここに記載される実装例及び実施形態の通常機能の全てを図示して説明するようなことはしない。認識されるように、当然ながら、本発明を実際に実装する開発においては、開発者の具体的な目的を達成するために、典型的に数多くの実装特有の決定が為されることになる。また、認識されるように、そのような開発努力は、複雑で時間を消費するものとなることがあるが、そうは言っても、この開示の恩恵を受ける当業者にとっての通常のエンジニアリング作業であろう。
また、半導体の物理的特性及び電気的特性を変化させるために半導体の基板又は結晶層に注入される、あるいはその他の方法で存在する原子の濃度が、物理的及び機能的な領域又は層（レイヤ）との関連で説明される。これらは、当業者によって、特定の平均濃度を有する３次元の材料の集まりとして理解され得る。あるいは、それらは、異なる濃度又は空間的に変化する濃度を有する部分領域又はサブレイヤとして理解され得る。それらはまた、ドーパント原子の小集団、実質的に同様のドーパント原子の領域若しくはそれに類するもの、又はその他の物理的形態として存在し得る。これらの特性に基づく領域の記述は、形状や正確な位置又は向きを限定することを意図するものではない。それらはまた、これらの領域又は層を、特定の、プロセス工程の種類若しくは数、層の種類若しくは数（例えば、複合層若しくは単一層）、使用される半導体堆積技術、エッチング技術若しくは成長技術に限定することを意図したものではない。これらのプロセスは、エピタキシャルに形成される領域若しくは原子層成長、ドーパント注入方法、又は線形、単調増加、レトログレード若しくはその他の好適に空間変化するドーパント濃度を含む特定の縦方向若しくは横方向のドーパントプロファイルを含み得る。ここに含まれる実施形態及び例は、例えば図１４Ａ−１４Ｉに示されて後述されるエピタキシャルプロセス及びその他のプロセスなどの、使用される具体的なプロセス技術又は材料を示すことがある。それらの例は、単に例示的な例として意図されたものであり、限定的なものとして解釈されるべきではない。ドーパントプロファイルは、異なるドーパント濃度の１つ以上の領域又は層を有することができ、プロセスにかかわらずに、濃度バラつき、及び領域若しくは層がどのように定義されるかは、赤外線分光法を含む光学技術、ラザフォード後方散乱（ＲＢＳ）、二次イオン質量分析法（ＳＩＭＳ）、又は様々な定性的あるいは定量的なドーパント濃度決定法を用いるその他のドーパント分析ツールによって検出可能であってもよいし、検出可能でなくてもよい。
図２Ａは、一実施形態に従って構成された電界効果トランジスタ（ＦＥＴ）１００を示している。ＦＥＴ１００は、ゲート電極１０２、ソース１０４、ドレイン１０６、及びチャネル１１０上に位置するゲートスタック１０８を含んでいる。チャネル１１０は、深く空乏化されることができ、すなわち、より詳細に後述するように、概してゲートスタックからスクリーニング（遮蔽）領域までで測定されるチャネルの深さは従来のチャネル深さより顕著に深い。動作時、バイアス電圧ＶＳＳ１２２がソース１０４に印加され、Ｐ＋端子１２６が接続１２４にてＰウェル１１４に接続されて回路を閉じる。ゲートスタック１０８は、ゲート電極１０２、ゲートコンタクト１１８及びゲート誘電体１２８を含んでいる。ゲートをソース及びドレインから分離するようにゲートスペーサ１３０が含められている。ソース／ドレインエクステンション（ＳＤＥ）１３２が、誘電体１２８の下までソース及びドレインを延在させている。
ＦＥＴ１００は、Ｎ型ドーパント材料で形成されたソース及びドレインを有するＮチャネルトランジスタとして示されており、ソース及びドレインは、基板１１６上に形成されたＰウェル１１４を提供するＰ型ドープトシリコン基板としての基板上に形成されている。しかしながら、理解されるように、基板又はドーピング材料を適切に変更して、例えばガリウム砒素ベースの材料などのその他の好適基板から形成された非シリコンのＰ型半導体トランジスタが代用されてもよい。
ソース１０４及びドレイン１０６は、従来のドーパント注入プロセス及び材料を用いて形成されることができ、また、例えば、応力誘起ソース／ドレイン構造、隆起型あるいは凹部状のソース／ドレイン、非対称ドープされたソース／ドレイン、カウンタードープされたソース／ドレイン、結晶構造変化されたソース／ドレイン、又はＨＤＤ（高濃度ドープトドレイン）技術に従ったソース／ドレインエクステンション領域の注入ドーピングなどの変更を含み得る。エクステンション領域１３２は一般的に基板内に形成され、ドレインに結合されるポテンシャルの一部の吸収を促進する。ソース／ドレインの動作特性を変更する様々なその他の技術も使用可能である。そのような技術は、ソース／ドレイン（Ｓ／Ｄ）領域付近に、チャネルの下に延在し得るように局所的なドーパント分布を作り出すことによってデバイスチャネル長のスケーリングを容易にする、ソースドレインチャネルエクステンション（チップ（tips））又はハロー（halo）注入を含む。特定の実施形態において、複数の異種ドーパント材料が、電気特性を変化させる補償ドーパントとして使用され得る。
ゲート電極１０２は従来材料から形成されることができ、それら材料は、以下に限られないが、特定の金属、金属合金、金属窒化物及び金属シリサイド、並びにそれらの積層体及びそれらの混合物を含む。ゲート電極１０２はまた、ポリシリコン（例えば、高濃度ドープされたポリシリコン及びポリシリコン−ゲルマニウム合金を含む）から形成されてもよい。金属又は金属合金は、アルミニウム、チタン、タンタル、及び例えば窒化チタンなどのチタン含有化合物を含むそれらの窒化物を含み得る。ゲート電極１０２の形成は、シリサイド法、化学気相成長法、並びに、以下に限られないが例えば蒸着法及びスパッタリング法などの物理気相成長法を含み得る。典型的に、ゲート電極１０２は約１ｎｍから約５００ｎｍまでの総厚を有する。
ゲート誘電体１２８は、例えば酸化物、窒化物及び酸窒化物などの従来の誘電体材料を含み得る。他の例では、ゲート誘電体１２８は、概して一層高い誘電率の誘電体材料を含むことができ、それら誘電体材料は、以下に限られないが、酸化ハフニウム、ケイ酸ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、チタン酸バリウムストロンチウム、チタン酸ジルコン酸鉛、金属ベースの誘電体材料、及び誘電性を有するその他の材料を含む。好適なハフニウム含有酸化物は、ＨｆＯ２、ＨｆＺｒＯｘ、ＨｆＳｉＯｘ、ＨｆＴｉＯｘ及びＨｆＡｌＯｘなどを含む。組成及び利用可能な堆積処理装置に応じて、ゲート誘電体１２８は、熱酸化若しくはプラズマ酸化、窒化物形成法、化学気相成長法（原子層成長法を含む）、及び物理気相成長法などの方法によって形成され得る。一部の実施形態において、誘電体材料の、複数の層若しくは複合層、積層体及び組成混合物が使用され得る。例えば、ゲート誘電体は、約０．３ｎｍと１ｎｍとの間の厚さを有するＳｉＯ２ベースの絶縁体と、０．５ｎｍと４ｎｍとの間の厚さを有する酸化ハフニウムベースの絶縁体とから形成され得る。典型的に、ゲート誘電体は約０．５ｎｍから約５ｎｍまでの総厚を有する。ゲート誘電体１２８の下には、チャネル領域１１０がスクリーニング層１１２の上に形成される。チャネル領域１１０は、ソース１０４及びドレイン１０６と接触し、且つそれらの間に延在する。好ましくは、チャネル領域は、実質的にアンドープのシリコン、又は例えばＳｉＧｅファミリーからの材料などの先端材料、又は非常に低いレベルにドープされたシリコンを含む。チャネルの厚さは典型的に、５ｎｍから５０ｎｍの範囲内とし得る。
すぐ下に続く議論は、バルクＣＭＯＳデバイスに焦点を当てている。多くのナノスケールバルクＣＭＯＳ ＦＥＴデバイスにおいて、キャリア移動度は、閾値電圧ＶＴを設定するために必要とされる高濃度のチャネルドーパントによって悪影響を受ける。高いドーパント濃度レベルは有意な電力リークを防止し得るが、ドーパントが高濃度に存在するとき、それらのドーパントは、例えば電子などの移動キャリアのチャネル移動度を大幅に低下させてしまう散乱中心として作用し得る。そのような場合、チャネル領域内の電子は、散乱され、ソースとドレインとの間でチャネル内を効率的に移動しない。これは、実効的に、チャネルが運ぶことが可能な最大電流量（Ｉｄｓａｔ）を制限してしまう。また、非常に薄いゲート及び結果としてゲート誘電体／チャネル界面に生じる高い電界は、所与のゲート電圧での反転層電荷密度を低下させる深刻な量子機械効果を生じさせ得る。反転層電荷密度の低下は、移動度の低下及び閾値電圧ＶＴの大きさ増大を伴い、やはりデバイス性能を劣化させる。これらの特徴のため、より小さい所望サイズへのバルクＣＭＯＳデバイスの従来のスケーリングは、ますます困難であることが分かる。
更なる利益として、実質的にアンドープのチャネル領域の使用は、トランジスタ性能を向上させるためにしばしば使用される特定の従来技術の有効性を高めることができる。例えば、チャネル領域１１０を挟んで反対側に位置するソース１０４及びドレイン１０６は、チャネル領域に印加される応力を変更するように構造化されることができる。他の例では、チャネル領域は、チャネルの面内方向に圧縮歪みを生じさせるように配置された格子整合歪みシリコンゲルマニウム（ＳｉＧｅ）結晶の薄膜格子によって変更を加えられ得る。これは、真性Ｓｉと比較して正孔移動度が高まるようにバンド構造に変化を生じさせることができる。応力条件は、ゲルマニウム（Ｇｅ）組成を変えることによって変化され得る（Ｇｅが多いほど歪みが増大し、正孔移動度が高くなる）。引張歪みの場合、チャネル領域のＳｉは、より大きい格子定数を有する格子緩和ＳｉＧｅ上に形成され得る。これは、歪みのないＳｉチャネル領域と比較して、電子移動度及び正孔移動度の双方を増大させることになる。この場合も、ベースのＳｉＧｅのゲルマニウム組成が多くされるにつれて、歪みＳｉチャネル領域内の応力の量及びキャリア移動度が高くなる傾向がある。理解されるように、チャネル領域への応力の印加には、連続した応力層は必ずしも必要でない。上、下若しくは横に配置される、あるいは隣接される、複数の応力層を含め、不連続あるいは複数の別々の応力層が、チャネル領域に沿った様々な箇所に圧縮力又は引張力を印加するために使用可能であり、印加する応力の一層大きな制御を実質的に可能にする。
特定の実施形態において、応力層は、チャネルに隣接あるいは接触して設けられるときにチャネル領域に応力を印加するのに適した如何なる材料の層をも意味し得る。一例として、特定の実施形態において、応力層は、半導体基板のその他の部分の一部又は全てに対して異なる熱膨張率を有する材料を含み得る。このような実施形態の製造において、半導体基板の温度が低下されるにつれて、特定の部分群が相異なるように収縮し、チャネル領域の伸張又は圧縮を生じさせる。結果として、チャネル領域の少なくとも一部が歪まされ、キャリア移動度を高める。特定の実施形態において、応力層は、半導体基板の一部又は全てより高い熱膨張係数を有する例えば窒化シリコンなどの材料を含み得る。それに加えて、あるいは代えて、チャネル領域における正孔又は電子の何れかの移動度を選択的に高めるために、複数の異なる応力層がＦＥＴ１００の様々な部分に設けられてもよい。例えば、ｎ型トランジスタとp型トランジスタとの相補対が適当なｐ型及びｎ型ウェル構造によって互いに分離される特定の実施形態において、ｎ型トランジスタのチャネル領域に引張応力を印加するように、ｎ型トランジスタに応力層が設けられ得る。この引張応力は、チャネル領域中の電子の移動度を高める歪みをチャネル領域に誘起し得る。他の応力層が、ｐ型トランジスタのチャネル領域に圧縮応力を印加するようにｐ型トランジスタに設けられ得る。この圧縮応力は、正孔の移動度を高める歪みをｐ型チャネル領域に誘起し得る。
実質的にアンドープのチャネルを有するトランジスタを設けることは、応力が印加されるときに更なる利点をもたらす。例えば、応力は、ソース／ドレイン又はチャネル応力技術により印加される圧縮応力又は引張応力によって印加され得る。均一あるいは高濃度にドープされたチャネルを有する従来のナノスケールトランジスタと比較して、歪みチャネル領域ＦＥＴトランジスタは、ゲート誘電体近くでの低いドーパント濃度（抑制されたイオン化不純物散乱）と低い電界（抑制された表面ラフネス散乱）とにより、より大きな歪み増強移動度を提供する。散乱の抑制により、応力により高められる移動度は、従来デバイスにおいてより有意に高くなる。歪みに起因するこの移動度の利点は、実際に、トランジスタの微細化スケーリングとともに大きなものとなる。
図２Ａは、一実施形態に従って構成されるトランジスタの模式図である。図２Ｂ、２Ｃ及び２Ｄは、図２Ａのチャネル１１０と置き換えられ得るＤＤＣトランジスタチャネルの３つの異なる例を更に示す模式図である。異なる領域が、ゲート誘電体（例えば、図２Ａに示した誘電体１２８）の近傍に位置する深空乏化領域、閾値電圧調整領域、及び高濃度ドープされたスクリーニング領域を含み得る。図２Ｂは、ゲート誘電体に隣接して位置するＤＤＣトランジスタチャネルの断面の一例を示しており、異なるドーパント濃度の２つの領域を有している。このチャネル断面のプロファイルは、ゲート誘電体（図示せず）とスクリーニング領域２０４との間に位置する空乏領域２０２を含んでいる。ドーパント原子２０６は、スクリーニング領域２０４内のドーパント密度を、スクリーニング領域２０４と比較した空乏領域２０２内の相対的なドーパント密度に対応付けて示している。
図２Ｃは、他の一例に係るチャネル領域２０８を示しており、このチャネル領域は、ドーピング濃度が異なる３つの領域を有している。この例において、空乏化されるドーパントチャネル領域２１４は、最も少ない量のドーパント２０６を有し、閾値調整領域２１２は概して、空乏化ドーパントチャネル領域２１４より高いドーパント原子濃度を有し、スクリーニング領域２１０は最も高いドーパント原子濃度を有している。
図２Ｄは、更なる変形例を示しており、チャネル断面は、頂部のチャネル領域から底部へと増大していくドーパント原子濃度２２４を有している。様々な用途及び実施形態において、チャネルの頂部におけるドーパント範囲は様々となり得るが、典型的に、チャネルの頂部に向かって、プロセス及びアニールの条件が許容する限りできるだけ低くされる。ドーパント範囲はチャネルの中央に向けて増大されることができ、より高いドーパント濃度で、チャネルの底部を介してスクリーニング領域へと進む。
これらの構成の何れかにおいて、閾値電圧調整領域は別個のエピタキシャル成長シリコン層として形成されることができ、あるいは、空乏チャネル領域をも含む単一のシリコンエピタキシャル層の一部として形成されてもよい。閾値調整領域の厚さは典型的に、５ｎｍから５０ｎｍの厚さの範囲内とし得る。実質的にアンドープであるとき、領域の厚さの適切な選定それ自体で閾値電圧が僅かに調整されるが、より典型的な用途においては、閾値電圧調整領域は、５×１０１７原子／ｃｍ３と２×１０１９原子／ｃｍ３との間の範囲内の平均濃度を有するようにドープされる。例えば、閾値電圧調整領域は、スクリーニング（遮蔽）領域のドーピング濃度の１／５０から１／２の間のドーピング濃度を有する。特定の実施形態において、チャネル領域への、あるいはスクリーニング領域から閾値電圧調整領域への、ドーパントのマイグレーションを防止するため、炭素、ゲルマニウム又はこれらに類するものなどからなるドーパント耐マイグレーション層が、閾値電圧調整領域の上及び／又は下に設けられ得る。
スクリーニング領域は、チャネル領域及び設けられる場合には閾値電圧調整領域の下に埋め込まれた、高濃度ドープされた領域である。スクリーニング層は概して、ソース及びドレインとの直接的な接触を回避するように、或る距離をおいて位置付けられる。スクリーニング領域は、他の特定の実施形態において、複数のソース／ドレイン／チャネル領域の下に延在するシートとして形成されてもよく、他の実施形態において、チャネル領域と同じ広がりを有するセルフアラインされた注入又は層であってもよい。スクリーニング領域の厚さは典型的に、５ｎｍから５０ｎｍの範囲内とし得る。スクリーニング領域は、チャネル、閾値電圧調整領域（設けられる場合）及びＰウェルより高濃度にドープされる。実用上、スクリーニング領域は、１×１０１８原子／ｃｍ３と１×１０２０原子／ｃｍ３との間の濃度を有するようにドープされる。特定の実施形態において、閾値電圧調整領域へのドーパントマイグレーションを防止するため、炭素、ゲルマニウム又はこれらに類するものなどからなるドーパント耐マイグレーション層が、スクリーニング領域の上に設けられ得る。
動作時、閾値電圧より高い所定の電圧が導電性のゲートに印加されると、ゲートスタックとスクリーニング領域との間に深空乏化領域が形成される。導電性ゲートの下で、深空乏化領域は典型的にはスクリーニング領域内まで下方に延在するが、特定の高濃度ドープの実施形態においては、深空乏化領域は、設けられる場合の閾値電圧調整領域内で終わり得る。認識されるように、導電性ゲートの下での空乏領域の正確な深さは、ＦＥＴの設計によって調整可能な多数の因子によって決定される。例えば、空乏領域の深さは、ＦＥＴのその他要素の空間位置及び絶対的あるいは相対的なドーパント濃度によって決定される。例えば、ＦＥＴは、ソース領域とドレイン領域との間、且つゲート長ＬＧを有するゲートの下、に画成されるチャネルを有し得る。ＤＤＣ深さ（Ｘｄ）は、ゲート長の半分より、場合によってゲート長の１／２の因数だけ、あるいはそれに近い割合だけ、深くなるように設定され得る。一例において、このＤＤＣ深さは、チャネル長の１／２にほぼ等しく設定されてもよく、動作時に、１Ｖ未満の低い動作電圧であっても閾値電圧の正確な設定を可能にする。特定の用途の要求に応じて、異なる深さが異なる有利な結果をもたらし得る。この開示によれば、理解されるように、異なる用途、異なるデバイス構成、及び特定の設計の様々なパラメータにおいて、異なるＤＤＣ深さが可能である。特定の用途のパラメータに応じて、ＤＤＣトランジスタを形成する際に使用される異なる領域厚さ、ドーパント濃度及び動作条件が、異なる有利な結果をもたらし得る。
例えば、他の一実施形態によれば、空乏深さはゲート長の１／３からゲート長にほぼ等しい深さまでに維持され得る。しかしながら、当業者に認識されるように、トランジスタの構造及び動作が、空乏深さがゲート長の１／２より小さくなるようなものである場合、電力消費に関するデバイスの性能は徐々に低下し、ＤＤＣの利益が減少することになる。例えばゲート下の空乏深さがおよそ０．４×ＬＧに設定されるＤＤＣトランジスタなど、空乏深さＸｄがゲート長の１／３と１／２との間であるとき、デバイスは依然として従来デバイスに対する少量の改善を達成することができる。この例において、スクリーニング領域の好適な厚さ範囲は、ドーパント濃度を１×１０１８原子／ｃｍ３から１×１０２０原子／ｃｍ３の範囲として、５ｎｍから５０ｎｍの間である。閾値電圧調整領域の好適な厚さ範囲は、ドーパント濃度を５×１０１７原子／ｃｍ３から２×１０１９原子／ｃｍ３の範囲として、５ｎｍから５０ｎｍの間である。アンドープのチャネル領域は、Ｘｄ＞１／２×ＬＧなる制約を満たすのに十分な深さとなるように選択され、且つ５×１０１７原子／ｃｍ３未満の濃度を有する。
実際に、ＤＤＣトランジスタの深空乏化領域を設けることは、複数のトランジスタ及び関連デバイスを有する回路において閾値電圧を設定する公差を有意に狭いものにし、ＲＤＦによるバラつきを更に抑制することができる。結果として、集積回路の複数のデバイスにわたって、より予測可能で信頼できる閾値電圧を設定することができる。この利益は、デバイス又はシステムにおける電力を低減するために用いられることができ、より良好な全体性能をもたらすことができる。
この実施形態によって実現され得る他の１つの利益は、静的に設定されることが可能な、あるいは、ここに記載されるトランジスタ構造のうちの１つ以上を用いて構成される装置又はシステムの動作中に動的に変化されることが可能な、調整可能な閾値電圧である。やはり図２Ａに示すように、トランジスタのソース１０４と、反対導電型のＰウェル１１４に接続されたドーパント材料１２６との間にバイアス電圧を印加することができる。従来の回路は典型的に電源電圧にバイアスされ、その結果、動作電圧がゲートに印加されるときに、ソースからドレインへと電流が流れることができる。閾値電圧を動的に設定するための調整可能なボディバイアス印加の使用が以前に提案されているが、それは、有意なチップ面積の不利益を引き起こし、故にオンチップ集積のレベルを阻害してしまう傾向があるため、実用的であるとは一般に証明されていない。この実施形態によれば、１つの集積回路若しくはシステム内に構成されていようと、別々の回路内に構成されていようと、ウェルに印加するバイアス電圧を変化させることによってトランジスタ（又は、一群のトランジスタが共通のウェルを共有する場合には、トランジスタ群）の閾値電圧を変化させるように回路が構成され得る。更に詳細に後述するように、密な範囲内で閾値電圧を信頼性高く制御することができることは、チップ面積の不利益を低減しながら動作中に閾値電圧を信頼性高く且つ動的に変化させることができることと相俟って、デバイス又はシステム内のトランジスタ又はトランジスタ群の動作モードを動的に変化させることが可能なデバイス又はシステムをもたらす。
図３は、一実施形態に従ったゲート誘電体下方のチャネル深さに対するドーパント原子濃度のグラフ３００を示しており、チャネル内の様々な深さ範囲でのドーパント濃度の範囲を例示するものである。より実際的な曲線３０８と理想曲線３１０との２つの曲線が示されている。見て取れるように、最初の５−２０ｎｍのチャネル領域と、チャネル領域の次の５−２０ｎｍの閾値電圧調整領域と、閾値電圧調整領域の次の５−２０ｎｍのスクリーニング領域との、３つのレベルが表されている。これら異なるレベルの濃度は各々、特定のレベル３１２、３１４、３１６に達している。これらの特定のレベルは、必ずしもそうではないが、場合により、それぞれの濃度レベルのグラフの変曲点であり、これらは、５×１０１７原子／ｃｍ３未満のチャネルドーパント濃度“ｄ”を持つ特定のドーパント濃度レベル３０２、５×１０１７原子／ｃｍ３未満との５×１０１８原子／ｃｍ３との間の閾値電圧調整領域濃度“ｄ”を持つ特定のドーパント濃度レベル３０４、及び５×１０１８原子／ｃｍ３より高いスクリーニング領域ドーパント濃度“ｄ”を持つ特定のドーパント濃度レベル３０６に相当する。一部の実施形態によれば、これらのドーパント濃度範囲内で、深空乏化領域の動作をサポートするナノスケールＦＥＴにおける特定の最適な利益を実現することができる。
様々な実施形態に従ったドーパントプロファイルは、２つの領域が生じるように定められる。該３つの領域を表１に規定する。領域１はゲート誘電体の近傍に位置するチャネル領域に相当し、領域２は閾値電圧調整領域に相当し、領域３はスクリーニング領域に相当する。ただし、ＬＧはゲート長である。理解されるように、ゲート長はチャネル長に実質的に等しく、ｔ１、ｔ２及びｔ３は該３つの領域それぞれの厚さである。これらの領域の各々は、代表的な厚さと、１立方センチメートル当たりの原子数として測定されるドーパントドーズ量とによって表されることができる。これらの厚さ及びドーズ量の値を表１に提示する。
実際には、設計者及び製造者は、数学モデルから統計データを集め、且つ現実の回路からの測定値をサンプリングして、回路設計の閾値電圧の分散を決定する。トランジスタ間での電圧の不一致が、製造バラつき又はＲＤＦの何れに由来したものであろうと、σＶＴとして決定される。そのような統計表示の一例として、様々なデバイスからの異なる閾値電圧を電源電圧に対してプロットしたものを図５に示す。回路が全体として動作するためには、σＶＴを考慮して動作電圧ＶＤＤが選定されなければならない。一般に、バラつきが大きいほどσＶＴ大きいので、動作電圧ＶＤＤはトランジスタが適切に動作するように高く設定されなければならない。１つの回路内に複数のデバイスが実装される場合、該回路が適切に動作するようにするために、ＶＤＤは最も高い全体値に設定される必要があり得る。
σＶＴを低減し、集積回路にわたる複数のトランジスタの閾値電圧の変動範囲を縮小する構造及びその製造方法が提供される。低減されたσＶＴを用いて、ＶＴの静的な値は、より正確に設定されることができ、さらには、バイアス電圧を変化させることに応答して変化されることが可能である。一実施形態に従った改善されたσＶＴの一例を図６に示す。図６は、異なるデバイスから取得された閾値電圧の低い側におけるバラつきから明らかな、改善された閾値電圧範囲の表示を示している。回路内の名目上相等しいデバイスの閾値電圧は、低減されたσＶＴを用いて、より正確に設定されることができ、故に、デバイスが、より低い動作電圧ＶＤＤを用いて動作し、ひいては、一層少ない電力のみを消費することを可能にする。また、所与のトランジスタ又はトランジスタ群に対してＶＴを変化させるためのスペースがより多くあり、デバイスは、特定のモード用の異なるバイアス電圧に対応する異なるモードで動作されることができる。これにより、多くのデバイス及びシステムに機能が追加され、特に、デバイスの電力モードのきめ細かい制御が有用なデバイスに利益がもたらされ得る。
図７Ａは、従来のプロセス及び構造に従って製造されるトランジスタ７００の一例を示している。この例は、ソース７０２と、ドレイン７０４と、導電性ゲート７０６及び絶縁層７０８を含むゲートスタックとを有するＮ型ＦＥＴとして示されている。典型的に、ゲート７０６は高濃度ドープされたポリシリコンから形成され、絶縁層７０８は例えば酸化シリコンなどのゲート誘電体で形成される。ゲートスタック７０６は、ソース７０２とドレイン７０４との間を流れる電流を電気的に制御する。チャネル７１０は典型的に、ドーパントを含み且つＰウェル７１２まで下方に延在しており、ソース及びドレインの双方を包囲し得る。チャネル深さＸｄ７１４は、ゲート誘電体７０８から下方にチャネルの底面７２０までの距離である。動作時、このチャネル深さ７１４内を下方に延びてソース７０２及びドレイン７０４に向かって屈曲する例えばＥ７１６などの複数の電気力線が存在する。これらの力線は典型的に、図示のような直線状ではなく、デバイスの構造及び動作の結果として屈曲し得る。例えば電子ｅ−７１８などの移動キャリアが、電界Ｅ７１６を介してソース７０２とドレイン７０４との間を進行する。ゲートスペーサ７２４及びＳＤＥ７２２も図示されている。
対照的に、図７Ｂは、図７Ａの従来デバイス７００と比較して有意に深い空乏領域を有して動作するＤＤＣトランジスタ７００’の一実施形態を示している。これは、応力誘起層を用いることなく改善された移動度の特徴及び利益を提供するとともに、改善された閾値電圧設定を提供する。この例は、ソース７０２’と、ドレイン７０４’と、ゲート７０６’とを有するＮ型ＦＥＴとして示されている。このトランジスタは、ゲート誘電体７０８’上に形成されたゲート７０６’を含んでおり、ゲート７０６’は、ゲート−ソース電圧が閾値電圧より高くまでバイアスされるときに空乏領域７１０’を作り出し、ソース７０２’とドレイン７０４’との間の電流を制御する。空乏領域７１０’は、図示のように、Ｐウェル７１２’内の層としてイオン注入されたスクリーニング層７２０’まで下方に延在し、ソース７０２’及びドレイン７０４’の双方を包囲し得る。ゲートスペーサ７２４’及びＳＤＥ７２２’も図示されている。空乏深さＸｄ’７１４’は、ゲート誘電体から下方にスクリーニング領域７２０’までの距離であり、図７Ａの従来デバイスの空乏領域より有意に深い。図７Ａの従来デバイスと異なり、デバイス７００’のスクリーニング領域７２０’が、下方に当該スクリーニング層まで延在する例えばＥ７１６’などの電界に対する高濃度ドープされた終端部を提供する。より深い空乏化Ｘｄ’により、これらの力線は、従来構造７００における電界Ｅ７１６より概して長く且つ真っ直ぐになる。従来デバイスと同様に、バイアスされるとき、電流がソース７０２’からドレイン７０４’へと流れ、電子ｅ−７１８’が、電界Ｅ７１６’を介してドレイン７０４’からソース７０２’の間を進行する。しかしながら、従来デバイスとは対照的に、電子がこれらの電界Ｅ７１６’を横切って、より自由に流れ、改善された電流及び更に良好な性能が提供される。また、この構造は、短チャネル効果を抑制して、ランダムドーパント揺らぎによって生じるバラつきを抑制することにより、σＶＴを改善する。
図８Ａを参照するに、図７Ａに示した従来構造に対応するＦＥＴ８００が示されている。トランジスタ構造全体内の様々な箇所で、ＦＥＴがアクティブにスイッチングされていないときにも電力損失を生じさせるリークが発生する。図８Ａは特に、ソース７０２とウェル７１２との間で発生するリークの概念を示している。陽イオン８０２がウェル７１２内に存在するとき、それら陽イオンはリーク経路Ｘｊ８０６を介して正孔８０４まで移動する傾向にある。比較的短い経路８０６により、従来のナノスケールデバイス内にはリークが広まっている。
図８Ｂは、図７Ｂに示したものと同様の、深い空乏領域を有して動作するＦＥＴ８００’を示しており、さらに、ソース７０２’とウェル７１２’との間で発生するリークの概念を示している。陽イオン８０２’がウェル７１２’内に存在している。しかしながら、より深いウェルを有する新たな構造により、経路Ｘｊ８０６’は有意に長くなっており、陽イオン８０２’はリーク経路Ｘｊ８０６’を介して正孔８０４’まで移動する傾向が低い。この場合、比較的長い経路８０６’により、従来デバイスと比較して、リークはあまり広まらない。また、新たな構造における低い電界Ｅ７１６’により、ゲート７０６’及び絶縁体７０８’におけるリークについても、電子を励起する能力が大幅に低減される。結果として、ゲートにおけるリークが実質的に低減される。故に、ＤＤＣを有する新たな構造は、従来デバイスの多くの箇所で発生していたリークの有意な低減をもたらす。
ＤＤＣトランジスタはまた、好ましいことに、産業界における大きな関心事であるキャリア移動度の増大を提供する。移動度は、閾値電圧ＶＴより高い電圧がゲートに印加されるときにトランジスタのチャネルを横切ってソースからドレインに移動キャリアが移動する能力の定量的な指標である。最適化デバイスの１つの目標は、典型的に、ユニバーサル移動度カーブとして知られるゲート印加電界と測定移動度との間の関係に従って、ソースからドレインに最小の障害で電子又は移動キャリアを移動させることである。このユニバーサル移動度カーブは、ＭＯＳＦＥＴデバイスにおいて見られる、チャネルの反転領域内でのキャリア移動度と該反転領域（又は反転電荷）を誘起する電界との間の十分に確立された関係である。図９は、ＮＭＯＳトランジスタのこのユニバーサルカーブ（実線）を示しているが、ＰＭＯＳの場合にも同様のカーブが存在する。この図には、アンドープのチャネルのユニバーサル移動度カーブがプロットされている。領域Ａは、典型的な現行技術に係るＭＯＳＦＥＴトランジスタの移動度／電界動作レジームに対応し、これらのデバイスが高電力領域では、低電界／低電力領域における移動度に対して低下された移動度で動作することを示している。
第２の移動度カーブ（破線）は、高濃度ドープされたチャネル（スケーリングの影響を補償するためにしばしば必要である）と、比例的にスケーリングされたゲート電圧及びその結果の低電界とを有するナノスケールゲート長トランジスタに適当なものである。これらのカーブは、チャネルで高電界を支持する動作条件で一致し得る。ゲート誘電体とチャネルシリコンとの間の界面に伴う表面ラフネスによって移動度が支配されるためである。より低いゲート電圧（及びその結果の、より低い電界）でトランジスタを動作させるとき、これら２つのカーブは、電子移動度を低下させるように作用するドーパント原子の存在及びチャネルドーパント散乱（一般に、イオン化不純物散乱と呼ばれる）の優勢化のために分岐する。これは、領域Ｃとして図示される。領域Ｃに入る電界で動作する低電力デバイスも構築することは可能であるが、必要とされる高濃度チャネルドーピングが、図９の領域Ａとして印した領域におけるドーパント散乱に起因して、移動度の低下を生じさせる。
ＤＤＣトランジスタの動作点は、図９に領域Ｂとして示すように、ユニバーサル移動度カーブに沿って位置する。ＤＤＣトランジスタは、低い電界を用いて低電力レジームで動作するだけでなく、その移動度を低下させるドーパント散乱が実質的に低い深空乏化デバイスであることの恩恵を受けることができる。ＤＤＣトランジスタは、故に、一部の好適実施形態において、従来の高電力デバイスに対して最大で１２０％の移動度増大を達成することができる。
これらの新たな構造及びその作製方法を用いると、ＶＴを動的に変化させる能力を有するように回路を製造・構成することができる。この構造は好ましくは、従来デバイスと比較して小さいσＶＴを有するように構成され、デバイスが、より低い公称閾値電圧ＶＴ及びより低い動作電圧ＶＤＤのみでなく、バイアス電圧に応答して変更可能な正確に調整可能なＶＴをも有することができるようにする。動作時、デバイスのＶＴを上下させるように動作するトランジスタにバイアス電圧を置くことができる。これは、特に、動作電圧ＶＤＤも動的に制御される場合に、回路が効率的且つ信頼性をもって、動作モードを静的に指定し、且つ／或いは動的に変更することを可能にする。さらに、ＶＴの調整は、回路の１つ若しくは複数のトランジスタ、一群のトランジスタ、及び異なる区画若しくは領域について行われることができる。このブレイクスルーは、回路内で異なる機能を供するように調整されることが可能な汎用トランジスタを、設計者が使用することを可能にする。また、これらの集積回路構造の特徴及び利益からもたらされる回路レベル及びシステムレベルのイノベーションが数多く存在する。
一実施形態において、ソース領域とドレイン領域との間にチャネルが形成される、ＤＤＣ深さを有するＤＤＣを備えた半導体構造が提供される。一例において、ＤＤＣ深さはデバイスのチャネル長の大きさの少なくとも１／２である。これらの構造は、従来デバイスより低い電圧で動作することができ、デバイスチャネルにおけるＲＤＦの影響によって制限されない。この新たな構造はまた、従来のバルクＣＭＯＳプロセスツール及びプロセス工程を用いて製造されることが可能である。
一実施形態によれば、トランジスタのチャネル領域は、異なるドーパント濃度を有する複数の領域を有するように構成され得る。一例において、ＤＤＣトランジスタは、３つの区別可能な領域がゲートの下に延在するように構成される。ゲート誘電体から基板内のより深い方向へ、これらの領域は、チャネル、閾値電圧調整領域、及びスクリーニング領域を含む。当業者に認識されるように、これらの領域の異なる組み合わせ又は置換が存在しうる。
チャネル領域は、集積回路の動作中に小数キャリアがソースからドレインへと進行する領域である。これは、デバイスを流れる電流を構成する。この領域のドーパントの量は、不純物散乱を介して、デバイスの移動度に影響を及ぼす。より低いドーパント濃度が、より高い移動をもたらす。また、ドーパント濃度が低下するにつれてＲＤＦも低減する。このアンドープ（低濃度ドープ）のチャネル領域は、ＤＤＣトランジスタが高移動度及び低ＲＤＦの双方を達成することを可能にし得る。
閾値電圧調整領域は、例えばＰＭＯＳにおけるＮ型ドーパント及びＮＭＯＳにおけるＰ型ドーパントなどの相補的なドーパントがチャネル領域の下に導入されることを可能にする。このＶＴ調整領域の導入は、チャネル領域へのその近接性及びドーパントのレベルと合わさって、好ましいことに、チャネルを直接的にドーピングすることなく、閾値電圧調整領域がチャネル内の空乏領域を変化させることを可能にする。この空乏制御は、所望の結果を達成するようにデバイスのＶＴを変化させることを可能にする。また、ＶＴ調整領域は、サブチャネルパンチスルー及びリークを防止する助けとなり得る。一部の実施形態において、これにより、改善された短チャネル効果、ＤＩＢＬ及びサブスレッショルド勾配が実現される。
従来プロセスにおいて、当業者は、特定の構造及び濃度を変化させることによって、トランジスタの様々な性能指標に対処してきた。例えば、短チャネル効果又はその他のパラメータを改善するようにドーピング濃度を調整するために、ゲートの金属合金又はポリシリコンが使用されることがある。ゲートの上且つチャネルの上に位置するゲート誘電体も調整され得る。トランジスタのチャネル内又はその付近のドーパント濃度を設定することが可能なその他のプロセスも存在する。短チャネル効果及びデバイスのその他のパラメータを改善するためのこれらの従来の試みと異なり、ここで開示する実施形態の一部は、デバイスの更に多くのパラメータを改善するだけでなく、デバイスの閾値電圧を設定する際の正確性及び信頼性を向上させることも可能である。さらに、一部の実装例において、改善されたデバイスはまた、性能向上のための、また採用されるときの装置及びシステムの新たな機能及び動作を提供するための、デバイスの閾値電圧の動的制御を可能にし得る。
一実施形態において、ゲート近くのチャネル頂部から下方にチャネル内までドーパント濃度を単調増加させるトランジスタデバイスが提供される。一例において、ゲート誘電体側から始めて線形増加されたドーパントが存在する。これは、ゲートから距離を置いてスクリーニング領域を形成し、該スクリーニング領域とゲートとの間に空乏化領域を有するようにすることによって成し遂げられ得る。この空乏化領域は、異なるドーパント濃度の１つ以上の領域を含む異なる形態を取り得る。これらの領域は、特定の閾値電圧を設定することの信頼性を向上させること、トランジスタチャネルにおける移動度を高めること、及びデバイスの異なる複数の動作モードを改善あるいは拡張するように閾値電圧の動的な調整を可能にすること、を含むトランジスタデバイスにおける様々な改善に対処するものである。これらのドーパント濃度は、例えばデバイスのチャネル深さに関連して図４に示して上述したものなど、ゲート付近の構造頂部から始めて異なる複数の層を通って下方にスクリーニング層内へと進む濃度グラフにて表現され得る。
空乏化されるチャネル領域は、トランジスタのソースからドレインへと電子が自由に移動する領域を提供し、故に、移動度及び全体性能を向上させる。閾値電圧調整領域がスクリーニング領域とともに用いられ、デバイスの名目上の固有の閾値電圧が設定される。スクリーニング領域は、ＦＥＴデバイスのボディ係数を増大させる高濃度ドープされた領域である。より高いボディ係数は、ＦＥＴの閾値電圧を動的に変化させることにおいてボディバイアスが一層大きい効果を奏することを可能にする。これら３つの領域は、複数の特殊化されたデバイスを達成するように調和して使用され得る。これらの領域のうちの２つ又は３つの複数の組み合わせが、様々な設計上の利益を達成するために使用され得る。例えば、様々な固有のＶＴ値（閾値電圧調整ドーピングによって達成される）と動的な動作モード（ボディ効果による）とを備えた低電力デバイスを達成するよう、これらの領域の全てが、ポリゲート又はバンドエッジ金属ゲートとともに使用され得る。
チャネル領域及びスクリーニング領域が、ミッドギャップ金属ゲートスタックとともに使用されて、超低電力デバイス（閾値電圧調整領域の助けなしで、ミッドギャップ金属がチャネルを完全に空乏化させるように機能する）が達成され得る。他の例では、超低電力デバイスを達成するために、チャネル領域及びスクリーニング領域が、二重仕事関数金属ゲートスタックとともに使用され得る。また、これらの領域の形成は、複数の手法で達成されることができる。一部の実装例において、単一のエピタキシャルフローを使用することができ、それにより、成長中に制御・変調されるその場（in-situ）ドーピングが、更なる注入なしで、所望のプロファイルを達成することができ、また、アンドープのエピタキシャル領域に続かれる複数回の注入を用いてプロファイルを達成することができる。他の例では、所望の濃度と同等の注入を用いた二重のエピタキシャルフローが使用され得る。あるいは、任意の数のエピタキシャルとイオン注入との組み合わせで構成される複数のエピタキシャルフローを用いて、所望プロファイルを達成することができる。しかしながら、このようなバリエーションは、添付の請求項の精神及び範囲を逸脱するものではない。
デバイスの他の一例において、基板上に形成されるＤＤＣ領域に加えて、チャネル領域上で基板の頂部に、酸化物領域又はその他のゲート絶縁体が形成され得る。このデバイスは、該酸化物領域上に形成された金属ゲート領域を含み得る。この例において得られるデバイスは、チャネル領域でのＲＤＦに依然として鈍感でありながら、動的に制御可能な閾値電圧を有するトランジスタである。この例においては、動作時、ＤＤＣ領域は非常に低いσＶＴを有し、低いＶＤＤが深い空乏領域におけるリークを低く維持する。また、１Ｖ以上でのトランジスタ動作を要求するレガシーデバイスを可能にするためのイオン注入が用いられてもよい。
以下の例では、様々なデバイス構成、そのようなデバイスを組み入れたシステム、及びそのようなデバイス及びシステムを製造する方法を図示して説明する。これらの例は、そのようなデバイス、システム及びそれらの製造方法の当業者によって十分に理解される図形的な手法で説明される。これらの例は、デバイスの細部を、基礎となるシステムの実現可能性並びに考え得る動作特性及び性能の議論とともに記述して例示するものである。
従来構造との更なる比較を図１０及び１１に示す。図１０は、低濃度ドープ（約１×１０１７原子／ｃｍ３）されたチャネルを有するＤＤＣトランジスタの閾値電圧及びボディバイアスを、スクリーニング領域を有しない均一ドープされたチャネルを有する同等サイズの従来トランジスタに対して比較した一例を示している。見て取れるように、ＤＤＣトランジスタは、大きいボディ係数のために通常は必要とされるかなりのチャネルドーパントを有しないものの、ＤＤＣにおけるボディバイアスによる閾値電圧変調は、均一ドープされたチャネルのＭＯＳとなおも同等である。
故に、特定の実施形態において、ＤＤＣ構造は、短チャネルデバイスの実用的な置き換えではない長チャネルデバイスにおいてのみ現段階で実現されているのと同等の利益を、短チャネルデバイスにおいて提供することができる。図１１を参照するに、ボディバイアス電圧に対するσＶＴについて、均一チャネルＭＯＳデバイスとＤＤＣデバイスの一例との間で比較したものが示されている。短チャネルデバイスの閾値電圧の、長チャネルデバイスに対する有意な劣化が示されている。このＤＤＣデバイスにおいては、ボディバイアス電圧を増大させても、有意に小さい閾値電圧の劣化のみが存在する。この低減は、短チャネル効果を大幅に抑制する高濃度ドープされたスクリーニング領域によって促されるものである。
背景技術にて述べたように、特定のトランジスタは、超急峻レトログレードウェル（ＳＳＲＷ）プロファイルに従ってドープされたチャネル層を有するように形成されることができる。この技術は、特別なドーピングプロファイルを用いて、低濃度ドープされたチャネルの下に、高濃度ドープされた領域を形成する。図１２を参照するに、ＤＤＣ構造の一例のプロファイルと従来のＳＳＲＷとの間での比較が示されている。見て取れるように、ＳＳＲＷは、チャネルの頂部を定めるゲート誘電体（図示せず）の近くで、チャネルに隣接して非常に高いドーパント濃度を有する。このような、チャネル及びゲート誘電体の近くに位置する高いドーピング濃度は、典型的に、従来デバイスにおいて乏しいリーク性能を生じさせ、この手法をナノスケールのゲート長のトランジスタまでスケーリングすることには深刻な困難性が存在する。故に、それは、電子デバイスにおける電力低減及び性能向上の要求全体に対する、十分な商業的解決策を提供しない。ＤＤＣトランジスタの実施形態は、深く空乏化されるチャネル、及び高濃度ドープされ且つチャネルから離隔されたスクリーニング層を含むことができる。このような構造は、回路性能に対する顕著な改善を提供するとともに、ＳＳＲＷを実現する回路より製造が単純となり得る。
ＤＤＣトランジスタを製造することには、数多くの従来ＣＭＯＳ製造プロセスが使用され得る。図１３は、従来デバイスを製造するための従来ＣＭＯＳプロセスの、ここで開示する実施形態に従って構成される構造の製造プロセスとの比較１３００を、図形的に示したものである。新ＣＭＯＳデバイスの一実施形態において、シャロートレンチアイソレーション（ＳＴＩ）１３０２、１３０２Ａ、ウェル・チャネル注入１３０４、１３０４Ａ、コンタクト１３０８、１３０８Ａ、及びメタルインターコネクト（金属相互接続）１３１０、１３１０Ａは標準的なものとし得る。従来ＣＭＯＳゲートスタックプロセス１３０６のみが、改良構造のゲートスタック１３０６Ａと異なっている。これは、例えばＤＤＣデバイスなどの新たなＣＭＯＳ構造を導入するための有意な利点を提供する。第１に、これは、新デバイスを製造するためにリスク又はコストを伴って新たな処理工程を開発することを不要にする。故に、既存の製造プロセス及び関連するＩＰライブラリを使用することができ、それにより、コストが削減されるとともに、製造者がこのような新たな先端デバイスを、より早く市場に持ち込むことが可能にされる。
図１３の例に従ったＤＤＣトランジスタプロセスは、ＤＤＣドーピングプロファイルを作り出すために、高濃度ドープされたＮ型及びＰ型の領域の頂部上にアンドープのエピタキシャルシリコン領域を形成する。アンドープのエピタキシャルシリコン領域の厚さは、一部の実施形態において、デバイス性能における重要な因子である。他の一例において、高濃度ドーピング、中濃度ドーピング及び低濃度ドーピング（又は、ドーピングなし）を備える最終的なゲートスタックを実現するために、二重のエピタキシャルシリコン領域が使用される。代替的に、基板レベルに近い１つの高濃度ドーピング領域を備えた最終スタックのために１つのエピタキシャルシリコン領域が成長され、その後、ゲートと高濃度ドープされたスクリーニング領域との間でエピタキシャル成長層の中濃度から低濃度のドーピングが行われてもよい。レイヤ間でのドーパントのマイグレーション又は拡散を防止するため、一部の実装例において、様々な耐ドーパントマイグレーションの技術又は層が用いられ得る。例えば、Ｐ型エピタキシャルシリコン内では、炭素ドーピングを用いてボロン（Ｂ）拡散を抑制することができる。しかしながら、Ｎ型エピタキシャルシリコン内では、炭素はＡｓドーピングに悪影響を有することがある。炭素は、シリコンエピタキシーの全体に配されるか、あるいは各界面の薄い領域に閉じ込められるかし得る。その場ドープされた炭素又はイオン注入された炭素を用いることが可能である。その場ドープされた炭素が使用される場合、炭素はＮ型及びＰ型の双方に存在し得る。炭素が注入される場合、一部の実施形態において、それはＰ型でのみ使用されることができる。
ＤＤＣトランジスタは、利用可能なバルクＣＭＯＳプロセス技術を用いて形成され得る。そのような技術には、耐ドーパントマイグレーション層を堆積する技術、先端エピタキシャル層成長、ＡＬＤ、先端ＣＶＤ及びＰＶＤ、又はアニールが含まれる。これらは全て、例えば６５ｎｍ、４５ｎｍ、３２ｎｍ及び２２ｎｍなどの先端集積回路プロセスノード技術で利用可能である。これらのプロセスノードは概して、ＳＴＩアイソレーション、ゲートプロセス及びアニールに関して低いサーマルバジェットを有するが、ＤＤＣトランジスタの形成に依然として適している。
図１４Ａ乃至１４Ｉは、ＤＤＣドーピングプロファイルを持つチャネルを有するデバイスを製造するためのプロセスフローを示している。これらの図は、新たなＤＤＣトランジスタ及びデバイスの先端的な特徴及び動作を提供するＤＤＣ及びスクリーニング領域を有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各々がどのように構成されるかを示すために、２つのデバイスの製造の一例を示すものである。各工程における構造を進行的に示して、これら２つのトランジスタデバイスを形成するサンプルプロセスを説明する。他の例では、ＤＤＣデバイスを製造するためにその他のプロセスフローが使用されてもよく、この特定のプロセス及び関連する工程群は例示のために示されるものである。このプロセスは、トランジスタ構造を作り出すために形成、堆積あるいはその他の方法で作成される“領域”に関連して説明されるが、様々な形状、大きさ、深さ、幅及び高さの領域群、並びに様々な形態又は輪郭のレイヤ群を含むことが意図される。
先ず、図１４Ａを参照するに、構造１４００は、例えばＰ型基板１４０６である基板から開始する。このＰ型基板上にＮＭＯＳデバイス又はＰＭＯＳデバイスを作り出すことができる。これら及びその他の図においては、単純化のため、また、取り得る実施形態及び例を説明するため、ＤＤＣデバイスのプロセスフローのこの例は、特定の複数の構造を分離するためのシャローレンチアイソレーション及びパーシャルトレンチアイソレーションを併せ持つＮＭＯＳデバイス及びＰＭＯＳデバイスの例に関して記述される。そうは言うものの、その他の開示構造又はデバイスに関する対応するフローも容易に理解されるであろう。また、図示しないが、これらのプロセスは、例えば、異なる領域として隣り合った構造、及び相互に積み重ねた領域を形成する際に使用されるマスキングなど、技術的に知られた様々な技術を用いて実行されることができる。
Ｐ基板１４０６上に、必要に応じてのＮウェル注入領域１４０２及びＰウェル注入領域１４０４が形成される。そして、Ｎウェル１４０２上に浅いＰウェル注入領域１４０８が形成され、Ｐウェル１４０４上に浅いＮウェル注入領域１４１０が形成される。これらの異なる領域は、先ず、Ｐ基板１４０６上にパッド酸化膜を形成し、その後、フォトレジストを用いてＮウェル１４０２の第１のＮウェル注入を行うことによって形成され得る。別のフォトレジストを用いてＰウェル１４０４が注入され得る。別のフォトレジストを用いたイオン注入によって、浅いＮウェル１４１０が形成され得る。そして、別のフォトレジストを用いて、浅いＰＮウェル１４０８が注入され得る。このプロセスは、その後、アニール処理によって続かれ得る。
図１４Ｂに進んで、このプロセスは、浅いＰウェル１４０８上へのＮＭＯＳ用ＲＤＦスクリーニング領域１４１２の形成へと続く。この実施形態によれば、ＮＭＯＳ用ＲＤＦ領域１４１２は、高いドーパント濃度のスクリーニング領域であり、例えば、ＲＤＦを抑制して改善された閾値電圧設定及び信頼性の数多くの利益を提供し且つトランジスタの閾値電圧の動的調整を可能にすることに関して上述したものなどである。このスクリーニング領域は、別のフォトレジストを用いてＲＤＦスクリーニング注入領域として形成され得る。浅いＮウェル１４１０上にＰＭＯＳ用ＲＤＦスクリーニング領域１４１４が形成される。この領域は、別のフォトレジストを用いてＰＭＯＳ用ＲＤＦスクリーニング注入領域として形成され得る。
続いて図１４Ｃを参照するに、イニシャル酸化膜の除去後、フォトレジストを用いて、スクリーニング領域１４１２上にＮＭＯＳ閾値電圧調整領域１４１６が形成される。この閾値電圧調整領域は、エピタキシャル成長法又はその他の同様の技術を用いて堆積され得る。同様に、フォトレジストを用いて、ＰＭＯＳ用ＲＤＦスクリーニング領域１４１４上にＰＭＯＳ閾値電圧調整領域１４１８が形成される。その後、ＮＭＯＳのＶＴ調整領域１４１６及びＰＭＯＳのＶＴ調整領域１４１８上でドープされたこれら閾値電圧調整領域の各々上に、アンドープあるいは低濃度ドープの領域１４２０、１４２２が堆積される。これらのアンドープあるいは低濃度ドープされた領域を形成することには、エピタキシャル成長法又はその他の同様の技術が用いられ得る。以上の工程群によって、ＤＤＣに適ったチャネルが形成される。これらの例では、各トランジスタに所望のＤＤＣプロファイルを作り出すために２つのエピタキシャル領域が使用されているが、その代わりに、各々に単一のエピタキシャル領域を用いてＤＤＣデバイスを作り出してもよい。
以上のプロセスフローにより、チャネルを作り出すことによって、２つのトランジスタ又はその他の更に複雑な回路を作製するために後に処理されるデバイスが準備される。しかしながら、以下のプロセスプローは、図１４Ｄ乃至１４Ｅに示されるようなｎチャネル及びｐチャネルのトランジスタを作り出すための残りの工程の例を開示するものである。
図１４Ｄを参照するに、その後、シャロートレンチアイソレーション（ＳＴＩ）プロセスを適用して、トランジスタを隣接トランジスタから分離することによって、ＳＴＩトランジスタ境界１４２４が形成される。ここで、各ＳＴＩ１４２４、１４２６及び１４２８の深さは、ＳＴＩがＰウェル内に入るように適切に設定される。見て取れるように、ＳＴＩトレンチは、浅いＰウェル１４０８及び浅いＮウェル１４１０の各々の下方まで延在している。これは、トランジスタ間の改善されたアイソレーションを可能にする。
さらに、必要に応じて、パーシャルトレンチアイソレーション（ＰＴＩ）１４３０、１４３４が適用され、ウェルタップを接続することが可能な領域が作り出され得る。ＰＴＩ１４３０、１４３４の深さは、ＰＴＩが浅いＰウェル内に部分的に入るように設定される。その後、図１４Ｅに示すように、チャネルが形成されることになる領域に、例えば酸化物領域１４３８、１４４２などの絶縁体が堆積される。ここでは絶縁体として二酸化シリコンが使用され得るが、その他の種類の絶縁体も使用可能である。そして、それぞれのゲート絶縁体にゲート電極１４３６、１４４０が付着され、動作中にゲート電圧を供給することが可能にされる。
図１４Ｆを参照するに、ＮＭＯＳ及びＰＭＯＳの各々のゲート及び絶縁体の領域の側面に、スペーサ１４４６が形成される。そして、各ゲート領域を横切ってウエハー表面の下に、ソース領域及びドレイン領域１４４８、１４５０がイオン注入される。このとき、ソース領域及びドレイン領域１４４８並びにソース領域及びドレイン領域１４５０は、それぞれ、Ｎ型並びにＰ型のドーピングに掛けられる。後述するように、レガシーモードのデバイスでは、必要に応じて、ＮＭＯＳ及びＰＭＯＳのハロー（halo）プロセスが実行され得る。また、トランジスタのボディへのコンタクトを作り出すために、ボディコンタクト領域１４４４及び１４６４が、それぞれ、ｐ＋型ドーピング及びｎ＋型ドーピングに掛けられる。斯くして、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが作り出され、図１４Ｇに示すように、デバイスを動作させるためにソース領域及びドレイン領域に必要な電圧を供給するためのコンタクトが設けられ得る。図１４Ｇには、第２のスペーサ１４５２、並びにフォトレジストを用いたＮＭＯＳ及びＰＭＯＳの１４４８、１４５０へのソース／ドレイン接続も示されている。ソース領域及びドレイン領域１４５４、１４５６、１４５８、１４６０が形成される。その後、フォトレジストを用いてコンタクト及びメタルが形成され、デバイスとの電気接触が実現される。このプロセスがどこにソース及びドレインを配置するかに応じて、電界に大きな影響が及ぼされ得る。
ＤＤＣデバイスを製造する特定の工程を説明したが、デバイスの性能を更に向上させるために、あるいは様々な用途仕様に適合させるために、その他のオプション工程が含められてもよい。例えば、図１４Ｇに示すように、ソース／ドレインエクステンションとして技術的に知られた技術を適用して、リーク電流を低減し得る。当業者に認識されるように、異なる領域の数多くの組み合わせが可能であり、領域の組み合わせが、ここでの教示に従う異なる領域を用いて再編成あるいは置換されてもよい。
閾値電圧調整領域及びスクリーニング領域のドーピングレベルは、チャネルの下方のスペーサエッジ間の領域に制限される。一手法において、それぞれのゲート１４３６及び１４４０の周りのスペーサとゲート上のハードマスクとによって定められるマスクを用いて、スペーサ１４５２の外側でシリコンがエッチングされる。エッチングされるシリコンの深さは、スクリーン領域の深さより大きくされる。この例において、シリコンは、同一あるいは異なる工程にて、ＮＭＯＳ及びＰＭＯＳの双方でエッチングされる。シリコンエッチングの後、図１４Ｈに示すように、ゲート誘電体より僅かに高さまでシリコン１４４６がエピタキシャル成長される。エピタキシャル成長されたシリコンのドーピングは、その場ドーピングで行われてもよいし、図１４Ｉに示すソース／ドレイン領域１４６８、１４７０、１４７２及び１４７４を形成するためのソース／ドレイン注入マスクを用いて行われてもよい。第１のゲート誘電体１４３８及び第２のゲート誘電体１４３７が層状に重ねられている。層１４３５及び１４３６は、適切なＮ＋又はＰ＋の仕事関数を有するように設計されたメタルゲート電極である。図１４Ｉにおいては、ゲート誘電体と一体化されたメタルゲート電極でポリシリコンが置換されている。ポリをメタルゲートで置換するには、適切な仕事関数を有する２つの別々の金属が必要とされる。ＮＭＯＳデバイス及びＰＭＯＳデバイスのＶＴをＣＭＯＳプロセスで伝統的に使用されるＮ＋／Ｐ＋ドープトポリと同等に調整するには、〜４．２ｅＶ及び〜５．２ｅＶの仕事関数の金属が必要である。ゲートの周りのスペーサ１４５２及びゲート上のハードマスクにより、セルフアラインされたソース／ドレイン領域が形成される。これは、より小さいソース／ドレイン−ボディ間キャパシタンスをもたらす。他の一手法において、補償ソース／ドレイン注入が実行されてもよい。この手法において、ゲート周囲のスペーサ及びゲート上のハードマスクにより、ゲートがセルフアラインすることが可能にされる。
認識されるように、複数の電力モードで効率的に回路を動作させられることは望ましいことである。また、異なる電力モード間で迅速且つ効率的に切り替えられることは、トランジスタ、及びそのようなトランジスタを用いて作成されるチップや、そのようなチップを実装するシステムの電力節減能力及び全体性能を有意に向上させ得る。動作モードを効率的に変化させることができる能力により、デバイスは、必要時に高い性能を届けることができるとともに、非アクティブ時にスリープモードに入ることによって電力を節減することが可能である。一実施形態によれば、個々の部分回路、及び更には個々のデバイスを、動的に制御することができる。デバイスの閾値電圧を動的に変化させられることにより、デバイスのモードも動的に変化され得る。
深空乏化チャネルデバイスは、広範囲の公称閾値電圧を有することができ、広範囲の動作電圧を用いて動作されることが可能である。一部の実施形態は、１．０Ｖから１．１Ｖまでの現行の標準バルクＣＭＯＳの動作電圧の範囲内で実現されることができ、また、例えば０．３Ｖから０．７Ｖといった更に低い動作電圧で動作することも可能である。これらは、低電力動作のための回路構成を提供する。また、ＤＤＣデバイスは、その強いボディ効果により、従来デバイスより応答に優れたものになり得る。この点において、強いボディ効果は、デバイスが共通の共有ウェルを介したその他のデバイスとの実質的な直接接続によって回路に変化をもたらすことを可能にし得る。一例において、共有ウェルは、一群のデバイスの下に位置する共通のＰウェル又はＮウェルを含み得る。動作時、これらのデバイスは、それぞれのボディバイアス電圧及び／又はそのデバイスの動作電圧の設定を変更することによって、モードを変化させることができる。これは、単一のデバイス又は１つ以上のグループのデバイスの切替を、従来デバイスより遙かに高速で少ないエネルギーを使用するものにし得る。故に、モードの動的な変更が迅速に行われ、システムは電力節減及び全体的なシステム性能を、より良好に管理することができる。
また、一部の用途においては、ＤＤＣに基づくデバイスが従来デバイスと一体となって動作し得るように、既存の環境との後方互換性が要求されることがある。例えば、新たなＤＤＣに基づくデバイスと従来デバイスとが混合されたものが１．１Ｖの動作電圧で動作することがある。ＤＤＣに基づくデバイスと従来デバイスとのインタフェースをとるためにレベルシフトを実行する必要性が存在し得る。ＤＤＣに基づくデバイスがレガシーデバイスと一体となって動作することは非常に望ましいことである。
スクリーン領域は、トランジスタにおける応答性のよいマルチモード切替に利用される高いボディ効果を提供する。スクリーン領域を有するトランジスタの応答は、ボディバイアスの変化に対して、より広い範囲内で変化することができる。より具体的には、高濃度ドーピングのスクリーニング領域は、デバイスのオン電流及びオフ電流が様々なボディバイアスの下で一層広範囲に変化することを可能にし、それにより、動的なモード切替を支援することができる。これは、ＤＤＣデバイスは、従来デバイスより低いσＶＴ、すなわち、設定閾値電圧の小さいバラつきを有するように構成されることができるためである。故に、閾値電圧ＶＴは異なる複数の値に設定されることが可能である。さらに、デバイス又は一群のデバイスは、閾値電圧を変化させるようにボディバイアスされることができ、故に、ボディバイアス電圧を変化させることに応答してＶＴ自体が変化することができる。故に、より低いσＶＴは、より低い最小動作電圧ＶＤＤと、より広範囲の利用可能なＶＴ公称固有値とをもたらす。増大されたボディ効果は、そのような広い範囲内でのＶＴの動的制御を可能にする。
さらに、最高性能が電力消費の増大をもたらし得る場合であっても、必要に応じて性能を最大化させるようにデバイスを構成することが望ましいことがある。他の一実施形態において、デバイスが高性能なアクティブ動作条件にないときにデバイスを有意に低い電力モード（スリープモード）に置くことが望ましいことがある。回路にＤＤＣトランジスタを利用する際、全体的なシステム応答時間に影響を及ぼさないように、モード切替に十分に高速な切替時間を与えることができる。
ここで図示して説明する様々なＤＤＣの実施形態及び例に従って構成されるトランジスタ又は一群のトランジスタに望ましいものとなり得る幾つかの異なる種類のモードが存在する。１つのモードは、ボディとソースとの間のバイアス電圧ＶＢＳがゼロである低電力モードである。このモードにおいて、デバイスは、低い動作電圧ＶＤＤ及び非ＤＤＣデバイスより低いアクティブ／パッシブ電力で動作するが、従来デバイスと同等の性能を有する。他の１つのモードは、デバイスのバイアス電圧ＶＢＳが順バイアスされるターボモードである。このモードにおいて、デバイスは低いＶＣＣ及び高性能に合わせられたパッシブ電力で動作する。他の１つのモードは、バイアス電圧ＶＢＳが逆バイアスされるスリープモードである。このモードにおいて、デバイスは低いＶＣＣ及び低いパッシブ電力で動作する。レガシーモードでは、非ＤＤＣ型のＭＯＳＦＥＴがレガシーデバイスと実質的に同じように動作することを可能にするよう、プロセスフローが変更される。
ＤＤＣ構造にされたデバイスは、従来デバイスに対する性能上の大きな利点を有しながら、スクリーン領域によって利用可能にされる強いボディ効果の結果として、強化された動的モード切替をも可能にする。ボディタップが、所望のモードを達成するために所望のボディバイアスをデバイスに印加することを可能にする。これは、上述のような低濃度ドープされたチャネルとスクリーニング領域とを有するＤＤＣを用いて、あるいは代替的に、異なるドーパント濃度を有する複数の領域又は層を有するＤＤＣを用いて達成され得る。例えばメモリブロック又はロジックブロックなどの一群のトランジスタに対してマルチモード切替が使用されるとき、従来のバルクＣＭＯＳ技術を用いた個々のトランジスタ制御は、実用的でなく、また、制御回路に実質的なオーバーヘッドを生じさせ得る。追加の制御回路や異なるデバイス若しくは異なるデバイス群を制御するための大規模な専用配線を実装する必要があり、全てが、集積回路の総コストへの有意な追加となる。故に、動的モード切替用の一群のトランジスタ又はより多くグループのトランジスタを作り出すために使用可能な、部分回路又はユニットを開発することが望ましい。また、レガシーデバイスも、独立して、あるいは混合された環境で、動的制御の恩恵を受け得るように、レガシーデバイスにボディバイアス制御技術を提供することが可能な解決策を提供することが望ましい。
さらに、従来のバルクＣＭＯＳデバイスは物理的な設計変更を必要とし得るが、スクリーン領域を有するトランジスタの比較的高いボディ効果は、設計によって静的にであろうと、あるいは動的にであろうと、特定の実施形態において、様々なモードで動作するようにデバイスを制御する手段としてボディバイアスを使用することに関して、該トランジスタを適したものにする。
高濃度ドープされたスクリーン領域とボディバイアス電圧をボディに印加するための機構とを有する基本的なマルチモードデバイスを、異なる複数のモードを示す対応する表を添えて図２Ａを複製した図１５に示す。図２Ａに関連して説明したように、ソースとデバイスボディとの間の電界を含むデバイスの電界を制御するために、バイアス電圧ＶＢＳをウェルタップとソースとの間に印加し得る。図１５は、ｎチャネル四端子ＭＯＳＦＥＴのサンプル構造を示している。端子１０６はドレインとして指定され、端子１０４はソースとして指定されている。動作中、これら２つの端子間に電流が流れる。端子１０２はゲート電極と呼ばれ、この端子にはしばしば、ドレインとソースとの間の電流を制御する電圧が印加される。端子１２６は、この例ではＰウェルであるトランジスタのボディへの接続を提供する。ドレインに印加される電圧は正の電源電圧であり、ＶＤＤと呼ばれており、ソース端子に印加される電圧は低い方の電源電圧である。電界がデバイスの特性に影響を及ぼす。ここに記載される様々な実施形態によれば、バイアス電圧ＶＢＳ及び電源電圧ＶＤＤを適切に選択することにより、デバイスを複数の区別可能なモードに設定することができる。
従来のバルクＣＭＯＳデバイスにおいては、同じソースボディ電圧を維持するように、基板はしばしばソースに接続される。故に、ボディバイアスは典型的に、基板上の全てのデバイスに対して同一である。これは、通常の動作電圧とゼロバイアス電圧（ＶＢＳ＝０）が印加される上述の通常の低電力／低リークモードでＤＤＣデバイスが使用される状況と同様である。しかしながら、ここに記載される様々な実施形態に従って構成されるマルチモードデバイスは、ボディタップの代わりに、効果的なモード制御手段を提供し得る。これは特に、上述のようにデバイスが高濃度ドープされたスクリーン領域をゲートから距離を置いて含む場合である。低いボディ効果を有するシリコン・オン・インシュレータ（ＳＯＩ）ベースのデバイスと異なり、ＤＤＣベースのデバイスはバルクシリコン上に構成されて、高いボディ効果を有するデバイスを作り出すことができる。故に、ＤＤＣ構成のデバイスは、マルチモード動作を実現する手段として可変ボディバイアスを利用することができる。図１５の例に示すマルチモードトランジスタはＰウェル上にｎチャネルを有し得る。Ｐ＋型領域がＰウェル上に形成される。後述するボディタップ（図示せず）がＰ＋領域に結合されて、ｎチャネルデバイスのボディであるＰウェルへの導電コンタクトを生成する。ボディタップはｐ＋ドープされているので、ボディタップへの接続はデバイスのＰウェル（すなわち、デバイスのボディ）への接続を実現することになる。そして、ボディバイアス電圧がソースとボディタップとの間に印加され得る。ボディバイアス電圧は、ｎチャネルデバイスの動作モードを効率的に制御することが可能である。ｎチャネルデバイスにおいてのように、この動的モード切替技術は、Ｎウェル上のｐチャネルデバイス（ボディタップを提供するようにｎ＋領域が形成される）にも適用されることができる。また、ここに記載される強いボディバイアスを有する新構造は、同一の基板又はウェル上にｎチャネルデバイス及びｐチャネルデバイスの双方が存在するＣＭＯＳデバイスにも適用可能である。
ソースとボディとの間に印加されるボディバイアス電圧は、ＣＭＯＳデバイスの挙動を実効的に変化させることができる。ボディタップを有する上述のデバイスでは、ソース−ボディ電圧は、ゲート−ソース電圧及びドレイン−ソース電圧とは独立に印加されることができる。マルチモード制御の制御手段としてボディバイアスを用いることの利点の１つは、デバイスがあたかも従来デバイス、例えば、ゲート−ソース電圧及びドレイン−ソース電圧が同じように設定されるデバイスであるようにデバイスが接続され得ることである。この場合、モード選択は、ボディバイアスに応答して為されることができる。故に、デバイスはゼロバイアスで通常に動作されることができ、これは従来デバイスと同じである。より高性能なモード（ターボモード）が望まれるとき、ウェルタップとソースとの間に順バイアス電圧、すなわち、ＶＢＳ＞０が印加され得る。ターボモードの動作電圧は、ノーマルモードの動作電圧と同じ、あるいはそれより僅かに高くされ得る。一方で、スリープモードが望まれるとき、ウェルタップとソースとの間に逆バイアス電圧、すなわち、ＶＢＳ＜０が印加され得る。スリープモードの動作電圧は、ノーマルモードの動作電圧と同じ、あるいはそれより僅かに低くされ得る。
ゼロボディバイアスが印加されるとき、マルチモードデバイスは通常の低電力モードで動作される。ボディバイアスは、デバイスの性能を高めるために、図１５の例に示すようにボディとソースとの間に正電圧を印加して、順バイアスされることができる。この順バイアスモードは、高い駆動電流の形態の高められた性能のための“ターボモード”と称される。しかしながら、性能の増強はリーク電流の増大という犠牲の下で成り立つ。深いスリープモードにおいては、リーク電流を抑制するために、図１５の例に示すようにボディとソースとの間に負電圧が印加され、ボディが逆バイアスされる。このモードは、デバイスがアイドル状態又は非アクティブ状態にあるときに望ましい。
図１６は、ｎチャネルＤＤＣデバイスの一例と従来のｎチャネルデバイスとの間での、バイアス電圧ＶＢＳに対する閾値電圧ＶＴの比較を示している。カーブ１６１０はＤＤＣデバイスを表し、カーブ１６１２は従来デバイスを表す。図１６は、一部の実装例において、ＤＤＣデバイスの閾値電圧が従来デバイスより遙かにバイアス電圧に敏感であることを示している。ＤＤＣデバイスはまた、ボディバイアスに応答して広い遅延範囲を提供することができる。従来デバイスでは、デバイス間の閾値電圧のバラつきは、図１７Ａに示されるように、遅延時間の大きい広がりを生じさせる。バンド１７０２、１７０４及び１７０６は、それぞれ、−０．５Ｖ、０．０Ｖ及び＋０．５Ｖのバイアス電圧ＶＢＳについての遅延のバラつきを表している。ただし、遅延時間は、ＶＤＤ＝１．１Ｖ、ＶＢＳ＝０．０Ｖ、σＶＴ＝０．０Ｖ且つ温度＝８５℃での従来デバイスの遅延時間を１に正規化した相対スケールで示されている。横軸は３σＶＴ値に対応している。従来デバイスのσＶＴは典型的におよそ１５ｍＶであり、これは３σＶＴ＝４５ｍＶをもたらす。図１７Ａに示されるように、３つのバンド１７０２、１７０４及び１７０６は実質的に重なりを有し、このことが、遅延時間に従ってモードを区別することを困難にする。図１７Ｂは、ＤＤＣデバイスの例での改善された遅延時間を示している。図１７Ｂにおいて、３つのバンドは重なりを有しないのみでなく、遙かに小さい広がりを有している。−０．５Ｖ、０．０Ｖ及び＋０．５Ｖ（逆バイアス、ゼロバイアス及び順バイアス）の３つの異なるバイアス電圧において、ＤＤＣデバイスは３つの容易に区別可能なバンド１７０８、１７１０及び１７１２を示す。これらの区別可能なバンドは、ＤＤＣデバイスが一部の実施形態において、複数の動作モードでの使用に非常に効果的であることを示している。
低減されたσＶＴ、ひいては、より正確に制御可能なＶＴを提供することができるトランジスタがもたらし得るその他の１つの利益は、ＶＴを動的に制御可能なことである。従来デバイスにおいては、σＶＴが非常に多きいためＶＴは広範囲にわたって考慮される必要がある。ここに記載される実施形態によれば、ボディバイアス電圧を調整することによってＶＴを動的に変化させることができる。ＶＴの動的な調整は、増大されたボディ効果によって実現され、動的制御の範囲は、低減されたσＶＴによって与えられる。図１８を参照するに、デバイスに対して設定される静的ＶＴであるＶＴ０と、そのデバイスが調整されることが可能な複数のＶＴとを示すグラフの一例が示されている。各々が対応するΔＶＴ、すなわち、対応するＶＴ値ごとに個別のσＶＴを有する。ここに記載される実施形態によれば、デバイスは、要求される電圧範囲内且つ好適な電圧調整速度でボディバイアス電圧を調整することによって動的に調整可能なＶＴを有するように構成されることができる。特定の実施形態において、電圧調整は、所定の刻みで行われることができ、あるいは連続的に可変にされることができる。
他の一実施形態によれば、図１５は様々なモードの下で動作することがかのうなマルチモードデバイスのサンプルを示しているが、デバイスが一群のトランジスタのためのボディをアイソレートするための構造を含むことも有用である。これは、デバイスが実効的に様々なモードの下で独立に動作することを可能にする。マルチモードトランジスタのグループのボディが接続される場合、そのグループ全体が同時に切り替えられることになり、モード切替を促進する能力を制限する。一方で、２つのグループのマルチモードトランジスタのボディが接続されない場合、それら２つのグループは個々に制御されることができる。故に、図１５に示した基本のマルチモードトランジスタは更に、グループごとに個別のボディバイアスを用いる多数のブロックに分割されることが可能なトランジスタのグループを提供することができる。これについては後述する。
故に、例えば図１４Ａ乃至１４Ｉに図示して上述したトランジスタ構造などのＤＤＣ構造を利用して、改善されたシステムを構成することができる。そのような構造についての変形例が、性能上の強力な進展を有する集積回路及びシステムに実装され得る。これらの構造がどのようにして、トランジスタをスケーリングするために構成され得るかを示してきた。ここでは、これらの構造がどのようにして、より広い集積回路及びシステムに拡張するための構成ブロックとして使用されるかを示す。例えば集積回路及びシステムに組み込まれたＤＤＣ構造、ＳＴＩ、ＰＴＩ、浅いウェル及び／又は共有ウェルを用いることは、新たな向上されたシステム性能に合わせて構成され得る。また、集積回路及びシステムの新たな機能及び利益を実現するために、ＤＤＣはさておき、ボディタップ及び／又はボディアクセストランジスタを利用する新たなイノベーションが利用され得る。故に、バルクＣＭＯＳ並びにその他の新たな構造及びプロセスにおけるこれらのイノベーションを用いて、大いに改善された動作を有する新たにスケーリングされた集積回路チップが構築され得る。
以上にて説明したトランジスタの実施形態は概して、バルクＣＭＯＳトランジスタ及びその他のデバイスの引き続いての電力スケーリングを提供し得るが、とりわけ、チップレベルでＤＤＣ構造の利益及び特徴の一部を完全に活用することを望む者は、ここに記載されるトランジスタの実施形態に従ったチップ上の回路ブロックのレイアウト及びルーティングの適切な変更によってそうすることができる。例えば、上述のように、トランジスタの閾値電圧を調整するためにトランジスタのボディバイアス電圧を動的に調整するという概念は知られてはいるが、ナノスケールデバイスにおける実装に実用的であるとは一般に証明されていない。その理由には、一部の実装例において、（１）従来のバルクＣＭＯＳナノスケールデバイスの大きいσＶＴにより、既存のナノスケールデバイスに関するトランジスタ間での十分な区別が実現されないこと；（２）従来のバルクＣＭＯＳナノスケールデバイスの比較的低いボディ係数により、チップ動作への影響を回避するのに十分な迅速さで動作モード間の切替えを行うことができないこと；及び（３）ボディバイアス配線を各トランジスタ又は各回路ブロックにルーティングすることが、チップ上に集積可能なトランジスタ数を有意に減少され、故に、チップレベルでのスケーリングを妨げてしまうこと：が含まれる。一部のＤＤＣトランジスタの実施形態は、最初の２つの問題を、（１）有意に低減されたσＶＴを提供し、それにより、同じトランジスタが、異なる閾値電圧のみでなく異なる動作電圧でも動作するように設計されることを可能にすること；及び／又は（２）トランジスタ及び回路ブロックが動作モード間で迅速且つ効率的に切り替わることを可能にする有意に増大されたボディ係数を提供すること；によって解決することができる。ＤＤＣトランジスタは、一部の実施形態において、一部又は全てが、名目上同じ構造及び特性を有するが、従来バルクＣＭＯＳにおいては異なるように製造されなければならなかったトランジスタとして動作するように独立に設定可能であるという、カメレオンのようなフィールドプログラマブルトランジスタ（field programmable transistor；ＦＰＴ）として取り扱われることができる。ボディバイアス配線の改善されたルーティングは、以下の議論における別の要素であり、それも、マルチモードトランジスタがどのように使用され得るかの更なる例を提供する。
図１９は、各々のブロック又は回路が、それに供給されるボディバイアス電圧及び動作電圧に基づいて、異なるモードで動作し得るという、トランジスタのグループのマルチモード動作の概念を簡略化して示している。一部の実装例において、個々のブロックに別々のボディバイアスを印加することは、その閾値電圧を動的に調整することによって、共通に接続されたコンポーネントが共通のモードで動作し、且つ別々に接続されたコンポーネント又はシステムが別々に制御されたモードで動作することを可能にするように、システムを制御することを可能にし得る。図１９に示す例示的な状況において、デバイス１９００は、別個のボディバイアスコンタクトを有する５つのグループのトランジスタ又は回路ブロック１９１０、１９２０、１９３０、１９４０及び１９５０に分割されている。ここに記載される実施形態によれば、これら５つの回路ブロックのボディは、各ブロックに独立に異なるボディバイアスが印加され得るように互いに分離（アイソレート）されている。この例において、これらの回路ブロックの各々は、その他のグループから分離された自身のボディを有し、そのボディはそれぞれのボディタップ（１９１５、１９２５、１９３５、１９４５及び１９５５）に接続されている。これら５つのブロックは、分離されたブロックを作り出すためにトランジスタのグループ間にアイソレーションを設ける必要があることを例示ためのものである。図１９はまた、各ブロックがそれぞれ個別のボディバイアスＶＢ１、ＶＢ２、ＶＢ３、ＶＢ４及びＶＢ５に接続されることを示している。当業者に理解されるように、各ブロックはまた、例えばドレインのＶＤＤ、ソースのＶＳＳ、ゲートのＶＧ及びその他の信号などのその他の供給電圧を必要とする。また、各回路ブロックに別々に異なる動作電圧ＶＤＤが与えられてもよい。各回路ブロックのモードは、設計によって静的に設定されることができ（例えば、互いに独立に動作モードを設定するために異なる回路ブロックを異なるボディバイアス電圧に接続することによる）、且つ／或いは動作中に各回路ブロックのボディバイアス及び／又は動作電圧をその動作モードを設定するために調整する制御回路及びアルゴリズムを介して動的に設定されることができる。低いσＶＴと、比較的広範囲の値にわたって閾値電圧ＶＴを調整する能力とにより、個々のトランジスタ又はトランジスタのグループの動作モードが別々に制御され得る。
以下の例では、様々なトランジスタを説明する。これらのトランジスタは、トランジスタの１つグループを、アイソレートされたボディを有する複数のブロックに形成するための構成ブロックとして使用されるものである。例えば、再び図１４Ｇを参照するに、新ＤＤＣ構造を有するように構成された一対のＣＭＯＳトランジスタの一実施形態が示されており、これらのトランジスタはボディタップを有し、これらのｎチャネルデバイス及びｐチャネルデバイスは同一の基板上にある。これらの構造は、以下にて説明する実施形態を含む大いに向上された性能の回路及びシステムを開発するために使用され得る。その他のトランジスタが新ＤＤＣ構造のトランジスタと組み合わせて使用されてもよく、また、ここでの実施形態の一部はＤＤＣ構造のトランジスタを用いずに構成されてもよい。
図２０は、Ｐ基板２０８０上に単一のＰウェル２０６０があるウェル構造を有するｎチャネル四端子トランジスタレイアウトの一例を示している。この四端子トランジスタのレイアウト２０００は、ソース／ドレイン対２０２０及び２０３０、ゲート２０４０及びボディタップ２０５０を示している。位置２０１０における断面図も示されており、シャロートレンチアイソレーション（ＳＴＩ）２０７０の深さはＰウェルの深さより小さい。Ｐウェル２０６０は、Ｐ基板２０８０上の全てのｎチャネルトランジスタに共通である。故に、この四端子トランジスタは、ｎチャネルトランジスタ間にアイソレーションを設けなくてもよい。この例に示すように、ボディタップはＰ＋（Ｐ-plus；ＰＰ）ドープされ且つトランジスタの横隣（図示のゲート方向を基準にして）に配置されている。さらに、ボディタップはＳＴＩ２０７０によってトランジスタからアイソレートされている。
図２１は、新たな浅いＰウェル（shallow P-well；ＳＰＷ）を有するｎチャネル四端子トランジスタの一例を示しており、ＳＰＷの深さはＳＴＩの深さより小さくされている。この四端子ｎチャネルトランジスタのレイアウト２１００は、ソース及びドレインの対２０２０及び２０３０、ゲート２０４０及びボディタップ２０５０を示している。断面図２１８０は位置２１１０を示し、断面図２１９０は位置２１１２を示している。浅いウェルはボディアイソレーションを可能にし、従って、特定の実装例において、例えばメモリセル又はその他のデジタル回路などのデバイスのグループの動的モード切替、ひいては、集積回路上で引き回されなければならないボディバイアス電圧配線の数を削減することを可能にする。断面図２１８０及び２１９０に示すように、トランジスタは、相補的なＮウェル２１６４上に浅Ｐウェル２１６０を有する。ｐ−ｎ接合により、Ｎウェル２１６４は浅Ｐウェル２１６０に導通的には接続されず、該ＮウェルはＰ基板２０８０に導通的に接続されない。故に、このトランジスタは、同一基板上のＮウェル２１６４上に浅Ｐウェル２１６０を有するその他のｎチャネルトランジスタからアイソレートされることが可能である。アクティブ領域はゲートの下まで延在されている。ゲート下に延在されたアクティブ部には最小のアクティブ限界寸法（クリティカルディメンジョン；ＣＤ）が用いられる。延在されたアクティブエッジは、シリサイド化による短絡を回避するために、スペーサエッジ間に配置されてもよい。ボディコンタクトは、ゲートの外側に延在されたアクティブ領域の上に形成され得る。Ｎ＋注入領域のエッジは、ゲート延在（エンドキャップ）領域の下とし得る。この例はｎチャネル四端子トランジスタを作成する一手法を例示するものであるが、このレイアウトはｐチャネル四端子トランジスタを作成するのにも適用され得る。図２１に示すように、一部の実装例において、ＳＴＩはＳＰＷより深くし得る。一部の実施形態において、２つの隣接し合うトランジスタが共通のＳＰＷを有しない場合、それらは互いに独立にバイアスされることができる。他の例では、隣接するトランジスタのグループは、共通のＳＰＷを有していてもよく、同じボディバイアスを印加することによって同じモードで動作され得る。
動的マルチモードトランジスタの更なる他の一実施形態において、図２２に示すように、実際のトランジスタとボディタップとの間にボディアクセストランジスタが形成され得る。図２２は、ｎチャネル四端子トランジスタレイアウト２２００及び関連する断面図２２８０を示しており、浅Ｐウェル（ＳＰＷ）２１６０はＳＴＩ２０７０によってアイソレートされている。ボディアクセストランジスタはボディタップをトランジスタからアイソレートすることができる。ボディアクセストランジスタは、ゲート２０４１がボディアクセストランジスタのゲートとして機能し且つボディタップがソース／ドレインとして扱われるトランジスタであるかのように作成されることができる。これは、プロセスを単純化するとともに、ボディタップ接続を形成するのに必要な面積を減少させ得る。浅いウェルと組み合わされたボディアクセストランジスタの使用は、細かい粒度での動的モード切替を可能にするのに有用な構成ブロックとなる。一緒に切り替えられるトランジスタ又は回路のグループに関し、それらは同一の浅ウェルを共有するように配置されることができる。また、ボディアクセストランジスタを用いてボディへの接続を提供し且つボディバイアスを供給することによって、１つ以上のゲートタップが作成され得る。
上述のように、パーシャルトレンチアイソレーション（ＰＴＩ）は、ボディタップをトランジスタからアイソレートするのに好適な別の一手法である。図２３に示す他の一実施形態によれば、ｎチャネル四端子トランジスタの例示的なレイアウト２３００及び断面図２３８０は、浅Ｐウェル（ＳＰＷ）及びパーシャルトレンチアイソレーション（ＰＴＩ）を含んでいる。断面図２３８０は位置２３１０での断面に相当する。ＳＰＷの深さはＳＴＩの深さより小さくし得る。ＰＴＩ酸化物は、ｎ型ソース／ドレインとｐ型バルクタップとの間のシリサイド短絡を防止することができる。ＰＴＩの深さは、トランジスタ内の浅ウェルの連続性が維持されるように、浅ウェルの深さより小さくされ得る。ＰＴＩによる手法は、一部の実装例において、ボディタップとソース／ドレインとの間で考えられるシリサイドによる短絡に対する優れた保護を提供することができる。しかしながら、ＰＴＩは、デバイスの製造において１つ以上の追加プロセス工程を必要とする。ＰＴＩの深さは、一部の実施形態において、好ましくは、Ｐ＋バルクタップとＮ＋ソース／ドレインとを離隔させることでＮ＋／Ｐ＋接合リークを最小化するように、ソース／ドレイン接合より深くされる。
ソース／ドレインのアクティブ領域及びウェルタップのアクティブ領域の相対的な平面位置は、図２４の例に示すようなＰＴＩを有する四端子トランジスタ２４００を作り出すように、異なるように配置されてもよい。断面図２４８０及び２４９０は、それぞれ、位置２４１０及び２４１２に対応する。図示のように、浅ＰウェルはＳＴＩによってアイソレートされる。
以上の例は、ボディバイアス電圧を印加するためのボディタップを提供する四端子トランジスタを示していたが、ボディバイアス用の第４の端子を不要とし得る状況も存在する。例えば、ＣＭＯＳトランジスタが共通のＮウェル上に浅いＰウェル及びＮウェルを有するとき、Ｎウェル上に浅いＮウェルを有するｐチャネルトランジスタは、常に共通のＮウェルを有することになる。そのような実装例においては、ボディに接続する別個の第４の端子を設ける必要がないことがある。従って、ここでは、ボディがアイソレートされた複数のブロックを有するトランジスタのグループを作成するための構成ブロックとして使用され得る三端子トランジスタについて、幾つかの例を説明する。他の一状況において、トランジスタが相補的なウェル上に浅いウェルを有し、該トランジスタがボディをフローティングにして動作するよう意図されることがある。そのような実装例においては、第４の端子を使用する必要がないことがある。
図２５に示すように、一例に係る三端子構造２５００においては、端子数を４から３に削減するため、ローカルインターコネクトがゲートとボディとを接続する。断面図２５８０及び２５９０は、それぞれ、位置２５１０及び２５１２に対応する。断面図２５８０において、ローカルインターコネクト（ＬＩ）コンタクト２５５１が、延在されたゲートにボディコンタクトを接続するために使用されている。この例において、ゲート−ボディコンタクトは、メタルコンタクトを用いて、延在されたアクティブ領域上で為されている。ＳＲＡＭセルで使用される矩形コンタクトも、ゲートをボディに接続するために使用され得る。
更なる他の一実施形態において、三端子動的マルチモードトランジスタは、ポリの下のボディコンタクトを用いることによって形成される。ＧＡ（Gate to Active）コンタクトマスクを用いて、ゲートの下の酸化膜が除去される。このゲート誘電体除去領域上で、ＳＰＷと同じ極性を有するポリシリコンゲートコンタクト（ＰＧＣ）注入が行われ得る。図２６の構造２６００に示すように、ＰＧＣ２６５０の使用により、ボディがゲートに接続される。断面図２６８０及び２６９０は、それぞれ、位置２６１２及び２６１４に対応する。このレイアウト方式には、ボディへのセルフアラインされたゲートコンタクトを形成可能なこと、及び／又はセルフアラインされたＧＣ（ゲートコンタクト）注入を実行可能なことを含む幾つかの潜在的な利点が存在し得る。ＧＣ注入はＳＰＷ（Ｐ＋ドーピング）と同じ極性を有し得るので、一部の実施形態において、アクティブ領域に屈曲が存在しないようにすることができ、これは製造適合設計（design-for-manufacturing；ＤＦＭ）フレンドリーである。接続にＰＧＣを使用することは、ボディに対して、より高いコンタクト抵抗をもたらし得る。しかしながら、一部の実施形態における静的モード制御では、コンタクト抵抗は極めて重要なものではない。故に、ＰＧＣは、静的制御が要求されるときに使用するようにしてもよい。
他の例では、ボディコンタクトは、図２７に示す三端子単一ゲートトランジスタ２７００と同様に、ゲートエクステンションの下に延在されたアクティブ領域に形成されることができる。断面図２７８０及び２７９０は、それぞれ、位置２７１２及び２７１４に対応する。延在されたアクティブ部には最小アクティブ限界寸法（ＣＤ）が用いられ得る。延在されたアクティブエッジは、ゲートの下のアクティブ領域のスペーサエッジ間に配置され得る。ゲートの下の酸化膜が、ＧＡコンタクトマスクを用いて除去され得る。ゲートが除去された領域上で、ＳＰＷと同じ極性を有するＧＣ注入が行われ、ボディを用いてボディがゲートに結合され得る。一部の実装例において、この手法は、ＧＣ注入がＳＰＷ（Ｐ＋ドーピング）と同じ極性を有するので、ボディへのセルフアラインされたゲートコンタクト、又はセルフアラインされたＧＣ注入を使用可能なことを含む同様の利点を提供することができる。
図２７の例に示すように、ゲートのコンタクト及びウェルタップのコンタクトは、ポリに沿った相異なる位置にすることができるが、それらは、図２８の構造２８００に示すように、同じ位置に置かれてもよい。断面図２８８０及び２８９０は、それぞれ、位置２８１２及び２８１４に対応する。
他の一実施形態において、レイアウトは、プログラム可能な四端子／三端子トランジスタを可能にする。図２９の構造２９００に示すように、ゲート及びボディは、金属領域２９５０を用いて切断あるいは接続され、それにより、それぞれ、四端子又は三端子が得られる。断面図２９８０及び２９９０は、それぞれ、位置２９１２及び２９１４に対応する。従って、金属領域接続により、プログラマブル四端子／三端子トランジスタレイアウトが容易にされる。
様々なトランジスタを説明してきたが、多くの例において、従来システムに対して改善された性能を有する有用なシステムを作り出すために、様々な実施形態及び例で説明された異なる構造が、異なる組み合わせ及び基礎構造で用いられてもよい。これらのトランジスタ構造はまた、動的モード切替のために複数のブロックに分割され且つ個々のボディバイアス接続を有するトランジスタグループを作り出すための構成ブロックとして使用され得る。幾つかの例を以下にて説明する。
ここに記載される実施形態の一部に従って構成されるトランジスタの利点のうちの１つは、動的モード切替が可能なことである。これは、制御されたボディバイアス電圧を印加して可変動作電圧を設定あるいは調整することによって実現されることができる。図３０は、四端子トランジスタを用いて動的モード切替を行うことが可能な回路３０００の一例を示している。この図には、様々なバイアス電圧及び動作電圧が示されている。回路ブロックａ１−ａ４は、それぞれ、標準モード、低リークモード、及び２つのターボモードに対応している。これらの回路ブロックは各々、一対の四端子トランジスタ、すなわち、４つの端子がＳ（ソース）、Ｄ（ドレイン）、Ｇ（ゲート）及びＢ（ボディ）として指定されたｐチャネル四端子トランジスタ３０１０及びｎチャネル四端子トランジスタ３０２０を使用している。ブロックａ１では、ボディタップを有する四端子トランジスタが従来のトランジスタとして使用される。ｎチャネルデバイス（図示した下側のトランジスタ）のボディはソース電圧ＶＳＳに結合されている。ｐチャネルデバイス（図示した上側のトランジスタ）のボディは動作電圧ＶＤＤに接続されている。ブロックａ２では、デバイスがアクティブに使用されていないときに低リークを達成するように、デバイスは逆バイアスされている。この逆バイアスは、ｎチャネルデバイスのボディを、ＶＳＳより低いｎチャネル用の逆バイアス電圧ＶＢＢＮに接続し、且つｐチャネルデバイスのボディを、ＶＤＤより高いｐチャネル用の逆バイアス電圧ＶＢＢＰに接続することによって達成され得る。より高い性能が望まれる場合、デバイスは、ブロックａ３及びａ４に示すような順バイアス状態に置かれることができる。ａ３（ｉ）では、ｐチャネルのボディ及びｎチャネルのボディは、それぞれ、専用の順バイアス電圧ＶＦＢＰ及びＶＦＢＮに接続されている。ただし、ＶＦＢＰはＶＤＤより低く、ＶＦＢＮはＶＳＳより高い。他の例では、順バイアス電圧用に必要な追加電源を排除することによってシステムコストを削減するために、ソース電圧及びドレイン電圧が順バイアスに使用され得る。ａ３（ｉｉ）に示すように、ｐチャネルのボディはＶＳＳに結合され、ｎチャネルのボディはＶＤＤに結合される。ａ４（ｉ）及びａ４（ｉｉ）の回路は、高い動作電圧ＶＤＤＨが接続されていることを除いて、ａ３（ｉ）及びａ３（ｉｉ）の回路と同様である。
図３１に示すように、動的切替環境に四端子デバイスを使用することにはその他の変形例も存在する。図３１において、回路ブロックａ１は、ボディをフローティングにするために四端子デバイスのボディが未接続のまま残される状況を示している。図３１に示すフローティングボディ３１００には２つのバージョンが存在し、サブブロックａ１（ｉ）は動作電圧としてＶＤＤを使用し、サブブロックａ１（ｉｉ）は動作電圧としてＶＤＤＨを使用している。これは中間の性能を届けることになる。回路ブロックａ２では、ｐチャネルデバイス及びｎチャネルデバイスのボディ及びドレインが全て互いに結合されて、ターボモードを達成している。ここに記載される一実施形態によれば、同じ動的モード切替機能が、より多数のトランジスタを有する大規模な回路に拡張される。
図３２Ａは、簡略化したケースを用いて動的モード切替の実装例を示している。図３２Ａは、２つの回路ブロック３２２０及び３２３０が、独立したボディバイアスが印加され得るようにアイソレートされたボディを有する回路３２００を示している。回路ブロック３２２０のボディバイアスはボディコンタクト３２２５を介して印加されることができ、回路ブロック３２３０のボディバイアスはボディタップ３２３５を介して印加されることができる。図３０に示したもののような、その他の電圧のための電源ラックは示していない。しかしながら、図３２におけるシステムの電源ラックの実装は当業者に容易に理解されるであろう。このような回路ブロックの例示的な断面３２５０を図３２Ｂに示す。図３２Ｂは、回路ブロック３２２０及び３２３０に対応して、Ｎウェル上に浅いＰウェル３２６０及び３２６１を有するｎチャネルデバイスを示している。浅いＰウェル３２６０及び３２６１はＳＴＩ３２６３によって２つの回路ブロックの間でアイソレートされ、２つの回路ブロック用の別々の浅いウェルが作り出されている。２つの浅いＰウェル３２６０及び３２６１は、ｐ−ｎ接合効果のため、その下の、Ｐ基板３２６６上に位置するＮウェル３２６４によって接続されてはいない。ボディアクセストランジスタが、タップを作り出し、且つＳＰＷウェルを共有するアクティブトランジスタからタップをアイソレートするために使用されている。浅いＰウェルへの接続を提供するボディコンタクトのためにｐ型コンタクト領域３２１０が使用される。図３２Ｂの例は、動的モード切替のためにアイソレートされた複数の回路ブロックを作り出すための、ボディタップに沿った浅いチャネルＳＴＩ３２６２の使用を示している。この例はｎチャネルデバイスに関して示されているが、ｐチャネルデバイスにも容易に適用され得る。
また、これは、構造３３１０内にｐチャネルデバイスとｎチャネルデバイスとを併せ持つ図３３Ａの例に示されるデバイス３３００にも拡張され得る。図３３Ｂは、ＣＭＯＳデバイスが２つの浅いＰウェル３２６０、３２６１と浅いＮウェル３３６０とを有する状況を表している。これらの浅ウェル３２６０、３２６１及び３３６０は、それぞれのボディコンタクト３３２５、３３３５及び３３４５を備えている。これらの浅ウェルは全てＮウェル３２６４上にある。３つの回路ブロックが示されており、回路ブロック３３２０及び回路ブロック３３３０はｎチャネルデバイスであり、回路ブロック３３４０はｐチャネルデバイスである。これらの回路ブロックの各々は同一のＮウェル３２６４を共有することができる。ｐ−ｎ接合効果により、回路ブロック３３２０及び３３３０の浅いＰウェルは、一部の実装例において、ｐチャネルデバイスから常にアイソレートされることができる。２つ以上のｐチャネル回路ブロックが存在してもよい。しかしながら、浅いＮウェルはその下のＮウェルに常に接続されるので、ｐチャネルデバイスの各々は同一のボディバイアスを有し得る。故に、一部の用途において、ｐチャネルデバイス用の例えば３３６０などの浅いＮウェルは、その他の浅Ｎウェルデバイスと共通のＮウェルを共有することができない。そのような用途においては、共通のウェルが使用されるとき、Ｎウェルデバイスは、アイソレートされた複数の浅ウェルへと分割されることができない。故に、動的電力モード切替の観点からは、ｐチャネルデバイス用の個別の回路ブロックを形成する必要がない場合がある。一部の実施形態において、単一のＮウェルの状況において、ｎチャネルデバイスのみがボディバイアス機構を介して別々に制御され得る。基礎をなすトランジスタが、ここに記載されるように高いボディ効果を有するように構成されるとき、ボディバイアスを使用することが、動的モード切替を容易にする効果的な手法となり得る。ｐチャネルデバイスの場合、Ｎウェル内の浅いＮウェルは必要に応じてのものである。
以下の図は、ここに記載される実施形態に従った集積回路の構成ブロックとして使用され得る多数の回路例を示すものである。これらの回路は、多数の方法及び構造を用いて形成され得る。産業界で現在使用されている一部の構成ブロックのプロセス及び構造を用いる例を用いて、説明を始めることとする。その後に説明する図は、従来手法を大いに改善する構成ブロックのプロセス及び構造を用いる例を示すものである。
図３４Ａは、動的モード切替の実装例を示す後述の図にて使用されることになる一般的に使用される相異なる回路要素を用いて構成された回路の一例を示している。図３４Ａには、ＮＡＮＤゲートＮＡＮＤ２ ３４０２と、インバータＩＮＶ３４０４と、ボディタップＴＡＰ３４０６とを有する結合回路３４１０が示されている。これらの有用な構造は、より良好に構成され且つ有用な、新たな強化機能を有する回路を提供するために、ここで開示される様々な実施形態に従って使用され得る。
図３４Ｂにおいて、レイアウト３４２０は、トランジスタのグループを実装する従来手法を示しており、それぞれのウェル内にタップ３４２７及び３４２９を作成するためにダミーポリ３４２８を用いている。このボディタップは、全てのデバイスに共通のウェル又は基板への接続を提供する。図３４Ｂは、ウェル内に延在するボディタップを示している。このレイアウトの下部は、Ｎウェル上に浅いＰウェルを有するｎチャネルにて実装されるデバイス部分を示している。浅いＰウェルは、その深さがＳＴＩの深さより小さいので、ＳＴＩによって隣接デバイスからアイソレートされる。このレイアウトの上部は、Ｐウェル上に浅いＮウェルを有するｐチャネルにて実装されるデバイス部分を示している。やはり、浅いＮウェルはＳＴＩによって隣接デバイスからアイソレートされる。２つの別々のウェル（Ｐウェル及びＮウェル）及びそれぞれの浅ウェルが使用されるので、完全に相補的なデバイスによって、ｎチャネルデバイス及びｐチャネルデバイスに対する別々の個別動的制御が可能にされる。ＮＡＮＤゲートＮＡＮＤ２ ３４２２、インバータＩＮＶ３４２４及びＴＡＰ３４２６を含む図３４Ｂにおいて、デバイスの上部及び下部は、それらそれぞれのボディ結合３４２７及び３４２９を有している。このレイアウトの下部は、Ｐウェル上に浅いＰウェルを有するｎチャネルにて実装されるデバイス部分を示している。このレイアウトの上部は、Ｎウェル上に浅いＮウェルを有するｐチャネルにて実装されるデバイス部分を示している。ＮＡＮＤゲートＮＡＮＤ２ ３４２２、インバータＩＮＶ３４２４及びボディアクセストランジスタＴＡＰ３４２６を含む図３４Ｃは、単一のボディタップ３４３７及び３４３９が新たなボディアクセストランジスタに基づいて実装されることを除いて、図３４Ｂと同様である。これら新たなボディアクセストランジスタは、トランジスタのボディへのアクセスを可能にする新たな構成を提供する。従来のデバイス設計と異なり、これらの構造は、デバイス及び回路に有意義な動作能力を提供する。
図３４Ｄは、ＮＡＮＤゲートＮＡＮＤ２ ３４２２、インバータＩＮＶ３４２４及びボディアクセストランジスタＴＡＰ３４４６を含む回路レイアウト３４４０の一例を示している。回路レイアウト３４４０は、それぞれのウェルへの接続を実現するために、ボディアクセストランジスタ３４５０を用いて、ＳＴＩによって分離された２つのボディタップ３４３７又は３４３９を作成している。図３４Ｄでは、ボディアクセスポリを用いてボディへの接続を実現している。２つの別々のボディタップを有するボディアクセストランジスタはＳＴＩによってアイソレートされている。すなわち、ＳＴＩの左側及び右側は、アイソレートされた浅ウェルを有し、該左側及び右側に個別のボディバイアスが接続されることが可能にされている。図３４Ｅは、それぞれ位置３４８２及び３４８４に対応する断面図３４９０及び３４９５を示している。断面図３４９０において、ＳＴＩ３４６４及び３４６５によって両側でアイソレートされた浅いＰウェル３４６２上にｎチャネルトランジスタ（例えば、３４６０）がある。浅いＰウェル３４６２はＮウェル３４６６上にあり、該ＮウェルはＰ基板３４６８上にある。ボディタップ３４３９が浅Ｐウェル３４６２に接続されている。デバイス３４４０の上部は、ＳＴＩ３４７４及びＳＴＩ３４７５によってアイソレートされた浅いＮウェル３４７２上のｐチャネルトランジスタ（例えば、３４７０）を含んでいる。浅いＮウェル３４７２はＰウェル３４７６上にあり、該Ｐウェルは同一のＰ基板３４６８上にある。ボディタップ３４３７が浅Ｎウェル３４７２への接続を提供している。デバイス３４４０は、動的モード制御のための、別個のボディタップ（３４３９及び３４３７）を備えた、アイソレートされた浅いウェル（３４６２及び３４７２）を有する、完全に相補的な複数のトランジスタを用いる実施形態の一例を示している。
図３４Ｄは、ＤＤＣを有するように構成されたトランジスタに基づく動的モード切替実装を示しているが、動的モード切替は、レガシーデバイスと新デバイスとを有する混合環境にも適用可能である。図３５は、浅いウェルを分離するＳＴＩ３５２４及び３５３４を含むＮＡＮＤゲートＮＡＮＤ２ ３５０２、ＩＮＶ３５０４及びＴＡＰ３５０６で構成された同じ回路に関して、レガシーデバイスと新デバイスとを混合して用いる一実装例を示している。この場合も、Ｎウェル及びＰウェルの双方が使用される。しかしながら、ＮＡＮＤ２及びＴＡＰが何れも、浅ウェルが同じドーピング型のウェル上にあるレガシー手法を用いて実装される。ＮＡＮＤ２ ３５０２及びＴＡＰ３５０６は常に、Ｎウェル又はＰウェルの何れかの上に共通のウェルを有する。故に、ＮＡＮＤ２ ３５０２及びＴＡＰ３５０６のための浅ウェルはＳＴＩによってアイソレートされることができない。この構成は、ＩＮＶ３５０４用の浅ウェルをアイソレート可能にするのみである。設計に応じて、ＩＮＶ３５０４のボディは、フローティングにされてもよいし（すなわち、それぞれの浅ウェルに接続するためのボディタップが設けられない、あるいはボディタップが接続されない）、ボディバイアスに接続されてもよい。しかしながら、２つの別々のウェルが使用されるので、Ｐウェル上のｎチャネルデバイスとＮウェル上のｐチャネルデバイスとに、２つの別個のボディバイアス電圧を印加することができる。
図３５はまた、それぞれ位置３５１０及び３５１２における断面図３５５０及び３５６０を示している。断面図３５５０は、浅いＰウェル３５２２及び３５２１上のｎチャネルトランジスタ及びタップ３５１６の双方を示している。浅いＰウェル３５２２及び３５２１は何れもＰウェル３５２６上にあり、Ｐウェル３５２６はＰ基板３５２８上にある。ボディタップ３５１６は、ｎチャネルトランジスタのボディへの接続を提供する。下部内のｐチャネル用の浅いＮウェル３５３２は、アイソレートされてフローティングのままにされている。断面図３５６０は、浅いＮウェル３５３３及び３５３５上のｐチャネルトランジスタ及びタップ３５１４の双方を示している。浅いＮウェル３５３３及び３５３５は何れもＮウェル３５３６上にあり、Ｎウェル３５３６はＰ基板３５３８上にある。ボディタップ３５１４は、ｐチャネルトランジスタのボディへの接続を提供する。上部内のｎチャネル用の浅いＰウェル３５２３は、アイソレートされてフローティングのままにされている。上述のボディアクセストランジスタを用いて、浅いＮウェル３５３２内のｐチャネルデバイス用のボディタップ、及び浅いＰウェル３５２３内のｎチャネルデバイス用のボディタップが追加されてもよい。
図３６は、２つの別個のウェルが用いられるレガシー手法に基づく一実装例を示している。ｎチャネルトランジスタは、ＳＴＩ３６２３及び３６２４によってアイソレートされた浅いＰウェル３６２２上にある。全てのｎチャネルトランジスタ用のこの浅Ｐウェル３６２２はＰウェル３６２６上にあるので、浅いＰウェル３６３２は、ＳＴＩ３６２４とＳＴＩ３６２５との間の隣接回路からアイソレートされることにある。Ｐウェルが、その他の浅いＰウェル上のｎチャネルトランジスタ間の接続を提供するためである。Ｐウェル３６２６及びＮウェル３６３６は何れも深いＮウェル３６２８上にあり、深いＮウェル３６２８はＰ基板３６３０上にある。ボディアクセスコンタクト３６１２及び３６１４も図示されている。
以上の例は、バルクＣＭＯＳを用いる様々な動的モード切替の実装例を示している。しかしながら、新たなボディ結合設計は、非バルクＣＭＯＳデバイスを用いる半導体デバイスにも適用可能である。例えば、ボディタップは、図３７に示すような部分空乏化（partially depleted；ＰＤ）ＳＯＩ技術上にも形成されることができる。図３７は、ＮＡＮＤ２ ３７２２、ＩＮＶ３７２４及びＴＡＰ３７４６を含んでいる。回路３７００は、図３４Ｄと同様であり、別々のボディタップ３７１２及び３７１４を作り出すためにボディアクセストランジスタが使用されている。図３７はまた、位置３７１６及び３７１８に沿ったレイアウトに対応する断面図３７４０及び３７６０を示している。回路３７００の下部は、ＳＴＩ３７４３及び３７４５によってアイソレートされたＰウェル３７４４上のｎチャネルデバイスに関するものである。故に、それぞれの回路ブロックに独立にボディバイアスが印加され得るように、ＳＯＩ上に複数のアイソレートされたＰウェルを形成することが可能である。回路３７００の上部は、ＳＴＩ３７４７及び３７４９によってアイソレートされたＮウェル３７６４上のｐチャネルデバイスに関するものである。故に、それぞれの回路ブロックに独立にボディバイアスが印加され得るように、ＳＯＩ上に複数のアイソレートされたＮウェルを形成することが可能である。Ｐウェル３７４４及びＮウェル３７６４は何れも埋め込み酸化膜（ＢＯＸ）３７４８上にある。この構造は、ここに記載される様々な実施形態に従ってトランジスタ又は関連する切替可能デバイスのグループを別々にバイアスすることを容易にする。
例えば中央演算処理ユニット（ＣＰＵ）、マイクロプロセッサ／マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）及びその他のデバイスなどの、様々なデジタルプロセッサの内部で、あるいはそれに結合されて、スタティックランダムアクセスメモリ（ＳＲＡＭ）が広く使用されている。産業界で、幾つかのデバイス構造が広く使用されている。それらの中で、６Ｔ−ＳＲＡＭ（６トランジスタＳＲＡＭ）セルが最もよく使用されている。６Ｔ−ＳＲＡＭセルは汎用ＣＭＯＳプロセスを用いて実装されることができるためである。従って、それは、デジタルプロセッサに容易に埋め込まれることができる。上述の新構造を利用して、より良い性能及び縮小された回路面積を有する改良ＳＲＡＭが構成され得る。新ボディタップ、ボディアクセストランジスタ、及び／又は新ＤＤＣ構造を用いることにより、周知の処理装置及び設備を用いて、有意に改善されたＳＲＡＭを製造することができる。また、これらのＳＲＡＭ回路の実施形態の一部は、新たなＤＤＣ構造のトランジスタを用いて、また、新たなＤＤＣ構造のトランジスタと組み合わせてその他の種類のトランジスタを用いて製造され得る。実施形態の一部は、ここでは、改善されたＳＲＡＭ性能及び機能の恩恵を依然として受けながら、ＤＤＣ構造のトランジスタと用いずに構成され得る。
一実施形態において、基本の６Ｔ−ＳＲＡＭセルは、１ビットのデータを格納する２つのプルアップ（ＰＵ）トランジスタ及び２つのプルダウン（ＰＤ）トランジスタと、ビットライン及び反転ビットラインを制御する２つのパスゲート（ＰＧ）トランジスタとを含む。この一例を図３８の構造３８００に示す。パストランジスタのスイッチングは、低い動作電力消費及び低リーク電流を有するＳＲＡＭの設計を可能にするように、ワードラインによって制御され得る。図３８の６Ｔ ＳＲＡＭの例において、ＰＵトランジスタはｐチャネル四端子トランジスタ３０１０を用いて実装され、その他はｎチャネル四端子トランジスタ３０２０を用いて実装される。図３８はまた、ワードライン（ＷＬ）、ビットライン（ＢＬ）、ビットライン否定（ＢＬＮ）、ＶＳＳ及びＶＤＤを含む６Ｔ−ＳＲＡＭ用の様々な信号及び電源を示している。図３８はまた、ｎチャネルトランジスタのボディ（浅いＰウェル、ＳＰＷ）及びｐチャネルトランジスタのボディ（Ｎウェル、ＮＷ）への接続が設けられ得ることを示している。
メモリアクセスは、電子システムにおいてかなりの量の電力を消費し得る。メモリアクセス中及びデータ保持中の電力消費を低減する実装及びシステムを開発するための努力が為されてきた。ＳＲＡＭは典型的に、コンピュータシステムにおいてプログラム及びデータ記憶のために使用される。プログラムの実行又はデータアクセスの間、メモリの一部はアクティブにアクセスされ、その他の部分はアイドル状態となり得る。ＳＲＡＭの動作モードが細かい粒度で動的に切り替えられるとしたら、それは有利である。一実施形態において、各セルのボディは、該セルのバイアスが個別に制御され得るように構造的にアイソレートされ得る。実際には、１つのロウ（行）のセル群が、該ロウのソース電圧を接続することによって一緒に制御され得る。上述のＶＳＳに基づく６Ｔ ＳＲＡＭモード切替制御並びにボディタップ及びボディアクセストランジスタに加えて、これは、マルチモード化ＳＲＡＭを作り出す別の一手法である。この手法は、例えばボディアクセストランジスタ技術を用いてセルのブロックの浅いウェル拡散を分割することによって、ＳＲＡＭでの使用にために実装され得る。所望の動作モードを決定するために、所望のボディバイアスがボディタップを介してＳＲＡＭセルのブロックに選択的に印加され得る。
動的なマルチモードＳＲＡＭアレイを作り出すため、コンポーネント構成ブロックを使用する実施形態例が提供される。これらのブロックは、様々な四端子トランジスタ、三端子トランジスタ、及びプログラム可能な三／四端子トランジスタを含む。これらの構成ブロックが、様々なボディ接続構造と一緒に組み合わされることで、より効率的に動作する改良ＳＲＡＭ回路が構築され得る。例えば、ボディアクセストランジスタは、ボディタップをソース／ドレイン対の一方として扱いながらＳＴＩ上のポリをトランジスタに転換することによって形成されることができる。ボディアクセスセルは、ＳＲＡＭアレイに個別にボディバイアスを印加することができるよう、ＳＲＡＭアレイの浅ウェルをアイソレートするように周囲領域に付加され得る。以下、６Ｔ ＳＲＡＭ実装及び付随するボディアクセストランジスタの一例を、動的マルチモードＳＲＡＭアレイを作り出すようにＳＲＡＭセルとボディアクセスセルとを接続するプロセスとともに説明する。
図３９は、図３８の６Ｔ ＳＲＡＭのレイアウト例を示している。６Ｔ ＳＲＡＭセルは６個のトランジスタを含んでおり、ＰＧはパスゲートトランジスタの位置を指し示し、ＰＤはプルダウントランジスタの位置を指し示し、ＰＵはプルアップトランジスタの位置を指し示す。ＰＤトランジスタ及びＰＧトランジスタは、ｎチャネルトランジスタであり、Ｎ＋（ＮＰ）注入領域３９１０内に形成され、ＰＵトランジスタは、ｐチャネルトランジスタであり、Ｐ＋（ＰＰ）注入領域３９２０内に形成される。ｎチャネルトランジスタは浅いＰウェル３９４０上に形成され、ｐチャネルトランジスタはＮウェル３９５０上に形成される。Ｎウェル３９５０内に浅いＮウェルを使用することは、この実施形態の実装例ではオプションである。信号配線及び電源配線が図３８及びその他の図に示される。
ＳＲＡＭセル構造３９００の一好適レイアウト例の断面を図４０Ａに示す。断面図４０１０は、ＰＧトランジスタ及びＰＤトランジスタが位置する直線４０１５に対応する。更なるＰＧ及びＰＤトランジスタが、ＳＲＡＭセルの他方の端部側に配置され、同様の断面図を有する。断面図４０１０はまた、これらのトランジスタがＮウェル４０４０上に浅いＰウェル３９４０を有することを示している。ＮウェルはＰ型基板４０５０上にある。断面図４０２０は、ＰＵトランジスタが位置する直線４０２５に対応する。この断面図は、ＰＵトランジスタがＮウェル４０４０上に浅いＮウェル３９５０を有することを示している。ｐチャネルトランジスタの浅いＮウェル３９５０は、同じドーパント型を有するウェル（Ｎウェル）上にある。故に、浅Ｎウェル及びＮウェルは導通的に接続され得る。Ｎウェル内の浅Ｎウェルは必要に応じてのものである。しかしながら、ｎチャネルデバイスでは、浅いＰウェル３９４０は、その下のＮウェル４０４０からアイソレートされ得る。図３９に対応する６Ｔ ＳＲＡＭセルを３Ｄで見たものを、ウェル構造及びトランジスタ種類を付した図４０Ｂに示す。
図４１Ａは、１つの好適ウェル構造の上面図の一例を示している（Ｎウェルはセル領域全体を延在しているので示していない）。図３９の６Ｔ ＳＲＡＭレイアウトでは、浅いＰウェルはｙ方向で端から端まで延在している。ただし、ｘ及びｙは、６Ｔ ＳＲＡＭセルの相対的な向きを特徴付けるための恣意的な方向である。図４１Ｂは、一実施形態に従った２×２アレイを形成するように敷き詰められた６Ｔ ＳＲＡＭセルを示しており、ｙ方向で隣接し合う２つのセルのうちの一方は、セルの鏡像を形成するようにｙ方向に反転されている。図４１Ｂに示すように、浅いＰウェル３９４０はｙ方向でセルを跨いで連続となる。故に、多数のセルがｙ方向に接続される場合、それらのセルの全てが同一の浅いＰウェルを共有することになる。動的モード切替のきめ細かさを増すためには、浅いＰウェル３９４０の連続性と断ち切る構造を使用する必要がある。タップセルは、浅いＰウェルをアイソレートし且つ浅いＰウェルへの接続を提供する目的を果たす。
図４２は、ここに記載される実施形態とともに使用され得るタップセルのレイアウト例を示している。このレイアウトは、後述のＳＲＡＭセルレイアウトと一致するように設計されている。タップセルの上部及び下部は、アイソレートされた浅Ｐウェルを有しており、故に、それぞれのボディバイアス源（ＶＳＰＷ０及びＶＳＰＷ１として示す）を個別に接続されることができる。図４３は、破線で示した２つの位置での断面図の例を示している。なお、この図は回転されている。断面図４２１０は位置４２１５での切断図に相当する。左側の浅いＰウェル３９４０は、ＳＴＩの右側の浅いＰウェル３９４０からアイソレートされることができる。この浅ウェルアイソレーションは、２つの浅ウェルに異なるボディバイアスを印加することを可能にする。浅いPウェルへのコンタクトを作り出すため、ｐ型注入がボディアクセストランジスタのソース／ドレイン領域に用いられる。このｐ型ソース／ドレイン領域は浅Pウェルと同じドーピング型を有するので、ｐ型ソース／ドレイン（すなわち、ボディタップ）から浅Pウェルへの導通が生成される。断面図４２２０は位置４２２５に対応する。ボディタップ領域は、浅いNウェルと同じドーピング型でドープされるので、ボディタップによって浅Nウェルへの接続が生成される。断面図４２１０及び４２２０のウェル構造は、それぞれ、断面図４０１０及び４０２０のそれと同様である。
図４４は、図４２のタップセルの上面図の一例を示している。浅いPウェル３９４０が端から端まで延在するＳＲＡＭセルとは異なり、上側のタップセルのウェル構造３９４０は、分割ライン４４８０で、下側のそれからアイソレートされることができる。上述のように、浅いＮウェルのアイソレーションは重要ではない。浅いＮウェルはその下の、セル全体にわたって延在した、Ｎウェルに導通接続されているためである。タップセルはまた、ＳＰＷタップ４４６０を介した浅Ｐウェル３９４０への接続と、ＳＮＷタップ４４７０を介した浅Ｎウェル３９５０への接続とを提供する。図４５は、ここに記載される実施形態に従った動的モード制御機能を利用する２×２ＳＲＡＭアレイ４５００の一形成例を示している。このＳＲＡＭアレイは、２×２のＳＲＡＭセルと、ｙ境界の各々の側に２つの、ＳＰＷタップ及びアイソレーションを形成するタップセルとで構成されている。この場合も、ｘ−ｙ方向はアレイの向きを示すための相対的な方向である。図４５に示すように、ｙ方向に隣接し合う２つのＳＲＡＭセルは、連続したＳＰＷを有する。ｙ方向での、それら２つの隣接セルを超えてのＳＰＷの連続性は、タップセル４２００内のＳＴＩによって終端される。故に、この２×２ＳＲＡＭアレイにボディバイアスＶＳＰＷｎを印加し、頂部で隣接するアレイ（完全には図示せず）にボディバイアスＶＳＰＷ（ｎ−１）を印加し、且つ底部で隣接するアレイ（完全には図示せず）にボディバイアスＶＳＰＷ（ｎ＋１）を印加することが可能である。図４６は、ＳＰＷアイソレーションにタップセルを用いる４×４のＳＲＡＭアレイ４６００の一例を示している。図４５及び４６は、ｙ方向においてＳＰＷの連続性を有するＳＲＡＭセルの使用と、ＳＰＷの連続性を終端するボディアクセスセル（タップセルとも称する）の使用とを例示している。故に、これに従って、所望のサイズを有する動的モード切替式のＳＲＡＭアレイを形成することができる。
図４５及び４６はＳＰＷの連続性及びアイソレーションの例に焦点を当てているが、上述のように、完全なるアレイを形成するためには、数多くのその他の信号及び電源電圧が必要とされる。これらの信号及び電源電圧のＳＲＡＭアレイへの接続は、当業者には技術的に周知であり、ここでは詳細には説明しない。図４６に対応する完全に接続された４×４ＳＲＡＭアレイにおいては、ＳＲＡＭアレイの各ロウ（行）にワードライン（ＷＬ）信号が接続され、ＳＲＡＭアレイの各コラム（列）にビットライン（ＢＬ）信号が接続され得る。
ボディ制御信号（ＶＳＰＷｎ）はワードラインと平行に走ることができる。ＳＲＡＭアレイの動作中、選択されたワードグループのボディバイアスが、該選択されたワードラインのワードが選択される場合に正に切り替えられ得る。これは、読出し性能及び書込み性能を向上させる助けとなる。特定のワードグループに対する読出し又は書込み時、サブアレイ内のその他全てのワードグループは、リーク抑制のために逆バイアス（あるいはゼロバイアス）されたボディを有することができる。
モード切替を容易にするためにボディタップ／ボディアクセスセルを用いる６Ｔ ＳＲＡＭの一部の使用例において、浅いＰウェルボディが動的切替のために使用され、ｐチャネルボディ（Ｎウェル）が静的バイアスのために使用され得る。グループ内で選択されたワードは、選択されたワードグループ内の全てのｎチャネルトランジスタの浅Ｐウェルボディを切り替えさせ得る。ｐチャネル及びｎチャネルのバイアスはゼロに設定され、その後、所望のモードに従って順バイアスあるいは逆バイアスされることができる。上述のボディアクセスセルに基づく動的モード切替式ＳＲＡＭアレイは、スケーリング可能な細かい粒度制御において利点を有する。しかしながら、この手法はＳＲＡＭセルに加えてボディアクセスセルを必要とする。追加のボディアクセスセルを必要としないその他の手法及びシステムが存在する。そのような手法の１つは、ボディアクセスセルに基づく手法においてはＳＲＡＭアレイの全てのセルが共通のＶＳＳを共有するのに対し、ロウごとのＶＳＳ（ＶＳＳ per-row）を使用する。ＶＳＳがロウごとに個別に制御可能な場合、各ロウに固有のＶＳＳを印加して、該ロウに所望のボディバイアスを生成することができる。この状況においては、ボディ電圧は制御可能でなくてもよい。しかしながら、異なるＶＢＳ電圧（ボディとソースとの間の電圧）を生じさせて動的モード切替を達成するように、ＶＳＳを個別に制御することができる。
図４７は、ロウごとのＶＳＳに基づくマルチモードスイッチの６Ｔ−ＳＲＡＭ回路４７００の一例を示している。この場合も、ＳＲＡＭセルは、２つのプルアップ（ＰＵ）トランジスタと、２つのプルダウン（ＰＤ）トランジスタと、２つのパスゲート（ＰＧ）トランジスタとで構成されている。図４７に示す例と図３８の６Ｔ ＳＲＡＭセルとの間の相違の１つは、図４７で使用されるパスゲート（ＰＧ）がｎチャネル三端子デュアルゲートトランジスタ４７１０であることである。三端子デュアルゲートトランジスタのレイアウト及び対応する断面図は、図２６及び図２７に示されている。デュアルゲートトランジスタは、ボディに接続されたゲートを有する。すなわち、ＰＧトランジスタのゲート（すなわち、ＷＬ）がセルのボディに接続される。ＰＵトランジスタ及びＰＤトランジスタは、図３８の例においてと同じ種類である。図４８は、図４７のＳＲＡＭセルのレイアウト４８００の一例を示しており、セル境界４８６０が示されている。ＰＧトランジスタ及びＰＤトランジスタには浅いＰウェル内のｎチャネルデバイスが使用され、ＰＵトランジスタにはｐチャネルデバイスが使用される。このＳＲＡＭセルのウェル構造は、図３９のそれと非常に類似したものであるので、断面図は示さない。ＳＰＷ及びＳＮＷは何れも、セル全体で使用される共通のＮウェル上にある。
図４９Ａは、図４８のＳＲＡＭレイアウトのＳＰＷ及びＳＮＷを示す構造４９００を示している。このレイアウトでは、ＶＳＳコンタクト４９１０がはっきりと示されている。複数のＳＲＡＭセルを接続するとき、コンタクトはしばしば、メタル領域を用いて接続される。図４９Ｂは、図４８のＳＲＡＭセルを用いた２×２のＳＲＡＭアレイ４９２０を示している。ＳＰＷ３９４０は、図４５又は図４６のＳＲＡＭアレイのような連続性を形成していない。図４９Ｂはまた、各ロウに個別にＶＳＳ（ＶＳＳ０４９２１及びＶＳＳ１４９２２）が接続されることを示している。図４９Ｃは、ロウごとのＶＳＳ技術に基づく４×４のＳＲＡＭアレイ４９３０を示しており、各ロウに固有のＶＳＳ（ＶＳＳ０４９３１、ＶＳＳ１４９３２、ＶＳＳ２４９３３及びＶＳＳ３４９３４）が使用されている。
図４９Ｃに対応する４×４ＳＲＡＭアレイの完全なるレイアウトにおいては、ボディアクセスセル技術に基づく動的モード切替式４×４ＳＲＡＭアレイと同様に、ロウごとにワードライン（ＷＬ）が接続され、コラムごとにビットライン（ＢＬ）が接続され得る。各ロウのワードラインはＳＰＷ（すなわち、それぞれのデバイスのボディ）に接続され得る。ＶＳＳもロウごとに接続され得る。故に、ロウごとに個別のボディバイアスを達成することができる。Ｎウェルボディタップは１６（又は３２）本のワードラインごとに設けられ得る。
６Ｔ ＳＲＡＭ５０００のＶＳＳベースモード切替の他の一実装例を図５０に示す。三端子デュアルゲートトランジスタのエピボディコンタクトがＰＧ上に形成されており、また、セル境界５０６０が示されている。図５１Ａは、図５０のＳＲＡＭレイアウトのＳＰＷ及びＳＮＷを示している。このレイアウトでは、ＶＳＳコンタクト４９１０がはっきりと示されている。図５１Ｂは、図５０のＳＲＡＭセルを用いた２×２のＳＲＡＭアレイ５１２０を示している。ＳＰＷ３９４０は、図４５又は図４６のＳＲＡＭアレイのような連続性を形成していない。図５１Ｂはまた、構造５１００において各ロウに個別にＶＳＳ（ＶＳＳ０４９２１及びＶＳＳ１４９２２）が接続されることを示している。図５１Ｃは、ロウごとのＶＳＳ技術に基づく４×４のＳＲＡＭアレイ５１３０を示しており、各ロウに固有のＶＳＳ（ＶＳＳ０４９３１、ＶＳＳ１４９３２、ＶＳＳ２４９３３及びＶＳＳ３４９３４）が使用されている。このセルの特徴及び面積は、図４８の例においてと同じである。
セルの動作モードは、ＶＳＳ、ｎチャネルバイアス、ワードライン（ＷＬ）状態、ビットライン（ＢＬ）状態、ＶＤＤ及びｐチャネルボディバイアスを含む複数の条件に従って決定される。ＶＳＳ、ｎチャネルバイアス、ワードライン（ＷＬ）状態、ビットライン（ＢＬ）状態は動的モード切替のために使用され、ＶＤＤ及びｐチャネルボディバイアスは静的モード制御のために使用され得る。このＳＲＡＭアレイでは、ロウごとに基づいて、専用のＶＳＳ（ＶＳＳ０−ＶＳＳ２、ＶＳＳ３）が使用される。同様に、ｎチャネルボディバイアスを動的に制御するために浅いＰウェルに接続されるＷＬも、ロウごとに１つのＷＬ（ＷＬ０−ＷＬ３）を有するように編成される。ＢＬ及びのＶＤＤのラインは、縦方向に複数のセルを接続するように使用される。図示のように、ＢＬ及びＶＤＤはともに、コラムごとに１つのＢＬと１つのＶＤＤとを提供するように編成される。典型的なＳＲＡＭは、Ｒｅａｄ／Ｗｒｉｔｅ（リード／ライト）、ＮＯＰ（ノー・オペレーション）及び深いスリープモードを含み得る。以下、これらのモードの更なる詳細について説明する。
スタンバイ及びデータ保持モード（深いスリープモードに対応する）において、ＶＳＳは、ｎチャネルデバイスのボディを逆バイアスして実効的なＶＤＳを低減するように、正にバイアスされる。この設定はスタンバイリークを低下させる。例えば、ＶＤＳ≦０．３Ｖとなるように、ＶＳＳが０．３Ｖに設定され、且つＶＤＤが０．６Ｖ未満に設定され得る。この条件下では、ＰＧトランジスタ及びＰＤトランジスタの双方が逆バイアスされることになる。ｐチャネルデバイスはゼロバイアスあるいは逆バイアスされ、ＰＤオフ電流の１０００ｘのＰＵトランジスタ電流が維持される。ＮＯＰモードにおいて、ＰＧ及びＰＤの双方のｎチャネルデバイスは、逆バイアスされたボディを有し、ＰＵのｐチャネルデバイスのボディはゼロバイアス又は逆バイアスでバイアスされる。一例として、ＶＤＳ≦０．４Ｖとなり且つ低いスタンバイ電流が達成されるように、ＶＤＤが１．０Ｖに設定され、且つＶＳＳ及びＢＬが０．６Ｖに設定される。
Ｒｅａｄモードにおいて、ＰＧ及びＰＤの双方のｎチャネルデバイスは順バイアスを有することができる。動的なＶＳＳ切替は、選択されたワード（又はロウ）に制限され得る。ＰＧデバイスでは、ＶＧＳ＝ＶＢＳ≦０．６Ｖ、且つＶＤＳ≦０．６Ｖにされる。ＰＤデバイスでは、ＶＧＳ＝１．０Ｖ、且つＶＢＳ≦０．６Ｖにされる。より大きいＰＤのＶＤＳによって、好適なＰＤ／ＰＧベータ比が達成され得る。ＰＧデバイスの幅はＰＤデバイスの幅と同じにし得る。これは、好ましい静的読出しノイズマージン及び低い読出しセル電流を達成し得る。
Ｗｒｉｔｅモードにおいて、ＰＧ及びＰＤの双方のｎチャネルデバイスは順バイアスを有することができる。動的なＶＳＳ切替は、選択されたワード（又はロウ）に制限され得る。ＰＧデバイスでは、ＶＧＳ＝ＶＢＳ≦０．６Ｖにされる。この例においては浅いＰウェル内のｎチャネルのＰＧトランジスタ及びＰＤトランジスタ並びにｐチャネルＰＵトランジスタが使用されているが、同じ設計目標を達成するために、浅いＮウェル内のｐチャネルのＰＧトランジスタ及びＰＤトランジスタ並びにｎチャネルＰＵトランジスタも使用され得る。
ロウごとのＶＳＳ技術は、浅ウェルアイソレーションにボディアクセスセルを必要とせず、各ＳＲＡＭセルは、ボディアクセスセルに基づく技術のＳＲＡＭセルより大きい。セルを隣接セルからアイソレートしてＶＳＳに基づくロウごとのボディバイアス制御を容易にするため、セルの周囲に非アクティブ領域が追加され得る。従って、この例においては、セルの高さが１３０ｎｍだけ増加され得る。これは、セル面積の約３８％の増加に相当する。全てのトランジスタが同じ方向に向けられる。一設計例として、トランジスタの寸法は以下のようにし得る：
パスゲート（ＰＧ）：Ｗ／Ｌ＝７０ｎｍ／４０ｎｍ
プルダウン（ＰＤ）：Ｗ／Ｌ＝８５ｎｍ／３５ｎｍ
プルアップ（ＰＵ）：Ｗ／Ｌ＝６５ｎｍ／３５ｎｍ
この例は、４５ｎｍプロセスノードにおいて、ｘ×ｙ＝０．７２μｍ×０．４７５μｍ＝０．３４２μｍ２の面積をもたらす。
パスゲート（ＰＧ）：Ｗ／Ｌ＝７０ｎｍ／４０ｎｍ
プルダウン（ＰＤ）：Ｗ／Ｌ＝８５ｎｍ／３５ｎｍ
プルアップ（ＰＵ）：Ｗ／Ｌ＝６５ｎｍ／３５ｎｍ
この例は、４５ｎｍプロセスノードにおいて、ｘ×ｙ＝０．７２μｍ×０．４７５μｍ＝０．３４２μｍ２の面積をもたらす。
図５２は、必要に応じてインターコネクト５２１０を用いて相互接続される多数の機能ユニットを含んだシステム５２００を示している。例えば、一部のケースにおいて、インターコネクト５２１０は、機能ユニット５２０４−１、５２０４−２、５２０４−３乃至５２０４−ｎの全ての間での通信のための共通パス（経路）を提供する。他のケースにおいて、インターコネクトは、一組の機能ユニット間でのポイント・ツー・ポイント通信を提供しながら、他の組の機能ユニット間に共通の通信パスを提供する。故に、インターコネクト５２１０は、例えば有線、無線、ブロードキャスト及びポイント・ツー・ポイントを含む従来の通信技術を用い、ターゲットシステムで利用可能な機能ユニットを用いてシステム設計者の目的を満足することに適した如何なる手法で構成されてもよい。０ｎの“ｎ”は、システム設計者が必要であると考える数の機能ユニットが存在し得ることを伝えるためのものであり、最大で９個（nine）の機能ブロックが存在することを示唆するものではない。
一部の実施形態によれば、システム５２００は、複数の独立にパッケージングされた構成要素及び／又はサブアセンブリを有する電子システムである。今日のそのようなシステムの例は、パーソナルコンピュータ、携帯電話、デジタル音楽プレイヤー、電子書籍リーダー、ゲーム機、可搬式ゲームシステム、ケーブルセットトップボックス、テレビジョン、ステレオ機器、及び、ここに開示される技術によって提供される増強された電力消費量制御の恩恵を受け得るその他の電子的に同様の電子システムを含む。このようなシステムにおいて、機能ユニット５２０１、５２０２、５２０３、５２０４−１乃至５２０４−ｎは、このようなシステムの典型的なシステムコンポーネントであり、インターコネクト５２１０は典型的に、プリント配線基板又はバックプレーン（図示せず）を用いて実現される。例えば、パーソナルコンピュータの場合、機能コンポーネントは、ＣＰＵ、システムメモリ、及び例えばハードディスクドライブ又はソリッドステートディスクドライブなどの大容量記憶装置を含み、これらの全てが、必要に応じて、マザーボード上に実装されたシステムインターコネクトによって相互接続される。同様に、携帯電話は例えば、多様な１つ以上のチップとディスプレイパネルとを含み、これらの全てが典型的に、フレキシブルコネクタを含み得る１つ以上のプリント配線基板（ＰＷＢ）を用いて相互接続される。
他の実施形態によれば、システム５２００はシステム・イン・パッケージ（ＳＩＰ）であり、機能ユニットの各々が集積回路であって、その全てが一緒に単一のマルチチップパッケージ内にパッケージングされる。ＳＩＰシステムにおいて、インターコネクト５２１０は、例えばワイヤボンド、リードボンド、はんだボール若しくは金のスタッドバンプなどの直接的なチップ間相互接続によって、また、共通のバス型インターコネクト、二点間インターコネクト、電源プレーン及びグランドプレーンを含み得るパッケージ基板によって提供される相互接続によって実現され得る。
更なる他の実施形態によれば、システム５２００は、例えばシステム・オン・チップ（ＳＯＣ）などの単一チップであり、機能ユニットは、共通の半導体基板又は半導体・オン・インシュレータ基板（例えば、ＳＯＩ基板上にバルクＣＭＯＳ及びＳＯＩ構造が実装されるとき）上のトランジスタ群として実装される。このような実施形態において、インターコネクト５２１０は、集積回路内の複数の回路ブロックを相互接続するために利用可能な如何なる技術を用いて実現されてもよい。
上述のように、説明したトランジスタ及び集積回路の技術は、共通の半導体基板上での、設計によって静的に、且つ／或いはボディバイアス及び／又は動作電圧を調整することによって動的に、独立に指定されることが可能なマルチモードトランジスタの製造及び使用を可能にする。これらの同じ技術はまた、複数の機能ユニットのうちの１つのみがこの技術を実装する場合であっても、同様の利益をシステムレベルで提供し得る。例えば、機能ユニット５２０２は、自身のＤＤＣトランジスタの動作モードを動的に調整して電力消費を低減するロジック（図示せず）を含み得る。これは、例えば、機能ユニット５２０２上に実装されるデジタル又はアナログの技術によって行われ得る。他の例では、機能ユニット５２０２は、例えば機能ユニット５２０１などの別の機能ユニットからの外部制御信号に応答して電力消費量を制御し得る。各機能ユニットにおける電力消費が、その機能ユニットによってローカルに制御されようが、コントローラ機能ユニットによって中央的に制御されようが、あるいは複合的な手法によって制御されようが、典型的に、より多くの電力消費制御が達成され得る。
電力消費のシステムレベルでの制御は、時折、特にコンピューティングシステムにおいて、既に知られている。例えば、電力制御インタフェース（Advanced Configuration and Power Interface；ＡＣＰＩ）仕様は、オペレーティングシステムによるシステムコンポーネントの電力管理のオープン規格である。上述の深空乏化チャネル型のトランジスタ及び集積回路の技術は、システム内の各機能ユニット内の個々の回路ブロックのシステム制御を可能にすることによって、そのような電力管理アプローチの可能性を補完・拡張する。例えば、ＡＣＰＩによって提供される制御のうちの最低のレベルは、デバイスレベルであり、それはパーソナルコンピュータなどのマルチコンポーネントシステムの機能ブロック（例えば、チップ又はハードドライブ）に相当する。１つのデバイス内の個々の回路ブロックの電力消費に対する粒度の細かい個別制御を提供することにより、デバイス及びシステムの更に多くの電力状態が可能になる。
システムレベルの電力管理は、ＤＤＣ構想を用いるＳＯＣシステムにおいて特に有益となり得る。上述のように、ＤＤＣ構造はナノスケールのトランジスタにおける高いレベルでのプログラム可能性を可能にする。ＤＤＣ構造の、比較的広範囲にわたる利用可能な公称閾値電圧ＶＴと、比較的低いσＶＴと、比較的高いボディ係数とにより、全てが同一の固有ＶＴを有し且つ同一の動作電圧ＶＤＤで動作されるように製造されたトランジスタ群が、その後に、回路ブロックごとに異なる実際のＶＴ及び場合により異なる実際の動作電圧ＶＤＤを用いて異なる動作モードで動作するように強化設定され得る。この種の柔軟性は、同一のチップが、多様なターゲットシステム及び動作条件で使用されるように設計されること、及びその場の動作に応じて動的に設定されることを可能にする。これは、ＳＯＣであるかにかかわらず、時々ＡＣ電源に接続されるがその他の時には電池を使用するシステムにとって特に有用となり得る。
図５３は、必要に応じてインターコネクト５３１０を用いて相互接続される多数のシステム５３０１、５３０２及び５３０３を含んだネットワーク５３００を示している。例えば、一部のケースにおいて、インターコネクト５３１０は、システム５３０４−１乃至５３０４−ｎの全ての間での通信のための共通パスを提供する。他のケースにおいて、インターコネクトは、一組のシステム間でのポイント・ツー・ポイント通信を提供しながら、他の組のシステム間に共通の通信パスを提供する。故に、インターコネクト５３１０は、例えば有線、無線、ブロードキャスト、ポイント・ツー・ポイント及びピア・ツー・ピアを含む従来の通信技術を用い、ターゲットネットワークに接続されることが可能なシステムを用いてネットワーク設計者の目的を満足することに適した如何なる手法で構成されてもよい。５３０４−ｎの“ｎ”は、ネットワークが許す限りの数のシステムが存在し得ることを伝えるためのものであり、最大で９個（nine）のシステムが存在することを示唆するものではない。
上述の深空乏化チャネル型のトランジスタ、集積回路及びシステムの技術は、ネットワークに結合されるシステムの粒度の細かい制御能力を提供する。ネットワーク化された複数のシステムに対してこのような高いレベルの制御を有することは、企業ネットワークにおいて、オンになっているが使用されていない機器によって被るエネルギーコストを低減することに特に有用となり得る。このような制御はまた、電力消費量を制御し、申込条件に応じてシステム能力をオンあるいはオフに切り換え、性能を上げるために特定の機能ユニット又はその一部を選択的に高性能動作モード（例えば、“ターボモード”）に置くことの支援になるかにかかわらず、例えばセル方式電話ネットワークを含む加入者ベースの無線ネットワークのものとし得る。
図５４は、例えば図５３を参照して説明したものなどのネットワークとともに用いるか、あるいは単独で用いるかにかかわらず、システ例えば図５２を参照して説明したものなどのシステムを用いる例示的な方法を示している。ステップ５４１０でシステムの電源がオンにされた後、システムは。システムコンポーネント（例えば、機能ユニット）の電力モードを設定する。これは、ネットワーク上で提供される外部信号、システム内の機能ユニットによって提供される中央のモード制御信号、又はマルチモード動作が可能な各機能ユニットにて別々に生成されるローカルなモード制御信号、の何れかに応答して、ここに記載された種類のトランジスタ、トランジスタグループ及び／又は集積回路を用いて行われる。上述のように、単一のコンポーネントが、相異なるモードで動作するように設定される相異なる部分を有することができる。例えば、或るコンポーネントの一部がレガシーモードで動作するように設定され、同じコンポーネントの他の一部が低電力・低リークモードで動作するように設定されることができる。ステップ５４３０にて、システムはその使用状況を監視し、その電力モードを変更すべきかを決定する。この監視機能は、１つの機能ユニットによって中央的に実行されてもよいし、各々が特定の状態を監視することに基づいてモードに関するローカルな決定を行い得る複数の機能ユニットに分散されてもよいし、これらの双方であってもよい（例えば、システム全体を深いスリープモードに置くことを中央監視が決定していないにもかかわらず、１つの機能ユニットがそれ自身の基準に基づいて自身がスリープモードに入るべきことを決定し得る。同様に、１つのコンポーネントが、初期モード設定後に、性能を上げるために自身をターボモードに置くことを決定しているにもかかわらず、中央モニタがシステム全体を深いスリープモードに置くことを決定してもよい。）。ステップ５４３０は、システム又は機能ユニットの状態が変化して新たな電力モードが要求されるまで繰り返される。新たな電力モードが要求される場合には、ステップ５４４０が実行される。図示のように、ステップ５４４０にて、システムの電源停止が要求される場合、システムはステップ５４５０でシャットダウンされる。その他の場合、どのような状態変化が要求されたかに応じて、１つ以上の機能ユニットに対してステップ５４２０が繰り返される。斯くして、ここに記載の技術を用いて製造されたシステム又はチップのユーザは、その利益の恩恵を受け得る。
特定の例示的な実施形態を図面に図示して説明したが、理解されるように、様々なその他の変形が当業者に明らかになり得るのであり、これらの実施形態は、単なる例示であって広範囲の発明を限定するものではなく、また、本発明は、図示して説明された具体的な構造及び構成に限定されるものではない。従って、本明細書及び図面は、限定的なものではなく、例示的なものと見なされるべきである。
本出願は、２００９年９月３０日に出願された米国仮出願第６１／２４７，３００号、２００９年１１月１７日に出願された米国仮出願第６１／２６２，１２２号、２０１０年２月１８日に出願された米国特許出願第１２／７０８，４９７号の利益を主張するものであり、それらの開示事項をここに援用する。
Claims (15)
- ソースと、ドレインと、ゲート長を有するゲートとを有する電界効果トランジスタ（ＦＥＴ）であって、
第１のドーパント濃度を有するドープされたウェルと、
前記ドープされたウェルと接触し、前記ゲートの下方に配置された遮蔽領域であり、前記第１のドーパント濃度より高い第２のドーパント濃度を有する遮蔽領域と、
前記第１のドーパント濃度より低く且つ５×１０１７原子／ｃｍ３より低いドーパント濃度を有する低ドーパントチャネル領域であり、前記ドレインと前記ソースとの間且つ前記遮蔽領域と前記ゲートとの間に前記ゲート長の１／２より小さい厚さで配置された低ドーパントチャネル領域と、
前記低ドーパントチャネル領域と前記遮蔽領域との間の閾値電圧調整領域であり、前記第１のドーパント濃度より高く且つ前記第２のドーパント濃度より低い第３のドーパント濃度を有する閾値電圧調整領域と、
を有し、
前記ドープされたウェル、前記遮蔽領域、前記チャネル領域、及び前記閾値電圧調整領域は、前記ソース及び前記ドレインと反対の導電型を有する、
ＦＥＴ。 - 前記ゲートの下方に形成される空乏層の深さは、前記ゲート長の１／２以上且つ前記ゲート長以下である、請求項１に記載のＦＥＴ。
- 前記低ドーパントチャネル領域は第１のエピタキシャル層として形成され、前記閾値電圧調整領域は第２のエピタキシャル層として形成され、或いは、前記低ドーパントチャネル領域及び前記閾値電圧調整領域は単一のエピタキシャル層として形成される、請求項１又は２に記載のＦＥＴ。
- 前記遮蔽領域の前記第２のドーパント濃度は、５×１０１８原子／ｃｍ３より高い、請求項１乃至３の何れか一項に記載のＦＥＴ。
- 前記閾値電圧調整領域の前記第３のドーパント濃度は、５×１０１７原子／ｃｍ３より高く、５×１０１８原子／ｃｍ３より低い、請求項１乃至４の何れか一項に記載のＦＥＴ。
- 前記遮蔽領域の前記第２のドーパント濃度は、前記低ドーパントチャネル領域のドーピング濃度の１０倍より高い、請求項１乃至５の何れか一項に記載のＦＥＴ。
- 前記閾値電圧調整領域の前記第３のドーパント濃度は、前記遮蔽領域のドーピング濃度の１／５０から１／２の間である、請求項１乃至６の何れか一項に記載のＦＥＴ。
- 前記遮蔽領域は、５ｎｍより大きい厚さを有する層を有し、且つ／或いは
前記低ドーパントチャネル領域は、５ｎｍより大きい厚さを有する層を有し、且つ／或いは
前記閾値電圧調整領域は、５ｎｍより大きい厚さを有する層を有する、
請求項１に記載のＦＥＴ。 - 前記遮蔽領域は、５ｎｍより大きく５０ｎｍより小さい厚さを有する平面状の層を有し、且つ／或いは
前記低ドーパントチャネル領域は、５ｎｍより大きく２０ｎｍより小さい厚さを有する平面状の層を有し、且つ／或いは
前記閾値電圧調整領域は、前記遮蔽領域に接触し且つ５ｎｍより大きく５０ｎｍより小さい厚さを有する平面状の層を有する、
請求項１に記載のＦＥＴ。 - ソースと、ドレインと、ゲート長を有するゲートとを有する電界効果トランジスタ（ＦＥＴ）を製造する方法であって、順次に、
ドープされたウェル内に、第１のドーパント濃度を有する遮蔽領域を形成する工程と、
イオン注入及び／又は前記遮蔽領域からの拡散によってドープされるエピタキシャル層を形成することで、前記遮蔽領域の上に第１の厚さを有する閾値電圧調整領域を作り出す工程であり、該閾値電圧調整領域は、前記第１のドーパント濃度より低い第２のドーパント濃度を有する、工程と、
前記閾値電圧調整領域の上に、第２の厚さを有するエピタキシャル層によって形成され且つ前記第２のドーパント濃度より低く且つ５×１０１７原子／ｃｍ３より低いドーピング濃度を有する低ドーパントチャネル領域を形成する工程であり、前記閾値電圧調整領域及び前記低ドーパントチャネル領域それぞれの前記第１の厚さ及び前記第２の厚さを足した厚さが、前記ゲートの前記ゲート長の１／２より大きく設定される、工程と、
前記低ドーパントチャネル領域、前記閾値電圧調整領域及び前記遮蔽領域をエッチングして、前記ＦＥＴをアイソレートする工程と、
前記低ドーパントチャネル領域の上にゲートを形成する工程と、
を有し、
前記ドープされたウェル、前記遮蔽領域、前記チャネル領域、及び前記閾値電圧調整領域は、前記ソース及び前記ドレインと反対の導電型を有する、
方法。 - 前記遮蔽領域の前記第１のドーパント濃度は、５×１０１８原子／ｃｍ３より高く、且つ前記閾値電圧調整領域の前記第２のドーパント濃度は、５×１０１７原子／ｃｍ３より高く、５×１０１８原子／ｃｍ３より低い、請求項１０記載の方法。
- 前記閾値電圧調整領域の前記第２のドーパント濃度は、前記遮蔽領域のドーピング濃度の１／５０から１／２の間である、請求項１０又は１１に記載の方法。
- 前記遮蔽領域は、５ｎｍより大きい厚さを有する平面状の層を有する、
請求項１０乃至１２の何れか一項に記載の方法。 - 前記低ドーパントチャネル領域は、５ｎｍと２０ｎｍとの間の厚さを有する平面状の層を有する、請求項１０乃至１３の何れか一項に記載の方法。
- 前記閾値電圧調整領域は、５ｎｍと５０ｎｍとの間の厚さを有する平面状の層を有する、請求項１０乃至１４の何れか一項に記載の方法。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US24730009P | 2009-09-30 | 2009-09-30 | |
| US61/247,300 | 2009-09-30 | ||
| US26212209P | 2009-11-17 | 2009-11-17 | |
| US61/262,122 | 2009-11-17 | ||
| US12/708,497 US8273617B2 (en) | 2009-09-30 | 2010-02-18 | Electronic devices and systems, and methods for making and using the same |
| US12/708,497 | 2010-02-18 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012532104A Division JP2013507000A (ja) | 2009-09-30 | 2010-09-15 | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016244655A Division JP6371823B2 (ja) | 2009-09-30 | 2016-12-16 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015213200A true JP2015213200A (ja) | 2015-11-26 |
| JP6170528B2 JP6170528B2 (ja) | 2017-07-26 |
Family
ID=46384638
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012532104A Pending JP2013507000A (ja) | 2009-09-30 | 2010-09-15 | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| JP2012532105A Active JP5829611B2 (ja) | 2009-09-30 | 2010-09-15 | 電界効果トランジスタ及びその製造方法 |
| JP2015162854A Active JP6170528B2 (ja) | 2009-09-30 | 2015-08-20 | 電界効果トランジスタ及びその製造方法 |
| JP2016244655A Active JP6371823B2 (ja) | 2009-09-30 | 2016-12-16 | 電界効果トランジスタ及びその製造方法 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012532104A Pending JP2013507000A (ja) | 2009-09-30 | 2010-09-15 | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| JP2012532105A Active JP5829611B2 (ja) | 2009-09-30 | 2010-09-15 | 電界効果トランジスタ及びその製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016244655A Active JP6371823B2 (ja) | 2009-09-30 | 2016-12-16 | 電界効果トランジスタ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (2) | EP2483915B1 (ja) |
| JP (4) | JP2013507000A (ja) |
| KR (2) | KR101746246B1 (ja) |
| CN (2) | CN102640274B (ja) |
| TW (1) | TWI545758B (ja) |
| WO (2) | WO2011041110A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7594401B2 (ja) | 2020-09-30 | 2024-12-04 | ラピスセミコンダクタ株式会社 | 静電気保護素子及び半導体装置 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5605134B2 (ja) * | 2010-09-30 | 2014-10-15 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US8466473B2 (en) * | 2010-12-06 | 2013-06-18 | International Business Machines Corporation | Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs |
| JP5742631B2 (ja) * | 2011-09-28 | 2015-07-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CN103594506B (zh) * | 2012-08-16 | 2017-03-08 | 中国科学院微电子研究所 | 半导体器件 |
| WO2014071049A2 (en) * | 2012-10-31 | 2014-05-08 | Suvolta, Inc. | Dram-type device with low variation transistor peripheral circuits, and related methods |
| KR101983633B1 (ko) | 2012-11-30 | 2019-05-29 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2014116792A (ja) * | 2012-12-10 | 2014-06-26 | Fujitsu Semiconductor Ltd | 半導体集積回路及び論理回路 |
| CN103137706A (zh) * | 2013-02-28 | 2013-06-05 | 复旦大学 | 基于应变硅技术的深耗尽沟道晶体管 |
| CN103151383B (zh) * | 2013-03-06 | 2016-04-13 | 复旦大学 | 一种具有叠层结构的u型沟道隧穿晶体管及其制备方法 |
| TWI503982B (zh) * | 2013-05-10 | 2015-10-11 | Richtek Technology Corp | Ｎ型金屬氧化物半導體元件及其製造方法 |
| JP6127770B2 (ja) * | 2013-06-24 | 2017-05-17 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP6314477B2 (ja) | 2013-12-26 | 2018-04-25 | ソニー株式会社 | 電子デバイス |
| US9710006B2 (en) * | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
| CN105448708A (zh) * | 2014-09-02 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 多晶硅栅极的后处理方法、多晶硅栅极和静态随机存储器 |
| JP6359401B2 (ja) * | 2014-09-24 | 2018-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR102309566B1 (ko) * | 2015-03-20 | 2021-10-07 | 에스케이하이닉스 주식회사 | 반도체 소자 |
| KR102556027B1 (ko) * | 2015-09-10 | 2023-07-17 | 삼성디스플레이 주식회사 | 디스플레이장치 및 이의 제조방법 |
| WO2017105515A1 (en) | 2015-12-18 | 2017-06-22 | Intel Corporation | Stacked transistors |
| JP6304410B2 (ja) * | 2017-01-26 | 2018-04-04 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US20190103414A1 (en) * | 2017-10-04 | 2019-04-04 | Cypress Semiconductor Corporation | Embedded sonos with a high-k metal gate and manufacturing methods of the same |
| US10014390B1 (en) | 2017-10-10 | 2018-07-03 | Globalfoundries Inc. | Inner spacer formation for nanosheet field-effect transistors with tall suspensions |
| US11152396B2 (en) | 2017-12-26 | 2021-10-19 | Intel Corporation | Semiconductor device having stacked transistors and multiple threshold voltage control |
| US10840335B2 (en) | 2018-11-16 | 2020-11-17 | Atomera Incorporated | Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance |
| US10854717B2 (en) | 2018-11-16 | 2020-12-01 | Atomera Incorporated | Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance |
| US10840337B2 (en) | 2018-11-16 | 2020-11-17 | Atomera Incorporated | Method for making a FINFET having reduced contact resistance |
| US10847618B2 (en) | 2018-11-16 | 2020-11-24 | Atomera Incorporated | Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance |
| US10840336B2 (en) | 2018-11-16 | 2020-11-17 | Atomera Incorporated | Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods |
| TWI714492B (zh) * | 2020-04-07 | 2020-12-21 | 通嘉科技股份有限公司 | 高壓半導體裝置以及相關之電源供應器 |
| US11411087B2 (en) | 2020-12-04 | 2022-08-09 | Globalfoundries U.S. Inc. | Integrated circuit (IC) structure with high impedance semiconductor material between substrate and transistor |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179160A (ja) * | 1990-11-09 | 1992-06-25 | Hitachi Ltd | 半導体装置 |
| JPH05183159A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH098296A (ja) * | 1995-06-23 | 1997-01-10 | Hitachi Ltd | 半導体装置 |
| JPH11500873A (ja) * | 1995-12-15 | 1999-01-19 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ＳｉＧｅ層を具えた半導体電界効果デバイス |
| JP2000243958A (ja) * | 1999-02-24 | 2000-09-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2000299462A (ja) * | 1999-04-15 | 2000-10-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002198529A (ja) * | 2000-10-18 | 2002-07-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59193066A (ja) * | 1983-04-15 | 1984-11-01 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置 |
| US5923985A (en) * | 1987-01-05 | 1999-07-13 | Seiko Instruments Inc. | MOS field effect transistor and its manufacturing method |
| JPH04186774A (ja) * | 1990-11-21 | 1992-07-03 | Hitachi Ltd | 半導体装置 |
| JP2899122B2 (ja) * | 1991-03-18 | 1999-06-02 | キヤノン株式会社 | 絶縁ゲートトランジスタ及び半導体集積回路 |
| JP3146045B2 (ja) * | 1992-01-06 | 2001-03-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH07312423A (ja) * | 1994-05-17 | 1995-11-28 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
| US5559368A (en) * | 1994-08-30 | 1996-09-24 | The Regents Of The University Of California | Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation |
| JP2701762B2 (ja) * | 1994-11-28 | 1998-01-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH09121049A (ja) * | 1995-10-25 | 1997-05-06 | Sony Corp | 半導体装置 |
| JPH10189766A (ja) * | 1996-10-29 | 1998-07-21 | Hitachi Ltd | 半導体集積回路装置およびその製造方法ならびに半導体ウエハおよびその製造方法 |
| JP4253052B2 (ja) * | 1997-04-08 | 2009-04-08 | 株式会社東芝 | 半導体装置 |
| US6444550B1 (en) * | 1999-08-18 | 2002-09-03 | Advanced Micro Devices, Inc. | Laser tailoring retrograde channel profile in surfaces |
| DE19940362A1 (de) * | 1999-08-25 | 2001-04-12 | Infineon Technologies Ag | MOS-Transistor und Verfahren zu dessen Herstellung |
| JP2001068674A (ja) * | 2000-08-10 | 2001-03-16 | Canon Inc | 絶縁ゲートトランジスタ及び半導体集積回路 |
| US7064399B2 (en) * | 2000-09-15 | 2006-06-20 | Texas Instruments Incorporated | Advanced CMOS using super steep retrograde wells |
| JP2003086706A (ja) * | 2001-09-13 | 2003-03-20 | Sharp Corp | 半導体装置及びその製造方法、スタティック型ランダムアクセスメモリ装置並びに携帯電子機器 |
| JP2003031803A (ja) * | 2001-07-19 | 2003-01-31 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JPWO2003063254A1 (ja) * | 2002-01-21 | 2005-05-26 | 松下電器産業株式会社 | 半導体装置 |
| CN100399576C (zh) * | 2002-03-28 | 2008-07-02 | 先进微装置公司 | 于沟道区域中具有退化掺杂分布的半导体组件及用于制造该半导体组件的方法 |
| KR100410574B1 (ko) * | 2002-05-18 | 2003-12-18 | 주식회사 하이닉스반도체 | 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| JP4020730B2 (ja) * | 2002-08-26 | 2007-12-12 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004214578A (ja) * | 2003-01-09 | 2004-07-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7294877B2 (en) * | 2003-03-28 | 2007-11-13 | Nantero, Inc. | Nanotube-on-gate FET structures and applications |
| US7638841B2 (en) * | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| JP2005101278A (ja) * | 2003-09-25 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7057216B2 (en) * | 2003-10-31 | 2006-06-06 | International Business Machines Corporation | High mobility heterojunction complementary field effect transistors and methods thereof |
| US7462908B2 (en) * | 2004-07-14 | 2008-12-09 | International Rectifier Corporation | Dynamic deep depletion field effect transistor |
| JP4540438B2 (ja) * | 2004-09-27 | 2010-09-08 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP4604637B2 (ja) * | 2004-10-07 | 2011-01-05 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| KR100652381B1 (ko) * | 2004-10-28 | 2006-12-01 | 삼성전자주식회사 | 다수의 나노 와이어 채널을 구비한 멀티 브릿지 채널 전계효과 트랜지스터 및 그 제조방법 |
| US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
| KR100663974B1 (ko) * | 2005-02-03 | 2007-01-02 | 재단법인서울대학교산학협력재단 | 복수개의 도핑층을 갖는 전하트랩 메모리 셀의 구조 및 그 제조방법과 동작방법 |
| US7170120B2 (en) * | 2005-03-31 | 2007-01-30 | Intel Corporation | Carbon nanotube energy well (CNEW) field effect transistor |
| US7271079B2 (en) * | 2005-04-06 | 2007-09-18 | International Business Machines Corporation | Method of doping a gate electrode of a field effect transistor |
| JPWO2007136102A1 (ja) * | 2006-05-23 | 2009-10-01 | 日本電気株式会社 | 集積回路、及び半導体装置の製造方法 |
| US7818702B2 (en) * | 2007-02-28 | 2010-10-19 | International Business Machines Corporation | Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates |
| US7759714B2 (en) * | 2007-06-26 | 2010-07-20 | Hitachi, Ltd. | Semiconductor device |
| US7795677B2 (en) * | 2007-09-05 | 2010-09-14 | International Business Machines Corporation | Nanowire field-effect transistors |
-
2010
- 2010-09-15 CN CN201080054379.4A patent/CN102640274B/zh active Active
- 2010-09-15 JP JP2012532104A patent/JP2013507000A/ja active Pending
- 2010-09-15 CN CN201080054378.XA patent/CN102640269B/zh active Active
- 2010-09-15 EP EP10821022.0A patent/EP2483915B1/en active Active
- 2010-09-15 WO PCT/US2010/049000 patent/WO2011041110A1/en active Application Filing
- 2010-09-15 JP JP2012532105A patent/JP5829611B2/ja active Active
- 2010-09-15 KR KR1020127011008A patent/KR101746246B1/ko active IP Right Grant
- 2010-09-15 EP EP10821021.2A patent/EP2483916B1/en active Active
- 2010-09-15 WO PCT/US2010/048998 patent/WO2011041109A1/en active Application Filing
- 2010-09-15 KR KR1020127011021A patent/KR101757007B1/ko active IP Right Grant
- 2010-09-29 TW TW099132985A patent/TWI545758B/zh active
-
2015
- 2015-08-20 JP JP2015162854A patent/JP6170528B2/ja active Active
-
2016
- 2016-12-16 JP JP2016244655A patent/JP6371823B2/ja active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179160A (ja) * | 1990-11-09 | 1992-06-25 | Hitachi Ltd | 半導体装置 |
| JPH05183159A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH098296A (ja) * | 1995-06-23 | 1997-01-10 | Hitachi Ltd | 半導体装置 |
| JPH11500873A (ja) * | 1995-12-15 | 1999-01-19 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ＳｉＧｅ層を具えた半導体電界効果デバイス |
| JP2000243958A (ja) * | 1999-02-24 | 2000-09-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2000299462A (ja) * | 1999-04-15 | 2000-10-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002198529A (ja) * | 2000-10-18 | 2002-07-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7594401B2 (ja) | 2020-09-30 | 2024-12-04 | ラピスセミコンダクタ株式会社 | 静電気保護素子及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120081174A (ko) | 2012-07-18 |
| CN102640269A (zh) | 2012-08-15 |
| CN102640269B (zh) | 2015-08-12 |
| WO2011041109A1 (en) | 2011-04-07 |
| KR101746246B1 (ko) | 2017-06-12 |
| EP2483916B1 (en) | 2019-06-12 |
| JP6170528B2 (ja) | 2017-07-26 |
| KR101757007B1 (ko) | 2017-07-26 |
| TW201133849A (en) | 2011-10-01 |
| EP2483915A4 (en) | 2015-07-01 |
| JP2013507001A (ja) | 2013-02-28 |
| TWI545758B (zh) | 2016-08-11 |
| EP2483916A1 (en) | 2012-08-08 |
| EP2483916A4 (en) | 2015-07-01 |
| JP2017055140A (ja) | 2017-03-16 |
| JP2013507000A (ja) | 2013-02-28 |
| EP2483915B1 (en) | 2019-06-12 |
| JP6371823B2 (ja) | 2018-08-08 |
| CN102640274B (zh) | 2016-05-11 |
| WO2011041110A1 (en) | 2011-04-07 |
| JP5829611B2 (ja) | 2015-12-09 |
| KR20120081173A (ko) | 2012-07-18 |
| EP2483915A1 (en) | 2012-08-08 |
| CN102640274A (zh) | 2012-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6371823B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| US11887895B2 (en) | Electronic devices and systems, and methods for making and using the same | |
| WO2011062788A1 (en) | Electronic devices and systems, and methods for making and using the same | |
| JP6042501B2 (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150820 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160923 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161018 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170606 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170630 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6170528 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |