JPWO2007136102A1 - 集積回路、及び半導体装置の製造方法 - Google Patents

集積回路、及び半導体装置の製造方法 Download PDF

Info

Publication number
JPWO2007136102A1
JPWO2007136102A1 JP2008516723A JP2008516723A JPWO2007136102A1 JP WO2007136102 A1 JPWO2007136102 A1 JP WO2007136102A1 JP 2008516723 A JP2008516723 A JP 2008516723A JP 2008516723 A JP2008516723 A JP 2008516723A JP WO2007136102 A1 JPWO2007136102 A1 JP WO2007136102A1
Authority
JP
Japan
Prior art keywords
channel
impurity
film
channel film
impurities
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008516723A
Other languages
English (en)
Inventor
信 宮村
信 宮村
竹内　潔
潔 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2007136102A1 publication Critical patent/JPWO2007136102A1/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

集積回路は、絶縁膜上に半導体層からなるチャネル膜が形成された複数個のＭＩＳＦＥＴを有する。各ＭＩＳＦＥＴのチャネル膜厚は相異なり、前記チャネル膜に含まれる不純物の単位面積あたりの濃度が、チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなるという相関関係が成立する。これにより、チャネル膜厚の変化に起因した閾値電圧の変動が抑制される。この場合に、前記複数個のＭＩＳＦＥＴのチャネル膜厚は設計値が同一であり、且つ各ＭＩＳＦＥＴのチャネル膜厚の相異は設計値からの統計的なばらつきによるものであってもよい。前記不純物の単位面積あたりの濃度は、前記チャネル膜厚に比例しているか、又は、前記チャネル膜厚に対して下に凸の関数である。

Description

本発明は、薄膜チャネルを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の閾値電圧のばらつきを低減するのに好適な半導体装置、集積回路、及び半導体装置の製造方法に関する。
大規模集積回路（ＬＳＩ：Large Scale Integration）の高集積化及び動作の高速化等の種々の特性向上のため、その基本的な構成要素であるＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semi-Conductor Field Effect Transistor）の微細化が進められてきた。この微細化は素子の三次元的な寸法を同時に縮小するスケーリング則に依って行われている。
ＭＯＳＦＥＴのスケーリングにおける重要な要請として、三次元的な実寸法の微細化と共に、ＦＥＴ（Field Effect Transistor）のソース及びドレーンを結んだ横方向の電位差と、ゲート電極から深さ方向に見た縦方向の電位差を同時に低減させ、素子内部の電界強度自体も一定に保つことが求められている。このようなスケーリングを行うことで電源電圧（Ｖｄｄ）の低減は、ＭＯＳＦＥＴの動作電力の低減に効果的に働き、ＬＳＩの年々の高性能化を可能にしてきた。
一方でＶｄｄ低減の影響として、動作時電流（Ｉｏｎ）を確保するために閾値電圧（Ｖｔｈ）も低下させる必要が生じている。閾値電圧の低下は、ＦＥＴのオフ時におけるソース・ドレーン間を流れるサブスレッショルドリーク電流を増大させる要因となり、結果としてＶｄｄを低下させることによるＬＳＩの低消費電力化のメリットが損なわれつつある。更に、チャネル長が０．１ミクロン以下のデバイス世代では、ソース領域及びドレーン領域の静電的な結合がより強くなる（短チャネル効果）ために、サブスレッショルドリーク電流は顕著に増大し、デバイスの微細化を妨げる大きな要因となっている。
サブスレッショルドリークを抑制する方法は種々提案されているが、チャネル膜厚の薄い薄膜チャネル型ＭＩＳＦＥＴは、従来のバルク型ＭＩＳＦＥＴに比べて短チャネル効果を抑制し、サブスレッショルドリーク電流を低減できることが知られている。公知の薄膜チャネル型ＭＩＳＦＥＴとして、ＦｉｎＦＥＴ（Fin Field Effect Transistor）、ＳＯＩ（Silicon on Insulator）型ＦＥＴ、平面ダブルゲート型ＦＥＴ、オメガゲート型ＦＥＴ等が提案されている。
しかしながら、薄膜チャネル型ＭＩＳＦＥＴにおいて、ゲート長微細化を進めながら短チャネル効果を抑制するためには、薄膜チャネル領域の膜厚を同時に薄膜化する必要があり、例えば完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、チャネル膜厚をゲート長の１／４程度に維持する必要がある。
このようなごく薄いチャネル膜厚を有する薄膜チャネル型ＭＩＳＦＥＴは製造上の困難さが増すだけでなく、チャネル膜厚の揺らぎに対するデバイスの素子特性のばらつきも大きくなってしまうという問題点がある。
チャネル膜厚の揺らぎによるＶｔｈ変動を抑えるために、種々の方法が考案されている。例えば、特許文献１においては、ＳＯＩのチャネル領域の不純物濃度が上部部位から下部部位にかけて低くなる方法が示されている。この方法によれば、チャネル膜厚の変動に対して、チャネル膜厚中の不純物の総量の変動を低く抑えることができる。
また、特許文献２においては、埋め込み酸化膜層のチャネル膜厚に応じた深さに、固定電荷層を設けることでＶｔｈの変動を抑制する方法が示されている。
また、特許文献３においては、ＳＯＩ型ＭＩＳＦＥＴからなる集積回路において、チャネル膜厚とその不純物濃度を記憶する記憶素子を介して、バックゲートに電圧を印加することでＶｔｈ変動を補正する半導体装置が開示されている。
特開２００４−２８９００１号公報 特開２００２−２９９６３４号公報 特許第３５８５９１２号公報 Kiyoshi Takeuchi、Toru Tatsumi、Akiko Furukawa 著、｀Channel Engineering for the Reduction of Random-Dopant-Placement-Induced Threshold Voltage Fluctuation）’、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．、１９９５年、ｐ．６７−７０
しかしながら、上述の従来技術には以下に示すような問題点がある。
特許文献１及び２においては、Ｖｔｈ変動の抑制は主にゲート長が十分に長い、所謂、長チャネルトランジスタに対して考慮されており、短チャネルトランジスタにおけるＶｔｈの低下（短チャネル効果、又はＤＩＢＬ（Drain Induced Barrier Lowering））がチャネル膜厚に依存して変動する成分は考慮されていない。半導体回路において大部分の割合を占める短チャネルトランジスタのＶｔｈ変動が抑制されなければ、ＳＯＩ構造の利点は致命的に減少する。
更に、特許文献３に示されるような、基板電位を制御する回路を備えた半導体装置では、Ｖｔｈ変動の補正は正確に行われるものと考えられるが、一方で回路のオーバーヘッドが大きくなることが懸念される。また、ＦｉｎＦＥＴ等のバックゲートを形成することができない薄膜チャネル型ＭＩＳＦＥＴでは、このような手段を利用できない。
上述のように、薄膜チャネル型ＭＩＳＦＥＴではチャネル膜厚のばらつきがＶｔｈを変動させ、デバイス特性がばらつくことが知られていた。しかしながら、公知の方法では簡素な方法で、特に短チャネルのトランジスタにおいて、チャネル膜厚の変化に起因したＶｔｈの変動を抑制することができなかった。
本発明はかかる問題点に鑑みてなされたものであって、薄膜チャネル型ＭＩＳＦＥＴにおいて、チャネル膜厚の変化に起因した閾値電圧の変動が抑制された半導体装置、集積回路、及び半導体装置の製造方法を提供することを目的とする。
本発明に係る集積回路は、絶縁膜上に半導体層からなるチャネル膜が形成された複数個のＭＩＳＦＥＴを有し、前記各ＭＩＳＦＥＴのチャネル膜厚は相異なり、前記チャネル膜に含まれる不純物の単位面積あたりの濃度が、チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなるという相関関係が成立することを特徴とする。
前記複数個のＭＩＳＦＥＴのチャネル膜厚は設計値が同一であり、且つ各ＭＩＳＦＥＴのチャネル膜厚の相異は設計値からの統計的なばらつきによるものであってもよい。
前記不純物の単位面積あたりの濃度は、前記チャネル膜厚に比例していてもよい。
前記不純物の単位面積あたりの濃度は、前記チャネル膜厚の下に凸な関数であってもよい。
本発明に係る他の集積回路は、絶縁膜上に半導体層からなるチャネル膜が形成された複数個のＭＩＳＦＥＴを有し、前記チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、前記閾値電圧の標準偏差σＶｔｈが極小となる体積濃度を含むことを特徴とする。
この場合に、前記複数個のＭＩＳＦＥＴのチャネル膜厚は設計値が同一であり、且つ各ＭＩＳＦＥＴのチャネル膜厚の相異は設計値からの統計的なばらつきによるものであってもよい。
また、１５乃至８０ｎｍの範囲の前記ゲート長Ｌにおいて、前記閾値電圧の標準偏差σＶｔｈが極小となる前記不純物の体積濃度Ｎｃｈは、−ｃ≦ｌｏｇ１０（Ｎｃｈ）＋ａ・ｌｏｇ１０（Ｌ）−ｂ≦ｃ（但し、ａ＝１．３３、ｂ＝１９．９、ｃ＝０．４）を満たすことが好ましい。
前記不純物のチャネル膜表面から深さ方向への体積濃度分布は、深さによらず一定であってもよい。
前記不純物のチャネル膜表面から深さ方向への体積濃度分布は、深さが深いほど高濃度であってもよい。また、前記チャネル膜底面における体積濃度は、前記閾値電圧の標準偏差σＶｔｈが極小となる体積濃度であることが好ましい。
前記ＭＩＳＦＥＴはダブルゲート型であって、前記不純物のチャネル膜表面から膜厚方向への体積濃度分布は、前記チャネル膜の一方の表面では低く、且つ他方の表面では高いものであってもよい。
前記ＭＩＳＦＥＴは、ＦｉｎＦＥＴ、ＳＯＩ型ＦＥＴ、又は平面ダブルゲート型ＦＥＴであってもよい。
本発明に係る半導体装置の製造方法は、絶縁膜上に半導体層からなるチャネル膜が形成されたＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記チャネル膜に含まれる不純物の単位面積あたりの濃度が、前記チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなるように前記チャネル膜に不純物を導入することを特徴とする。
本発明に係る半導体装置の製造方法は、絶縁膜上に半導体層からなるチャネル膜が形成されたＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、前記閾値電圧の標準偏差σＶｔｈが極小となる体積濃度を含むように、前記不純物を前記チャネルに導入することを特徴とする。
本発明に係る半導体装置の製造方法は、絶縁膜上に半導体層からなるチャネル膜が形成されたＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつき及び不純物の深さ方向の体積濃度のばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、前記閾値電圧の標準偏差σＶｔｈが極小となる体積濃度を含むように、前記不純物を前記チャネルに導入することを特徴とする。
前記不純物を導入する工程は、平均飛程距離の異なる複数回のイオン注入により実施することができる。
前記不純物を導入する工程は、前記不純物のチャネル膜表面から深さ方向への体積濃度分布のピークが、設計上のチャネル膜底面より深い位置となるようなイオン注入を含むことができる。
前記不純物を導入する工程は、前記チャネル膜の両面に反転層が形成されて動作する前記ＭＩＳＦＥＴにおいて、前記チャネル膜の一方の面からイオン注入を実施し、前記イオンの平均飛程が前記チャネル膜の他方の面の前記チャネル膜領域外側に設定されるようなイオン注入を含むことができる。
前記不純物を導入する工程は、前記チャネル膜領域をエピタキシャル成長するときに同時に行ってもよい。
前記不純物を導入する工程は、前記不純物の外方拡散によって前記チャネル膜表面の前記不純物を低減させる工程を含んでいてもよい。
本発明によれば、絶縁膜上に半導体層が形成された複数のＭＩＳＦＥＴを有する集積回路において、チャネル膜厚の設計値からの統計的なばらつき及び不純物のチャネル膜表面から深さ方向への体積濃度のばらつきの各影響に起因する閾値電圧のばらつきを効果的に抑制することができる。
ゲート長と閾値電圧との関係を膜厚に対して示す図である。 ＳＯＩ型ＭＩＳＦＥＴの閾値電圧をシミュレーションするために用いたデバイス構造及びパラメータを示した模式図である。 均一なチャネル不純物の各条件におけるチャネル膜厚と閾値電圧との関係を示した図である。 σＴｓｉ＝１ｎｍにおける、チャネル不純物濃度と閾値電圧ばらつきとの関係を、複数のＴｓｉの設計値に対して示した図である。 チャネル不純物と閾値ばらつきとの関係を、複数の設計ゲート長に対して示した図である。 チャネル不純物と閾値電圧ばらつきとの関係を、チャネル膜厚の統計的なばらつき及び不純物位置のランダムなばらつきの各要因を考慮して示した図である。 チャネル膜厚の統計的なばらつき及び不純物位置のランダムなばらつきの夫々の要因を考慮したときのＶｔｈばらつきが極小となるチャネル不純物濃度領域を設計ゲート長に対して示した図である。 （ａ）は、本発明の第１の実施形態における薄膜チャネル領域へのイオン注入法を示す図、（ｂ）は、本発明の第１の実施形態におけるチャネルドーピングの効果を示す図である。 本発明の第１の実施形態における薄膜チャネルＭＩＳＦＥＴの構成を示す断面図である。 （ａ）乃至（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ｄ）乃至（ｆ）は、図１０に続く第２の実施形態の製造方法を工程順に示す断面図である。 （ａ）乃至（ｂ）は、本発明の第２の実施形態の第１の変形例に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態の第１の変形例における薄膜チャネル領域への不純物導入法を示す図である。 （ａ）乃至（ｂ）は、本発明の第２の実施形態の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態の第２の変形例における薄膜チャネル領域への不純物導入法を示す図である。 （ａ）乃至（ｂ）は、本発明の第２の実施形態の第３の変形例に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態の第３の変形例における薄膜チャネル領域への不純物導入法を示す図である。 （ａ）乃至（ｂ）は、本発明の第２の実施形態の第４の変形例に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態の第４の変形例における薄膜チャネル領域への不純物導入法を示す図である。 （ａ）乃至（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ｅ）乃至（ｇ）は、図２０に続く第３の実施形態の製造方法を工程順に示す断面図である。 本発明の第３の実施形態における薄膜チャネル領域への不純物導入法を示す図である。 本発明の第３の実施形態において、イオン注入法によるフィン片側からの薄膜チャネルへの不純物導入を示す図である。 本発明の第４の実施形態における平面型ダブルゲートＦＥＴの構成を示す断面図である。
符号の説明
１、９１；半導体基板
２、２２、４２、５２、６２、７２、８２、９２；埋め込み酸化膜
３、２３、４３、５３、６５、７３；シリコン薄膜
４、２４、４４、５４、６４、７４；素子分離領域
５、６；拡散層
７；チャネル領域
８、２６、９６；ゲート絶縁膜
９、２８、９７；ゲート電極
１０、８９；サイドウォール
１１；シリサイド領域
２１、４１、５１、６１、７１、８１；シリコン基板
２５、４５、６６、７５；犠牲酸化膜
２７；電極層
３０；不純物拡散領域
５５；シリコンエピタキシャル層
６３；拡散防止層
６６、７５、８６；犠牲酸化膜層
７６；酸化膜層
８３；シリコン膜
８４；ハードマスク
８５；フィン
８７；ゲート酸化膜
８８；ゲート電極
９０；ソース・ドレーン拡散領域
９３；ソース領域
９４；ドレーン領域
９５；薄膜チャネル領域
９８；ゲート側壁
以下、本発明の実施の形態について添付の図面を参照して詳細に説明する。先ず、本発明の特徴について説明した後に、各実施形態について説明する。なお、以下、集積回路というときには複数個のＭＩＳＦＥＴを有する場合であるのに対して、半導体装置というときには１又は複数個のＭＩＳＦＥＴを有するものとする。特に、以下で述べるチャネル膜への不純物の導入方法及び濃度分布は、１個のＭＩＳＦＥＴを有する半導体装置に対しても当然成り立つものである。
以下では、先ず、本発明の特徴を詳細に説明するために、具体的な例として、チャネル領域の不純物濃度を一定とした平面ＳＯＩ型ＭＩＳＦＥＴを例にとって説明する。但し、ＦｉｎＦＥＴ、ダブルゲートＭＩＳＦＥＴ、サラウンディングゲート型ＭＩＳＦＥＴ等、チャネル領域が完全に空乏化して動作する他の公知の薄膜チャネルを有するＭＩＳＦＥＴにおいても、平面ＳＯＩ型ＭＩＳＦＥＴと同様の結果が成り立つ。
図１は、ゲート長と閾値電圧との関係を膜厚に対して示す図であり、ＭＩＳＦＥＴのチャネル膜厚が厚い場合（厚いＴｓｉ、Ｔｓｉ：チャネル膜厚）と、チャネル膜厚が薄い場合（薄いＴｓｉ）に対して、ゲート長と閾値電圧との関係を示したものである。概念的には、図１に示すように、設計ゲート長において、チャネル膜厚Ｔｓｉの変動に起因するＤＩＢＬの変化と、長チャネルＶｔｈの変化が相殺するように不純物濃度を決定する。ここで、長チャネルＶｔｈの変化とは、ゲート長を大きくしたときの厚いＴｓｉに対する閾値電圧と薄いＴｓｉに対する閾値電圧との差である。このような不純物濃度と設計ゲート長との関係を調べるために、図２に示すようなデバイスの構造上のパラメータ（Ｌ：ゲート長、Ｔｓｉ：チャネル膜厚、Ｎｃｈ：チャネル不純物濃度）を各々変化させて、Ｎ型ＭＯＳＦＥＴの閾値電圧Ｖｔｈを、デバイスシミュレータを用いて計算した。ここでＶｔｈは、ソース・ドレーン間の電流Ｉｄｓが
Figure 2007136102
となるゲート電圧により定義した。Ｗはゲート幅である。また、ゲート電極の仕事関数は、Ｓｉ（シリコン）のミッドギャップに相当する値を用いた。ソース領域及び支持基板の電位は０Ｖとし、ドレーン領域の電位は１Ｖとした。なお、図２の詳細を述べれば、膜厚５０ｎｍの埋め込み酸化膜上に、半導体層が形成されており、この半導体層はソース領域、ドレーン領域、及びこれらの領域の間に挟まれたチャネル領域からなる。膜厚Ｔｓｉのチャネル領域には、濃度Ｎｃｈでチャネル不純物が導入されており、チャネル領域の上方には、膜厚１．７ｎｍの反転膜を介してゲートが形成されている。ゲートの長さはＬである。
例えば、Ｌ＝５０ｎｍにおける計算の結果として、チャネル膜厚Ｔｓｉとチャネル不純物濃度Ｎｃｈに対するＶｔｈの依存性は、図３のように求められる。ここで、チャネル不純物濃度Ｎｃｈは、体積濃度である。図３によれば、不純物濃度が低くゼロに近いとＴｓｉの依存性が大であるが（即ち、膜厚Ｔｓｉが増大するにつれて、閾値電圧Ｖｔｈも増大する）、不純物濃度を増加させると改善される。特に、この例ではチャネル不純物濃度Ｎｃｈを１×１０１８ａｔ／ｃｍ３（ａｔ：原子数）程度とすることで、ＶｔｈがＴｓｉの依存性を持たなくなる。不純物濃度を更に増加させると、再びＴｓｉの依存性が大きくなる（即ち、膜厚Ｔｓｉが増大するにつれて、閾値電圧Ｖｔｈが減少する）。不純物濃度が１×１０１８ａｔ／ｃｍ３より低い場合は、主としてＤＩＢＬによりＴｓｉ厚膜側でＶｔｈが低下し、不純物濃度がこれより高い場合には、チャネル不純物量の増加によりＴｓｉ厚膜側でＶｔｈが高くなる。
図４では、Ｌ＝５０ｎｍの場合について、σＴｓｉ（Ｔｓｉ揺らぎの標準偏差）＝１ｎｍにおける、チャネル不純物濃度ＮｃｈとσＶｔｈ（Ｖｔｈばらつきの標準偏差）との関係を、各膜厚（Ｔｓｉ＝１２ｎｍ、１４ｎｍ、１６ｎｍ、１８ｎｍ）に対して示す。図４に示すように、Ｔｓｉの値にかかわらず、σＶｔｈが最小となる不純物濃度は、ほぼ一意に決まり、１×１０１８ａｔ／ｃｍ３程度であることがわかる。更に同様に、Ｌ＝１５、２５、５０ｎｍにおいて、チャネル不純物濃度とσＶｔｈとの関係を、図５に示す（σＴｓｉ＝１ｎｍ、Ｔｓｉ＝Ｌ／３として計算）。図５に示すように、Ｌが小さくなるほど、σＶｔｈが最小となるＮｃｈは増加する傾向があることがわかる。
一方で、チャネル不純物濃度が高くなりすぎると、空乏層内部の不純物位置がランダムにばらつく効果（不純物ばらつき）によるＶｔｈのばらつきが無視できなくなる。本発明においては、チャネル膜厚は埋め込み酸化膜厚に比べ十分に薄いという仮定のもとで、ＳＯＩにおけるＭＯＳＦＥＴのＶｔｈばらつきを表現するため、非特許文献１を参照して下記数式２によりＶｔｈのばらつきを見積もった。
Figure 2007136102
ｑは電荷素量、Ｃｏｘはゲート絶縁膜の反転容量である。
ここで、ＳＲＡＭ（Static Random Access Memory）回路に用いられるセルトランジスタの寸法に近いＷ＝２×Ｌの関係を仮定して、図５に図示したＬ＝２５ｎｍにおけるＴｓｉ揺らぎ起因のσＶｔｈに加えて、不純物ばらつきの影響を重ねて図示すると図６のようになる。更に、図６には、Ｔｓｉの統計的なばらつきと不純物ばらつきの両者の要因の合算として分散和を計算し、得られたσＶｔｈを重ねて図示している。このように、不純物ばらつきを考慮すると、σＶｔｈを極小化する最適なチャネル不純物濃度は低濃度側にシフトする。
次に、Ｌ＝１５ｎｍから８０ｎｍまでのゲート長Ｌに対して、上述のσＶｔｈを極小化する最適なチャネル不純物濃度範囲を図示すると図７のようになる。即ち、図７では、チャネル膜厚揺らぎのみを考慮した場合のσＶｔｈを極小化するチャネル不純物濃度範囲と、更に不純物ばらつきも加えて考慮した場合のσＶｔｈを極小化するチャネル不純物濃度範囲とを図示している。以上より、最適なチャネル濃度範囲はＴｓｉ等のパラメータに対する依存性は少なく、主としてゲート長を考慮すれば、決まることが明らかである。また、図７に示される最適な濃度範囲を包含するようなゲート長Ｌ［ｎｍ］とチャネル不純物濃度Ｎｃｈ［ａｔ／ｃｍ3］との関係は概ね下記数式３によって与えられる。
Figure 2007136102
この具体例のように、チャネル薄膜中の単位体積あたりの不純物濃度が一定である場合には、チャネルに含まれる単位面積あたりの不純物の濃度［ａｔ／ｃｍ２］は、チャネル膜厚に比例する。従って、チャネル膜厚が統計的にばらついた場合には、各薄膜チャネル型ＭＩＳＦＥＴのチャネルに含まれる単位面積あたりの不純物の濃度は、チャネル膜厚が厚いほど大きくなる。
上記の具体例では、平面ＳＯＩ型ＭＩＳＦＥＴを仮定して議論したが、ＦｉｎＦＥＴ、平面ダブルゲートＦＥＴ、サラウンディングゲートＦＥＴ等の他の薄膜チャネル型ＭＩＳＦＥＴにおいても同等の議論が可能である。これらの構造においても、最適なチャネル不純物濃度は概ね数式３に従う。
更に、上記の具体例では、チャネル薄膜中の単位体積あたりの不純物濃度は均一且つ一定であると仮定して議論を進めたが、チャネル薄膜中の不純物濃度がチャネル表面から深さ方向に濃くなる、所謂レトログレード構造を仮定しても同様の議論が成立する。また、極限的には、チャネル表面には不純物を導入せず、チャネル薄膜の底面のみに不純物を導入し、ＤＩＢＬのばらつきを打ち消すことが可能である。この場合でも、チャネル底面の単位体積あたりの不純物濃度は数式３に従うように設計すると良い。このようにすることで、より少量のチャネル不純物でＤＩＢＬの変動によるＶｔｈばらつきを抑制できるため、不純物ばらつきによるＶｔｈばらつきの成分を減少させることが可能である。
次に、本発明の第１の実施形態に係る半導体装置及び集積回路について説明する。図９は、本実施形態における薄膜チャネル型ＭＩＳＦＥＴの構成を示す断面図である。
図９に示すように、本実施形態における薄膜チャネル型ＭＩＳＦＥＴにおいては、半導体基板１上に埋め込み酸化膜２及びシリコン薄膜３が順次形成され、ＳＯＩ構造が形成されている。また、埋め込み酸化膜２上には、トレンチ分離によって、素子分離領域４が形成されている。素子分離領域４内のシリコン薄膜３には、ソース・ドレーンの拡散層５、６、及びこれらの拡散層の間にチャネル領域７が形成され、チャネル領域７には深さ方向に所定の濃度の不純物が均一に導入されている。この不純物の体積濃度は、設計ゲート長において、チャネル膜厚のばらつき及び不純物のばらつきに起因する閾値電圧のばらつきを極小化する濃度であり、一例として、図６又は図７に示したチャネル不純物濃度である。このように、チャネル領域７に含まれる不純物濃度は一定であるため、チャネル領域７に含まれる不純物の単位面積あたりの濃度は、チャネル膜厚に比例する。チャネル領域７上には、ゲート絶縁膜８を介してゲート電極９形成されており、このゲート電極９の側壁にはサイドウォール１０が形成されている。また、ゲート電極９、拡散層５、６の上部に夫々設けられたシリサイド領域１１を介して、トランジスタは配線される。図示しないが、トランジスタ素子上部には、層間絶縁膜とプラグ及び配線等が形成され、集積回路としての機能を提供する。本実施形態は、上述のように構成された薄膜チャネル型ＭＩＳＦＥＴを有する半導体装置、及びこれら複数の薄膜ＭＩＳＦＥＴを有する集積回路である。このように、本実施形態においては、チャネル領域に含まれる不純物の単位面積あたりの濃度が、前記チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなるようにチャネル領域に不純物が導入されており、特に、その濃度はチャネル膜厚に比例している。
ここで、薄膜チャネル領域に対して、不純物を均一に導入する方法について説明する。薄膜チャネル領域に対する均一な不純物導入は、チャネル注入を複数回に分けて行う方法、又はドープトエピタキシャル成長技術等を用いることで実現することができる。
例えば、チャネル注入によって不純物を導入する場合、図８（ａ）に示すように、平均飛程の異なるチャネル注入を複数回に分けて実施することで、薄膜チャネル領域の深さ方向に均一に不純物を導入することができる。このとき、不純物の注入範囲をチャネル膜厚Ｔｓｉのばらつく範囲よりも十分に広く設定する必要がある。従って、複数回のイオン注入の内、少なくとも１回は、設計上のチャネル膜厚よりも深い位置に平均飛程が達していることが望ましい。図８（ａ）においては、埋め込み酸化膜上にシリコン薄膜が形成され、更に、シリコン薄膜上には犠牲酸化膜が設けられており、この犠牲酸化膜上方からイオン注入による不純物の導入を行う。この例では、平均飛程の異なるチャネル注入を３回に分けて実施している。そして、平均飛程の最も長いイオン注入の不純物濃度のピークは、埋め込み酸化膜内に位置している。また、図８（ｂ）は、チャネルドーピングの効果を示す図であり、所定の濃度の不純物を薄膜チャネルの深さ方向に均一に導入することにより、チャネル膜厚のばらつきによるＤＩＢＬ変動が打ち消されることを模式的に示している。なお、チャネル注入は、同型の不純物であれば、複数のイオン種を組み合わせて用いても良い。
薄膜チャネル領域を、不純物の原料種をシリコン原料と同時に供給して行う不純物ドープエピタキシャル成長により形成しても、均一な不純物分布を得ることができる。例えば、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって、ジシラン（Ｓｉ２Ｈ６）とジボラン（Ｂ２Ｈ２）（又はホスフィン（ＰＨ３））を同時供給してエピタキシャル成長することが好適である。また、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法により上記原料などを交互に供給することにより、エピタキシャル成長しても良い。不純物ドープエピタキシャル成長はＳＯＩ基板を作成するときに行っても良いし、ＳＯＩ基板の上部シリコン層をわずかに残すようにエッチングして、その後所定のボディ膜厚となるように不純物ドープエピタキシャル成長しても良い。あるいはＳＯＩ基板のシリコン層膜厚が設計チャネル膜厚よりも十分に薄ければ、元のシリコン層の上に直接に不純物ドープエピタキシャル成長しても良い。
又は、シリコン基板に格子整合するような膜（例えばシリコンゲルマニウム等）をヘテロエピタキシャル成長し、続けてシリコンの不純物ドープエピタキシャル成長を行い、その後へテロエピタキシャル層をエッチングにより除去した後、埋め込み酸化膜によってエッチング部分を埋め戻してＳＯＩ構造を形成してもよい。これらの方法により、不純物濃度が深さ方向で均一な薄膜チャネル領域を得ることができる。
また、形成された不純物濃度分布、及びチャネル膜厚と単位面積あたりのチャネル不純物濃度の相関は、種々の方法で確認することができる。例えば、チャネル深さ方向の不純物分布は、電子線ホログラフィー、ＳＣＡＭ（Scanning Capacitance Microscope）又はＫＰＦＭ（Kelvin Prove Force Microscopy）等を利用することにより、試料断面から観察したビルト・イン・ポテンシャルを通じて解析することが可能である。また、薄膜チャネルの単位面積あたりの不純物濃度は、試料表面の薄膜領域を選択的に電子線によって励起し、その特性Ｘ線を検出することで、チャネル薄膜中に含まれる不純物濃度を高感度に検出することができる。この方法及びチャネル膜厚を測定する公知の方法を組み合わせることで、チャネル膜厚と単位面積あたりのチャネル不純物濃度の相関を、例えばウエハ面内に渡って得ることができる。
本実施形態によれば、複数の薄膜チャネル型ＭＩＳＦＥＴを含む集積回路において、チャネル領域に均一に所定の体積濃度の不純物を導入することにより、チャネル膜厚の設計値からの統計的なばらつき及び不純物の深さ方向の濃度のばらつきに起因する閾値電圧のばらつきを抑制することができる。
従来技術においては、薄膜チャネルを有する完全空乏型ＭＩＳＦＥＴのチャネル不純物濃度は、専ら真性半導体に近いような低濃度であることが望ましいとされてきた。チャネル膜厚を十分薄く形成した薄膜トランジスタでは、短チャネル効果を抑制することが可能であるため、チャネル不純物濃度を低濃度とすることで、移動度の改善と不純物の位置及び数のばらつき（不純物ばらつき）に起因した閾値電圧ばらつきを低減させることができると考えられるためである。しかしながら、集積回路を構成するＭＩＳＦＥＴのチャネル膜厚が半導体層製造時に統計的にばらついた場合、仮に不純物濃度がゼロであっても、ＤＩＢＬ（Drain Induced Barrier Lowering）による閾値電圧のばらつきが発生する。本発明においては、所定の濃度の不純物をチャネルに導入することにより、チャネル膜厚のばらつきに起因する閾値電圧のばらつきを低減するものである。
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図１０（ａ）乃至（ｃ）は、本実施形態の製造方法を工程順に示す断面図であり、図１１（ｄ）乃至（ｆ）は、図１０に続く本実施形態の製造方法を工程順に示す断面図である。なお、以下では、Ｐ型ＭＯＳＦＥＴの製造方法を例に説明するが、適当なイオン種、注入エネルギー等を選択することで、Ｎ型ＭＯＳＦＥＴを作成することもできる。
先ず、図１０（ａ）に示すように、従来の方法により、シリコン基板２１上に埋め込み酸化膜２２とシリコン薄膜２３とを順次積層して形成する。その後、トレンチ分離によって素子分離領域２４を埋め込み酸化膜２２上に形成する。
次に、図１０（ｂ）に示すように、区画された素子分離領域２４内のシリコン薄膜２３及び素子分離領域２４上に、犠牲酸化膜２５を形成する。そして、犠牲酸化膜２５上方からＮ型のチャネル不純物をイオン注入により均一に導入する（図８を参照）。例えば、シリコン薄膜２３の膜厚が２０ｎｍ、犠牲酸化膜２５の膜厚が１０ｎｍ程度であれば、砒素を７．５ｋｅＶのエネルギーで１×１０１２ａｔ／ｃｍ２程度の注入量で注入した後、続けて砒素を２５ｋｅＶのエネルギーで２×１０１２ａｔ／ｃｍ２程度の注入量で注入し、更に、７０ｋｅＶのエネルギーで４×１０１２ａｔ／ｃｍ２程度の注入量で注入を行う。このようにすることで、シリコン薄膜２３中に深さ方向に均一に１×１０１８ａｔ／ｃｍ３程度の濃度の砒素を導入することができる。この後、チャネル不純物を活性化するために、公知の方法でアニール処理を行っても良い。この場合、チャネル不純物の外方拡散又は析出が生じないように、レーザアニールなど不純物の拡散が進行しないような条件でアニール処理を行うことが更に望ましい。その後、犠牲酸化膜２５を剥離する。
次に、図１０（ｃ）に示すように、シリコン薄膜２３及び素子分離領域２４上にゲート絶縁膜２６を形成し、引き続いて１０００Å程度の膜厚の電極層２７を形成する。ここで電極層２７は、ポリシリコン、ポリシリコンゲルマニウム、又はそれらの積層構造等から構成される。又は、金属ゲート電極とすることも可能である。
次に、パターニングによって得られたレジストパターンを、電極層２７上に形成したハードマスクに転写し、このハードマスクパターンにより電極層２７のエッチングを行う。その後、ポリシリコン層上のハードマスクを取り除き、図１１（ｄ）に示すように、ポリシリコンからなるゲート電極２８が形成される。
次に、５０乃至１０００Å程度の膜厚の酸化膜を形成する。更に、図１１（ｅ）に示すように、プラズマエッチバックにより、ゲート電極２８の側面にこの酸化膜からなるサイドウォール２９を形成する。次に、このサイドウォール２９をマスクとしてイオン注入を行い、ソース・ドレーンの不純物拡散領域３０を形成する。その後、公知の方法で熱処理を行い、ソース・ドレーン領域の不純物の活性化を行う。
更に、図１１（ｆ）に示すように、例えば、Ｃｏ又はＮｉ等の金属を蒸着し、熱処理によりシンターを行うサリサイドプロセスにより、ソース、ドレーン及びゲートの上面にシリサイド領域３１を形成する。以上の工程により、図９に示す本実施形態における薄膜チャネル型ＭＩＳＦＥＴが完成する。
このようにして作製された本実施形態におけるＭＩＳＦＥＴは、チャネル領域に均一に所定濃度の不純物を導入することにより、薄膜チャネル領域の膜厚が変動しても、Ｖｔｈのばらつきを最小限に抑えることができる（図８（ｂ）を参照）。
なお、本発明の実施形態における各部の形成方法については、夫々必須な工程のみを例示しており、実際のＭＯＳＦＥＴの製造においては、本発明の実施形態の記載に含まれない種々の工程を含んでいるものとする。また、各部の寸法、イオン注入のエネルギー、及び注入量等は、本発明の特許請求の範囲から把握される本発明の技術的範囲内で種々の変更が可能であり、本発明の範囲を制限するものでは無い。
次に、第２の実施形態の変形例について述べる。以下の変形例は、薄膜チャネル領域に含まれる不純物の単位面積あたりの濃度が、前記チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなり、且つチャネル表面から深さ方向に単位体積あたりの不純物濃度が濃くなるように設定したＳＯＩ型ＭＯＳＦＥＴの製造方法を開示するものである。
先ず、本発明の第２の実施形態の第１の変形例について説明する。図１２を参照して、本変形例に係る半導体装置の製造方法を説明する。先ず、図１２（ａ）に示すように、従来の方法により、シリコン基板４１上に埋め込み酸化膜４２及びシリコン薄膜４３を順次積層して形成する。その後、トレンチ分離によって素子分離領域４４を形成する。
次に、図１２（ｂ）に示すように、区画された素子分離領域４４内に、犠牲酸化膜４５を形成する。そして、犠牲酸化膜４５の上方から、平均飛程距離がシリコン薄膜４３よりも深い位置となるような条件で、チャネル不純物をイオン注入する。このようなイオン注入法により、チャネル膜厚が厚いほど不純物の単位面積あたりの濃度が大きくなり、且つチャネル表面から深さ方向に単位体積あたりの不純物濃度が濃くなるように不純物を導入することができる（図１３を参照）。
チャネル表面で不純物濃度が低くなるような不純物プロファイルは、従来、所謂レトログレード型の不純物分布として知られているが、本変形例で開示するイオン注入法及びそのプロファイルは、以下の点で公知の例とは異なる。即ち、単位面積あたりの不純物濃度が、チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなる、という更に特有の性質を併せ持つ不純物の導入方法となっている。また、チャネル膜の底面における単位体積あたりの不純物濃度を、チャネル膜厚の揺らぎ及び不純物ばらつきに起因するＶｔｈのばらつきを極小化する濃度に設定する。チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつき及び不純物のチャネル膜表面から深さ方向への体積濃度のばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、σＶｔｈが極小となる体積濃度をチャネル膜の底面部において含んでいる。また、仮に、この後のアニール工程により、チャネル不純物が再分布し、最終的にチャネル深さ方向に不純物分布がほぼ均一に形成された場合には、第１の実施形態と同様の不純物分布となる。このような不純物分布により、チャネル膜厚の統計的なばらつきに起因したＶｔｈのばらつきを抑制することが可能であり、且つ均一のチャネル不純物分布としたときに比べ、チャネル薄膜中の不純物の総量が低減されているため、不純物ばらつきによるＶｔｈのばらつきを低く抑えることができる。図１２（ｂ）以下の製造工程は、第２の実施形態と同様であるため、省略する。
次に、本発明の第２の実施形態の第２の変形例について説明する。図１４を参照して、本変形例に係る半導体装置の製造方法を説明する。先ず、図１４（ａ）に示すように、従来の方法により、シリコン基板５１上に埋め込み酸化膜５２及びシリコン薄膜５３を順次積層して形成する。ここでシリコン薄膜５３はデバイス設計上の膜厚よりも薄くなるように形成しておく。その後、トレンチ分離によって素子分離領域５４を形成する。
次に、第２の実施形態と同様にして、シリコン薄膜５３に均一に不純物を導入し、結晶性回復のためのアニール処理を行う。引き続いて、シリコン薄膜５３上に選択的にシリコンエピタキシャル層５５をエピタキシャル成長する。ここで、シリコンエピタキシャル層５５の膜厚は、シリコン薄膜５３とシリコンエピタキシャル層５５の合計の膜厚が、設計上のチャネル膜厚と等しくなるように選択する。またエピタキシャル成長時には不純物を導入しないか、シリコン薄膜５３中の不純物濃度よりも低い濃度で不純物を導入する（図１５参照）。図１４（ｂ）以下の製造工程は第２の実施形態と同様であるため、省略する。
上記のようにして得られたチャネル領域の不純物の濃度分布を、図１５に示す。図１５に示すように、チャネル膜表面に近いシリコンエピタキシャル層に導入された均一の不純物濃度は、シリコン薄膜中の均一の不純物濃度よりも低い。シリコン薄膜中における不純物濃度は、チャネル膜厚の揺らぎ及び不純物のばらつきに起因するＶｔｈばらつきを極小化する濃度である。即ち、チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつき及び不純物のチャネル膜表面から深さ方向への体積濃度のばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、σＶｔｈが極小となる体積濃度をチャネル膜の底面部において含んでいる。このようにして得られたＳＯＩ型ＭＯＳＦＥＴは、ＤＩＢＬの変動によるＶｔｈのばらつきを抑制することができ、且つ均一のチャネル不純物分布としたときに比べ、不純物ばらつきによるＶｔｈばらつきを低く抑えることが可能である。
次に、本発明の第２の実施形態の第３の変形例について説明する。図１６を参照して、本変形例に係る半導体装置の製造方法を説明する。先ず、図１６（ａ）に示すように、従来の方法により、シリコン基板６１上に埋め込み酸化膜６２、拡散防止層６３、及びシリコン薄膜６５を順次積層して形成する。その後、トレンチ分離によって素子分離領域６４を形成する。拡散防止層６３は、例えば、窒化膜若しくは酸化膜又はそれらの混合膜を堆積すると良い。
次に、図１６（ｂ）に示すように、シリコン薄膜６５及び素子分離領域６４上に犠牲酸化膜層６６を形成し、第２の実施形態と同様にして、シリコン薄膜６５に均一に不純物を導入する。引き続いて、シリコン薄膜６５の不純物が犠牲酸化膜層６６へ外方拡散するような条件でアニール処理を行い、シリコン薄膜６５の表面不純物濃度を低下させる。なお、犠牲酸化膜層６６に比べ、埋め込み酸化膜６２におけるチャネル不純物の拡散速度が十分に遅ければ、拡散防止層６３は形成しなくても良い。図１６（ｂ）以下の製造工程は第２の実施形態と同様であるため、省略する。
上記のようにして得られたチャネル領域の不純物の濃度分布を、図１７に示す。図１７に示すように、チャネル薄膜に導入されたチャネル深さ方向の不純物濃度は、拡散防止層に近い領域では一定値であり、チャネル膜表面に近づくにつれ、外方拡散の効果により減少する。拡散防止層に近い深さ領域における不純物濃度は、チャネル膜厚の揺らぎ及び不純物のばらつきに起因するＶｔｈばらつきを極小化する濃度に設定されている。即ち、チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつき及び不純物のチャネル膜表面から深さ方向への体積濃度のばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、σＶｔｈが極小となる体積濃度をチャネル膜の拡散防止層に近い領域において含んでいる。このようにして得られたＳＯＩ型ＭＩＳＦＥＴは、ＤＩＢＬの変動によるＶｔｈのばらつきを抑制することができ、且つ均一のチャネル不純物分布としたときに比べ、不純物ばらつきによるＶｔｈばらつきを低く抑えることが可能である。
次に、本発明の第２の実施形態の第４の変形例について説明する。図１８を参照して、本変形例に係る半導体装置の製造方法を説明する。先ず、図１８（ａ）に示すように、従来の方法により、シリコン基板７１上に埋め込み酸化膜７２、シリコン薄膜７３を順次積層して形成する。その後、トレンチ分離によって素子分離領域７４を形成する。次に、犠牲酸化膜層７５を形成し、第２の実施形態と同様にして、シリコン薄膜７３に、ほぼ均一に不純物を導入する。
引き続いて図１８（ｂ）に示すように、犠牲酸化膜層７５をエッチングにより除去する。更に、シリコン薄膜７３中の不純物とは逆の導電型の不純物を含む酸化膜層７６を堆積し、アニール処理によって酸化膜層７６中の不純物を一部シリコン薄膜７３の表面に拡散させる。その後、エッチングにより酸化膜層７６を除去する。図１８（ｂ）以下の製造工程は第２の実施形態と同様であるため、省略する。
上記のようにして得られたチャネル領域の不純物の濃度分布を、図１９に示す。図１９に示すように、チャネル膜中に導入されたチャネル深さ方向の不純物濃度は、埋め込み酸化膜に近い領域では一定値であり、チャネル膜表面に近づくにつれ、チャネル不純物と逆の導電型の不純物がチャネル膜表面に導入されたことにより、減少する。埋め込み酸化膜に近い深さ領域における不純物濃度は、チャネル膜厚の揺らぎ及び不純物のばらつきに起因するＶｔｈばらつきを極小化する濃度に設定されている。即ち、チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつき及び不純物のチャネル膜表面から深さ方向への体積濃度のばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、σＶｔｈが極小となる体積濃度をチャネル膜の底面部において含んでいる。このようにして得られたＳＯＩ型ＭＩＳＦＥＴでは、チャネル不純物と逆の導電型の不純物をチャネル薄膜表面に導入することで、チャネル薄膜表面の実効的な不純物濃度が低下して形成され、ＤＩＢＬの変動によるＶｔｈのばらつきを抑制することができ、且つ均一のチャネル不純物分布としたときに比べ、不純物ばらつきによるＶｔｈばらつきを低く抑えることが可能である。
以上、第２の実施形態の変形例１乃至４は、単位面積あたりのチャネル不純物濃度がチャネル膜厚に対して下に凸な関数となるように平面ＳＯＩ型ＭＩＳＦＥＴを形成した例である。
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。本実施形態は、薄膜チャネル領域に含まれる不純物の単位面積あたりの濃度が、前記チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなり、且つチャネル膜表面から深さ方向に単位体積あたりの不純物濃度が濃くなるように設定したＦｉｎＦＥＴの製造方法を開示するものである。
図２０及び図２１を参照して、本実施形態の半導体装置の製造方法を説明する。図２０（ａ）乃至（ｄ）は、第３の実施形態の半導体装置の製造方法を工程順に示す断面図であり、図２１（ｅ）乃至（ｇ）は、図２０に続く製造方法を工程順に示す断面図である。先ず、図２０（ａ）に示すように、従来の方法により、シリコン基板８１上に、埋め込み酸化膜８２、所定の濃度の不純物が均一に導入されたシリコン膜８３を順次積層して形成する。シリコン膜８３の形成方法は、不純物ドープエピタキシャル成長により、薄膜ＳＯＩのシリコン層を厚くして形成しても良いし、予め用意した厚膜のＳＯＩのシリコン層に平均飛程の異なる複数回のチャネル注入又は熱拡散によって、均一に不純物を導入しても良い。チャネル領域に導入される不純物の濃度は、チャネル膜厚の揺らぎ及び不純物のばらつきに起因するＶｔｈばらつきを極小化する濃度である。即ち、チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつき及び不純物のチャネル膜表面から深さ方向への体積濃度のばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、σＶｔｈが極小となる体積濃度を含んでいる。
更に、シリコン膜８３上にハードマスク層を形成する。ハードマスク層は、例えば、二酸化ケイ素、若しくは窒化珪素又はそれらの混合膜等からなる。次に、レジスト塗布及び、露光・現像を行い、レジストパターンを得る。このレジストパターンをマスクとして、ハードマスク層をエッチングして、ハードマスク８４を形成する（図２０（ｂ）参照）。
次に、ハードマスク８４をマスクパターンとして、シリコン膜８３をエッチングし、図２０（ｃ）に示すように、フィン８５形状を形成する。
次に、図２０（ｄ）に示すように、犠牲酸化膜層８６を堆積する。続いてアニール処理を行うことで、フィン８５の表面から不純物が犠牲酸化膜層８６へと外方拡散し、図２２に示すように、フィン８５表面の不純物濃度を減少させる。ここで、犠牲酸化膜層８６においては、埋め込み酸化膜８２及びハードマスク８４に比べて、シリコン層８３に導入されている不純物の拡散速度が速いことが望ましい。図示しないが、埋め込み酸化膜８２とフィン８５との間に、拡散防止層を有していると更に好適である。ハードマスク８４への不純物の外方拡散が顕著である場合には、それを補うためにハードマスク８４上から垂直に同型の不純物を追加注入してもよい。
次に、犠牲酸化膜層８６をエッチングし、フィン８５表面にゲート酸化膜８７を形成する（図２１（ｅ））。ゲート酸化膜８７形成前に、ハードマスク８４をエッチングしても良いが、しなくても良い。図２１（ｅ）では、ハードマスク８４をエッチングした場合を示す。
次に、図２１（ｆ）に示すように、ゲート電極膜を堆積した後、リソグラフィーにより所定のパターンに加工し、ゲート電極８８を形成する。
更に、ゲート電極８８の側部にサイドウォール８９を形成し、これをマスクとしてイオン注入を行い、自己整合的にソース・ドレーン拡散領域９０を形成し、図２１（ｇ）に示すように、本実施形態におけるＦｉｎＦＥＴの構成が完成する。
このようにして作成された本実施形態におけるＦｉｎＦＥＴは、薄膜チャネル（フィン）領域に含まれる不純物の単位面積あたりの濃度が、前記フィン膜厚が厚いＭＩＳＦＥＴほど大きくなり、チャネル膜厚の統計的なばらつき及び不純物ばらつきに起因したＶｔｈばらつきを抑制することが可能であり、且つ均一のチャネル不純物分布としたときに比べ、チャネル薄膜中の不純物の総量が低減されているため、不純物ばらつきによるＶｔｈばらつきを低く抑えることができる。
また、ＦｉｎＦＥＴのチャネル領域への不純物の導入方法は、平面ＳＯＩと同様にチャネル注入による方法を適用することもできる。即ち、図２３に示すように、チャネル不純物の導入方法は、フィンの片側のみからイオン注入を行い、更にその平均飛程はフィンの反対側の外方に達するような方法によっても良い。この場合、平面ＳＯＩ型ＦＥＴと比較して、チャネル膜厚はフィン幅、チャネル領域中の深さはチャネル領域のイオン注入面を表面としたときの距離として定義される。
また、ＦｉｎＦＥＴの断面形状は、上記の他にπ型、Ω型、ゲート・オール・アラウンド型等種々あるが、いずれの場合であっても本実施形態と同様の方法で、チャネル不純物を導入することができ、これによりＶｔｈの統計ばらつきを低減することができる。
次に、本発明の第４の実施形態に係る半導体装置について説明する。本実施形態は、本発明を平面型ダブルゲートＦＥＴにより実施したものである。図２４は、本発明の第４の実施形態における平面型ダブルゲートＦＥＴの構成を示す断面図である。本実施形態においては、薄膜チャネル領域に含まれる不純物の単位面積あたりの濃度が、前記チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなるように薄膜チャネル領域に不純物が導入されている。
図２４に示すように、本実施形態の平面型ダブルゲートＦＥＴにおいては、半導体基板９１上に埋め込み酸化膜９２が形成されており、この埋め込み酸化膜９２上には、ソース領域９３、ドレーン領域９４、及びこれらの領域間に設けられた薄膜チャネル領域９５が形成されている。薄膜チャネル領域９５は、上下に対向して形成された１対のゲート電極９７により夫々ゲート絶縁膜９６を介して挟持された形となっており、下方に形成されたゲート電極９７が埋め込み酸化膜９２の表面に接している。また、ゲート電極９７と、ソース領域９３及びドレーン領域９４とを隔てるように、ゲート電極９７の側面にはゲート側壁９８が形成され、ゲート側壁９８と薄膜チャネル領域９５との間にはゲート絶縁膜９６が配置されている。更に、ソース・ドレーン・ゲート電極の各領域は配線されている。図示しないが、トランジスタ素子上部には、層間絶縁膜、プラグ及び配線等が形成され、集積回路としての機能を供する。本実施形態は、上述のように構成された平面型ダブルゲートＦＥＴを有する半導体装置、及びこれら複数の平面型ダブルゲートＦＥＴを有する集積回路である。
このようにして作成された平面型ダブルゲートＦＥＴにおいて、薄膜チャネル領域には、チャネル膜厚の揺らぎ及び不純物のばらつきに起因するＶｔｈばらつきを極小化する濃度の不純物が導入されている点は、第１乃至第３の実勢形態と同様である。また、チャネル表面の不純物濃度が低減されるようにすることで、Ｖｔｈのばらつきを効果的に抑制することができる。また、イオン注入法は公知の方法を用いることができ、この他、第１乃至第３の実施形態で開示した方法によって、チャネル領域に不純物を導入しても良い。
以上、本発明の第１乃至第４の実施形態に開示した例ではいずれも、薄膜チャネルに対する不純物の導入方法に注目して説明した。チャネル領域以外の各部の形成方法は、本発明の特許請求の範囲から把握される本発明の技術的範囲内で種々の変更が可能である。例えば、ソース・ドレーン部は、薄膜チャネル領域より厚い膜厚を有していても良いし、ソース・ドレーン部を金属により形成し、所謂ショットキー・ソース・ドレーンの構造としても良い。また、ゲート電極の材料はポリシリコンを用いても良いし、適切な仕事関数を持つ金属を用いても良い。
本発明は、薄膜チャネルを有するＭＩＳＦＥＴを含む集積回路に適用することができる。
本発明は、薄膜チャネルを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor）の閾値電圧のばらつきを低減するのに好適な集積回路、及び半導体装置の製造方法に関する。
本発明はかかる問題点に鑑みてなされたものであって、薄膜チャネル型ＭＩＳＦＥＴにおいて、チャネル膜厚の変化に起因した閾値電圧の変動が抑制された集積回路、及び半導体装置の製造方法を提供することを目的とする。
本発明に係る集積回路は、絶縁膜上に半導体層からなるチャネル膜が形成された複数個のＭＩＳＦＥＴを有し、前記チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、前記閾値電圧の標準偏差σＶｔｈが極小となる体積濃度を含むことを特徴とする。

Claims (20)

  1. 絶縁膜上に半導体層からなるチャネル膜が形成された複数個のＭＩＳＦＥＴを有し、前記各ＭＩＳＦＥＴのチャネル膜厚は相異なり、前記チャネル膜に含まれる不純物の単位面積あたりの濃度が、チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなるという相関関係が成立することを特徴とする集積回路。
  2. 前記複数個のＭＩＳＦＥＴのチャネル膜厚は設計値が同一であり、且つ各ＭＩＳＦＥＴのチャネル膜厚の相異は設計値からの統計的なばらつきによるものであることを特徴とする請求項１に記載の集積回路。
  3. 前記不純物の単位面積あたりの濃度は、前記チャネル膜厚に比例することを特徴とする請求項１又は２に記載の集積回路。
  4. 前記不純物の単位面積あたりの濃度は、前記チャネル膜厚に対し下に凸な関数であることを特徴とする請求項１又は２に記載の集積回路。
  5. 絶縁膜上に半導体層からなるチャネル膜が形成された複数個のＭＩＳＦＥＴを有し、前記チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、前記閾値電圧の標準偏差σＶｔｈが極小となる体積濃度を含むことを特徴とする集積回路。
  6. 前記複数個のＭＩＳＦＥＴのチャネル膜厚は設計値が同一であり、且つ各ＭＩＳＦＥＴのチャネル膜厚の相異は設計値からの統計的なばらつきによるものであることを特徴とする請求項５に記載の集積回路。
  7. １５乃至８０ｎｍの範囲の前記ゲート長Ｌにおいて、前記閾値電圧の標準偏差σＶｔｈが極小となる前記不純物の体積濃度Ｎｃｈは、−ｃ≦ｌｏｇ１０（Ｎｃｈ）＋ａ・ｌｏｇ１０（Ｌ）−ｂ≦ｃ（但し、ａ＝１．３３、ｂ＝１９．９、ｃ＝０．４）を満たすこと特徴とする請求項５又は６に記載の集積回路。
  8. 前記不純物のチャネル膜表面から深さ方向への体積濃度分布は、深さによらず一定であることを特徴とする請求項５乃至７のいずれか１項に記載の集積回路。
  9. 前記不純物のチャネル膜表面から深さ方向への体積濃度分布は、深さが深いほど高濃度であることを特徴とする請求項５乃至７のいずれか１項に記載の集積回路。
  10. 前記チャネル膜底面における体積濃度は、前記閾値電圧の標準偏差σＶｔｈが極小となる体積濃度であることを特徴とする請求項９に記載の集積回路。
  11. 前記ＭＩＳＦＥＴはダブルゲート型であって、前記不純物のチャネル膜表面から膜厚方向への体積濃度分布は、前記チャネル膜の一方の表面では低く、且つ他方の表面では高いものであることを特徴とする請求項１乃至１０のいずれか１項に記載の集積回路。
  12. 前記ＭＩＳＦＥＴは、ＦｉｎＦＥＴ、ＳＯＩ型ＦＥＴ、又は平面ダブルゲート型ＦＥＴであることを特徴とする請求項１乃至１０のいずれか１項に記載の集積回路。
  13. 絶縁膜上に半導体層からなるチャネル膜が形成されたＭＩＳＦＥＴを有する半導体装置の製造方法であって、チャネル膜に含まれる不純物の単位面積あたりの濃度が、チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなるように前記チャネル膜に不純物を導入することを特徴とする半導体装置の製造方法。
  14. 絶縁膜上に半導体層からなるチャネル膜が形成されたＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、前記閾値電圧の標準偏差σＶｔｈが極小となる体積濃度を含むように、前記不純物を前記チャネルに導入することを特徴とする半導体装置の製造方法。
  15. 絶縁膜上に半導体層からなるチャネル膜が形成されたＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値からの統計的なばらつき及び不純物の深さ方向の体積濃度のばらつきに対する閾値電圧の標準偏差σＶｔｈとの関係において、前記閾値電圧の標準偏差σＶｔｈが極小となる体積濃度を含むように、前記不純物を前記チャネルに導入することを特徴とする半導体装置の製造方法。
  16. 前記不純物を導入する工程は、平均飛程距離の異なる複数回のイオン注入により実施することを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置の製造方法。
  17. 前記不純物を導入する工程は、前記不純物のチャネル膜表面から深さ方向への体積濃度分布のピークが、設計上のチャネル膜底面より深い位置となるようなイオン注入を含むことを特徴とする請求項１３乃至１６のいずれか１項に記載の半導体装置の製造方法。
  18. 前記不純物を導入する工程は、前記チャネル膜の両面に反転層が形成されて動作する前記ＭＩＳＦＥＴにおいて、前記チャネル膜の一方の面からイオン注入を実施し、前記イオンの平均飛程が前記チャネル膜の他方の面の前記チャネル膜領域外側に設定されるようなイオン注入を含むことを特徴とする請求項１３乃至１６のいずれか１項に記載の半導体装置の製造方法。
  19. 前記不純物を導入する工程は、前記チャネル膜領域をエピタキシャル成長するときに同時に行うことを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置の製造方法。
  20. 前記不純物を導入する工程は、前記不純物の外方拡散によって前記チャネル膜表面の前記不純物を低減させる工程を含むことを特徴とする請求項１３乃至１９のいずれか１項に記載の半導体装置の製造方法。
JP2008516723A 2006-05-23 2007-05-23 集積回路、及び半導体装置の製造方法 Withdrawn JPWO2007136102A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006142249 2006-05-23
JP2006142249 2006-05-23
PCT/JP2007/060559 WO2007136102A1 (ja) 2006-05-23 2007-05-23 半導体装置、集積回路、及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPWO2007136102A1 true JPWO2007136102A1 (ja) 2009-10-01

Family

ID=38723412

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008516723A Withdrawn JPWO2007136102A1 (ja) 2006-05-23 2007-05-23 集積回路、及び半導体装置の製造方法

Country Status (3)

Country Link
US (1) US20090321849A1 (ja)
JP (1) JPWO2007136102A1 (ja)
WO (1) WO2007136102A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011176039A (ja) * 2010-02-23 2011-09-08 Oki Semiconductor Co Ltd 半導体集積装置及び半導体集積装置の製造方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130229A (ja) * 2007-11-27 2009-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9029854B2 (en) * 2008-08-28 2015-05-12 Sunedison Semiconductor Limited (Uen201334164H) Bulk silicon wafer product useful in the manufacture of three dimensional multigate MOSFETs
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
CN102640274B (zh) * 2009-09-30 2016-05-11 三重富士通半导体股份有限公司 电子装置和系统及用于制造和使用该电子装置和系统的方法
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
TWI512981B (zh) 2010-04-27 2015-12-11 Semiconductor Energy Lab 微晶半導體膜的製造方法及半導體裝置的製造方法
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8637359B2 (en) 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8994123B2 (en) 2011-08-22 2015-03-31 Gold Standard Simulations Ltd. Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US9373684B2 (en) 2012-03-20 2016-06-21 Semiwise Limited Method of manufacturing variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US9190485B2 (en) 2012-07-28 2015-11-17 Gold Standard Simulations Ltd. Fluctuation resistant FDSOI transistor with implanted subchannel
US9269804B2 (en) 2012-07-28 2016-02-23 Semiwise Limited Gate recessed FDSOI transistor with sandwich of active and etch control layers
US9263568B2 (en) 2012-07-28 2016-02-16 Semiwise Limited Fluctuation resistant low access resistance fully depleted SOI transistor with improved channel thickness control and reduced access resistance
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US20140103437A1 (en) * 2012-10-15 2014-04-17 Gold Standard Simulations Ltd. Random Doping Fluctuation Resistant FinFET
WO2014071049A2 (en) 2012-10-31 2014-05-08 Suvolta, Inc. Dram-type device with low variation transistor peripheral circuits, and related methods
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9012276B2 (en) 2013-07-05 2015-04-21 Gold Standard Simulations Ltd. Variation resistant MOSFETs with superior epitaxial properties
US9847404B2 (en) 2013-07-06 2017-12-19 Semiwise Limited Fluctuation resistant FinFET
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
FR3057104A1 (fr) * 2016-10-04 2018-04-06 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistors a effet de champ de type fdsoi
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3531671B2 (ja) * 2001-02-02 2004-05-31 シャープ株式会社 Ｓｏｉｍｏｓｆｅｔ及びその製造方法
JP4653374B2 (ja) * 2001-08-23 2011-03-16 セイコーエプソン株式会社 電気光学装置の製造方法
JP2006210828A (ja) * 2005-01-31 2006-08-10 Fujitsu Ltd 半導体装置とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011176039A (ja) * 2010-02-23 2011-09-08 Oki Semiconductor Co Ltd 半導体集積装置及び半導体集積装置の製造方法

Also Published As

Publication number Publication date
US20090321849A1 (en) 2009-12-31
WO2007136102A1 (ja) 2007-11-29

Similar Documents

Publication Publication Date Title
JPWO2007136102A1 (ja) 集積回路、及び半導体装置の製造方法
US11757002B2 (en) Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
US6432754B1 (en) Double SOI device with recess etch and epitaxy
US7678638B2 (en) Metal gated ultra short MOSFET devices
US8809953B2 (en) FET structures with trench implantation to improve back channel leakage and body resistance
US8502301B2 (en) Semiconductor device and method for fabricating the same
US20160197185A1 (en) Method for fabricating transistor with thinned channel
US8896063B2 (en) FinFET devices containing merged epitaxial Fin-containing contact regions
US9337313B2 (en) Spacerless fin device with reduced parasitic resistance and capacitance and method to fabricate same
US20160190250A1 (en) V-Shaped Epitaxially Formed Semiconductor Layer
US20080296707A1 (en) Semiconductor transistors with expanded top portions of gates
JP2007329477A (ja) 半導体構造体およびその形式、方法（多層埋込みストレッサを形成するための構造および方法）
US20010017392A1 (en) Vertical transport MOSFETs and method for making the same
JP3692039B2 (ja) 電界効果制御型トランジスタの製造方法
US7964921B2 (en) MOSFET and production method of semiconductor device
US8759168B2 (en) MOSFET with thin semiconductor channel and embedded stressor with enhanced junction isolation and method of fabrication
KR100613355B1 (ko) 모스 전계 효과 트랜지스터 및 그 제조 방법
CN100578812C (zh) 半导体器件以及半导体器件的制造方法
KR100597459B1 (ko) 반도체 소자의 게이트 전극형성방법
KR101178016B1 (ko) 구조화된 저농도 도펀트 채널들을 갖는 진보한 트랜지스터
US20230207563A1 (en) Gate all around complementary metal-oxide-semiconductor field effect transistors
KR100853982B1 (ko) 3차원 전계효과 트랜지스터 및 그 제조방법
TW202404086A (zh) 電晶體結構
WO2010029681A1 (ja) 半導体装置及びその製造方法
CN116722043A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100416

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20100618

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20110826