JP3531671B2 - Ｓｏｉｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｓｏｉｍｏｓｆｅｔ及びその製造方法Info
- Publication number
- JP3531671B2 JP3531671B2 JP2001027117A JP2001027117A JP3531671B2 JP 3531671 B2 JP3531671 B2 JP 3531671B2 JP 2001027117 A JP2001027117 A JP 2001027117A JP 2001027117 A JP2001027117 A JP 2001027117A JP 3531671 B2 JP3531671 B2 JP 3531671B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- change
- semiconductor layer
- region
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 76
- 239000012535 impurity Substances 0.000 claims description 60
- 229910052710 silicon Inorganic materials 0.000 claims description 57
- 239000010703 silicon Substances 0.000 claims description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 55
- 230000008859 change Effects 0.000 claims description 51
- 238000005468 ion implantation Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 21
- 150000002500 ions Chemical class 0.000 claims description 19
- 239000010410 layer Substances 0.000 description 89
- 239000010408 film Substances 0.000 description 76
- 238000002513 implantation Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- -1 phosphorus ion Chemical class 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 101000643890 Homo sapiens Ubiquitin carboxyl-terminal hydrolase 5 Proteins 0.000 description 1
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 102100021017 Ubiquitin carboxyl-terminal hydrolase 5 Human genes 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩＭＯＳＦＥＴ
の製造方法に関し、より詳細には、ＳＯＩＭＯＳＦＥＴ
の表面半導体層の膜厚の変化（バラツキ）による電気的
な特性変化を抑制することができるＳＯＩＭＯＳＦＥＴ
の製造方法に関する。
の製造方法に関し、より詳細には、ＳＯＩＭＯＳＦＥＴ
の表面半導体層の膜厚の変化（バラツキ）による電気的
な特性変化を抑制することができるＳＯＩＭＯＳＦＥＴ
の製造方法に関する。
【０００２】
【従来の技術】一般に知られているＳＯＳ、ＳＩＭＯＸ
又はＢＳＯＩ等のＳＯＩ基板上に形成されたＭＯＳＦＥ
Ｔは、低電圧、高速動作機能を有し、加えてＳＯＩＭＯ
ＳＦＥＴはバルクシリコン基板上に形成されたデバイス
に比較して設計面積を小さくすることができるという利
点を有する。しかし、バルクシリコンＭＯＳＦＥＴは４
端子（ゲート、ドレイン、ソース、基板）を有するのに
対し、ＳＯＩＭＯＳＦＥＴは３端子（ゲート、ドレイ
ン、ソース）を有するのみであるため、デバイスの電気
的特性、特に、ショートチャネル効果、ドレイン／ソー
ス間耐圧、パンチスルー等を劣化させる。
又はＢＳＯＩ等のＳＯＩ基板上に形成されたＭＯＳＦＥ
Ｔは、低電圧、高速動作機能を有し、加えてＳＯＩＭＯ
ＳＦＥＴはバルクシリコン基板上に形成されたデバイス
に比較して設計面積を小さくすることができるという利
点を有する。しかし、バルクシリコンＭＯＳＦＥＴは４
端子（ゲート、ドレイン、ソース、基板）を有するのに
対し、ＳＯＩＭＯＳＦＥＴは３端子（ゲート、ドレイ
ン、ソース）を有するのみであるため、デバイスの電気
的特性、特に、ショートチャネル効果、ドレイン／ソー
ス間耐圧、パンチスルー等を劣化させる。
【０００３】つまり、バルクシリコンＭＯＳＦＥＴで
は、図１０（ａ）及び（ｂ）に示したように、寄生バイ
ポーラ（ＮＰＮ）トランジスタは、ベースが基板に固定
され、基板−ソース接合が逆バイアスされるため、ドレ
イン領域近傍でインパクトイオン電流Ｉｉが発生したと
しても、寄生バイポーラトラＭＯＳＦＥＴの動作におい
てはほとんど影響しない。
は、図１０（ａ）及び（ｂ）に示したように、寄生バイ
ポーラ（ＮＰＮ）トランジスタは、ベースが基板に固定
され、基板−ソース接合が逆バイアスされるため、ドレ
イン領域近傍でインパクトイオン電流Ｉｉが発生したと
しても、寄生バイポーラトラＭＯＳＦＥＴの動作におい
てはほとんど影響しない。
【０００４】一方、ＳＯＩＭＯＳＦＥＴでは、図９
（ａ）及び（ｂ）に示したように、寄生バイポーラトラ
ンジスタは、ベースがフローティング状態の表面半導体
層である。よって、通常動作では、ドレイン領域近傍で
発生したインパクトイオン電流Ｉｉは、寄生バイポーラ
トランジスタのべース電流として作用し、正のフィード
バック効果を生じさせ、その結果、ショートチャネル効
果の劣化やドレイン／ソース間耐圧の減少をもたらす。
また、チャネル領域が、比較的厚膜の表面半導体層に形
成される場合には、その動作は部分空乏化モードとな
り、インパクトイオン化によって、出力特性においてい
わゆるキンク効果が発生し、ＳＯＩＭＯＳＦＥＴ特性を
著しく制限することになる。
（ａ）及び（ｂ）に示したように、寄生バイポーラトラ
ンジスタは、ベースがフローティング状態の表面半導体
層である。よって、通常動作では、ドレイン領域近傍で
発生したインパクトイオン電流Ｉｉは、寄生バイポーラ
トランジスタのべース電流として作用し、正のフィード
バック効果を生じさせ、その結果、ショートチャネル効
果の劣化やドレイン／ソース間耐圧の減少をもたらす。
また、チャネル領域が、比較的厚膜の表面半導体層に形
成される場合には、その動作は部分空乏化モードとな
り、インパクトイオン化によって、出力特性においてい
わゆるキンク効果が発生し、ＳＯＩＭＯＳＦＥＴ特性を
著しく制限することになる。
【０００５】ここで、キンク効果とは、インパクトアイ
オニゼーションにより発生した多数キャリアが、フロー
ティング基板のポテンシャルを引き上げ、閾値電圧を低
下させ、さらにはドレイン電流の急激な増加を引き起こ
す現象であり、この結果、デバイス特性の大きな変動を
引き起こし、ＳＯＩＭＯＳＦＥＴの動作に大きな制限を
もたらす。これに対して、キンク効果のない完全空乏化
型ＳＯＩを実現するためにゲート電極によって誘起され
る空乏層の厚さよりも、表面シリコン層の厚さを薄くす
る方法がある。一般に、表面シリコン層を完全空乏化す
るためには、図１１に示すように、表面シリコン層の厚
さ、基板の不純物濃度Ｎａを調整することが必要であ
る。しかし、図１１からわかるように、完全空乏化型の
ＳＯＩトランジスタの主な欠点は、閾値電圧Ｖthが表面
シリコン層の厚さの変化に敏感であることである。すな
わち閾値電圧は、
オニゼーションにより発生した多数キャリアが、フロー
ティング基板のポテンシャルを引き上げ、閾値電圧を低
下させ、さらにはドレイン電流の急激な増加を引き起こ
す現象であり、この結果、デバイス特性の大きな変動を
引き起こし、ＳＯＩＭＯＳＦＥＴの動作に大きな制限を
もたらす。これに対して、キンク効果のない完全空乏化
型ＳＯＩを実現するためにゲート電極によって誘起され
る空乏層の厚さよりも、表面シリコン層の厚さを薄くす
る方法がある。一般に、表面シリコン層を完全空乏化す
るためには、図１１に示すように、表面シリコン層の厚
さ、基板の不純物濃度Ｎａを調整することが必要であ
る。しかし、図１１からわかるように、完全空乏化型の
ＳＯＩトランジスタの主な欠点は、閾値電圧Ｖthが表面
シリコン層の厚さの変化に敏感であることである。すな
わち閾値電圧は、
【０００６】
【数１】
（式中、Ｖfbt：フラットバンド電圧（表面シリコン層
の表面側）、 Ｖfbb：フラットバンド電圧（表面シリコン層の底面
側）、 Ｃtox：ゲート絶縁膜の容量、 Ｎａ ：基板の不純物濃度、 ＴSi ：表面シリコン層の膜厚、 φＦ ：フェルミポテンシャル、 Ｖsub：基板電圧である） で表され、通常の基板の不純物濃度Ｎａとゲート絶縁膜
の膜厚とに対しては、ΔＶth／ΔＴSiが１０ｍＶ／ｎｍ
程度になる。閾値電圧は、下式に示すように、閾値電圧
に指数関数的に依存するＯＦＦ状態の電流等の電気的パ
ラメータに影響又は関連する。
の表面側）、 Ｖfbb：フラットバンド電圧（表面シリコン層の底面
側）、 Ｃtox：ゲート絶縁膜の容量、 Ｎａ ：基板の不純物濃度、 ＴSi ：表面シリコン層の膜厚、 φＦ ：フェルミポテンシャル、 Ｖsub：基板電圧である） で表され、通常の基板の不純物濃度Ｎａとゲート絶縁膜
の膜厚とに対しては、ΔＶth／ΔＴSiが１０ｍＶ／ｎｍ
程度になる。閾値電圧は、下式に示すように、閾値電圧
に指数関数的に依存するＯＦＦ状態の電流等の電気的パ
ラメータに影響又は関連する。
【０００７】
【数２】
（式中、Ｗはトランジスタのチャネル幅、Ｉ0はゲート
電圧が０Ｖの時の一定値（Ｉ0＝約１０-7Ａ／μｍ）で
ある） 例えば、完全空乏化型のＳＯＩトランジスタ（サブスレ
ショルド領域の傾きＳ（Ｓファクター）が６５ｍＶ／ｄ
ｅｃ程度）について、６５ｍＶ閾値電圧が変化すると、
ＯＦＦ電流は１０倍変化する。よって、閾値電圧を制御
することは、半導体装置の特性において重要である。
電圧が０Ｖの時の一定値（Ｉ0＝約１０-7Ａ／μｍ）で
ある） 例えば、完全空乏化型のＳＯＩトランジスタ（サブスレ
ショルド領域の傾きＳ（Ｓファクター）が６５ｍＶ／ｄ
ｅｃ程度）について、６５ｍＶ閾値電圧が変化すると、
ＯＦＦ電流は１０倍変化する。よって、閾値電圧を制御
することは、半導体装置の特性において重要である。
【０００８】そこで、1995 IEEE International SOI Co
nference Short Courceには、一定注入法を用いてＳＯ
ＩＭＯＳＦＥＴの閾値電圧のバラツキを抑制する方法が
提案されている。この一定注入法においては、ＳＯＩ基
板の表面シリコン層に、イオン注入により注入量Ｄ＝Ｎ
ａ×ＴSiが一定になるような条件で不純物を導入する。
この結果、式（１）より表面シリコン層の膜厚ＴSiに対
する閾値電圧Ｖthの変化が抑制される。このことは、図
１２におけるＴSiとＶthとの関係からも明らかである。
nference Short Courceには、一定注入法を用いてＳＯ
ＩＭＯＳＦＥＴの閾値電圧のバラツキを抑制する方法が
提案されている。この一定注入法においては、ＳＯＩ基
板の表面シリコン層に、イオン注入により注入量Ｄ＝Ｎ
ａ×ＴSiが一定になるような条件で不純物を導入する。
この結果、式（１）より表面シリコン層の膜厚ＴSiに対
する閾値電圧Ｖthの変化が抑制される。このことは、図
１２におけるＴSiとＶthとの関係からも明らかである。
【０００９】また、ＶthのＴSiに対する依存性を抑制す
る方法として、図１３に示すように、部分空乏化型ＳＯ
Ｉと完全空乏化型ＳＯＩとを組み合わせる方法が提案さ
れている（特開平６−２６８２１５号公報）。このデバ
イスでは、表面シリコン層におけるチャネル端１１での
不純物濃度をチャネル中央領域１２よりも高濃度とする
ことにより、チャネル端１１では完全空乏化しないが、
チャネル中央領域１２を完全空乏化させている。その結
果、このＳＯＩトランジスタの閾値電圧はチャネル端で
の不純物濃度によって決定され、このデバイスは部分空
乏化型として動作する。なお、ＵＳＰ５８４１１７０号
公報に、チャネル領域がソース／ドレイン方向に不均一
な不純物濃度のプロファイルを有するＳＯＩＭＯＳＦＥ
Ｔが記載されている。このデバイスは、チャネル中央部
も、チャネル端領域も、これらの領域で完全に空乏化さ
れるような不純物濃度に設定されている。よって、この
デバイスは、完全空乏化型モードで動作し、キンク効果
を防止することができる。
る方法として、図１３に示すように、部分空乏化型ＳＯ
Ｉと完全空乏化型ＳＯＩとを組み合わせる方法が提案さ
れている（特開平６−２６８２１５号公報）。このデバ
イスでは、表面シリコン層におけるチャネル端１１での
不純物濃度をチャネル中央領域１２よりも高濃度とする
ことにより、チャネル端１１では完全空乏化しないが、
チャネル中央領域１２を完全空乏化させている。その結
果、このＳＯＩトランジスタの閾値電圧はチャネル端で
の不純物濃度によって決定され、このデバイスは部分空
乏化型として動作する。なお、ＵＳＰ５８４１１７０号
公報に、チャネル領域がソース／ドレイン方向に不均一
な不純物濃度のプロファイルを有するＳＯＩＭＯＳＦＥ
Ｔが記載されている。このデバイスは、チャネル中央部
も、チャネル端領域も、これらの領域で完全に空乏化さ
れるような不純物濃度に設定されている。よって、この
デバイスは、完全空乏化型モードで動作し、キンク効果
を防止することができる。
【００１０】
【発明が解決しようとする課題】しかし、一定注入法で
は、表面シリコン層の厚さに対するＶth依存性は抑制さ
れるが、ショートチャネル効果やパンチスルーは考慮さ
れておらず、チャネルへの不純物の注入は均一に行われ
るため、デバイスとしてはショートチャネル効果を招き
やすくなる。また、特開平６−２６８２１５号公報に提
案されたデバイス構造は、ショートチャネル効果を減少
させることができるが、部分空乏化型の動作であるた
め、浮遊基板効果やキンク効果の影響を受けやすくな
る。さらに、ＵＳＰ５８４１１７０号公報に提案された
デバイスでは、表面シリコン層の膜厚の変化（バラツ
キ）に対する電気的特性変動が考慮されていない。本発
明は上記課題に鑑みなされたものであり、ショートチャ
ネル効果やパンチスルー等を有効に減少させながら、電
気的特性に対する表面半導体層の膜厚の影響を抑えるこ
とにより、信頼性の高いＳＯＩＭＯＳＦＥＴを得ること
ができるＳＯＩＭＯＳＦＥＴ及びその製造方法を提供す
ることを目的とする。
は、表面シリコン層の厚さに対するＶth依存性は抑制さ
れるが、ショートチャネル効果やパンチスルーは考慮さ
れておらず、チャネルへの不純物の注入は均一に行われ
るため、デバイスとしてはショートチャネル効果を招き
やすくなる。また、特開平６−２６８２１５号公報に提
案されたデバイス構造は、ショートチャネル効果を減少
させることができるが、部分空乏化型の動作であるた
め、浮遊基板効果やキンク効果の影響を受けやすくな
る。さらに、ＵＳＰ５８４１１７０号公報に提案された
デバイスでは、表面シリコン層の膜厚の変化（バラツ
キ）に対する電気的特性変動が考慮されていない。本発
明は上記課題に鑑みなされたものであり、ショートチャ
ネル効果やパンチスルー等を有効に減少させながら、電
気的特性に対する表面半導体層の膜厚の影響を抑えるこ
とにより、信頼性の高いＳＯＩＭＯＳＦＥＴを得ること
ができるＳＯＩＭＯＳＦＥＴ及びその製造方法を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明によれば、絶縁性
基板上に配置された表面半導体層に形成された完全空乏
化された第１導電型のチャネル領域と、該チャネル領域
を挟んで配置される第２導電型のソース／ドレイン領域
と、前記チャネル領域上にゲート絶縁膜を介して形成さ
れたゲート電極とから構成されるＳＯＩＭＯＳＦＥＴで
あって、前記ソース／ドレイン領域にそれぞれ隣接する
チャネル領域の端部が、チャネル中央の領域よりも不純
物濃度を高く設定され、かつ、前記表面半導体層の膜厚
の変化に対する前記チャネル中央領域の閾値電圧Ｖ th o
の変化と、前記表面半導体層の膜厚の変化に対する前記
チャネル端領域の閾値電圧Ｖ th egde の変化とが各々逆符
号となるように両閾値電圧Ｖ th o 及びＶ th egde を設定し
たＳＯＩＭＯＳＦＥＴが提供される。また、本発明は別
の観点によれば、シリコン基板上に埋め込み酸化膜及び
完全空乏化された表面シリコン層がこの順で形成された
ＳＯＩ基板を用い、 （ａ）表面シリコン層のＭＯＳＦＥＴの活性領域に、チ
ャネル・イオン注入を行って、第１の不純物濃度のチャ
ネル中央領域を形成する工程と、 （ｂ）表面シリコン層上全面にゲート絶縁膜を形成し、
さらに所定チャネル長のゲート電極を形成する工程と、 （ｃ）前記ゲート電極をマスクとして用いて、チャネル
端へのチルトイオン注入を行って、前記チャネル中央領
域の両側に前記第１の不純物濃度よりも高い第２の不純
物濃度のチャネル端領域を形成する工程と、 （ｄ）前記ゲート電極をマスクとして用いて、イオン注
入を行って、ソース／ドレイン領域９を形成する工程と
を備え、 工程（ａ）（ｃ）において、前記表面半導体層の膜厚の
変化に対する前記チャネル中央領域の閾値電圧Ｖ th o の
変化と、前記表面半導体層の膜厚の変化に対する前記チ
ャネル端領域の閾値電圧Ｖ th egde の変化とが各々逆符号
となるように両閾値電圧Ｖ th o 及びＶ th egde を設定する
ように、第１の不純物濃度、第２の不純物濃度、イオン
注入エネルギー、投影飛程Ｒｐを決定するＳＯＩＭＯＳ
ＦＥＴの製造方法が提供される。
基板上に配置された表面半導体層に形成された完全空乏
化された第１導電型のチャネル領域と、該チャネル領域
を挟んで配置される第２導電型のソース／ドレイン領域
と、前記チャネル領域上にゲート絶縁膜を介して形成さ
れたゲート電極とから構成されるＳＯＩＭＯＳＦＥＴで
あって、前記ソース／ドレイン領域にそれぞれ隣接する
チャネル領域の端部が、チャネル中央の領域よりも不純
物濃度を高く設定され、かつ、前記表面半導体層の膜厚
の変化に対する前記チャネル中央領域の閾値電圧Ｖ th o
の変化と、前記表面半導体層の膜厚の変化に対する前記
チャネル端領域の閾値電圧Ｖ th egde の変化とが各々逆符
号となるように両閾値電圧Ｖ th o 及びＶ th egde を設定し
たＳＯＩＭＯＳＦＥＴが提供される。また、本発明は別
の観点によれば、シリコン基板上に埋め込み酸化膜及び
完全空乏化された表面シリコン層がこの順で形成された
ＳＯＩ基板を用い、 （ａ）表面シリコン層のＭＯＳＦＥＴの活性領域に、チ
ャネル・イオン注入を行って、第１の不純物濃度のチャ
ネル中央領域を形成する工程と、 （ｂ）表面シリコン層上全面にゲート絶縁膜を形成し、
さらに所定チャネル長のゲート電極を形成する工程と、 （ｃ）前記ゲート電極をマスクとして用いて、チャネル
端へのチルトイオン注入を行って、前記チャネル中央領
域の両側に前記第１の不純物濃度よりも高い第２の不純
物濃度のチャネル端領域を形成する工程と、 （ｄ）前記ゲート電極をマスクとして用いて、イオン注
入を行って、ソース／ドレイン領域９を形成する工程と
を備え、 工程（ａ）（ｃ）において、前記表面半導体層の膜厚の
変化に対する前記チャネル中央領域の閾値電圧Ｖ th o の
変化と、前記表面半導体層の膜厚の変化に対する前記チ
ャネル端領域の閾値電圧Ｖ th egde の変化とが各々逆符号
となるように両閾値電圧Ｖ th o 及びＶ th egde を設定する
ように、第１の不純物濃度、第２の不純物濃度、イオン
注入エネルギー、投影飛程Ｒｐを決定するＳＯＩＭＯＳ
ＦＥＴの製造方法が提供される。
【００１２】
【発明の実施の形態】本発明のＳＯＩＭＯＳＦＥＴは、
絶縁性基板上と表面半導体層とから構成されたＳＯＩ構
造基板に形成され、主として、第１導電型のチャネル領
域と、第２導電型のソース／ドレイン領域と、前記チャ
ネル領域上にゲート絶縁膜を介して形成されたゲート電
極とからなる。
絶縁性基板上と表面半導体層とから構成されたＳＯＩ構
造基板に形成され、主として、第１導電型のチャネル領
域と、第２導電型のソース／ドレイン領域と、前記チャ
ネル領域上にゲート絶縁膜を介して形成されたゲート電
極とからなる。
【００１３】本発明におけるＳＯＩ構造基板を構成する
絶縁性基板は、サファイア、石英、ガラス、プラスチッ
ク等のそれ自体絶縁性のものからなる基板であってもよ
いし、支持基板上に埋め込み絶縁膜が形成されたもので
あってもよい。ここで、支持基板とは、例えば、シリコ
ン、ゲルマニウム等の元素半導体基板、ＧａＡｓ、Ｉｎ
ＧａＡｓ等の化合物半導体等による基板が挙げられる。
なかでも単結晶シリコン基板又は多結晶シリコン基板が
好ましい。また、埋め込み絶縁膜としては、例えばＳｉ
Ｏ2膜、ＳｉＮ膜等の単層膜又は積層膜が挙げられる。
この際の膜厚は、得ようとする半導体装置の特性、得ら
れた半導体装置を使用する際の印加電圧の高さ等を考慮
して適宜調整することができるが、例えば、５０〜１０
００ｎｍ程度、好ましくは８０〜５００ｎｍ程度が挙げ
られる。
絶縁性基板は、サファイア、石英、ガラス、プラスチッ
ク等のそれ自体絶縁性のものからなる基板であってもよ
いし、支持基板上に埋め込み絶縁膜が形成されたもので
あってもよい。ここで、支持基板とは、例えば、シリコ
ン、ゲルマニウム等の元素半導体基板、ＧａＡｓ、Ｉｎ
ＧａＡｓ等の化合物半導体等による基板が挙げられる。
なかでも単結晶シリコン基板又は多結晶シリコン基板が
好ましい。また、埋め込み絶縁膜としては、例えばＳｉ
Ｏ2膜、ＳｉＮ膜等の単層膜又は積層膜が挙げられる。
この際の膜厚は、得ようとする半導体装置の特性、得ら
れた半導体装置を使用する際の印加電圧の高さ等を考慮
して適宜調整することができるが、例えば、５０〜１０
００ｎｍ程度、好ましくは８０〜５００ｎｍ程度が挙げ
られる。
【００１４】表面半導体層は、通常、トランジスタを形
成するための活性層として機能する半導体薄膜であり、
シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、Ｉ
ｎＧａＡｓ等の化合物半導体等による薄膜で形成するこ
とができる。なかでもシリコン薄膜が好ましく、このシ
リコン薄膜は単結晶であることがより好ましい。半導体
層の膜厚は得ようとする半導体装置の構成から考慮し
て、適宜調整することができ、例えば１０〜１０００ｎ
ｍ程度、１０〜５００ｎｍ程度、２０〜７０ｎｍ程度が
挙げられる。
成するための活性層として機能する半導体薄膜であり、
シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、Ｉ
ｎＧａＡｓ等の化合物半導体等による薄膜で形成するこ
とができる。なかでもシリコン薄膜が好ましく、このシ
リコン薄膜は単結晶であることがより好ましい。半導体
層の膜厚は得ようとする半導体装置の構成から考慮し
て、適宜調整することができ、例えば１０〜１０００ｎ
ｍ程度、１０〜５００ｎｍ程度、２０〜７０ｎｍ程度が
挙げられる。
【００１５】このようなＳＯＩ構造基板は、通常支持基
板上に、埋め込み絶縁膜、表面半導体層が形成されて構
成されるものであるが、支持基板上に、第１埋め込み絶
縁層、第１表面半導体層、第２埋め込み絶縁層、第２表
面半導体層…等が順次積層された多層ＳＯＩ基板であっ
てもよい。ＳＯＩ構造基板としては、例えば、半導体基
板に酸素をイオン注入して熱処理し、第１絶縁層として
の埋め込み酸化膜を半導体基板内に形成するＳＩＭＯＸ
（Separation by Implantation of Oxygen）型基板、熱
酸化により表面に酸化膜が形成された半導体基板を２枚
貼り合わせた基板（ＢＥＳＯＩ基板）；半導体基板上に
エピタキシャル成長により第１絶縁層及び第１半導体層
を形成したＳＯＩ基板；半導体基板上にエピタキシャル
成長により第１絶縁層及び第１半導体層を形成したＳＯ
Ｉ基板に、熱酸化又はエピタキシャル成長等により表面
に酸化膜を形成した半導体基板を張り合わせて形成し
た、いわゆる張り合わせ型多層ＳＯＩ基板；半導体基板
に、エピタキシャル成長により第１絶縁膜、第１半導体
層、第２絶縁膜及び第２半導体層を順次積層した多層Ｓ
ＯＩ基板等が挙げられる。ＳＯＩ構造基板は、その上に
トランジスタやキャパシタ等の素子又は回路等が形成さ
れた基板を使用してもよいし、任意に、ＬＯＣＯＳ法、
トレンチ素子分離法、ＳＴＩ法等により素子分離領域が
形成されていてもよいし、Ｐ型又はＮ型のウェルが１以
上形成されていてもよい。
板上に、埋め込み絶縁膜、表面半導体層が形成されて構
成されるものであるが、支持基板上に、第１埋め込み絶
縁層、第１表面半導体層、第２埋め込み絶縁層、第２表
面半導体層…等が順次積層された多層ＳＯＩ基板であっ
てもよい。ＳＯＩ構造基板としては、例えば、半導体基
板に酸素をイオン注入して熱処理し、第１絶縁層として
の埋め込み酸化膜を半導体基板内に形成するＳＩＭＯＸ
（Separation by Implantation of Oxygen）型基板、熱
酸化により表面に酸化膜が形成された半導体基板を２枚
貼り合わせた基板（ＢＥＳＯＩ基板）；半導体基板上に
エピタキシャル成長により第１絶縁層及び第１半導体層
を形成したＳＯＩ基板；半導体基板上にエピタキシャル
成長により第１絶縁層及び第１半導体層を形成したＳＯ
Ｉ基板に、熱酸化又はエピタキシャル成長等により表面
に酸化膜を形成した半導体基板を張り合わせて形成し
た、いわゆる張り合わせ型多層ＳＯＩ基板；半導体基板
に、エピタキシャル成長により第１絶縁膜、第１半導体
層、第２絶縁膜及び第２半導体層を順次積層した多層Ｓ
ＯＩ基板等が挙げられる。ＳＯＩ構造基板は、その上に
トランジスタやキャパシタ等の素子又は回路等が形成さ
れた基板を使用してもよいし、任意に、ＬＯＣＯＳ法、
トレンチ素子分離法、ＳＴＩ法等により素子分離領域が
形成されていてもよいし、Ｐ型又はＮ型のウェルが１以
上形成されていてもよい。
【００１６】本発明におけるＭＯＳＦＥＴは、Ｎチャネ
ル型又はＰチャネル型のいずれでもよく、その両方であ
ってもよい。ＭＯＳＦＥＴを構成する第１導電型のチャ
ネル領域は、Ｐ型又はＮ型のいずれであってもよく、チ
ャネル中央領域と、チャネル領域の端部、すなわち後述
するソース／ドレインにそれぞれ隣接して位置し、チャ
ネル中央領域より不純物濃度が高く設定されたチャネル
端領域とからなる。言いかえると、チャネル領域は、ソ
ース／ドレイン方向に不均一な不純物濃度プロファイル
を有する。なお、チャネル中央領域Ｎｂとチャネル端領
域Ｎａとの不純物濃度の差は、後述する関係を満たす限
り、特に限定されるものではないが、例えば、Ｎａ／Ｎ
ｂ＝３〜６程度が挙げられる。
ル型又はＰチャネル型のいずれでもよく、その両方であ
ってもよい。ＭＯＳＦＥＴを構成する第１導電型のチャ
ネル領域は、Ｐ型又はＮ型のいずれであってもよく、チ
ャネル中央領域と、チャネル領域の端部、すなわち後述
するソース／ドレインにそれぞれ隣接して位置し、チャ
ネル中央領域より不純物濃度が高く設定されたチャネル
端領域とからなる。言いかえると、チャネル領域は、ソ
ース／ドレイン方向に不均一な不純物濃度プロファイル
を有する。なお、チャネル中央領域Ｎｂとチャネル端領
域Ｎａとの不純物濃度の差は、後述する関係を満たす限
り、特に限定されるものではないが、例えば、Ｎａ／Ｎ
ｂ＝３〜６程度が挙げられる。
【００１７】チャネル中央領域は、表面半導体層の膜厚
ＴSiの変化に対するチャネル中央領域の閾値電圧Ｖtho
の変化が正又は負の値となるように、チャネル中央領域
の閾値電圧Ｖthが所望の値に設定されている。また、チ
ャネル端領域は、表面半導体層の膜厚の変化に対するチ
ャネル端領域の閾値電圧Ｖthegdeの変化が負又は正、つ
まりチャネル中央部のそれに対して逆符号となるよう
に、チャネル端領域の閾値電圧Ｖthegdeが所望の値に設
定されている。具体的には、表面半導体層の膜厚ＴSiの
変化に対するチャネル中央領域とチャネル端領域との閾
値電圧の変化が、それぞれsin（ΔＶtho／ΔＴSi）＜
０、かつsin（ΔＶthegde／ΔＴSi）＞０を満たすか、s
in（ΔＶtho／ΔＴSi）＞０、かつsin（ΔＶthegde／Δ
ＴSi）＜０を満たすことが好ましい。
ＴSiの変化に対するチャネル中央領域の閾値電圧Ｖtho
の変化が正又は負の値となるように、チャネル中央領域
の閾値電圧Ｖthが所望の値に設定されている。また、チ
ャネル端領域は、表面半導体層の膜厚の変化に対するチ
ャネル端領域の閾値電圧Ｖthegdeの変化が負又は正、つ
まりチャネル中央部のそれに対して逆符号となるよう
に、チャネル端領域の閾値電圧Ｖthegdeが所望の値に設
定されている。具体的には、表面半導体層の膜厚ＴSiの
変化に対するチャネル中央領域とチャネル端領域との閾
値電圧の変化が、それぞれsin（ΔＶtho／ΔＴSi）＜
０、かつsin（ΔＶthegde／ΔＴSi）＞０を満たすか、s
in（ΔＶtho／ΔＴSi）＞０、かつsin（ΔＶthegde／Δ
ＴSi）＜０を満たすことが好ましい。
【００１８】また、このようなチャネル領域を有するＳ
ＯＩＭＯＳＦＥＴにおいては、全チャネル領域における
閾値電圧Ｖthは、以下の式 Ｖth＝Ｖtho＋Ｖthedge (式中、Ｖthoはチャネル中央領域の閾値電圧、Ｖthedge
はチャネル端領域の閾値電圧である)で表される。よっ
て、これらの関係を満たし、かつsin（ΔＶtho／Δ
ＴSi）の絶対値とsin（ΔＶthegde／ΔＴSi）の絶対値
がほぼ同じであることがより好ましい。言いかえると、
表面半導体層の膜厚Ｔsiの変化に対する全チャネルの閾
値電圧Ｖthの変化が（ΔＶth／ΔＴSi）≒０を満たすこ
とよりが好ましい。ここで、（ΔＶth／ΔＴSi）がほぼ
０とは、（ΔＶth／ΔＴSi）についての誤差が極めて小
さいことを意味する。この誤差は、トータルＶth変化に
対して、デバイスやプロセスのスペックにより決定され
る。一般的には、相関のないパラメータの変化に対して
は、
ＯＩＭＯＳＦＥＴにおいては、全チャネル領域における
閾値電圧Ｖthは、以下の式 Ｖth＝Ｖtho＋Ｖthedge (式中、Ｖthoはチャネル中央領域の閾値電圧、Ｖthedge
はチャネル端領域の閾値電圧である)で表される。よっ
て、これらの関係を満たし、かつsin（ΔＶtho／Δ
ＴSi）の絶対値とsin（ΔＶthegde／ΔＴSi）の絶対値
がほぼ同じであることがより好ましい。言いかえると、
表面半導体層の膜厚Ｔsiの変化に対する全チャネルの閾
値電圧Ｖthの変化が（ΔＶth／ΔＴSi）≒０を満たすこ
とよりが好ましい。ここで、（ΔＶth／ΔＴSi）がほぼ
０とは、（ΔＶth／ΔＴSi）についての誤差が極めて小
さいことを意味する。この誤差は、トータルＶth変化に
対して、デバイスやプロセスのスペックにより決定され
る。一般的には、相関のないパラメータの変化に対して
は、
【００１９】
【数３】
で表される。この場合、変化の主なバラツキ要因は、Ｔ
Si、Ｌ及びＴoxである。例えば、典型的なＬ＝０．２５
μｍ、Ｔox＝５ｎｍ、ＴSi＝５ｎｍのトランジスタに対
しては、ΔＬ＝±０．０７μｍ、ΔＴox＝±０．５ｎ
ｍ、ΔＴSi／ＴSi＜１０％であり、よって、（ΔＶth／
ΔＴSi）は＜１ｍＶ／ｎｍと極めて小さい。チャネル中
央領域は、ＳＯＩＭＯＳＦＥＴの最小ゲート長の１／２
程度の横方向の長さを有していることが適当であり、２
／５程度の長さが好ましく、１／３程度がより好まし
い。具体的には、０．０１μｍ〜０．４μｍ程度、より
好ましくは０．０３μｍ〜０．１３μｍ程度が挙げられ
る。チャネル中央領域は、深さ方向及び水平方向におい
ては不純物濃度がほぼ均一に設定されていることが好ま
しい。
Si、Ｌ及びＴoxである。例えば、典型的なＬ＝０．２５
μｍ、Ｔox＝５ｎｍ、ＴSi＝５ｎｍのトランジスタに対
しては、ΔＬ＝±０．０７μｍ、ΔＴox＝±０．５ｎ
ｍ、ΔＴSi／ＴSi＜１０％であり、よって、（ΔＶth／
ΔＴSi）は＜１ｍＶ／ｎｍと極めて小さい。チャネル中
央領域は、ＳＯＩＭＯＳＦＥＴの最小ゲート長の１／２
程度の横方向の長さを有していることが適当であり、２
／５程度の長さが好ましく、１／３程度がより好まし
い。具体的には、０．０１μｍ〜０．４μｍ程度、より
好ましくは０．０３μｍ〜０．１３μｍ程度が挙げられ
る。チャネル中央領域は、深さ方向及び水平方向におい
ては不純物濃度がほぼ均一に設定されていることが好ま
しい。
【００２０】チャネル端領域は、両端部においてそれぞ
れＳＯＩＭＯＳＦＥＴの最小ゲート長の１／２程度の横
方向の長さを有していることが適当であり、２／５程度
の長さが好ましく、１／３程度がより好ましい。具体的
には、０．０１μｍ〜０．４μｍ程度、より好ましくは
０．０３μｍ〜０．１３μｍ程度が挙げられる。チャネ
ル端領域は、深さ方向及び水平方向においては不純物濃
度がほぼ均一に設定されていることが好ましい。チャネ
ル端領域が均一の不純物濃度を有する場合には、表面シ
リコン層の膜厚Ｔsiに関するＶthedgeの閾値変化は線形
になるからである。なお、チャネル端領域の不純物濃度
及び濃度分布は、両端部で異なっていてもよいが、同一
であることが好ましい。
れＳＯＩＭＯＳＦＥＴの最小ゲート長の１／２程度の横
方向の長さを有していることが適当であり、２／５程度
の長さが好ましく、１／３程度がより好ましい。具体的
には、０．０１μｍ〜０．４μｍ程度、より好ましくは
０．０３μｍ〜０．１３μｍ程度が挙げられる。チャネ
ル端領域は、深さ方向及び水平方向においては不純物濃
度がほぼ均一に設定されていることが好ましい。チャネ
ル端領域が均一の不純物濃度を有する場合には、表面シ
リコン層の膜厚Ｔsiに関するＶthedgeの閾値変化は線形
になるからである。なお、チャネル端領域の不純物濃度
及び濃度分布は、両端部で異なっていてもよいが、同一
であることが好ましい。
【００２１】ＭＯＳＦＥＴを構成する第２導電型のソー
ス／ドレイン領域は、チャネル領域の導電型と逆の導電
型を有しており、例えば、１〜１０×１０20ｉｏｎｓ／
ｃｍ 3程度の不純物濃度を有していることが適当であ
る。なお、ソース／ドレイン領域は、ＬＤＤ構造、ＤＤ
Ｄ構造等を有していてもよい。ＭＯＳＦＥＴを構成する
ゲート絶縁膜は、通常ＭＯＳトランジスタのゲート絶縁
膜として形成されるものと同様のもの、例えば、シリコ
ン酸化膜、シリコン窒化膜、Ｔａ2Ｏ5等の高誘電体膜等
の単層膜又は積層膜により、ＳｉＯ2換算で膜厚２〜７
ｎｍ程度で形成することができる。
ス／ドレイン領域は、チャネル領域の導電型と逆の導電
型を有しており、例えば、１〜１０×１０20ｉｏｎｓ／
ｃｍ 3程度の不純物濃度を有していることが適当であ
る。なお、ソース／ドレイン領域は、ＬＤＤ構造、ＤＤ
Ｄ構造等を有していてもよい。ＭＯＳＦＥＴを構成する
ゲート絶縁膜は、通常ＭＯＳトランジスタのゲート絶縁
膜として形成されるものと同様のもの、例えば、シリコ
ン酸化膜、シリコン窒化膜、Ｔａ2Ｏ5等の高誘電体膜等
の単層膜又は積層膜により、ＳｉＯ2換算で膜厚２〜７
ｎｍ程度で形成することができる。
【００２２】ＭＯＳＦＥＴを構成するゲート電極は、通
常ＭＯＳトランジスタのゲート電極として形成されるも
のと同様のもの、例えば、ポリシリコン；Ｗ、Ｔａ、Ｔ
ｉ、Ｍｏ等の高融点金属のシリサイド；これらシリサイ
ドとポリシリコンとからなるポリサイド；その他の金属
等により、膜厚１５０ｎｍ〜３００ｎｍ程度で形成する
ことができる。ゲート電極の大きさ及び形状は、特に限
定されるものではなく、所望の特性を得ることができる
大きさ及び形状を適宜選択して決定することができる。
また、ゲート電極の側壁にはサイドウォールスペーサが
形成されていてもよい。
常ＭＯＳトランジスタのゲート電極として形成されるも
のと同様のもの、例えば、ポリシリコン；Ｗ、Ｔａ、Ｔ
ｉ、Ｍｏ等の高融点金属のシリサイド；これらシリサイ
ドとポリシリコンとからなるポリサイド；その他の金属
等により、膜厚１５０ｎｍ〜３００ｎｍ程度で形成する
ことができる。ゲート電極の大きさ及び形状は、特に限
定されるものではなく、所望の特性を得ることができる
大きさ及び形状を適宜選択して決定することができる。
また、ゲート電極の側壁にはサイドウォールスペーサが
形成されていてもよい。
【００２３】上記のＳＯＩＭＯＳＦＥＴ、つまり、最適
なチャネル領域の不純物濃度プロファイルを実現する方
法としては、濃度ピークが表面からＲｐ（平均投影飛
程）の位置にあり、Ｒｐ／ＴSiが０．５以下、さらに好
ましくはＲｐ／ＴSiが０．２５程度を満たす注入エネル
ギーで不純物イオンを注入する方法が挙げられる。な
お、本発明のＳＯＩ半導体装置は、一般的なＭＯＳプロ
セス又はＣＭＯＳプロセス技術を通常の一連のプロセス
として、あるいは上記ＳＯＩ半導体装置を実現するため
に適当な修正を加えて用いることにより形成することが
できる。また、本発明のＳＯＩＭＯＳＦＥＴの製造方法
においては、上記のようなチャネル領域の不純物濃度プ
ロファイルを得るための工程のほかに、任意の順序で、
例えば、半導体基板又は半導体層のウェルの形成、ウェ
ルコンタクトの形成、表面半導体層への不純物の導入、
ソース／ドレイン領域の形成、ＬＤＤ領域等の形成、サ
イドウォールスペーサの形成、層間絶縁膜の形成、層間
絶縁膜へのコンタクトホールの形成、配線層の形成、熱
処理等を必要に応じて行うことができる。以下に、本発
明のＳＯＩＭＯＳＦＥＴ装置を詳細に説明する。
なチャネル領域の不純物濃度プロファイルを実現する方
法としては、濃度ピークが表面からＲｐ（平均投影飛
程）の位置にあり、Ｒｐ／ＴSiが０．５以下、さらに好
ましくはＲｐ／ＴSiが０．２５程度を満たす注入エネル
ギーで不純物イオンを注入する方法が挙げられる。な
お、本発明のＳＯＩ半導体装置は、一般的なＭＯＳプロ
セス又はＣＭＯＳプロセス技術を通常の一連のプロセス
として、あるいは上記ＳＯＩ半導体装置を実現するため
に適当な修正を加えて用いることにより形成することが
できる。また、本発明のＳＯＩＭＯＳＦＥＴの製造方法
においては、上記のようなチャネル領域の不純物濃度プ
ロファイルを得るための工程のほかに、任意の順序で、
例えば、半導体基板又は半導体層のウェルの形成、ウェ
ルコンタクトの形成、表面半導体層への不純物の導入、
ソース／ドレイン領域の形成、ＬＤＤ領域等の形成、サ
イドウォールスペーサの形成、層間絶縁膜の形成、層間
絶縁膜へのコンタクトホールの形成、配線層の形成、熱
処理等を必要に応じて行うことができる。以下に、本発
明のＳＯＩＭＯＳＦＥＴ装置を詳細に説明する。
【００２４】本発明のＳＯＩＭＯＳＦＥＴは、図１、図
２（ａ）及び（ｂ）に示したように、シリコン基板１、
埋め込み絶縁膜２及び表面シリコン層３からなるＳＯＩ
基板４における表面シリコン層３に、埋め込み絶縁膜２
に至るＮ型のソース／ドレイン領域１０が形成されてい
る。ソース／ドレイン領域１０間であって表面シリコン
層３にはゲート絶縁膜７を介してゲート電極８が形成さ
れている。ゲート電極８下には、中央部が不純物濃度Ｎ
ｂ（例えば、５×１０16ｉｏｎｓ／ｃｍ3）に調整され
たＰ２領域、両端部が不純物濃度Ｎａ（例えば、３×１
０17ｉｏｎｓ／ｃｍ3程度）に調整されたＰ１及びＰ３
領域からなるチャネル領域が形成されている（図２
（ｂ）参照）。
２（ａ）及び（ｂ）に示したように、シリコン基板１、
埋め込み絶縁膜２及び表面シリコン層３からなるＳＯＩ
基板４における表面シリコン層３に、埋め込み絶縁膜２
に至るＮ型のソース／ドレイン領域１０が形成されてい
る。ソース／ドレイン領域１０間であって表面シリコン
層３にはゲート絶縁膜７を介してゲート電極８が形成さ
れている。ゲート電極８下には、中央部が不純物濃度Ｎ
ｂ（例えば、５×１０16ｉｏｎｓ／ｃｍ3）に調整され
たＰ２領域、両端部が不純物濃度Ｎａ（例えば、３×１
０17ｉｏｎｓ／ｃｍ3程度）に調整されたＰ１及びＰ３
領域からなるチャネル領域が形成されている（図２
（ｂ）参照）。
【００２５】このＳＯＩＭＯＳＦＥＴにおいては、図３
に示すように、領域Ｐ２の不純物濃度ＮｂはＶthに寄与
し、そのプロファイルは表面シリコン層が厚膜になるに
したがってＶthoが減少する。一方、領域Ｐ１とＰ３と
の不純物濃度ＮａもＶthに寄与し、そのプロファイル
は、表面シリコン層が厚膜になるにしたがってＶthedge
が増加するように設定されている。よって、このＳＯＩ
ＭＯＳＦＥＴのトータルのＶthは、ほぼ一定となる。
に示すように、領域Ｐ２の不純物濃度ＮｂはＶthに寄与
し、そのプロファイルは表面シリコン層が厚膜になるに
したがってＶthoが減少する。一方、領域Ｐ１とＰ３と
の不純物濃度ＮａもＶthに寄与し、そのプロファイル
は、表面シリコン層が厚膜になるにしたがってＶthedge
が増加するように設定されている。よって、このＳＯＩ
ＭＯＳＦＥＴのトータルのＶthは、ほぼ一定となる。
【００２６】以上のように、本発明のＳＯＩＭＯＳＦＥ
Ｔは、表面シリコン層の厚さに対する依存を抑制するこ
とができ、不純物濃度がＮａ＞Ｎｂに設定されているの
で、ショートチャネル効果やパンチスルーを減少するこ
とができる。このようなＳＯＩＭＯＳＦＥＴは、以下の
ように製造することができる。まず、ＳＯＩ基板４とし
て、シリコン基板１上に膜厚１２０ｎｍ程度の埋め込み
酸化膜２、膜厚５０ｎｍ程度の表面シリコン層３がこの
順で形成された基板を用い、ＭＯＳＦＥＴの活性領域
を、ＬＯＣＯＳ法による素子分離膜５を形成して規定し
た。なお、表面シリコン層３は、完全空乏化動作ができ
る膜厚である。
Ｔは、表面シリコン層の厚さに対する依存を抑制するこ
とができ、不純物濃度がＮａ＞Ｎｂに設定されているの
で、ショートチャネル効果やパンチスルーを減少するこ
とができる。このようなＳＯＩＭＯＳＦＥＴは、以下の
ように製造することができる。まず、ＳＯＩ基板４とし
て、シリコン基板１上に膜厚１２０ｎｍ程度の埋め込み
酸化膜２、膜厚５０ｎｍ程度の表面シリコン層３がこの
順で形成された基板を用い、ＭＯＳＦＥＴの活性領域
を、ＬＯＣＯＳ法による素子分離膜５を形成して規定し
た。なお、表面シリコン層３は、完全空乏化動作ができ
る膜厚である。
【００２７】次に、図４（ａ）に示すように、表面シリ
コン層３（５０ｎｍ）のＭＯＳＦＥＴの活性領域に、チ
ャネル・イオン注入（バックグランド注入）を行う。イ
オン注入は、ＰＭＯＳＦＥＴの場合、リンイオン６を、
例えば、１０ｋｅＶの注入エネルギー、１〜４×１０12
ｉｏｎｓ／ｃｍ2程度のドーズで行う。これにより、図
５に示すような不純物濃度のプロファイル（注入時）を
有する、Ｐ２で示されるチャネル中央領域を形成するこ
とができ、チャネル中央領域の水平方向においてはほぼ
均一な最終不純物濃度（〜５×１０16ｉｏｎｓ／ｃｍ3
程度）を得ることができる。なお、このイオン注入の注
入エネルギーでは、投影飛程Ｒｐが約１４ｎｍであるた
め、Ｒｐ／Ｔｓｉ≒１／４を満足する。
コン層３（５０ｎｍ）のＭＯＳＦＥＴの活性領域に、チ
ャネル・イオン注入（バックグランド注入）を行う。イ
オン注入は、ＰＭＯＳＦＥＴの場合、リンイオン６を、
例えば、１０ｋｅＶの注入エネルギー、１〜４×１０12
ｉｏｎｓ／ｃｍ2程度のドーズで行う。これにより、図
５に示すような不純物濃度のプロファイル（注入時）を
有する、Ｐ２で示されるチャネル中央領域を形成するこ
とができ、チャネル中央領域の水平方向においてはほぼ
均一な最終不純物濃度（〜５×１０16ｉｏｎｓ／ｃｍ3
程度）を得ることができる。なお、このイオン注入の注
入エネルギーでは、投影飛程Ｒｐが約１４ｎｍであるた
め、Ｒｐ／Ｔｓｉ≒１／４を満足する。
【００２８】次に、図４（ｂ）に示すように、表面シリ
コン層３上全面にゲート絶縁膜７を形成し、さらにチャ
ネル長０．１８μｍ程度のゲート電極８を通常のプロセ
スで形成する。その後、ゲート電極８をマスクとして用
いて、チャネル端へのチルトイオン注入を行う。このイ
オン注入は、リンイオン９を、３０°程度のチルト角
θ、７０〜９０ｋｅＶ程度の注入エネルギー、１〜３×
１０12ｉｏｎｓ／ｃｍ2程度のドーズで、２ステップ
（回転させる）で行う。
コン層３上全面にゲート絶縁膜７を形成し、さらにチャ
ネル長０．１８μｍ程度のゲート電極８を通常のプロセ
スで形成する。その後、ゲート電極８をマスクとして用
いて、チャネル端へのチルトイオン注入を行う。このイ
オン注入は、リンイオン９を、３０°程度のチルト角
θ、７０〜９０ｋｅＶ程度の注入エネルギー、１〜３×
１０12ｉｏｎｓ／ｃｍ2程度のドーズで、２ステップ
（回転させる）で行う。
【００２９】これにより、図２（ａ）、（ｂ）に示すよ
うな、チャネル端での不純物濃度のプロファイルを得る
ことができる。なお、図２（ａ）の不純物濃度のプロフ
ァイルにおいて、破線はイオン注入時の不純物濃度（５
〜６×１０17ｉｏｎｓ／ｃｍ 3程度）を、実線は、最終
的な不純物濃度（３×１０17ｉｏｎｓ／ｃｍ3程度）の
プロファイルを示す。また、長さＬａ＝０．０６μｍ程
度のチャネル端領域を得ることができる。なお、このＬ
ａの長さは、完全空乏化の条件を満たし、プロセス的な
マージンを考慮して決定される。
うな、チャネル端での不純物濃度のプロファイルを得る
ことができる。なお、図２（ａ）の不純物濃度のプロフ
ァイルにおいて、破線はイオン注入時の不純物濃度（５
〜６×１０17ｉｏｎｓ／ｃｍ 3程度）を、実線は、最終
的な不純物濃度（３×１０17ｉｏｎｓ／ｃｍ3程度）の
プロファイルを示す。また、長さＬａ＝０．０６μｍ程
度のチャネル端領域を得ることができる。なお、このＬ
ａの長さは、完全空乏化の条件を満たし、プロセス的な
マージンを考慮して決定される。
【００３０】その後、図４（ｃ）に示したように、ゲー
ト電極８をマスクとして用いてイオン注入を行い、ＢＦ
2イオンを、２０ｋｅＶ程度の注入エネルギー、４×１
０15ｉｏｎｓ／ｃｍ2程度のドーズでイオン注入し、ソ
ース／ドレイン領域１０を形成する。これにより、図１
に示すＳＯＩＭＯＳＦＥＴを得ることができる。
ト電極８をマスクとして用いてイオン注入を行い、ＢＦ
2イオンを、２０ｋｅＶ程度の注入エネルギー、４×１
０15ｉｏｎｓ／ｃｍ2程度のドーズでイオン注入し、ソ
ース／ドレイン領域１０を形成する。これにより、図１
に示すＳＯＩＭＯＳＦＥＴを得ることができる。
【００３１】上記実施の形態では、チルトイオン注入
は、不均一な不純物チャネルを形成するためにＵＳＰ５
８４１１７０号公報に記載されているのと同様である。
よって、このチルトイオン注入による最終的な不純物濃
度のプロファイルによって、ＵＳＰ５８４１１７０号公
報に示されているように、ショートチャネル効果（ＳＣ
Ｅ）やパンチスルーを減少させることができるととも
に、さらに、チャネル・イオン注入及びチャネル端への
イオン注入の両方を最適化することにより、表面シリコ
ン層の膜厚のバラツキによるトランジスタの電気的な特
性変動を減少させることができる。
は、不均一な不純物チャネルを形成するためにＵＳＰ５
８４１１７０号公報に記載されているのと同様である。
よって、このチルトイオン注入による最終的な不純物濃
度のプロファイルによって、ＵＳＰ５８４１１７０号公
報に示されているように、ショートチャネル効果（ＳＣ
Ｅ）やパンチスルーを減少させることができるととも
に、さらに、チャネル・イオン注入及びチャネル端への
イオン注入の両方を最適化することにより、表面シリコ
ン層の膜厚のバラツキによるトランジスタの電気的な特
性変動を減少させることができる。
【００３２】また、チャネル・イオン注入において、表
面シリコン層の膜厚及び注入エネルギーを変えてイオン
注入した場合の表面シリコン層の膜厚とトータルのＶth
との関係を図６に示す。なお、図６では、リンイオン
を、１０ｋｅＶ（実線）、２０ｋｅＶ（破線）及び４０
ｋｅＶ（一点鎖線）の注入エネルギーでイオン注入し
た。また、表面シリコン層の膜厚の関数としてＳＯＩＰ
ＭＯＳＦＥＴのΔＶth／ΔＴSiの関係を図７に示す。な
お、図７では、４０ｋｅＶ、３０ｋｅＶ、２０ｋｅＶ及
び１２ｋｅＶの注入エネルギーでイオン注入した。
面シリコン層の膜厚及び注入エネルギーを変えてイオン
注入した場合の表面シリコン層の膜厚とトータルのＶth
との関係を図６に示す。なお、図６では、リンイオン
を、１０ｋｅＶ（実線）、２０ｋｅＶ（破線）及び４０
ｋｅＶ（一点鎖線）の注入エネルギーでイオン注入し
た。また、表面シリコン層の膜厚の関数としてＳＯＩＰ
ＭＯＳＦＥＴのΔＶth／ΔＴSiの関係を図７に示す。な
お、図７では、４０ｋｅＶ、３０ｋｅＶ、２０ｋｅＶ及
び１２ｋｅＶの注入エネルギーでイオン注入した。
【００３３】図６及び図７によれば、注入エネルギーを
４０ｋｅＶとした場合に、Ｒｐは約４９ｎｍとなるた
め、表面シリコン層の膜厚に対する閾値電圧の変化（Δ
Ｖth／ΔＴSi）が約１７ｍＶ／ｎｍと、最も大きくな
る。一方、注入エネルギーが小さい条件（Ｒｐが小）で
は、ΔＶth／ΔＴSiはほぼ０となる。特に、Ｒｐが表面
シリコン層の膜厚の１／４以下の場合には、ΔＶth／Δ
ＴSiは負の値となる。さらに、不純物イオンの注入条件
及び表面シリコン層の膜厚を種々変化させて、表面シリ
コン層の膜厚に対するＳＯＩＭＯＳＦＥＴのＶthの変化
を求めた。その結果を図８（ａ）、（ｂ）に示す。
４０ｋｅＶとした場合に、Ｒｐは約４９ｎｍとなるた
め、表面シリコン層の膜厚に対する閾値電圧の変化（Δ
Ｖth／ΔＴSi）が約１７ｍＶ／ｎｍと、最も大きくな
る。一方、注入エネルギーが小さい条件（Ｒｐが小）で
は、ΔＶth／ΔＴSiはほぼ０となる。特に、Ｒｐが表面
シリコン層の膜厚の１／４以下の場合には、ΔＶth／Δ
ＴSiは負の値となる。さらに、不純物イオンの注入条件
及び表面シリコン層の膜厚を種々変化させて、表面シリ
コン層の膜厚に対するＳＯＩＭＯＳＦＥＴのＶthの変化
を求めた。その結果を図８（ａ）、（ｂ）に示す。
【００３４】図８（ａ）によれば、通常の製造方法によ
りＳＯＩＭＯＳＦＥＴを形成した場合には、Ｅ＝４０ｋ
ｅＶで、ΔＶth／ΔＴSiは約１８ｎｍＶ／ｎｍと大きな
値となる（図８（ａ）中、黒丸）。一方、Ｒｐ／ＴSiを
約０．６とすると、Ｅ＝２５ｋｅＶで、ΔＶth／ΔＴSi
は約７ｍＶ／ｎｍと改善される（図８（ａ）中、白
丸）。また、図８（ｂ）に示したように、Ｒｐ≒ＴSi／
４とした場合には、Ｅ＝１２ｋｅＶで、ΔＶth／ΔＴSi
は約０．２ｍＶ／ｎｍとなり、表面シリコン層の膜厚の
バラツキに対するＶth変動を抑制することができる。
りＳＯＩＭＯＳＦＥＴを形成した場合には、Ｅ＝４０ｋ
ｅＶで、ΔＶth／ΔＴSiは約１８ｎｍＶ／ｎｍと大きな
値となる（図８（ａ）中、黒丸）。一方、Ｒｐ／ＴSiを
約０．６とすると、Ｅ＝２５ｋｅＶで、ΔＶth／ΔＴSi
は約７ｍＶ／ｎｍと改善される（図８（ａ）中、白
丸）。また、図８（ｂ）に示したように、Ｒｐ≒ＴSi／
４とした場合には、Ｅ＝１２ｋｅＶで、ΔＶth／ΔＴSi
は約０．２ｍＶ／ｎｍとなり、表面シリコン層の膜厚の
バラツキに対するＶth変動を抑制することができる。
【００３５】
【発明の効果】本発明によれば、表面半導体層の膜厚の
変化に対するチャネル中央領域の閾値電圧Ｖthoの変化
と、表面半導体層の膜厚の変化に対するチャネル端領域
の閾値電圧Ｖthegdeの変化とが各々逆符号となるように
両閾値電圧Ｖtho及びＶthegdeが設定さているため、シ
ョートチャネル効果やパンチスルー等を有効に減少させ
ながら、電気的特性に対する表面半導体層の膜厚の影響
を抑えることができ、ひいては、信頼性の高いＳＯＩＭ
ＯＳＦＥＴを製造することができる。
変化に対するチャネル中央領域の閾値電圧Ｖthoの変化
と、表面半導体層の膜厚の変化に対するチャネル端領域
の閾値電圧Ｖthegdeの変化とが各々逆符号となるように
両閾値電圧Ｖtho及びＶthegdeが設定さているため、シ
ョートチャネル効果やパンチスルー等を有効に減少させ
ながら、電気的特性に対する表面半導体層の膜厚の影響
を抑えることができ、ひいては、信頼性の高いＳＯＩＭ
ＯＳＦＥＴを製造することができる。
【００３６】特に、表面半導体層の膜厚Ｔsiの変化に対
するチャネル中央領域とチャネル端領域との閾値電圧の
変化が、sin（ΔＶtho／ΔＴSi）＜０、sin（ΔＶth
egde／ΔＴSi）＞０又はsin（ΔＶtho／ΔＴSi）＞０、
sin（ΔＶthegde／ΔＴSi）＜０を満たし、かつ表面半
導体層の膜厚Ｔsiの変化に対する全チャネルの閾値電圧
Ｖthの変化が（ΔＶth／ΔＴSi）≒０を満たす場合、チ
ャネル中央領域が、表面半導体層の膜厚Ｔsiの半分以下
の深さの投影飛程Ｒｐでピーク濃度を有するように第１
導電型のイオンが注入されて形成され、チャネル端領域
が、表面半導体層の深さ方向に対して一定の不純物濃度
を有し、かつ最小チャネル長の１／３以下の横方向長さ
を有する場合、あるいはチャネル中央領域が、表面半導
体層の深さ方向に対して一定の不純物濃度を有し、チャ
ネル端領域が、表面半導体層の膜厚Ｔsiの半分以下の深
さの投影飛程Ｒｐでピーク濃度を有するように第１導電
型のイオンが注入されて形成され、かつ最小チャネル長
の１／３以下の横方向長さを有する場合には、表面半導
体層の膜厚バラツキによる閾値電圧の変化を有効に抑制
することが可能となる。
するチャネル中央領域とチャネル端領域との閾値電圧の
変化が、sin（ΔＶtho／ΔＴSi）＜０、sin（ΔＶth
egde／ΔＴSi）＞０又はsin（ΔＶtho／ΔＴSi）＞０、
sin（ΔＶthegde／ΔＴSi）＜０を満たし、かつ表面半
導体層の膜厚Ｔsiの変化に対する全チャネルの閾値電圧
Ｖthの変化が（ΔＶth／ΔＴSi）≒０を満たす場合、チ
ャネル中央領域が、表面半導体層の膜厚Ｔsiの半分以下
の深さの投影飛程Ｒｐでピーク濃度を有するように第１
導電型のイオンが注入されて形成され、チャネル端領域
が、表面半導体層の深さ方向に対して一定の不純物濃度
を有し、かつ最小チャネル長の１／３以下の横方向長さ
を有する場合、あるいはチャネル中央領域が、表面半導
体層の深さ方向に対して一定の不純物濃度を有し、チャ
ネル端領域が、表面半導体層の膜厚Ｔsiの半分以下の深
さの投影飛程Ｒｐでピーク濃度を有するように第１導電
型のイオンが注入されて形成され、かつ最小チャネル長
の１／３以下の横方向長さを有する場合には、表面半導
体層の膜厚バラツキによる閾値電圧の変化を有効に抑制
することが可能となる。
【００３７】また、通常の半導体装置の製造工程と十分
に整合性があるため、煩雑な製造工程を追加することな
く、閾値電圧の変動（バラツキ）を抑えることができ、
製造マージンや歩留まりを向上することが可能になる。
しかも、このような閾値電圧等を含む電気的特性のバラ
ツキの減少は、デバイスの動作マージンを広げ、また、
設計を簡素化することができ、ひいては製造工程の簡略
化、製造コストの削減を実現することができる。
に整合性があるため、煩雑な製造工程を追加することな
く、閾値電圧の変動（バラツキ）を抑えることができ、
製造マージンや歩留まりを向上することが可能になる。
しかも、このような閾値電圧等を含む電気的特性のバラ
ツキの減少は、デバイスの動作マージンを広げ、また、
設計を簡素化することができ、ひいては製造工程の簡略
化、製造コストの削減を実現することができる。
【図１】本発明のＳＯＩＭＯＳＦＥＴの実施の形態を説
明するための要部の概略断面図である。
明するための要部の概略断面図である。
【図２】本発明のＳＯＩＭＯＳＦＥＴのチャネル領域の
不純物濃度プロファイルを説明するための要部の概略断
面図である。
不純物濃度プロファイルを説明するための要部の概略断
面図である。
【図３】表面シリコン層の膜厚Ｔｓｉと閾値電圧Ｖｔｈ
との関係を示すグラフである。
との関係を示すグラフである。
【図４】本発明のＳＯＩＭＯＳＦＥＴの製造方法を説明
するための要部の概略断面工程図である。
するための要部の概略断面工程図である。
【図５】不純物イオンの投影飛程／表面シリコン層の膜
厚と不純物濃度との関係を示すグラフである。
厚と不純物濃度との関係を示すグラフである。
【図６】種々のイオン注入の加速エネルギーでの表面シ
リコン層の膜厚と閾値電圧との関係を示すグラフであ
る。
リコン層の膜厚と閾値電圧との関係を示すグラフであ
る。
【図７】不純物イオンの投影飛程／表面シリコン層の膜
厚と、表面半導体層の膜厚の変化に対する閾値電圧Ｖth
の変化との関係を示すグラフである。
厚と、表面半導体層の膜厚の変化に対する閾値電圧Ｖth
の変化との関係を示すグラフである。
【図８】表面シリコン層の膜厚と閾値電圧Ｖthとの関係
を示すグラフである。
を示すグラフである。
【図９】従来のＳＯＩＭＯＳＦＥＴとその等価回路図と
を示す図である。
を示す図である。
【図１０】従来のＭＯＳＦＥＴとその等価回路図とを示
す図である。
す図である。
【図１１】表面シリコン層の膜厚Ｔｓｉと閾値電圧Ｖth
との関係を示すグラフである。
との関係を示すグラフである。
【図１２】従来の一定注入法で形成したＭＯＳＦＥＴに
おける表面シリコン層の膜厚Ｔｓｉと閾値電圧Ｖｔｈと
の関係を示すグラフである。
おける表面シリコン層の膜厚Ｔｓｉと閾値電圧Ｖｔｈと
の関係を示すグラフである。
【図１３】従来の別のＭＯＳＦＥＴを示す概略断面図で
ある。
ある。
【符号の説明】
１ シリコン基板
２ 埋め込み絶縁膜
３ 表面シリコン層
４ ＳＯＩ基板
５ 素子分離膜
６、９ リンイオン
７ ゲート絶縁膜
８ ゲート電極
１０ ソース／ドレイン領域
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
ＪＩＣＳＴファイル（ＪＯＩＳ)
Ｗｅｂ ｏｆ Ｓｃｉｅｎｃｅ
Claims (10)
- 【請求項１】 絶縁性基板上に配置された表面半導体層
に形成された完全空乏化された第１導電型のチャネル領
域と、該チャネル領域を挟んで配置される第２導電型の
ソース／ドレイン領域と、前記チャネル領域上にゲート
絶縁膜を介して形成されたゲート電極とから構成される
ＳＯＩＭＯＳＦＥＴであって、 前記ソース／ドレイン領域にそれぞれ隣接するチャネル
領域の端部が、チャネル中央の領域よりも不純物濃度を
高く設定され、かつ、前記表面半導体層の膜厚の変化に
対する前記チャネル中央領域の閾値電圧Ｖthoの変化
と、前記表面半導体層の膜厚の変化に対する前記チャネ
ル端領域の閾値電圧Ｖthegdeの変化とが各々逆符号とな
るように両閾値電圧Ｖtho及びＶthegdeを設定したこと
を特徴とするＳＯＩＭＯＳＦＥＴ。 - 【請求項２】 表面半導体層の膜厚Ｔsiの変化に対する
チャネル中央領域とチャネル端領域との閾値電圧の変化
が、 sin（ΔＶtho／ΔＴsi）＜０、sin（ΔＶthegde／ΔＴ
si）＞０を満たし、かつ表面半導体層の膜厚Ｔsiの変化
に対する全チャネルの閾値電圧Ｖthの変化が（ΔＶth／
ΔＴSi）≒０を満たすように設定された請求項１に記載
のＳＯＩＭＯＳＦＥＴ。 - 【請求項３】 表面半導体層の膜厚Ｔsiの変化に対する
チャネル中央領域とチャネル端領域との閾値電圧の変化
が、 sin（ΔＶtho／ΔＴsi）＞０、sin（ΔＶthegde／ΔＴ
si）＜０を満たし、かつ表面半導体層の膜厚Ｔsiの変化
に対する全チャネルの閾値電圧Ｖthの変化が（ΔＶth／
ΔＴSi）≒０を満たすように設定された請求項１に記載
のＳＯＩＭＯＳＦＥＴ。 - 【請求項４】 チャネル中央領域が、表面半導体層の膜
厚Ｔsiの半分以下の深さの投影飛程Ｒｐで第１導電型の
イオンのピーク濃度を有し、チャネル端領域が、表面半
導体層の深さ方向に対して一定の不純物濃度を有し、か
つ最小チャネル長の１／３以下の横方向長さを有する請
求項２に記載のＳＯＩＭＯＳＦＥＴ。 - 【請求項５】 チャネル中央領域が、表面半導体層の深
さ方向に対して一定の不純物濃度を有し、チャネル端領
域が、表面半導体層の膜厚Ｔsiの半分以下の深さの投影
飛程Ｒｐで第１導電型のイオンのピーク濃度を有し、か
つ最小チャネル長の１／３以下の横方向長さを有する請
求項３に記載のＳＯＩＭＯＳＦＥＴ。 - 【請求項６】 シリコン基板上に埋め込み酸化膜及び完
全空乏化された表面シリコン層がこの順で形成されたＳ
ＯＩ基板を用い、 （ａ）表面シリコン層のＭＯＳＦＥＴの活性領域に、チ
ャネル・イオン注入を行って、第１の不純物濃度のチャ
ネル中央領域を形成する工程と、 （ｂ）表面シリコン層上全面にゲート絶縁膜を形成し、
さらに所定チャネル長のゲート電極を形成する工程と、 （ｃ）前記ゲート電極をマスクとして用いて、チャネル
端へのチルトイオン注入を行って、前記チャネル中央領
域の両側に前記第１の不純物濃度よりも高い第２の不純
物濃度のチャネル端領域を形成する工程と、 （ｄ）前記ゲート電極をマスクとして用いて、イオン注
入を行って、ソース／ドレイン領域９を形成する工程と
を備え、 工程（ａ）（ｃ）において、前記表面半導体層の膜厚の
変化に対する前記チャネル中央領域の閾値電圧Ｖthoの
変化と、前記表面半導体層の膜厚の変化に対する前記チ
ャネル端領域の閾値電圧Ｖthegdeの変化とが各々逆符号
となるように両閾値電圧Ｖtho及びＶthegdeを設定する
ように、第１の不純物濃度、第２の不純物濃度、イオン
注入エネルギー、投影飛程Ｒｐを決定することを特徴と
するＳＯＩＭＯＳＦＥＴの製造方法。 - 【請求項７】 工程（ａ）（ｃ）において、表面半導体
層の膜厚Ｔsiの変化に対するチャネル中央領域とチャネ
ル端領域との閾値電圧の変化が、sin（ΔＶtho／Δ
Ｔsi）＜０、sin（ΔＶthegde／ΔＴsi）＞０を満た
し、かつ表面半導体層の膜厚Ｔsiの変化に対する全チャ
ネルの閾値電圧Ｖthの変化が（ΔＶth／ΔＴSi）≒０を
満たすように、第１の不純物濃度、第２の不純物濃度、
イオン注入エネルギー、投影飛程Ｒｐを決定する請求項
６に記載のＳＯＩＭＯＳＦＥＴの製造方法。 - 【請求項８】 工程（ａ）（ｃ）において、表面半導体
層の膜厚Ｔsiの変化に対するチャネル中央領域とチャネ
ル端領域との閾値電圧の変化が、sin（ΔＶtho／Δ
Ｔsi）＞０、sin（ΔＶthegde／ΔＴsi）＜０を満た
し、かつ表面半導体層の膜厚Ｔsiの変化に対する全チャ
ネルの閾値電圧Ｖthの変化が（ΔＶth／ΔＴSi）≒０を
満たすように、第１の不純物濃度、第２の不純物濃度、
イオン注入エネルギー、投影飛程Ｒｐを決定する請求項
６に記載のＳＯＩＭＯＳＦＥＴの製造方法。 - 【請求項９】 工程（ａ）（ｃ）において、チャネル中
央領域を、表面半導体層の膜厚Ｔsiの半分以下の深さの
投影飛程Ｒｐでピーク濃度を有するように第１導電型の
イオンを注入し、チャネル端領域を、表面半導体層の深
さ方向に対して一定の不純物濃度を有し、かつ最小チャ
ネル長の１／３以下の横方向長さを有するように形成す
る請求項７に記載のＳＯＩＭＯＳＦＥＴの製造方法。 - 【請求項１０】 チャネル中央領域を、表面半導体層の
深さ方向に対して一定の不純物濃度を有するように形成
し、チャネル端領域を、表面半導体層の膜厚Ｔsiの半分
以下の深さの投影飛程Ｒｐでピーク濃度を有するように
第１導電型のイオンを注入し、かつ最小チャネル長の１
／３以下の横方向長さを有するように形成する請求項８
に記載のＳＯＩＭＯＳＦＥＴの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027117A JP3531671B2 (ja) | 2001-02-02 | 2001-02-02 | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 |
| DE60227019T DE60227019D1 (de) | 2001-02-02 | 2002-02-01 | Herstellungsverfahren für SOI-MOSFET |
| KR10-2002-0005851A KR100466061B1 (ko) | 2001-02-02 | 2002-02-01 | Ｓｏｉｍｏｓｆｅｔ 및 ｓｏｉｍｏｓｆｅｔ 의 제조방법 |
| TW091101803A TW544844B (en) | 2001-02-02 | 2002-02-01 | Method of producing SOI MOSFET |
| EP02002458A EP1229576B1 (en) | 2001-02-02 | 2002-02-01 | Method of producing SOI MOSFET |
| CNB021077177A CN1194395C (zh) | 2001-02-02 | 2002-02-02 | 制造绝缘层上硅的金属氧化物半导体场效应晶体管的方法 |
| US10/061,356 US6627505B2 (en) | 2001-02-02 | 2002-02-04 | Method of producing SOI MOSFET having threshold voltage of central and edge regions in opposite directions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027117A JP3531671B2 (ja) | 2001-02-02 | 2001-02-02 | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231960A JP2002231960A (ja) | 2002-08-16 |
| JP3531671B2 true JP3531671B2 (ja) | 2004-05-31 |
Family
ID=18891826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001027117A Expired - Lifetime JP3531671B2 (ja) | 2001-02-02 | 2001-02-02 | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6627505B2 (ja) |
| EP (1) | EP1229576B1 (ja) |
| JP (1) | JP3531671B2 (ja) |
| KR (1) | KR100466061B1 (ja) |
| CN (1) | CN1194395C (ja) |
| DE (1) | DE60227019D1 (ja) |
| TW (1) | TW544844B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270846A (ja) * | 2001-03-12 | 2002-09-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6869884B2 (en) * | 2002-08-22 | 2005-03-22 | Chartered Semiconductor Manufacturing Ltd. | Process to reduce substrate effects by forming channels under inductor devices and around analog blocks |
| US7544998B2 (en) | 2003-06-11 | 2009-06-09 | Nxp B.V. | Prevention of parasitic channel in an integrated SOI process |
| JP4439358B2 (ja) | 2003-09-05 | 2010-03-24 | 株式会社東芝 | 電界効果トランジスタ及びその製造方法 |
| US6830963B1 (en) * | 2003-10-09 | 2004-12-14 | Micron Technology, Inc. | Fully depleted silicon-on-insulator CMOS logic |
| WO2005050716A2 (en) * | 2003-11-18 | 2005-06-02 | Halliburton Energy Services, Inc. | High-temperature devices on insulator substrates |
| US6949420B1 (en) * | 2004-03-12 | 2005-09-27 | Sony Corporation | Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same |
| US7298008B2 (en) * | 2006-01-20 | 2007-11-20 | International Business Machines Corporation | Electrostatic discharge protection device and method of fabricating same |
| JP2007214495A (ja) * | 2006-02-13 | 2007-08-23 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| WO2007136102A1 (ja) * | 2006-05-23 | 2007-11-29 | Nec Corporation | 半導体装置、集積回路、及び半導体装置の製造方法 |
| JP5500771B2 (ja) | 2006-12-05 | 2014-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置及びマイクロプロセッサ |
| JP5653586B2 (ja) * | 2009-03-05 | 2015-01-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| FR2983635B1 (fr) * | 2011-12-05 | 2014-05-23 | Soitec Silicon On Insulator | Structure semiconducteur sur isolant avec des caracteristiques electriques ameliorees |
| US8759916B2 (en) * | 2012-01-27 | 2014-06-24 | International Business Machines Corporation | Field effect transistor and a method of forming the transistor |
| KR20160055563A (ko) * | 2014-11-10 | 2016-05-18 | 삼성디스플레이 주식회사 | 박막트랜지스터 제조방법, 박막트랜지스터 및 이를 구비한 디스플레이 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521800A (ja) * | 1991-07-11 | 1993-01-29 | Victor Co Of Japan Ltd | Ｓｏｉｍｏｓｆｅｔ |
| JPH06268215A (ja) * | 1993-03-10 | 1994-09-22 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
| JPH08250687A (ja) * | 1995-03-08 | 1996-09-27 | Komatsu Electron Metals Co Ltd | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
| US5656844A (en) * | 1995-07-27 | 1997-08-12 | Motorola, Inc. | Semiconductor-on-insulator transistor having a doping profile for fully-depleted operation |
| US5719081A (en) * | 1995-11-03 | 1998-02-17 | Motorola, Inc. | Fabrication method for a semiconductor device on a semiconductor on insulator substrate using a two stage threshold adjust implant |
| JP3222380B2 (ja) * | 1996-04-25 | 2001-10-29 | シャープ株式会社 | 電界効果トランジスタ、および、ｃｍｏｓトランジスタ |
| JPH11214686A (ja) * | 1998-01-27 | 1999-08-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2001
- 2001-02-02 JP JP2001027117A patent/JP3531671B2/ja not_active Expired - Lifetime
-
2002
- 2002-02-01 EP EP02002458A patent/EP1229576B1/en not_active Expired - Lifetime
- 2002-02-01 DE DE60227019T patent/DE60227019D1/de not_active Expired - Fee Related
- 2002-02-01 TW TW091101803A patent/TW544844B/zh not_active IP Right Cessation
- 2002-02-01 KR KR10-2002-0005851A patent/KR100466061B1/ko not_active IP Right Cessation
- 2002-02-02 CN CNB021077177A patent/CN1194395C/zh not_active Expired - Fee Related
- 2002-02-04 US US10/061,356 patent/US6627505B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100466061B1 (ko) | 2005-01-13 |
| EP1229576A2 (en) | 2002-08-07 |
| EP1229576B1 (en) | 2008-06-11 |
| US6627505B2 (en) | 2003-09-30 |
| US20020177286A1 (en) | 2002-11-28 |
| KR20020064674A (ko) | 2002-08-09 |
| CN1194395C (zh) | 2005-03-23 |
| EP1229576A3 (en) | 2004-10-27 |
| CN1369903A (zh) | 2002-09-18 |
| JP2002231960A (ja) | 2002-08-16 |
| DE60227019D1 (de) | 2008-07-24 |
| TW544844B (en) | 2003-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5841170A (en) | Field effect transistor and CMOS element having dopant exponentially graded in channel | |
| JP3504212B2 (ja) | Ｓｏｉ構造の半導体装置 | |
| US5760442A (en) | Semiconductor device of a silicon on insulator metal-insulator type with a concave feature | |
| JP3408762B2 (ja) | Ｓｏｉ構造の半導体装置及びその製造方法 | |
| JP4664631B2 (ja) | 半導体装置及びその製造方法 | |
| JP3337953B2 (ja) | Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法 | |
| US8686511B2 (en) | Source/drain extension control for advanced transistors | |
| US6337505B2 (en) | Semiconductor device and method for fabricating the same | |
| US6445016B1 (en) | Silicon-on-insulator (SOI) transistor having partial hetero source/drain junctions fabricated with high energy germanium implantation | |
| JP3531671B2 (ja) | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 | |
| JP5567247B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002314091A (ja) | 半導体装置およびその製造方法 | |
| US6462379B2 (en) | SOI semiconductor device and method for manufacturing the same | |
| JP3103159B2 (ja) | 半導体装置 | |
| JP2001156290A (ja) | 半導体装置 | |
| JP3708370B2 (ja) | 半導体装置及びその製造方法 | |
| JP3479066B2 (ja) | Ｓｏｉ構造の半導体装置及びその製造方法 | |
| JPH11168211A (ja) | 半導体装置 | |
| JPH06291142A (ja) | Ｓｏｉ ｍｏｓ ｆｅｔ及びその製造方法 | |
| JP2005332980A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2005175011A (ja) | 電界効果型トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040224 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |