KR100853982B1 - 3차원 전계효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 3차원 CMOS 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, NMOS 활성영역 및 PMOS 활성영역을 구비하되, 상기 활성영역들 각각은 채널영역 및 상기 채널영역에 의해 이격된 소오스/드레인 영역들을 포함하고, 상기 NMOS 활성영역 및 PMOS 활성영역이 기판의 측벽에 형성되어 서로 대향되는 반도체 기판; 상기 NMOS 채널영역 및 PMOS 채널영역의 상부로서, 상기 반도체 기판의 측벽 각각에 형성되는 게이트 전극; 및 상기 게이트 전극들과 상기 채널영역들 사이에 형성된 게이트 절연막을 포함하는 것을 특징으로 한다.
이와 같은 본 발명을 제공하게 되면, 간단한 공정으로 채널 폭 및 전기적 특성을 제어할 수 있는 소자를 제공할 수 있게 된다.
또한, 소자의 직접도를 향상시킬 수 있고 핀(fin)의 측벽을 모두 사용할 수 있으므로 다양한 타입과 형태의 소자 제작이 가능하며 작은 핀(fin)에서도 CMOS 소자를 구현할 수 있을 뿐 아니라, 핀(fin) 측벽의 높이를 조절함으로써 소자의 전기적 특성을 개선할 수 있게 된다.
3차원 CMOS 전계효과 트랜지스터, finFET, 측벽, 소오스, 드레인, 게이트 전극, 사진식각, 포토레지스트

Description

3차원 전계효과 트랜지스터 및 그 제조방법{3D CMOS TRANSISTOR AND MANUFACTURING METHOD AT THE SAME}
도 1a 내지 도 1d는 종래 기술에 따른 2차원 CMOS 제조방법을 설명하기 위한 공정 단면도,
도 2는 종래의 3차원 fin FET의 개략도를 예시한 도면,
도 3은 본 발명에 따른 3차원 CMOS 전계효과 트랜지스터의 개략도를 예시한 사시도,
도 4는 본 발명에 따른 반도체 기판에 n-웰을 형성하는 공정을 예시한 도면,
도 5는 본 발명에 따른 반도체 기판에 n형 불순물 주입시키고 난 후 활성화(activation) 공정을 예시한 도면,
도 6 및 도 7은 본 발명에 따른 NMOS 및 PMOS 활성영역을 포함하는 기판의 측벽을 형성하기 위한 포토 공정을 예시한 도면,
도 8 및 도 9는 본 발명에 따른 n 및 p-웰 영역에 소스 또는 드레인 영역을 형성하기 위한 이온 불순물을 주입하는 공정을 예시한 도면,
도 10 내지 도 12는 본 발명에 따른 PMOS 활성영역 및 NMOS 활성영역 각 상부에 게이트 절연막을 형성하기 위한 공정을 예시한 도면,
도 13 및 도 14는 본 발명에 따른 게이트 전극을 형성하는 공정을 예시한 도면이다.
<도면의 주요부분에 대한 설명>
100 : 반도체 기판, 110 : P-type 소오스 또는 드레인,
120 : P-type 소오스 또는 드레인, 130 : N-type 소오스 또는 드레인,
140 : N-type 소오스 또는 드레인, 200, 210 : 게이트 전극,
300, 310 : 게이트 절연막, 150 : n-웰 영역
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 3차원 CMOS 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자는 모오스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 반도체 소자의 집적도가 증가함에 따라, 상기 모오스 트랜지스터는 점점 스케일이 낮아지고 있다. 그 결과, 상기 모오스 트랜지스터의 채널길이가 감소하여 단채널 효과(short channel effect)가 발생한다.
일반적으로, 단채널 효과에 따른 문턱전압의 감소를 방지하기 위해 채널영역 내에 채널이온들을 고농도로 도우핑하는 방법이 사용된다. 그러나 채널 이온들을 고농도로 도우핑할 경우, 채널저항이 증가하여 전류구동능력이 감소된다.
도 1a 내지 도 1d는 종래 기술에 따른 2차원 CMOS 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 공지된 LOCOS(Local Oxidation of Silicon) 공정을 수행하여 n-웰 영역(N-Well Region: NWR)과 p-웰 영역(PWR)을 분리시키는 소자분리막(2)을 형성한다. 이때, 소자분리막(2)은 로코스 공정 대신에 트랜치 공정을 이용하여 형성할 수도 있다.
이어서, 공지된 마스크 공정 및 이온주입 공정을 통해 n-웰 영역(NWR) 내에는 n형 불순물을 이온주입하고, p-웰 영역(PWR)에는 p형 불순물을 이온주입한 후, 열처리 공정을 수행하여, 도시된 바와 같이, 소자분리막(2)을 기준으로 그 양측에 n웰(10A) 및 p웰(10B)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 소자분리막(2)을 포함한 실리콘 기판(1)의 전면 상에 게이트 산화막(3)과, 게이트용 도전막, 예컨데, 폴리실리콘막(4)을 순차적으로 형성한다. 그런 다음, 폴리실리콘막(4) 상에 n-웰 영역(NWR)을 가리는 제1감광막 패턴(5)을 형성하고, 상기 제1감광막 패턴(5)을 베리어로 하는 이온주입 공정을 수행하여, 노출된 p-웰 영역(PWR)의 폴리실리콘막(4) 부분에 붕소(B)와 같은 p형 불순물(11)을 이온주입한다. 이 결과, 노출된 p-웰 영역(PWR)의 폴리실리콘막은 p형 폴리실리콘막으로 된다.
다음으로, 도 1c에 도시된 바와 같이, 제1감광막 패턴을 제거한 상태에서, 폴리실리콘막(4) 상에 p-웰 영역(PWR)을 가리는 제2감광막 패턴(6)을 형성하고, 상기 제2감광막 패턴(6)을 베리어로 하는 이온주입 공정을 수행하여, 노출된 n-웰 영역(NWR)의 폴리실리콘막(4) 부분에 인(P)와 같은 n형 불순물(12)을 이온주입한다. 이 결과, 노출된 n-웰 영역(NWR)의 폴리실리콘막은 n형 폴리실리콘막으로 된다.
이후, 도 1d에 도시된 바와 같이, 제2감광막 패턴을 제거한 상태에서, 공지된 사진 식각 공정을 수행하여 n-웰 영역(NWR) 및 p-웰 영역(PWR) 각각에 게이트 전극(4A, 4B)을 각각 형성한 후, n-웰(10A)에는 p형 불순물로 도핑된 소오스/드레인 영역(13A)을 형성하고, p-웰(10B)에는 n형 불순물로 도핑된 소오스/드레인 영역(13B)을 형성하여 PMOS 트랜지스터(20A) 및 NMOS 트랜지스터(20B)를 형성한다.
이처럼, 종래의 2차원 CMOS는 실리콘 기판 위에 수평방향으로 N/P 타입의 소자가 배열되었다. 그러나, 이러한 구조에서는 소자의 크기가 계속적으로 줄어들게 됨으로써, 많은 전기적, 물리적 한계를 보인다.
따라서, 상기 단채널 효과를 감소시키고, 물리적, 전기적 특성을 향상시키기 위한 방안으로 3차원 트랜지스터에 대한 연구가 널리 진행되어져 왔다. 특히, 채널 폭이 작아 완전공핍이 가능한 핀 전계효과 트랜지스터(fin FET)에 대한 연구가 널리 진행되고 있다.
한편, 반도체소자는 일반적으로 엔모오스(NMOS) 트랜지스터와 피모오스(PMOS) 트랜지스터를 함께 구비하는 시모오스(CMOS) 트랜지스터를 채택한다. 특히, 에스램(static random acess memory : SRAM) 셀은 CMOS 전계효과 트랜지스터를 사용하여 정보를 저장한다. 상기 CMOS 트랜지스터에 있어서, NMOS 트랜지스터와 PMOS 트랜지스터 각각에 요구되는, 전류구동능력과 같은, 전기적 특성은 서로 다를 수 있다. 이에 따라, 상기 트랜지스터들의 구조적인 차이가 요구된다. 일반적으로, 평면(planar) 트랜지스터에 있어서, 상기 서로 다른 전기적 특성은 2차원적으로 채널 폭을 제어하여 확보된다.
그러나, 핀 전계효과 트랜지스터(fin FET)와 같은 3차원 CMOS 전계효과 트랜지스터에 있어서, 2차원적으로 채널 폭을 제어하여 NMOS 및 PMOS 트랜지스터들의 전기적특성을 제어하는 것은 공정을 복잡하게 할 수 있다. 특히, fin FET는 완전공핍이 가능한 채널폭을 가져야 하므로, 2차원 채널폭을 조절하는 것은 한계가 있다. 그리고, 도 2는 종래의 3차원 fin FET의 개략도를 예시한 도면인데, 도 2에 나타낸 바와 같이, 하나의 Fin의 상에 하나의 타입(N 타입이거나 P 타입)만 제작하고, 2가지 타입 모두 구현하기에는 Fin이 길어지고 복잡해지는 단점이 있다.
상술한 문제를 해결하기 위한 본 발명이 이루고자 하는 기술적 과제는 간단한 공정으로 채널 폭 및 전기적 특성을 제어할 수 있는 소자를 제공하고, 소자의 집적도를 향상시킬 수 있으며 핀(fin)의 측벽을 모두 사용할 수 있으므로 다양한 타입과 형태의 소자 제작이 가능하며 작은 핀(fin)에서도 CMOS 소자를 구현할 수 있을 뿐 아니라, 핀(fin) 측벽의 높이를 조절함으로써 전기적 특성이 개선된 소자를 제공하고자 함이다.
본 발명에 따른 3차원 CMOS 전계효과 트랜지스터의 특징은 NMOS 활성영역 및 PMOS 활성영역을 구비하되, 상기 활성영역들 각각은 채널영역 및 상기 채널영역에 의해 이격된 소오스/드레인 영역들을 포함하고, 상기 NMOS 활성영역 및 PMOS 활성 영역이 벌크 기판의 측벽에 형성되어 서로 대향되는 반도체 기판; 상기 NMOS 채널영역 및 PMOS 채널영역의 상부로서, 상기 반도체 기판의 측벽 각각에 형성되는 게이트 전극; 및 상기 게이트 전극들과 상기 채널영역들 사이에 형성된 게이트 절연막을 포함한다.
여기서, 상기 NMOS 게이트전극과 상기 NMOS 채널영역 사이에 형성된 게이트 절연막은 상기 PMOS 게이트 전극과 상기 PMOS 채널영역 사이에 형성된 게이트 절연막과 다른 물질막인 것이 바람직하고, 상기 게이트 절연막은 산화막 또는 질화막인 것이 역시 바람직하다.
또한, 바람직하게는 상기 NMOS 게이트 전극의 게이트 절연막은 상기 PMOS 게이트 전극의 게이트 절연막과 다른 물질막인 것도 가능하다.
그리고, 본 발명에 따른 3차원 CMOS 전계효과 트랜지스터 제조방법의 특징은 (a) 반도체 기판의 측벽에 채널영역 및 상기 채널영역에 의해 이격된 소오스/드레인 영역들을 포함하는 NMOS 활성영역 및 PMOS 활성영역을 서로 대향시켜 형성하는 단계; (b) 상기 각 채널영역의 상부로, 상기 양 측벽에 게이트 절연막을 형성하는 단계; (c) 상기 양 측벽에 형성된 상기 게이트 절연막 상부에 게이트 전극을 형성하는 단계를 포함한다.
여기서, 상기 (a) 단계는 상기 기판 일부에 NMOS 활성영역이 형성된 기판 상층에 산화막을 형성하는 단계; 포토 마스크를 이용하여 상기 NMOS 활성영역을 포함하는 측벽 및 기판 측벽이 드러나도록 식각하는 단계; 상기 NMOS 활성영역의 측벽에 n형 불순물을 주입하여 n채널영역 및 상기 n채널영역에 의해 이격된 소오스/드레인 영역들을 포함하는 NMOS 활성영역을 형성하는 단계; 및 상기 NMOS 활성영역과 대향하는 상기 기판 측벽에 p형 불순물을 주입하여 p채널영역 및 상기 p채널영역에 의해 이격된 소오스/드레인 영역들을 포함하는 PMOS 활성영역을 형성하는 단계를 포함하는 것이 바람직하다.
더하여, 상기 (b)단계는 상기 (a) 단계를 통해 형성된 상기 NMOS 및 PMOS 활성영역 상층 및 측벽에 산화막을 형성하는 단계; 및 상기 산화막의 패터닝을 통하여 상기 각 채널영역들의 측벽을 감싸는 게이트 산화막을 형성하는 단계를 포함하는 것이 역시 바람직하다.
또한, 바람직하게는 상기 (c) 단계는 상기 게이트 절연막 및 상기 기판 일부에 금속(metal)층을 증착하는 단계; 상기 증착된 금속(metal)층을 사진식각 방법을 이용하여 게이트 패터닝을 하는 단계를 포함하는 것일 수 있다. 또한, 상기 p채널영역 및 n채널영역은 완전 공핍이 가능한 폭을 갖는 핀이며, 상기 핀의 폭의 조절은 상기 기판의 측벽 높이에 의해 조절하며, 상기 측벽의 높이를 조절하여 소자의 전기적 특성을 개선할 수 있다.
한편, 상기 NMOS 게이트전극과 상기 NMOS 채널영역 사이에 형성된 게이트 절연막을 상기 PMOS 게이트 전극과 상기 PMOS 채널영역 사이에 형성된 게이트 절연막과 다른 물질막으로 형성하는 것이 바람직하고, 상기 게이트 절연막은 산화막 또는 질화막으로 형성하는 것이 역시 바람직하다.
이하에서 본 발명의 바람직한 실시예를 도면을 참조하여 상세히 설명하기로 한다.
삭제
도 3은 본 발명에 따른 3차원 CMOS 전계효과 트랜지스터의 개략도를 예시한 사시도이다.
도 3에 나타낸 바와 같이 반도체 기판 평면의 일 기준선을 중심으로 기판의 양쪽 측벽에 n형 MOSFET 소자 및 p형 MOSFET 소자로 구성된다. 즉, NMOS 활성영역 및 PMOS 활성영역을 구비하되, 상기 활성영역들 각각에서 상기 NMOS 활성영역은 n채널영역 및 상기 n채널영역에 의해 이격된 소오스/드레인(130, 140) 영역을 포함하고, 상기 PMOS 활성영역은 p채널영역 및 상기 p채널영역에 의해 이격된 소오스/드레인(110, 120) 영역을 포함하고, 상기 NMOS 활성영역 및 PMOS 활성영역이 기판의 양 측벽에 형성되어 서로 대향되는 반도체 기판(100)과, 상기 n채널영역 및 p 채널영역의 상부로서 상기 반도체 기판(100)의 측벽 각각에 형성되는 게이트 전극들(200, 210)과, 상기 게이트 전극들(200, 210)과 상기 p채널영역 및 n채널영역 사이에 형성된 게이트 절연막(300, 310)을 포함하는 구성으로 이루어진다.
여기서, 반도체 기판(100)은 단결정 실리콘기판 또는 SOI 기판일 수 있다. 반도체 기판이 단결정 실리콘기판인 경우, 각 활성영역들은 단결정 실리콘 기판 내에 형성되며, 반도체 기판(100)과 활성영역들은 일체로 연결된다.
그리고, 각 활성영역들은 각각 채널영역들을 가지며, 즉 PMOS 활성영역은 p채널영역(미도시)을, NMOS 활성영역은 n채널영역(미도시)을 가지며, p채널영역에 의해 이격된 소오스/드레인(110, 120)과 n채널영역에 의해 이격된 소오스/드레인(130, 140)을 갖는다. 2차원 평판 트랜지스터에 있어서, 채널영역은 2차원으로 정의되나, 3차원 트랜지스터에 있어서, 채널영역은 높이 차원을 더 갖는 3차원으로 정의된다.
도 3에 나타낸 바와 같이, 각 채널영역을 포함하는 활성영역들은 기판(100) 측벽에 형성시켜 대향시킴으로써, 평면상의 2차원에서 측벽의 높이에 해당하는 차 원을 더하여 3차원으로 정의할 수 있게 된다.
또한, NMOS 게이트전극(200) 및 PMOS 게이트전극(210)이 각각 n채널영역 및 상기 p채널영역의 상부들 및 기판(100) 측벽 일부를 덮는다. 이때, NMOS 게이트전극(200) 및 PMOS 게이트 전극(210)은 전도성물질인 금속(metal)이며, n채널영역 및 p채널영역의 높이가 서로 다르므로, 각 채널영역들을 덮는 각 게이트 전극들의 높이도 서로 다를 수 있다.
한편, 게이트전극들(200, 210)에 의해 덮히는 채널영역들은 완전 공핍이 가능한 폭을 갖는 핀(fin)일 수 있다. 바람직하게는 5nm 내지 40nm의 폭을 가질 수 있다. 이러한 핀의 폭의 조절은 3차원 구조를 형성하는 기판의 측벽 높이에 의해 조절하는 것이 가능하고, 이것이 반도체 소자의 전기적 특성을 용이하게 제어하는 것이 가능하게 하는 것이다.
더하여, 게이트 절연막들(300,310)이 게이트전극들(200,210)과 채널영역들 사이에 게재된다. 이때, 게이트 절연막들(300, 310)은 동일한 물질막일 수 있으며, 실리콘산화막일 수 있다. 이와 달리, 게이트 절연막들(300,310)은 서로 다른 물질막들일 수 있다. 또한, 게이트 절연막들(300, 310) 중 적어도 하나는, 실리콘질화막(SiN)과 같은, 고 유전막(high-k dielectric layer)을 포함할 수 있다.
이와 같이, n 및 p채널영역을 포함하는 활성영역을 반도체 기판(100)의 양쪽 측벽에 형성하고, 이에 따른 게이트 전극(200,210) 또한 약 측벽에 형성시켜 대향시킴으로써, 소자의 집적도를 높일 수 있고, 3차원의 채널영역을 통한 전기적 특성의 개선과 함께 그 제조가 용이하게 되는 장점을 가지게 된다.
도 4 내지 도 14는 본 발명에 따른 3차원 CMOS 트랜지스터의 제조방법의 바람직한 실시예로서, 그 흐름을 예시한 도면이다.
도 4는 본 발명에 따른 반도체 기판(100)에 n-웰을 형성하는 공정을 예시한 도면으로, 먼저 반도체 기판(100) 표면을 웨이퍼 세척하여 형성한다. 그리고, 반도체 기판 일부 영역에 n-웰(150)을 형성하기 위해 포토 마스크를 통한 불순물 주입 공정을 위해, 기판 표면에 포토레지스트를 도포하고 n-웰 영역에 해당하는 부분을 포토 마스크를 통하여 n형 불순물(P+)(155)을 주입한다.(Implantation) 그리고 나서, 포토레지스트를 제거함으로써, 반도체 기판(100)상에 n-웰(150)을 형성하게 된다.
도 5는 본 발명에 따른 반도체 기판에 n형 불순물 주입시키고 난 후, 활성화(activation) 공정을 예시한 도면이다. 도 5를 참조하면, 기판(100)에 n형 불순물을 주입하고 나서, 다시 산화막(10)을 제거하기 위해 웨이퍼를 세척하고 열처리를 하게 되면, 활성화 되어 n형 불순물이 기판의 일부 영역으로 확산(diffusion)됨으로써, n-웰 영역(150)을 형성하게 된다.
도 6 및 도 7은 본 발명에 따른 NMOS 및 PMOS 활성영역을 포함하는 기판의 측벽을 형성하기 위한 포토 공정을 예시한 도면이다. n-웰(150)의 일부분을 포함하는 기판(100)의 일부영역에 포토 마스크를 통하여 포토레지스트(20)를 도포한다.(도 6 참조) 도포된 포토레지스트(20)의 가장자리를 따라 기판(100)을 식각 공정하게 되면, 벌크 기판의 측벽을 형성하게 된다. 여기서, 식각은 이방성 식각공정을 사용하여 소정 깊이 까지 식각하게 된다. 이 식각 깊이는 각 활성영역 및 채널영역을 형성하는 중요한 요소로서 필요에 따라 식각 깊이를 조절하여 소자의 전기적 특성을 개선할 수 있다.
여기서 n-웰 영역의 크기, 식각 깊이 등의 사이즈(size)는 소자의 전기적 물리적 특성에 따라 가장 적절하게 설계될 수 있음은 물론이다.
도 8 및 도 9는 본 발명에 따른 n 및 p-웰 영역에 소스 또는 드레인 영역을 형성하기 위한 이온 불순물을 주입하는 공정을 예시한 도면이다.
도 8에 나타낸 바와 같이, 기판의 n 웰 영역(150), 즉 벌크 기판의 한쪽 측벽에 소스 또는 드레인 영역을 형성하기 위해 p형 불순물 이온(135)을 주입하는데, 가령, 기판의 상부에 포토 마스크를 통해 포토레지스트(20)를 도포하고 n-웰 영역(150)의 기판 측벽에 BF2+ 와 같은 p형 불순물 이온(135)을 임플란테이션(Implantation) 한다.
도 9에서는 기판의 p-웰 영역을 상기 n-웰 영역(150)과 대응되는 기판의 반대쪽 측벽에 형성하고, 소스 또는 드레인 영역을 형성하기 위해 n형 불순물 이온을 주입하는데, 가령 기판(100)의 상부에 포토 마스크를 통해 포토레지스트(20)를 도포하고 p-웰 영역의 기판 측벽에 P+와 같은 p형 불순물 이온(115)을 임플란테이션(Implantation) 한다.
여기서, 이온 임플란테이션(Implantation)이란 회로 패턴과 연결된 부분에 불순물을 미세한 가스(gas)입자형태로 가속하여 웨이퍼의 내부에 침투시킴으로써 정자 소자의 특정을 만들어 주는 것으로, 이러한 불순물 주입은 고온의 전기로 속 에서 불순물 입자를 웨이퍼 내부로 확산시켜 주입하는 확산(diffusion)공정에 의해서도 이루어질 수 있다.
이온 주입(Ion Implantation)의 가장 중요한 이점은 주입되는 불순물 원자의 수를 정확히 조절할 수 있다. 1014 ~ 1018 원자/cm3 범위에서 불순물 농도를 조절하는 데는 이온 주입이 다른 불순물 도입 기술보다 분명히 이점을 갖고 있다. 이온 주입시 사용되는 마스크는 보통 집적 회로 제작시 쓰이는 재료인 감광 물질, 산화물, 질화물, 다결정 실리콘 등으로 만들어질 수 있다.
도 10 내지 도 12는 본 발명에 따른 PMOS 활성영역 NMOS 활성영역 각 상부에 게이트 절연막을 형성하기 위한 공정을 예시한 도면이다.
도 10에 나타낸 바와 같이, I) 기판(100) 일부의 양쪽 측벽에 n채널영역(170) 및 p채널영역(160)이 형성된 기판에 상부에 도포된 포토레지스트를 제거하고 나서, II) 산화막을 형성하기 위해 적절한 열처리 공정을 수행하고, 필요에 따라 산화막을 증착하게 됨으로써, 게이트 산화막(300)을 형성하게 된다.
도 11에서는 게이트 산화막(300)이 형성된 기판(100)에서, n채널영역(170) 및 p채널영역(160)이 형성된 기판의 측벽부분에 이 부분을 둘러싸는 게이트 패턴 형성한다. 이 게이트 패턴은 양 측벽 부분을 감싸도록 포토 마스크를 통해 포토레지스트(20)를 도포하는 사진식각 공정을 통해 이루어질 수 있다. 즉, n채널영역(170) 및 p채널영역(160)을 포함하는 기판 측벽을 둘러싸는 부분 이외에 포토레지스트를 식각함으로써, 게이트 패턴을 형성할 수 있게 된다.
도 12에서 다시 측벽에 형성된 게이트 절연막(300) 상층의 포토레지스트 및 측벽을 따라 하부 기판의 산화막층을 식각함으로써, 게이트 절연막(300)을 형성하게 된다. 여기서, 게이트 절연막(300)은 열산화공정(activation)을 사용하여 각 채널영역 상부 및 측벽들을 덮는 실리콘산화막이 형성할 수도 있다. 또한 게이트 절연막은 원자증착기술 또는 화학기상증착(chemical vapor deposition) 기술을 사용하여 형성할 수도 있는데, 게이트절연막은 실리콘산화막으로 형성될 수 있으며, 실리콘산화막과 같은 고 유전막으로 형성될 수 있다.
도 13 및 도 14는 본 발명에 따른 게이트 전극을 형성하는 공정을 예시한 도면이다.
도 13에서는, 게이트 절연막(300)을 형성하는 공정이 끝난 후, 소자의 전기적 접속 및 연결을 위한 게이트 전극을 형성하기 위해 전도성 물질인 금속(metal)(200)을 증착하는 공정을 예시한 도면이다. 금속증착 역시 다양한 증착공정을 통하여 가능함은 물론이다. 증착이 깊이는 소자의 전기적, 물리적 특성 등을 고려해 적절한 깊이로 정해 질 수 있다.
도 14는 도 13에서 금속을 증착한 후, 게이트 전극 패턴을 형성하기 위한 사진식각 공정을 예시한 것으로, 도 14에서 나타낸 바와 같이, 게이트 전극을 형성하는 부분을 제외한, 나머지 부분을 식각함으로써 형성하게 된다. 즉, n채널영역(170) 및 p채널영역(160)을 둘러싸는 게이트 절연막(300) 상층을 다시 감싸는 부분을 제외하고 포토마스크를 통해 사진식각함으로써, 도 3에 나타낸 바와 같이, 금속(metal)의 게이트 전극(200, 210)을 형성할 수 있게 된다.
이와 같이, 본 발명에 따른 3차원 CMOS 전계효과 트랜지스터 및 그 제조방법을 제공하게 되면, 종래의 핀 전계효과 트랜지스터(fin FET)과 같은 3차원 CMOS 전계효과 트랜지스터에 있어서, 2차원적으로 채널 폭을 제어하여 NMOS 및 PMOS 트랜지스터들의 전기적특성을 제어하는 것은 공정을 복잡하게 할 수 있는 문제를 해결하여 간단한 공정으로 채널 폭 및 전기적 특성을 제어할 수 있는 소자를 제공할 수 있게 된다.
또한, 특히, finFET은 완전공핍이 가능한 채널폭을 가져야 하므로, 2차원 채널폭을 조절하는 것은 한계가 있고, 종래의 3차원 fin FET에서 하나의 Fin의 상에 하나의 타입(N 타입이거나 P 타입)만 제작하고, 2가지 타입 모두 구현하기에는 Fin이 길어지고 복잡해지는 단점을 해결할 수 있기 때문에 공정이 간단해 질뿐만 아니라, 소자의 집적도를 향상시킬 수 있으며 fin의 측벽을 모두 사용할 수 있으므로 다양한 타입과 형태의 소자 제작이 가능하다는 장점이 있게 된다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있 는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
본 발명에 따른 3차원 CMOS 전계효과 트랜지스터 및 그 제조방법을 제공하게 되면, 간단한 공정으로 채널 폭 및 전기적 특성을 제어할 수 있는 소자를 제공할 수 있게 된다.
또한, 소자의 집적도를 향상시킬 수 있으며 핀(fin)의 측벽을 모두 사용할 수 있으므로 다양한 타입과 형태의 소자 제작이 가능하고 작은 핀(fin)에서도 CMOS 소자를 구현할 수 있을 뿐 아니라, 핀(fin) 측벽의 높이를 조절함으로써 소자의 전기적 특성을 개선할 수 있게 된다.

Claims (12)

  1. NMOS 활성영역 및 PMOS 활성영역을 구비하되, 상기 활성영역들 각각에서 상기 NMOS 활성영역은 n채널영역 및 상기 n채널영역에 의해 이격된 소오스/드레인 영역을 포함하고, 상기 PMOS 활성영역은 p채널영역 및 상기 p채널영역에 의해 이격된 소오스/드레인 영역을 포함하고, 상기 NMOS 활성영역 및 PMOS 활성영역이 기판의 측벽에 형성되어 서로 대향되는 반도체 기판;
    상기 n채널영역 및 p채널영역의 상부로서, 상기 반도체 기판의 측벽 각각에 형성되는 게이트 전극들; 및
    상기 게이트 전극들과 상기 p 및 n채널영역들 사이에 형성된 게이트 절연막들을 포함하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터.
  2. 제1항에 있어서,
    상기 NMOS 게이트 전극과 상기 PMOS 게이트 전극의 높이가 서로 다른 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터.
  3. 제1항에 있어서,
    상기 게이트 절연막들은 산화막 또는 질화막인 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터.
  4. 제1항에 있어서,
    상기 NMOS 게이트 전극의 게이트 절연막은 상기 PMOS 게이트 전극의 게이트 절연막과 다른 물질막인 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터.
  5. (a) 반도체 기판의 양 측벽에 n채널영역 및 p채널영역에 의해 이격된 소오스/드레인 영역들을 포함하는 NMOS 활성영역 및 PMOS 활성영역을 서로 대향시켜 형성하는 단계;
    (b) 상기 n채널영역 및 p채널영역의 상부로, 상기 양 측벽에 게이트 절연막을 형성하는 단계;
    (c) 상기 양 측벽에 형성된 상기 게이트 절연막 상부에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법.
  6. 제5항에 있어서,
    상기 (a) 단계는 상기 기판 일부에 NMOS 활성영역이 형성된 기판 상층에 산화막을 형성하는 단계;
    포토 마스크를 이용하여 상기 NMOS 활성영역을 포함하는 측벽 및 기판 측벽이 드러나도록 식각하는 단계;
    상기 NMOS 활성영역의 측벽에 n형 불순물을 주입하여 n채널영역 및 상기 n채널영역에 의해 이격된 소오스/드레인 영역들을 포함하는 NMOS 활성영역을 형성하는 단계; 및
    상기 NMOS 활성영역과 대향하는 상기 기판 측벽에 p형 불순물을 주입하여 p채널영역 및 상기 p채널영역에 의해 이격된 소오스/드레인 영역들을 포함하는 PMOS 활성영역을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법.
  7. 제5항에 있어서,
    상기 (b)단계는 상기 (a) 단계를 통해 형성된 상기 NMOS 및 PMOS 활성영역 상층 및 측벽에 산화막을 형성하는 단계; 및
    상기 산화막의 패터닝을 통하여 상기 각 채널영역들의 측벽을 감싸는 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법.
  8. 제5항에 있어서,
    상기 (c) 단계는 상기 게이트 절연막 및 상기 기판 일부에 금속(metal)층을 증착하는 단계;
    상기 증착된 금속(metal)층을 사진식각 방법을 이용하여 게이트 패터닝을 하는 단계를 포함하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 p채널영역 및 n채널영역은 완전 공핍이 가능한 폭을 갖는 핀이며, 상기 핀의 폭의 조절은 상기 기판의 측벽 높이에 의해 조절하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법.
  10. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 NMOS 게이트전극과 상기 n채널영역 사이에 형성된 게이트 절연막을 상기 PMOS 게이트 전극과 상기 p채널영역 사이에 형성된 게이트 절연막과 다른 물질막으로 형성하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법.
  11. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 절연막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법.
  12. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 NMOS 게이트 전극의 게이트 절연막을 상기 PMOS 게이트 전극의 게이트 절연막과 다른 물질막으로 형성하는 것을 징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI462272B (zh) * 2010-01-08 2014-11-21 Univ Nat United Three - dimensional multi - gate complementary gold - oxygen semiconductor and its preparation method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6914277B1 (en) 2003-10-01 2005-07-05 Advanced Micro Devices, Inc. Merged FinFET P-channel/N-channel pair
US6974983B1 (en) 2004-02-02 2005-12-13 Advanced Micro Devices, Inc. Isolated FinFET P-channel/N-channel transistor pair
KR20060033232A (ko) * 2004-10-14 2006-04-19 한국과학기술원 이층 구조로 된 핀 전계 효과 트랜지스터 및 씨모스인버터의 형성 방법 및 그 구조
KR20070000681A (ko) * 2005-06-28 2007-01-03 삼성전자주식회사 핀 펫 ｃｍｏｓ와 그 제조 방법 및 이를 구비하는 메모리소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6914277B1 (en) 2003-10-01 2005-07-05 Advanced Micro Devices, Inc. Merged FinFET P-channel/N-channel pair
US6974983B1 (en) 2004-02-02 2005-12-13 Advanced Micro Devices, Inc. Isolated FinFET P-channel/N-channel transistor pair
KR20060033232A (ko) * 2004-10-14 2006-04-19 한국과학기술원 이층 구조로 된 핀 전계 효과 트랜지스터 및 씨모스인버터의 형성 방법 및 그 구조
KR20070000681A (ko) * 2005-06-28 2007-01-03 삼성전자주식회사 핀 펫 ｃｍｏｓ와 그 제조 방법 및 이를 구비하는 메모리소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI462272B (zh) * 2010-01-08 2014-11-21 Univ Nat United Three - dimensional multi - gate complementary gold - oxygen semiconductor and its preparation method

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