TWI462272B - Three - dimensional multi - gate complementary gold - oxygen semiconductor and its preparation method - Google Patents

Description

三維多重閘極互補式金氧半導體及其製法

本發明係與互補式金氧半導體(CMOS)有關，更詳而言之是指一種三維多重閘極互補式金氧半導體及其製法者。

按，互補式金氧半導體(CMOS)尺寸之微縮可以帶來兩大好處，一是元件性能的提高，二是功耗的降低。然而，這個趨勢如今卻已經達到了極限，元件中的銅互連已經導致了串擾、功耗與電阻-電容(RC)延遲等方面的問題。

一般來說，互補式金氧半導體尺寸的微縮是將關鍵的閘極氧化層以降低厚度的方式達成最佳化的目的，然而，當時程進入奈米節點，傳統的二氧化矽已無法再藉由持續降低厚度達成良好的通道控制能力，其過高的漏電流將使得尺寸向下縮小變得無以為繼，雖然目前有使用氮氧化矽(SiON)的方案，然其有限的介電係數並無法有效延展互補式金氧半導體的世代演進，目前各大互補式金氧半導體製造廠皆嘗試著不同的幾個方向來達成元件特性的改善，例如加入局部或全面的應變結構藉由應變力改變通道中矽晶格常數來提升載子傳輸速度，以提升元件效能，然而單靠應變技術可能依然無法持續達成45nm或32nm以下所期盼的元 件效能。而導入高介電常數介電質及穩定的功函數閘極金屬層之方式，由於帶電載子可藉由穿隧效應穿透介電質而形成漏電流，導入高介電常數介電質取代傳統SiO₂或SiON成為可行的方案之一，以求降低漏電流並達成等效電容以控制通道開關。

此外，亦有廠商改變了過去五十年以來一直都採用的標準平面(two-dimensional，二度空間)電晶體架構，形成了三度空間(three-dimensional)的架構。例如，英飛凌科技(Infineon Technologies)發表了多重閘極場效電晶體(Multi-gate field-effect transistor)技術，在未來是面對眾多挑戰的解決方法之一。在面積小又需要眾多功能的積體電路上，可比今日的平面單閘極技術(Planar single-gate)所消耗的功率要小很多。在此新技術的一項展示中，英飛凌的研究人員測試了採用全新65nm多重閘極場效電晶體架構，所製造全球第一個高複雜性電路，和目前的單閘極技術所生產出相同功能和效能的產品相比較，其面積幾乎要縮小約30%，這類新電晶體的靜態電流是之前的十分之一而已。依據研究人員的計算，和目前在生產製程使用的65nm技術相比，如此之靜態電流將會使採用之攜帶式裝置的能量使用效率和電池壽命增加達一倍左右，未來的製程技術(32nm及以下的技術)還將進一步大幅提高此比例。

由英飛凌研究員所測試的65nm電路包括超過3,000個主動式電晶體，許多結果均確認三度空間多重閘極技術和當今的各種成熟技術一樣的優異，但以相同的各種功能來說，所消耗的能量只有傳統平面閘極一半左右，在未來的技術世代來說，此優勢將確信會愈來愈重要。

目前為止，有關多重閘極結構之互補式金氧半導體專利甚多，此處不一一贅述，而關於三維閘極互補式金氧半導體之專利，如中華民國發明第95129009號「具源極/本體單一接點及側邊環繞閘極之垂直式金氧半場效電晶體及其製作方法」及美國發明第7378309號「Method of fabricating local interconnects on a silicon-germanium 3D CMOS」等專利所示，皆非三維之多重閘極結構。換言之，三維之多重閘極互補式金氧半導體結構顯然是半導體產業未來發展之趨勢。

本發明之主要目的即在提供一種三維多重閘極互補式金氧半導體及其製法，其不僅符合半導體產業未來朝三維、多重閘極結構發展之趨勢，且，全新之三維閘極結構相較於習知N/PMOS之矽通道可具有更高之驅動電流流動性，實用價值甚佳者。

緣是，為達成前述之目的，本發明係提供一種三維多重閘極互補式金氧半導體，包含有一矽基底；一 隔離層，形成於該矽基底表面；數閘極，垂直設置於該絕緣層表面，分別包含一矽鰭片，一矽鍺通道層，形成於該矽鰭片外側，一高介電常數閘極介電層，形成於該矽鍺通道層外側，一保護層，係經熱處理，形成於該矽鰭片、矽鍺通道層與高介電常數閘極介電層頂端。

進一步地，該隔離層係埋入氧化層。

進一步地，該保護層係氮化矽材質。

進一步地，更包含有一第一硬遮罩層，係形成於該保護層表面。

進一步地，各該閘極與隔離層表面更形成有一金屬閘極。

進一步地，該第一硬遮罩層係二氧化矽蝕刻形成。

此外，本發明更提供一種三維多重閘極互補式金氧半導體之製法，其步驟至少包含有：a)提供一鰭式半場效電晶體結構，該鰭式半場效電晶體結構包含一矽基底、形成於矽基底表面之一隔離層及垂直設置於絕緣層表面之數矽鰭片；b)沉積一保護層於矽鰭片頂端；c)於保護層表面沉積並蝕刻、圖案化形成一第一硬遮罩層；d)進行熱處理，使各該矽鰭片外側壁分別形成一犧牲氧化層；e)移除各該犧牲氧化層；f)於各該矽鰭片外側形成一矽鍺通道層；g)於各該矽鍺通道層外側形成一高介電常數閘極介電層；h)沉積一金屬 閘極層於各該閘極與隔離層表面；i)將該金屬閘極層蝕刻、圖案化。

進一步地，沉積之方式係利用係化學氣相沉積技術，蝕刻、圖案化之方式係利用反應離子蝕刻機進行蝕刻、圖案化至蝕刻終止層。

進一步地，熱處理之方式係熱氧化處理，該犧牲氧化層係二氧化矽。

進一步地，係利用稀釋之氫氟酸或緩衝氧化層蝕刻劑移除各該犧牲氧化層。

進一步地，係以磊晶成長法於各該矽鰭片外側形成矽鍺通道層。

進一步地，係利用原子沉積技術於各矽鍺通道層外側形成高介電常數閘極介電層。

進一步地，沉積之方式係利用係化學氣相沉積技術，蝕刻、圖案化之方式係利用反應離子蝕刻機進行蝕刻、圖案化至蝕刻終止層。

以下，茲舉本發明二較佳實施例，並配合圖式做進一步之詳細說明如後：首先，請參閱圖一所示，本發明一較佳實施例之三維多重閘極互補式金氧半導體10，包含有一矽基底12、一隔離層13與數閘極14。

該隔離層13，係埋入氧化層(Buried Oxide， BOX)，形成於該矽基底12表面，係絕緣層，可降低寄生電容現象。

各該閘極14，分別包含一矽鰭片(Si-fin)22，係垂直設置於該絕緣層14表面(以上屬鰭狀半場效電晶體結構)，一矽鍺通道層(SiGe channel)24，形成於該矽鰭片22外側，一高介電常數(Hi-K)閘極介電層26，形成於該矽鍺通道層24外側，一保護層28，係經熱處理(Thermal treatment)之氮化矽(SiNx)材質，形成於該矽鰭片22、矽鍺通道層24與高介電常數閘極介電層26頂端。

此外，該三維多重閘極互補式金氧半導體10更包含有一第一硬遮罩層15，係二氧化矽，蝕刻形成於該保護層28表面，一閘極金屬層16，形成於各該閘極14與隔離層13表面。

詳言之，如圖二所示，該三維多重閘極互補式金氧半導體10之製法如下：如圖三所示，第一步驟110係提供一鰭式半場效電晶體(FinFET)結構30：該鰭式半場效電晶體結構30包含一矽基底12、形成於矽基底12表面之一隔離層13及垂直設置於絕緣層13表面之數矽鰭片22。

第二步驟120係沉積保護層28於矽鰭片22頂端，該保護層28並經熱處理。

第三步驟130係於保護層28表面沉積並蝕刻、圖 案化形成第一硬遮罩層15：沉積之方式係利用化學氣相沉積技術(Chemical Vapor Deposition，CVD)，而蝕刻、圖案化之方式係利用反應離子蝕刻機(Reactive Ion Etcher，R.I.E.)進行蝕刻、圖案化至蝕刻終止層(Etch Stop Layer)。

如圖四所示，第四步驟140係進行熱處理，使各該矽鰭片22外側壁分別形成一犧牲氧化層31：熱處理之方式係熱氧化處理，該犧牲氧化層31係二氧化矽。

如圖五所示，第五步驟150係移除各該犧牲氧化層30：利用稀釋之氫氟酸(Diluted HF，DHF)或緩衝氧化層蝕刻劑(HF+NH₄F，BOE)移除各該犧牲氧化層31而於矽鰭片22外側形成一凹陷部位32。

如圖六所示，第六步驟160係於各該矽鰭片22外側之凹陷部位32內形成一矽鍺通道層24：以磊晶成長法(Epi-growth)於各該凹陷部位32形成矽鍺通道層24。

第七步驟170係於各該矽鍺通道層24外側形成一高介電常數閘極介電層26：係利用原子沉積技術(Atomic Layer Deposition，ALD)或化學氣相沉積(CVD)於各矽鍺通道層24外側形成高介電常數閘極介電層26。

第八步驟180係沉積閘極金屬層16於各該閘極 14與隔離層13表面。

最後，第九步驟190係於該閘極金屬層16表面蝕刻、圖案化：亦利用化學氣相沉積技術及反應離子蝕刻技術進行蝕刻、圖案化至蝕刻終止層。

前揭蝕刻終止層主要係用以控制蝕刻程度。

藉此，本發明該三維多重閘極互補式金氧半導體10可至少獲致以下特色：該三維多重閘極互補式金氧半導體10不僅符合半導體產業未來朝三維、多重閘極結構發展之趨勢，而獲致降低消耗功率、提升攜帶式裝置的能量使用效率與電池壽命等效果，且，高介電常數(Hi-K)/金屬閘極將居於小於65nm之CMOS技術之主流。此外，各該矽鍺通道層24相較於習知N/PMOS之矽通道具有相對高之驅動電流流動性，而各該閘極14之保護層28可在製程中使用稀釋氫氟酸或緩衝氧化層蝕刻劑移除犧牲氧化層30及閘極金屬層蝕刻過程中保護矽鰭片22。

由上可知，本發明所提供之三維多重閘極互補式金氧半導體及其製法，其不僅符合半導體產業未來朝三維、多重閘極結構發展之趨勢，且，包含矽鍺通道層及高介電常數閘極介電層之全新三維金屬閘極結構相較於習知N/PMOS之矽通道可具有更高之驅動電流流動性，實用價值甚高。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧三維多重閘極互補式金氧半導體

12‧‧‧矽基底

13‧‧‧隔離層

14‧‧‧閘極

15‧‧‧第一硬遮罩層

16‧‧‧閘極金屬層

22‧‧‧矽鰭片

24‧‧‧矽鍺通道層

26‧‧‧高介電常數閘極介電層

28‧‧‧保護層

30‧‧‧鰭式半場效電晶體結構

110‧‧‧提供一鰭式半場效電晶體結構

120‧‧‧沉積保護層於鰭式半場效電晶體結構之矽鰭片頂端

130‧‧‧於保護層表面沉積並蝕刻圖案化形成第一硬遮罩層

140‧‧‧熱處理使矽鰭片外側壁形成一犧牲氧化層

150‧‧‧移除犧牲氧化層

160‧‧‧於矽鰭片外側形成一矽鍺通道層

170‧‧‧於矽鍺通道層外側形成一高介電常數閘極介電層

180‧‧‧沉積閘極金屬層於各閘極與隔離層表面

190‧‧‧於該閘極金屬層表面蝕刻圖案化

圖一係本發明一較佳實施例之剖面示意圖。

圖二係本發明一較佳實施例之製作流程圖。

圖三至圖六係本發明一較佳實施例製作流程之剖面示意圖。

10‧‧‧三維多重閘極互補式金氧半導體

12‧‧‧矽基底

13‧‧‧隔離層

14‧‧‧閘極

15‧‧‧第一硬遮罩層

16‧‧‧閘極金屬層

22‧‧‧矽鰭片

24‧‧‧矽鍺通道層

26‧‧‧高介電常數閘極介電層

28‧‧‧保護層

Claims (10)

1. 一種三維互補式金氧半導體場效電晶體多重閘極結構，包含有：一矽基底；一隔離層，形成於該矽基底表面；及數閘極，垂直設置於該絕緣層表面，分別包含一矽鰭片(Si-fin)，一矽鍺通道層，形成於該矽鰭片外側，一高介電常數(Hi-K)閘極介電層，形成於該矽鍺通道層外側，一保護層，係經熱處理，形成於該矽鰭片、矽鍺通道層與高介電常數閘極介電層頂端。
2. 如申請專利範圍第1項所述之三維互補式金氧半導體場效電晶體多重閘極結構，其中，該隔離層係埋入氧化層(Buried Oxide，BOX)。
3. 如申請專利範圍第1項所述之三維互補式金氧半導體場效電晶體多重閘極結構，其中，該保護層係氮化矽(SiNx)材質。
4. 如申請專利範圍第1項所述之三維互補式金氧半導體場效電晶體多重閘極結構，其中，更包含有一第一硬遮罩層，係形成於該保護層表面。
5. 如申請專利範圍第1項所述之三維互補式金氧半導體場效電晶體多重閘極結構，其中，各該閘極與隔離層表面更形成有一金屬閘極。
6. 一種三維互補式金氧半導體場效電晶體多重閘 極之製法，其步驟至少包含有：a)提供一鰭式半場效電晶體結構，該鰭式半場效電晶體結構包含一矽基底、形成於矽基底表面之一隔離層及垂直設置於絕緣層表面之數矽鰭片；b)沉積一保護層於矽鰭片頂端；c)於保護層表面沉積並蝕刻、圖案化形成一第一硬遮罩層；d)進行熱處理，使各該矽鰭片外側壁分別形成一犧牲氧化層；e)移除各該犧牲氧化層；f)於各該矽鰭片外側形成一矽鍺通道層；g)於各該矽鍺通道層外側形成一高介電常數閘極介電層；h)沉積一閘極金屬層於各該閘極與隔離層表面；及i)將該閘極金屬層蝕刻、圖案化。
7. 如申請專利範圍第6項所述三維互補式金氧半導體場效電晶體多重閘極之製法，其中，c)步驟中，沉積之方式係利用係化學氣相沉積技術(Chemical Vapor Deposition，CVD)，蝕刻、圖案化之方式係利用反應離子蝕刻機(Reactive Ion Etcher，R.I.E.)進行蝕刻、圖案化至蝕刻終止層。
8. 如申請專利範圍第6項所述三維互補式金氧半 導體場效電晶體多重閘極之製法，其中，d)步驟中，熱處理之方式係熱氧化處理，該犧牲氧化層係二氧化矽。
9. 如申請專利範圍第6項所述三維互補式金氧半導體場效電晶體多重閘極之製法，其中，e)步驟中，係利用稀釋之氫氟酸(Diluted HF，DHF)或緩衝氧化層蝕刻劑(HF+NH₄F，BOE)移除各該犧牲氧化層。
10. 如申請專利範圍第6項所述三維互補式金氧半導體場效電晶體多重閘極之製法，其中，f)步驟中，係以磊晶成長法(Epi-grow)於各該矽鰭片外側形成矽鍺通道層。