TW201829293A - 半導體元件 - Google Patents

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朵爾伯斯 吉爾本
林仲德
馬克范達爾
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Abstract

半導體元件包含設置於基材上的第一與第二奈米線結構，第一及第二奈米線沿著第一方向延伸。第一奈米線結構包含複數第一奈米線。第一奈米線沿著第一方向延伸且沿著垂直第一方向的第二方向排列。第二奈米線結構包含複數第二奈米線。第二奈米線沿著第一方向延伸且沿著第二方向排列。第一與第二奈米線的材料不同。相鄰奈米線彼此間隔。複數第一及第二閘極結構分別於環繞局部的第一及第二奈米線。第一及第二閘極結構包含複數閘極電極。第一奈米線沿著第二方向之高度與緊鄰之第二奈米線沿著第二方向之間隔距離不相等。

Description

半導體元件
本揭露係關於半導體積體電路，特別係關於具有環繞式閘極結構之半導體元件及其製程。
半導體工業進展至奈米科技製程之節點，以追求更高的元件密度、更高的效能及更低的成本，製造與設計之挑戰隨之而來，並促使三維設計之發展，例如包含鰭式場效電晶體(fin field effect transistor；Fin FET)以及環繞式閘極(gate-all-around；GAA)場效電晶體等多閘極場效電晶體。在鰭式場效電晶體中，閘極電極係鄰近於具有閘極介電層設置於其中的通道區域之三個側面。因為閘極結構包圍(環繞)鰭片之三個表面，電晶體實質上具有三個閘極以透過鰭片或通道區域來控制電流。不幸的是，位於通道底部的第四側係遠離閘極電極而不受鄰近的閘極所控制。相比之下，在環繞式閘極場效電晶體中，通道區域的第四側面被閘極電極包圍，使通道區域中的空乏區更完整，並可減輕短通道效應(short-channel effect)，例如較陡峭的次臨界電流擺幅(sub-threshold current swing；SS)與較小的汲極引發能障降低效應(drain induced barrier lowering； DIBL)。
電晶體之尺寸持續地按比例降低至20至25奈米之節點，因此環繞式閘極場效電晶體需要進一步的發展。
本揭露之部分實施方式為一包含一第一奈米線結構之一半導體元件，此第一奈米線結構係設置於一半導體基材上且於此半導體基材上沿著一第一方向延伸。此第一奈米線結構包含複數第一奈米線，此些第一奈米線包含一第一奈米線材料，此些第一奈米線沿著此第一方向延伸且係沿著一第二方向排列，此第二方向實質上垂直於此第一方向。一第二奈米線結構係設置於此半導體基材上且於此半導體基材上沿著此第一方向延伸。此第二奈米線結構包含複數第二奈米線，此些第二奈米線包含一第二奈米線材料，此些第二奈米線沿著此第一方向延伸且係沿著此第二方向排列。此第二奈米線材料與此第一奈米線材料不同。各個奈米線和另一緊鄰的奈米線彼此間隔。複數第一閘極結構於此第一奈米線結構之一第一區域環繞此些第一奈米線，複數第二閘極結構於此第二奈米線結構之一第一區域環繞此些第二奈米線。此些第一及此些第二閘極結構包含複數閘極電極。當觀看沿著一第三方向之一橫截面時，此些第一奈米線沿著此第二方向之一高度與緊鄰之此些第二奈米線沿著此第二方向之一間隔距離不相等，此第三方向實質上垂直於此第一方向及此第二方向。
10‧‧‧基材
12‧‧‧應變釋放緩衝層
20‧‧‧第一半導體層
25‧‧‧第二半導體層
26‧‧‧底面
28‧‧‧第三半導體層
29‧‧‧週期
30‧‧‧遮罩層
32‧‧‧第一遮罩層
33‧‧‧頂面
34‧‧‧第二遮罩層
36‧‧‧第三遮罩層
38‧‧‧遮罩圖案
45‧‧‧鰭片
48‧‧‧偽鰭片
50‧‧‧隔離絕緣層
52‧‧‧溝槽
54‧‧‧第一場效電晶體區域
56‧‧‧第二場效電晶體區域
58‧‧‧第一鰭遮罩
60‧‧‧第二鰭遮罩
65‧‧‧鰭片
70‧‧‧外部半導體層
72‧‧‧外部半導體層
74‧‧‧介電層
76‧‧‧導電層
80‧‧‧絕緣側壁
82‧‧‧源極/汲極區域
100‧‧‧閘極介電層
110‧‧‧閘極電極層
115‧‧‧差距
120‧‧‧第一半導體層
125‧‧‧第二半導體層
128‧‧‧第三半導體層
129‧‧‧週期
130‧‧‧導電層
160‧‧‧閘極電極結構
180‧‧‧第一奈米線結構
182‧‧‧第二奈米線結構
190‧‧‧內連線
W1‧‧‧寬度
D1、D2‧‧‧深度
D3、D4、D5、D6‧‧‧距離
H1、H2、H3、H4‧‧‧高度
S1、S2‧‧‧距離
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個樣態。需留意的是，圖式中的多個特徵並未依照該業界領域之標準作法繪製實際比例。事實上，所述之特徵的尺寸可以任意的增加或減少以利於討論的清晰性。
第1圖為根據本揭露之環繞式閘極場效電晶體元件之部分實施方式的俯視圖；第2圖為根據本揭露之部分實施方式中，製造環繞式閘極場效電晶體元件之製程；第3圖為根據本揭露之部分實施方式中，對第2圖中的元件執行環繞式閘極場效電晶體元件的製程；第4圖為根據本揭露之部分實施方式中，對第3圖中的元件執行環繞式閘極場效電晶體元件的製程；第5圖為根據本揭露之部分實施方式中，對第4圖中的元件執行環繞式閘極場效電晶體元件的製程；第6圖為根據本揭露之部分實施方式中，對第5圖中的元件執行環繞式閘極場效電晶體元件的製程；第7圖為根據本揭露之部分實施方式中，對第6圖中的元件執行環繞式閘極場效電晶體元件的製程；第8圖為根據本揭露之部分實施方式中，環繞式閘極場效電晶體元件之製程；第9圖為根據本揭露之部分實施方式中，對第8圖中的元件執行環繞式閘極場效電晶體元件的製程； 第10圖為根據本揭露之部分實施方式中，對第9圖中的元件執行環繞式閘極場效電晶體元件的製程；第11圖為根據本揭露之部分實施方式中，對第10圖中的元件執行環繞式閘極場效電晶體元件的製程；第12圖為根據本揭露之部分實施方式中，對第7圖與第11圖中的元件執行環繞式閘極場效電晶體元件的製程；第13圖為根據本揭露之部分實施方式中，對第12圖中的元件執行環繞式閘極場效電晶體元件的製程；第14圖為根據本揭露之部分實施方式中，對第13圖中的元件執行環繞式閘極場效電晶體元件的製程；第15圖為根據本揭露之部分實施方式中，對第14圖中的元件執行環繞式閘極場效電晶體元件的製程；第16圖為根據本揭露之部分實施方式中，對第15圖中的元件執行環繞式閘極場效電晶體元件的製程；第17A圖為根據本揭露之部分實施方式中，對第16圖中的元件執行環繞式閘極場效電晶體元件的製程，第17B圖為根據本揭露之部分實施方式中，沿著第17D圖之E-E線的剖面圖且顯示對第17A圖中的元件執行環繞式閘極場效電晶體元件的製程，第17C圖顯示根據本揭露之部分實施方式的電路，第17D圖為第17B圖中的元件的俯視圖；第18圖為根據本揭露之部分實施方式中，沿著第1圖之B-B線的剖面圖，且顯示環繞式閘極場效電晶體元件的製程； 第19圖為根據本揭露之部分實施方式中，沿著第1圖之C-C線的剖面圖，且顯示環繞式閘極場效電晶體元件的製程；第20圖為根據本揭露之部分實施方式中，環繞式閘極場效電晶體元件之製程；第21圖為根據本揭露之部分實施方式中，對第20圖中的元件執行環繞式閘極場效電晶體元件的製程；第22圖為根據本揭露之部分實施方式中，環繞式閘極場效電晶體元件之製程；第23圖為根據本揭露之部分實施方式中，對第22圖中的元件執行環繞式閘極場效電晶體元件的製程；第24圖為根據本揭露之部分實施方式中，對第23圖中的元件執行環繞式閘極場效電晶體元件的製程；第25圖為根據本揭露之部分實施方式中，對第24圖中的元件執行環繞式閘極場效電晶體元件的製程；第26圖為根據本揭露之部分實施方式中，對第21圖與第25圖中的元件執行環繞式閘極場效電晶體元件的製程；第27圖為根據本揭露之部分實施方式中，對第26圖中的元件執行環繞式閘極場效電晶體元件的製程；第28圖為根據本揭露之部分實施方式中，對第27圖中的元件執行環繞式閘極場效電晶體元件的製程；第29圖為根據本揭露之部分實施方式中，對第28圖中的元件執行環繞式閘極場效電晶體元件的製程； 第30圖為根據本揭露之部分實施方式中，對第29圖中的元件執行環繞式閘極場效電晶體元件的製程；第31A圖為根據本揭露之部分實施方式中，對第30圖中的元件執行環繞式閘極場效電晶體元件的製程，第31B圖為根據本揭露之部分實施方式中，對第31A圖中的元件執行環繞式閘極場效電晶體元件的製程；第32圖為根據本揭露之部分實施方式中，沿著第1圖之B-B線的剖面圖，且顯示環繞式閘極場效電晶體元件的製程；第33圖為根據本揭露之部分實施方式中，沿著第1圖之C-C線的剖面圖，且顯示環繞式閘極場效電晶體元件的製程；第34圖為根據本揭露之其他實施方式之半導體元件的實施方式；以及第35圖為根據本揭露之其他實施方式之半導體元件的實施方式。
以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。舉例而言，敘述「第一特徵形成於第二特徵上方或上」，於實施例中將包含第一特徵及第二特徵具有直接接觸；且也將包含第一特徵和第二特徵為 非直接接觸，具有額外的特徵形成於第一特徵和第二特徵之間。此外，本揭露在多個範例中將重複使用元件標號以和/或文字。重複的目的在於簡化與釐清，而其本身並不會決定多個實施例以和/或所討論的配置之間的關係。
此外，方位相對詞彙，如「在…之下」、「下面」、「下」、「上方」或「上」或類似詞彙，在本文中為用來便於描述繪示於圖式中的一個元件或特徵至另外的元件或特徵之關係。方位相對詞彙除了用來描述裝置在圖式中的方位外，其包含裝置於使用或操作下之不同的方位。當裝置被另外設置(旋轉90度或者其他面向的方位)，本文所用的方位相對詞彙同樣可以相應地進行解釋。
第1圖為根據本揭露之環繞式閘極場效電晶體之實施方式的俯視圖。
第2至7圖為根據本揭露之部分實施方式中，環繞式閘極場效電晶體元件之製程。可以理解的是，額外的處理係可以提供在第2至7圖中的製程之前、之中及之後，且依照本方法之部分實施方式，部份下述的處理可以被置換或消除。處理/製程之順序亦可互相交換。
環繞式閘極場效電晶體元件之俯視圖係繪示於第1圖。如第1圖所示，閘極電極結構160係形成於第一奈米線結構180及第二奈米線結構182上，第一及第二奈米線結構180及182各包含一或多個奈米線。儘管第1圖中顯示兩個奈米線結構與兩個閘極結構，根據本揭露之環繞式閘極場效電晶體元件可包含一、三或更多個奈米線結構以及一、三或 更多個閘極電極結構。
如第2圖所示，堆疊的半導體層係形成於基材10上方，堆疊的半導體層包含複數第一半導體層20、複數第二半導體層25及複數第三半導體層28。第2圖相當於沿著第1圖之A-A線的剖面圖。
於部分實施方式中，基材10包含至少位於基材10表面部分上之單晶半導體層。基材10可包含單晶半導體材料，例如矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化鋁銦(InAlAs)、砷化鎵銦(InGaAs)、磷化銻鎵(GaSbP)、砷銻化鎵(GaAsSb)、磷化銦(InP)或以上之組合，但本揭露不以此為限。於部分實施方式中，基材10可由矽形成。
基材10可包含位於基材10之表面區域中的一或多個應變釋放緩衝層12，應變釋放緩衝層12可以使基材之晶格常數至上方的半導體層之晶格常數逐漸地變化，以免缺陷形成於上方的半導體層中。應變釋放緩衝層12可由磊晶成長單晶半導體材料而形成，例如矽、鍺、鍺錫、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化鋁銦、砷化鎵銦、磷化銻鎵、銻砷化鎵、氮化鎵、磷化鎵、磷化銦或以上之組合，但本揭露不以此為限。於部分實施方式中，矽鍺應變釋放緩衝層12係磊晶成長於矽基材10上，且厚度為約50奈米至約150奈米。於其他實施方式中，應變釋放緩衝層12之厚度為約80奈米至約120奈米。鍺在矽鍺緩衝層12可從其最底部分中的原子百分濃度(約20%)提高至其最頂部分的原子 百分濃度(約80%)。
於部分實施方式中，第一半導體層20係形成於應變釋放緩衝層12上。於其他實施方式中，當，形成在不具有應變釋放緩衝層12的基材10上的第一(最底)第一半導體層20，係厚於形成在應變釋放緩衝層12上的第一半導體層20，如第3圖所示。
第一半導體層20、第二半導體層25以及第三半導體層28係由包含具有不同晶格常數之不同材料所形成，且可包含例如一或多層的矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化鋁銦、砷化鎵銦、磷化銻鎵、銻砷化鎵以及磷化銦，但本揭露不以此為限。於部分實施方式中，第一半導體層20、第二半導體層25以及第三半導體層28係由矽、矽化合物、矽鍺、鍺或鍺化合物所形成。於部分實施方式中，第一半導體層20之材料為矽鍺，第二半導體層之材料為矽鍺，而第三半導體層28之材料為鍺。第一半導體層20中的矽鍺可為Si1-xGex，其中0.2≦x≦0.8。於此揭露中，「M化合物」或「以M為基礎之化合物」意思為化合物之主要成分為M。於其他實施方式中，第二半導體層25之材料為Si1-yGey，第三半導體層28之材料為Si1-zGez，而第一半導體層20之材料為Si1-xGex，當中0<z<x<y<1，當中0.2≦x≦0.8。
於部分實施方式中，第一、第二及第三半導體層20、25及28係摻雜至2x1020個摻雜物/立方公分。摻雜物可為n型或p型半導體摻雜物，包含砷、銻、磷、硼、鎵及 鋁。
於部分實施方式中，第一半導體層20、第二半導體層25及第三半導體層28係在基材10之頂部或應變釋放緩衝層12之頂部上週期性地堆疊。此週期29係重複二次以提供3個週期29，如第2圖所示。堆疊中的週期29之數目可為2至10個週期或更多。於部分實施方式中，週期29之數目可為4至6個週期。環繞式閘極場效電晶體元件之驅動電流可藉由堆疊層之數目的變化來調整。
第一半導體層20、第二半導體層25及第三半導體層28係磊晶形成於基材10上方。各個第二半導體層25之厚度可為彼此相等，於部分實施方式中，各個第二半導體層25之厚度為約3奈米至約15奈米。於部分實施方式中，各個第二半導體層25之厚度為約5奈米至約7奈米。
於部分實施方式中，第一半導體層20之厚度為約2奈米至約10奈米。於部分實施方式中，第一半導體層20之厚度為約3奈米至約5奈米。
於部分實施方式中，第三半導體層28之厚度為約3奈米至約15奈米。於部分實施方式中，第三半導體層28之厚度為約5奈米至約7奈米。
於部分實施方式中，第二及第三半導體層25及28之厚度約相等，且第一半導體層20之厚度小於第二及第三半導體層25及28之厚度。
第一、第二及第三半導體層20、25及28可由有機金屬化學氣相沉積(metal-organic chemical vapor deposition；MOCVD)、低壓(low pressure)化學氣相沉積及電漿輔助(plasma enhanced)化學氣相沉積的化學氣相沉積、物理氣相沉積(physical vapor deposition；PVD)、分子束磊晶(molecular beam epitaxy；MBE)、原子層沉積(atomic layer deposition；ALD)或其他適合的製程所形成。
接著，如第3圖所示，於部分實施方式中，遮罩層30係形成於堆疊層上方。於部分實施方式中，遮罩層30包含第一遮罩層32、第二遮罩層34及第三遮罩層36。第一遮罩層32為由氧化矽所形成之氧化物墊層，於部分實施方式中，氧化物墊層可由熱氧化(thermal oxidation)所形成。於部分實施方式中，第二遮罩層34係由氮化矽所形成，第三遮罩層36係由氧化矽所形成，第二與第三遮罩層34及36可由低壓化學氣相沉積與電漿輔助化學氣相沉積之化學氣相沉積、物理氣相沉積、原子層沉積或其他適合的製程所形成。遮罩層30接下來由使用圖案化處理被圖案化成遮罩圖案38，圖案化處理包含光微影與蝕刻，如第4圖所示。
接著，如第5圖所示之沿著第1圖之A-A線的剖面圖，於部分實施方式中，由第一、第二及第三半導體層20、25及28、應變釋放緩衝層12以及基材10所形成的堆疊層係使用半導體蝕刻技術而圖案化，以形成具有寬度W1介於約4奈米至約16奈米之間的鰭片45。
於部分實施方式中，在鰭片45之形成後，包含一或多層絕緣材料之隔離絕緣層50係形成於基材10上方， 因此，鰭片45係完整地嵌入絕緣層50，如第6圖所示。適用於絕緣層50之絕緣材料可包含氧化矽、氮化矽、氮氧化矽、氮碳氧化矽、摻雜氟的矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、由低壓化學氣相沉積、電漿輔助化學氣相沉積或可流動式(flowable)化學氣相沉積所形成之低k介電材料或以上之任意組合。在形成隔離絕緣層50後，執行退火處理。
接著平坦化處理係執行以移除隔離絕緣層50之頂部與遮罩層30，平坦化處理例如化學機械研磨(chemical mechanical polishing；CMP)方法及/或回蝕刻(etch-back)方法。接著，隔離絕緣層50係使用適當的非等向性蝕刻技術而蝕刻成凹陷，以露出鰭片45，如第7圖所示。於部分實施方式中，第一半導體層20之底部係部分地從隔離絕緣層50露出。
第8至11圖顯示根據本揭露之其他實施方式之環繞式閘極場效電晶體元件之製程。第8至11圖繪示形成鰭片45之其他方法。偽鰭片48係由適合的光微影及蝕刻技術而形成在半導體基材10上。包含一或多層絕緣材料的隔離絕緣層50係形成於基材10上，因此鰭片48係完整的嵌入絕緣層50，如第6圖所示。接著，隔離絕緣層50係由適合的平坦化技術而平坦化，例如化學機械研磨方法及/或回蝕刻方法，以露出偽鰭片48之頂面，如第8圖所示。
如第9圖所示，於部分實施方式中，偽鰭片48由使用蝕刻技術(例如對偽鰭片材料具有選擇性之濕式蝕 刻)而被選擇性蝕刻成凹陷，以形成複數溝槽52。於部分實施方式中，第一半導體層20亦可具有應變釋放緩衝層的功能且係磊晶形成於溝槽52中，如第10圖所示。由不同材料所形成之重複的第一半導體層20、第二半導體層25及第三半導體層28係磊晶地沉積於溝槽52中，以形成鰭片45。第一、第二及第三半導體層20、25及28可為包含一或多層之矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化鋁銦、砷化鎵銦、磷化銻鎵、銻砷化鎵及磷化銦等具有不同晶格常數之材料，但本揭露不以此為限。
於部分實施方式中，第一半導體層20、第二半導體層25及第三半導體層28係從如第10圖所繪示之結構中的基材10之頂部做週期性堆疊。此週期29係重複二次以提供3個週期，如第10圖所示。堆疊中的週期29之數目可為2至10個週期或更多。於部分實施方式中，週期29之數目為4至6個週期。
於部分實施方式中，第一半導體層20、第二半導體層25及第三半導體層28係由矽、矽化合物、矽鍺、鍺或鍺化合物所形成。於部分實施方式中，第一半導體層20之材料為矽鍺，第二半導體層25之材料為鍺，且第三半導體層28之材料為鍺。第一半導體層20中的矽鍺可為Si1-xGex，當中0.4≦x≦0.6。於其他實施方式中，第二半導體層25之材料為Si1-yGey，第三半導體層28之材料為Si1-zGez，且第一半導體層20之材料為Si1-xGex，當中0<z<x<y<1，當中0.4≦x≦0.6。
於部分實施方式中，第一、第二及第三半導體層20、25及28係摻雜至2x1020摻雜物/立方公分。摻雜物可為包含砷、銻、磷、硼、鎵及鋁的n型或p型半導體摻雜物。
第一半導體層20、第二半導體層25及第三半導體層28係磊晶地形成於基材10上方。於部分實施方式中，各個第二半導體層25之厚度可彼此相等且介於約3奈米至約15奈米之間。於部分實施方式中，各個第二半導體層25之厚度介於約5奈米至約7奈米之間。
於部分實施方式中，第三半導體層28之厚度為約3奈米至約15奈米。於部分實施方式中，第三半導體層28之厚度為約5奈米至約7奈米。
於部分實施方式中，基材10上的最底第一半導體層20之厚度為約50奈米至約150奈米，且位於最底第一半導體層20上方的最頂第一半導體層20之厚度為約2奈米至約10奈米。於部分實施方式中，最底第一半導體層20之厚度為約100奈米至約120奈米，且最頂第一半導體層20之厚度為約3奈米至約5奈米。於部分實施方式中，第二及第三半導體層25及28之厚度約相等，且第一半導體層20之厚度小於第二及第三半導體層25及28之厚度。
第一、第二及第三半導體層20、25及28可由有機金屬化學氣相沉積、低壓化學氣相沉積及電漿輔助化學氣相沉積的化學氣相沉積、物理氣相沉積、分子束磊晶、原子層沉積或其他適合的製程所形成。
如第11圖所示，接著，隔離絕緣層50使用適當 的非等向性蝕刻技術而被蝕刻成凹陷，以露出鰭片45，並得到類似第7圖的結構。於部分實施方式中，最底第一半導體層20係部分地從隔離絕緣層50露出。
第12至19圖顯示在形成第7圖及第11圖中的結構後，環繞式閘極場效電晶體元件之製程。於部分實施方式中，環繞式閘極場效電晶體元件為互補式金屬氧化物(complementary metal oxide；CMOS)元件，互補式金屬氧化物元件之實施方式包含p型與n型場效電晶體(pFET及nFET)。如第12圖所示，第一鰭遮罩58係形成於半導體元件之第一場效電晶體區域54上，使第二場效電晶體區域56露出。於部分實施方式中，第一場效電晶體區域54為p型場效電晶體區域且第二場效電晶體區域56為n型場效電晶體區域。第一鰭遮罩58可由適當的光微影技術而形成。第一鰭遮罩58覆蓋第一場效電晶體區域54中的鰭片45。於部分實施方式中，第一鰭遮罩58係由光阻所形成，於其他實施方式中，第一鰭遮罩58係由氮化物所形成，例如氮化矽(Si3N4)。
當第一場效電晶體區域54被遮罩，將第二場效電晶體區域56選擇性地蝕刻以移除第一半導體層20與第二半導體層25，使第三半導體層28留下以做為第二奈米線結構182，第二奈米線結構182包含從第三半導體層上28沿著Z方向排列的複數堆疊奈米線，如第13圖所示。
第一半導體層20與第二半導體層25可由使用蝕刻劑而被移除，蝕刻劑係選擇性蝕刻第一半導體層20與 第二半導體層25而不蝕刻第三半導體層28。
舉例而言，當第二半導體層25係由鍺所形成，第三半導體層係由矽所形成，而第一半導體層係由矽鍺所形成，第二半導體層25與第一半導體層20可利用使用氯化氫和氫氣的汽態混合物的熱蝕刻技術、使用電漿(例如四氟化碳(CF4))的乾式蝕刻技術、或使用氫氟酸(HF)、硝酸(HNO3)及醋酸(CH3COOH)的混合物的濕式蝕刻技術而被選擇性地移除，但本揭露不以此為限。
參照第14圖，接著，第一鰭遮罩58由使用適合的去除處理或灰化處理而被移除，而第二鰭遮罩60係形成在半導體元件的第二場效電晶體區域56上，使第一場效電晶體區域54露出。第二鰭遮罩60可由適合的光微影技術而形成。第二鰭遮罩60覆蓋第二場效電晶體區域56中的鰭片45。
當第二場效電晶體區域56被遮罩，將第一場效電晶體區域54選擇性地蝕刻，以移除第三半導體層28與第一半導體層20，使第二半導體層25留下並做為第一奈米線結構180，第一奈米線結構180包含由第二半導體層25所形成並沿著Z方向排列的複數堆疊奈米線，如第15圖所示。奈米線25沿著Y方向延伸(進入第15圖中的頁面)。
第三半導體層28與第一半導體層20可由使用蝕刻劑而被移除，蝕刻劑係選擇性蝕刻第三半導體層28與第一半導體層20而不蝕刻第二半導體層25。
舉例而言，於部分實施方式中，當第一半導體 層20由矽鍺所形成，第二半導體層25由鍺所形成，且第三半導體層28由矽所形成，則第三半導體層28與第一半導體層20可使用雙處理製程而被選擇性地移除，雙處理製程包含任一乾式蝕刻或濕式蝕刻以蝕刻第三半導體層28。乾式蝕刻處理可使用由四氟化碳、氧氣及氮氣所組成的電漿混合物而執行。濕式處理可包含將由矽所形成的第三半導體層28以硝酸或過氧化氫(H2O2)曝光而氧化之第一子處理，以及接著再以氫氟酸溶液曝光而將氧化的矽(例如二氧化矽)移除之第二子處理。第二處理選擇性地蝕刻矽鍺第一半導體層20而不蝕刻鍺第二半導體層25。第一半導體層20可由使用濕式蝕刻劑(例如氫氧化四甲基胺(tetramethyl ammonium hydroxide；TMAH)之蝕刻而被移除。於部分實施方式中，對第一場效電晶體區域54進行之蝕刻亦蝕刻部分基材10。因此，第一場效電晶體區域54中的隔離絕緣層50中的凹陷之深度D2係大於第二場效電晶體區域56中的隔離絕緣層50中的凹陷之深度D1。
參照第16圖，接著，第二鰭遮罩60係使用適合的去除處理或灰化處理而移除。
第一場效電晶體奈米線25具有高度H1，且第二場效電晶體奈米線28具有高度H2。於部分實施方式中，高度H1與高度H2約相等。緊鄰之複數第一場效電晶體奈米線25係以距離S1彼此間隔，而緊鄰之複數第二場效電晶體奈米線28係以距離S2彼此間隔。
於部分實施方式中，第一場效電晶體奈米線25 之高度H1與緊鄰之複數第二場效電晶體奈米線28之間的間隔距離S2不相等。於部分實施方式中，第一場效電晶體奈米線25之高度H1小於緊鄰之複數第二場效電晶體奈米線28之間隔距離S2。同樣地，於部分實施方式中，第二場效電晶體奈米線28之高度H2與緊鄰之複數第一場效電晶體奈米線25之間隔距離S1不相等。於部分實施方式中，第二場效電晶體奈米線28之高度H2小於緊鄰之複數第一場效電晶體奈米線25之間隔距離S1。
於部分實施方式中，緊鄰之複數第一場效電晶體奈米線25之間隔距離S1大於第一場效電晶體奈米線25之高度H1。同樣地，於部分實施方式中，緊鄰之複數第二場效電晶體奈米線28之間隔距離S2大於第二場效電晶體奈米線28之高度H2。
於部分實施方式中，奈米線結構中的緊鄰之複數奈米線係以實質上相等之距離彼此間隔。如第16圖所示，於部分實施方式中，第一場效電晶體奈米線25與第二場效電晶體奈米線28係沿著X方向交替排列。
於部分實施方式中，第一奈米線25沿著Z方向之頂面21與最靠近此第一奈米線25的第二奈米線28沿著Z方向之底面26之距離D3小於第二奈米線28沿著Z方向之頂面27與最靠近此第二奈米線28的第一奈米線25沿著Z方向之底面22之距離D4。於部分實施方式中，第一奈米線25之頂面21與第二奈米線28之底面26係實質上位於相同之高度，如第16圖所示。因此，於部分實施方式中，第一奈米 線25之頂面21與第二奈米線28之底面26之距離D3實質上為零。
閘極電極結構160係實質上形成並包圍各個複數奈米線25及28。閘極電極結構160係形成並包圍奈米線之第一部分，奈米線之第一部分為奈米線之通道區域。於部分實施方式中，閘極電極結構160包含閘極介電層100與閘極電極層110，閘極介電層100係形成並包圍各個奈米線25及28，而閘極電極層110係形成於閘極介電層100上，如第17A至19圖所示。如第17A圖所示，閘極電極結構160環繞各個奈米線25及28，且複數閘極電極結構160以各個奈米線結構180及182中的緊鄰的奈米線25及28之間的差距115而彼此分隔。因此，於部分實施方式中，個別的閘極電極結構160不合併。
於部分實施方式中，閘極介電層100包含氧化矽、氮化矽、高k介電材料等適合的一或多層介電材料，或以上之組合。舉例而言，高k介電材料包含二氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁合金、其他適合的高k介電材料或以上之組合。於部分實施方式中，閘極介電層100包含形成在奈米線與介電材料之間的界面層(未繪示)。
閘極介電層100可由化學氣相沉積、原子層沉積或其他適合的方法所形成。於部分實施方式中，閘極介電層100可由高共形性沉積製程(例如原子層沉積)所形成，以 確保閘極介電層100以均勻的厚度環繞各個通道層。於部分實施方式中，閘極介電層100之厚度為約1奈米至約6奈米。
閘極電極層110係形成於閘極介電層100上以環繞各個奈米線。閘極電極層110包含一或多層之多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、鈦鋁、氮化鈦鋁、氮碳化鉭、碳化鉭、氮化鉭矽、金屬合金、其他適合的材料或以上之組合。
閘極電極層110可由化學氣相沉積、原子層沉積、電鍍或其他適合的方法所形成。
於本揭露之部分實施方式中，一或多個功函數調整層(未繪示)係設置於閘極介電層100與閘極電極層110之間。功函數調整層可由導電材料所形成，例如氮化鈦、氮化鉭、碳化鉭鋁、碳化鈦、碳化鉭、鈷、鋁；鈦鋁、鉿鈦、矽化鈦、矽化鉭、碳化鈦鋁或以上之組合之一層、兩層或多層。一或多層之氮化鉭、碳化鉭鋁、氮化鈦、碳化鈦、鈷、鈦鋁、鉿鈦、矽化鈦及矽化鉭係適用於n型場效電晶體之功函數調整層，而一或多層之碳化鈦鋁、鋁、鈦鋁、氮化鉭、碳化鉭鋁、氮化鈦、碳化鈦及鈷係適用於p型場效電晶體之功函數調整層。功函數調整層可由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他適合的製程所形成。進一步地，用於n型場效電晶體與p型場效電晶體之功函數調整層係可分開形成且可使用不同金屬層。
於部分實施方式中，導電層130係形成並環繞奈米線結構且填充複數奈米線之間的差距115，如第17B圖 所示。導電層130可由任何適合的導電材料所形成，例如包含鎢的金屬。導電材料可由化學氣相沉積、原子層沉積、電鍍等任何適合的方法適合的沉積技術所沉積。
根據本揭露之部分實施方式，具有n型通道場效電晶體結合p型通道場效電晶體的互補式金屬氧化物半導體電路係顯示於第17C圖，電路為包含n型場效電晶體與p型場效電晶體所串聯的逆變器(inverter)。相連的閘極為輸入端，相連的汲極為輸出端。若輸入端為高電位(Vdd=1)，則n型場效電晶體為開的狀態，例如n型場效電晶體可導電並下拉輸出端至低電位(Vss=0)，同時，p型場效電晶體為關的狀態，因此p型場效電晶體不導電且待機漏電流(standby leakage current)極少。若輸入端在低電位，則情況為顛倒(n型場效電晶體為關，p型場效電晶體為開，輸出端為高電位)。第17D圖為第17C圖中的電路的俯視圖。導電層130連接n型場效電晶體56與p型場效電晶體54。n型場效電晶體56與p型場效電晶體54之汲極以內連線190連接。沿著第17D圖之E-E線的剖面圖相當於第17B圖。
於部分實施方式中，絕緣側壁80係形成在閘極電極結構160之相對側上，源極/汲極區域82係形成在閘極電極結構160之相對側上的奈米線之第二部份。絕緣側壁80係位於閘極電極結構160與源極/汲極區域82之間，如第18圖及第19圖所示。第18圖相當於沿著第1圖之B-B線的第一奈米線結構180之剖面圖，第19圖相當於沿著第1圖之C-C線的第二奈米線結構182之剖面圖。
適用於p型場效電晶體之源極/汲極層82之材料包含一或多層鍺或矽鍺，適用於n型場效電晶體之源極/汲極層82之材料包含一或多層矽、磷化矽或碳化矽。源極/汲極層82係由使用化學氣相沉積、原子層沉積或分子束磊晶(molecular beam epitaxy；MBE)之磊晶成長所形成。當適用於p型場效電晶體之源極/汲極層82係形成，適用於n型場效電晶體之奈米線結構182係被保護層(例如二氧化矽)所覆蓋，且當適用於n型場效電晶體之源極/汲極層82係形成，適用於p型場效電晶體之奈米線結構180係被保護層所覆蓋。
為了在製程期間支撐奈米線，在將第一及第三半導體層20及28或第一及第二半導體層20及25從即將形成閘極電極結構160的部分奈米線中移除的期間，具有源極/汲極區域82之部分奈米線180及182可被遮罩。在形成閘極電極結構160及形成複數閘極電極結構160之間的絕緣層115之後，具有閘極電極結構160的部分奈米線可被遮罩，將第一及第二半導體層20及25或第一及第三半導體層20及28分別從具有源極/汲極區域82之奈米線結構182及180移除。
此外，於部分實施方式中，偽閘極結構起初係形成於鰭結構45上(如第12圖及第14圖)，將第一及第二半導體層20及25或第一及第三半導體層20及28分別從具有源極/汲極區域82之部分奈米線結構182及180移除。根據本揭露之部分實施方式，在形成源極/汲極區域82之後，源極/ 汲極區域82被遮罩，將偽閘極電極結構移除，接著形成閘極電極結構160。
於其他實施方式中，在分別移除第一及第二半導體層20及25或第一及第三半導體層20及28的期間，鰭結構45(如第12圖及第14圖)之端部區域係遮罩的，因此，鰭片的端部在後續製程期間固定住奈米線。在分別移除第一及第二半導體層20及25或第一及第三半導體層20及28之後，閘極結構160及源極/汲極區域82係形成。在形成閘極電極結構160及源極/汲極區域82之後，分別將鰭片45端部中的第一及第二半導體層20及25或第一及第三半導體層20及28移除。
本揭露係不限於包含三個堆疊的奈米線之鰭結構。於部分實施方式中，各個奈米線結構180及182可包含額外的奈米線。
可以理解的是，環繞式閘極場效電晶體係受到進一步的互補式金屬氧化物半導體製程，以形成例如接觸孔/通孔、內連接金屬層、介電層、鈍化層等各種特徵。
第20至31B圖為根據本揭露之其他實施方式之環繞式閘極場效電晶體元件之製程。可理解的是額外的處理可執行於第20至31B圖中的製程之前、之中及之後，於此方法之部分實施方式中，部份下述的處理可被取代或刪去，處理/製程之順序係可互換。
如第20圖所示，堆疊的半導體層係形成於基材10上方。堆疊的半導體層包含複數第一半導體層120、複數 第二半導體層125及複數第三半導體層128。第20圖相當於沿著第1圖之A-A線的剖面圖。
於部分實施方式中，基材10包含單晶半導體層至少於基材10之表面部分。於部分實施方式中，基材10係由矽所形成。基材10之表面區域可包含一或多層應變釋放緩衝層12，應變釋放緩衝層12可以使基材10之晶格常數至源極/汲極區域82之晶格常數逐漸地變化，以避免產生缺陷於所形成的上方的半導體層中。應變釋放緩衝層12可從磊晶成長的單晶半導體材料所形成。於部分實施方式中，矽鍺應變釋放緩衝層12係磊晶成長於矽基材10上至厚度介於約50奈米至約150奈米。於部分實施方式中，應變釋放緩衝層12之厚度為約80奈米至約120奈米。鍺在矽鍺緩衝層12可從其最底部分中的原子百分濃度(約20%)提高至其最頂部分的原子百分濃度(約80%)。
於部分實施方式中，第一半導體層120係形成於應變釋放緩衝層12上。於部分實施方式中，應變釋放緩衝層12之材料為Si0.5Ge0.5。
第一半導體層120、第二半導體層125以及第三半導體層128係由包含具有不同晶格常數之不同材料所形成，且可包含例如一或多層之矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化鋁銦、砷化銦鎵、磷化銻鎵、銻砷化鎵以及磷化銦。
於部分實施方式中，第一半導體層120、第二半導體層125以及第三半導體層128係由矽、矽化合物、矽 鍺、鍺或鍺化合物所形成。於部分實施方式中，第一半導體層120之材料為鍺，第二半導體層125之材料為矽鍺，而第三半導體層128之材料為矽。第二半導體層125中的矽鍺可為Si1-xGex，當中0.2≦x≦0.8。於其他實施方式中，第一半導體層120之材料為Si1-yGey，第三半導體層128之材料為Si1-zGez，而第二半導體層125之材料為Si1-xGex，當中0<z<x<y<1，當中0.2≦x≦0.8。
於部分實施方式中，第一、第二及第三半導體層120、125及128係摻雜至2x1020個摻雜物/立方公分。摻雜物可為n型或p型半導體摻雜物，包含砷、銻、磷、硼、鎵及鋁。
於部分實施方式中，第一半導體層120、第二半導體層125及第三半導體層128係從基材10之頂部或應變釋放緩衝層12之頂部做週期性堆疊。此週期129係重複二次以提供3個週期，如第20圖所示。堆疊中的週期129之數目可為2至10個週期或更多。於部分實施方式中，週期129之數目可為4至6個週期。環繞式閘極場效電晶體元件之驅動電流可藉由堆疊層之數目的變化來調整。
第一半導體層120、第二半導體層125及第三半導體層128係磊晶形成於基材10上方。各個第一半導體層120之厚度可為彼此相等，於部分實施方式中，各個第一半導體層120之厚度為約2奈米至約10奈米。於部分實施方式中，各個第一半導體層120之厚度為約3奈米至約5奈米。
於部分實施方式中，第三半導體層128之厚度 為約3奈米至約15奈米。於部分實施方式中，第三半導體層128之厚度為約5奈米至約7奈米。
於部分實施方式中，第二半導體層125之厚度為約3奈米至約15奈米。於部分實施方式中，第二半導體層125之厚度為約5奈米至約7奈米。
於部分實施方式中，第二及第三半導體層125及128之厚度約相等，且第一半導體層120之厚度小於第二及第三半導體層125及128之厚度。
第一、第二及第三半導體層120、125及128可由有機金屬化學氣相沉積、低壓化學氣相沉積及電漿輔助化學氣相沉積的化學氣相沉積、物理氣相沉積、分子束磊晶、原子層沉積或其他適合的製程所形成。
接著，如第21圖所示，從隔離絕緣層50突出的複數鰭片65係由圖案化第3至7圖中的堆疊的半導體層而形成。遮罩層係形成於堆疊的層上方，遮罩層係由使用包含光微影及蝕刻的圖案化處理而圖案化為遮罩圖案，由第一、第二及第三半導體層120、125及128組成之堆疊層以及基材10由使用遮罩圖案之蝕刻而圖案化，以形成鰭片65。在形成鰭片65之後，包含一或多層之絕緣材料之隔離絕緣層50係形成於基材上方，接著，平坦化處理(例如化學機械研磨方法及/或回蝕刻方法)係執行以移除隔離絕緣層50之頂部及遮罩層。接著，隔離絕緣層50係使用適合的非等向性蝕刻技術而蝕刻成凹陷，以露出鰭片65，如第21圖所示。於部分實施方式中，應變釋放緩衝層12係部分地從隔離絕緣 層50露出。
第22至25圖顯示根據本揭露之其他實施方式之環繞式閘極場效電晶體元件之製程之實施例。第22至25圖繪示形成鰭片65之其他方法，相似於第8至11圖中的方法。偽鰭片48係由適合的光微影及蝕刻技術而形成在半導體基材10上。包含一或多層絕緣材料之隔離絕緣層50係形成於基材10上，因此鰭片48係完整的嵌入絕緣層50。接著，隔離絕緣層50係由適合的平坦化技術而平坦化，例如化學機械研磨方法及/或回蝕刻方法，以露出偽鰭片48之頂面，如第22圖所示。
如第23圖所示，於部分實施方式中，偽鰭片48由使用蝕刻技術(例如對偽鰭片之材料具有選擇性的濕式蝕刻)而被選擇性蝕刻成凹陷，以形成溝槽52。於部分實施方式中，應變釋放緩衝層12係磊晶形成於凹陷的鰭結構上的溝槽52中，如第24圖所示。重複的第一半導體層120、第二半導體層125及第三半導體層128係磊晶地沉積於溝槽52中，以形成鰭片65，第一、第二及第三半導體層20、25及28係由包含具有不同晶格常數之不同材料所形成，包含一或多層之矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化鋁銦、砷化鎵銦、磷化銻鎵、銻砷化鎵及磷化銦，但本揭露不以此為限。於部分實施方式中，應變釋放緩衝層12與第二半導體層125係由相同材料所形成。
於部分實施方式中，第一半導體層120、第二半導體層125及第三半導體層128係從基材10之頂部或應 變釋放緩衝層12之頂部做週期性堆疊。此週期129係重複二次以提供3個週期，如第24圖所示。堆疊的週期129之數目可為2至10個週期。於部分實施方式中，週期129之數目為4至6個週期。於部分實施方式中，第一半導體層120、第二半導體層125及第三半導體層128係由矽、矽化合物、矽鍺、鍺或鍺化合物所形成。於部分實施方式中，第一半導體層120之材料為鍺，第二半導體層125之材料為矽鍺，且第三半導體層128之材料為矽。第二半導體層125中的矽鍺可為Si1-xGex，當中0.2≦x≦0.8。於其他實施方式中，第一半導體層120之材料為Si1-yGey，第三半導體層128之材料為Si1-zGez，且第二半導體層125之材料為Si1-xGex，當中0<z<x<y<1，當中0.2≦x≦0.8。
於部分實施方式中，第一、第二及第三半導體層120、125及128係摻雜至2x1020摻雜物/立方公分。摻雜物可為包含砷、銻、磷、硼、鎵及鋁的n型或p型半導體摻雜物。
第一半導體層120、第二半導體層125及第三半導體層128係磊晶地形成於基材10上方。各個第一半導體層120之厚度可彼此相等，於部分實施方式中，各個第一半導體層120之厚度介於約2奈米至約10奈米之間。於部分實施方式中，各個第一半導體層120之厚度為約3奈米至約5奈米。
於部分實施方式中，第三半導體層128之厚度為約3奈米至約15奈米。於部分實施方式中，第三半導體層 128之厚度為約5奈米至約7奈米。
於部分實施方式中，基材10上的最底第二半導體層125厚於最頂第二半導體層125。於部分實施方式中，最底第二半導體層125之厚度為約50奈米至約150奈米。
於部分實施方式中，第二半導體層125之厚度為約3奈米至約15奈米。於部分實施方式中，第二半導體層125之厚度為約5奈米至約7奈米。
於部分實施方式中，第二及第三半導體層125及128之厚度約相等，第一半導體層120之厚度小於第二及第三半導體層125及128之厚度。
第一、第二及第三半導體層120、125及128可由有機金屬化學氣相沉積、低壓化學氣相沉積及電漿輔助化學氣相沉積的化學氣相沉積、物理氣相沉積、分子束磊晶、原子層沉積或其他適合的製程所形成。
如第25圖所示，接著，隔離絕緣層50使用適當的非等向性蝕刻技術而蝕刻成凹陷，以露出鰭片65，並得到類似第21圖的結構。於部分實施方式中，應變釋放緩衝層12係部分地從隔離絕緣層50露出。
第26至31B圖顯示從第21圖及第25圖的結構進行環繞式閘極場效電晶體元件之製程。於部分實施方式中，環繞式閘極場效電晶體元件為互補式金屬氧化物半導體元件，互補式金屬氧化物半導體元件之實施方式包含p型與n型場效電晶體。如第26圖所示，第一鰭遮罩58係形成在半導體元件之第一場效電晶體區域54上，使第二場效電晶體 區域56露出。於部分實施方式中，第一場效電晶體54為p型場效電晶體區域且第二場效電晶體56為n型場效電晶體區域。第一鰭遮罩58可由適合的光微影技術形成。第一鰭遮罩58覆蓋第一場效電晶體區域54中的鰭片65。
當第一場效電晶體區域54被遮罩，將第二場效電晶體區域56選擇性地蝕刻，以移除第一半導體層120與第二半導體層125，使第三半導體層128留下以做為第二奈米線結構182，第二奈米線結構182包含由第三半導體層128所形成並沿著Z方向排列的複數堆疊奈米線，如第27圖所示。
第一半導體層120與第二半導體層125可由使用蝕刻劑而被移除，蝕刻劑係選擇性蝕刻第一半導體層120與第二半導體層125而不蝕刻第三半導體層128。
舉例而言，當第一半導體層120係由鍺所形成，第三半導體層128係由矽所形成，而第二半導體層125係由矽鍺所形成，第一半導體層120與第二半導體層125可利用使用氯化氫和氫氣的汽態混合物的熱蝕刻技術、使用電漿(例如四氟化碳)的乾式蝕刻技術或濕式蝕刻技術(例如使用氫氟酸、硝酸及醋酸的混合物或使用氫氟酸、醋酸及過氧化氫的混合物)而被選擇性地移除，但本揭露不以此為限。
參照第28圖，接著，第一鰭遮罩58由使用適合的去除處理或灰化處理而被移除，而第二鰭遮罩60係形成在半導體元件的第二場效電晶體區域56上，使第一場效電晶體區域54露出。第二鰭遮罩60可由適合的光微影技術而 形成。第二鰭遮罩60覆蓋第二場效電晶體區域56中的鰭片65。
當第二場效電晶體區域56被遮罩，將第一場效電晶體區域54選擇性地蝕刻，以移除第一半導體層120與第三半導體層128，使第二半導體層125留下並做為第一奈米線結構180，第一奈米線結構180包含由第二半導體層125所形成並沿著Z方向排列的複數堆疊奈米線，如第29圖所示。奈米線125沿著Y方向延伸(進入第29圖中的頁面)。
第一半導體層120與第三半導體層128可由使用蝕刻劑而被移除，蝕刻劑係選擇性蝕刻第一半導體層120與第三半導體層128而不蝕刻第二半導體層125。
舉例而言，於部分實施方式中，當第一半導體層120係由鍺所形成，第三半導體層128係由矽所形成，而第二半導體層125係由矽鍺所形成，則第一半導體層120與第三半導體層128可使用雙處理製程而被選擇性地移除，雙處理製程包含任一乾式蝕刻或濕式蝕刻之第一處理以蝕刻第一半導體層120。乾式蝕刻處理可使用由四氟化碳、氧氣及氮氣所組成的電漿混合物而執行。濕式處理可由使用氨水與雙氧水的混合物或臭氧化的去離子水與過氧化氫為基礎之溶液來蝕刻第一半導體層120而執行。接著，第三半導體層128係由選擇性蝕刻第三半導體層128而不蝕刻第二半導體層125而被移除。於部分實施方式中，第三半導體層128係由使用六氟化硫為基礎的氣體之乾式蝕刻處理而被移除。於其他實施方式中，二步驟的濕式蝕刻處理係執行。濕 式蝕刻處理可包含將矽第三半導體層128以硝酸或過氧化氫曝光而氧化之第一子處理，以及接著將氧化的矽(例如二氧化矽)以氫氟酸溶液或氫氧化四甲基胺溶液曝光而移除之第二子處理。於其他實施方式中，第三半導體層128係由使用氫氟酸與氨水之混合液的濕式蝕刻而移除。
接著，第二鰭遮罩60由使用適合的去除處理或灰化處理而被移除。
第一場效電晶體奈米線125具有高度H3，且第二場效電晶體奈米線128具有高度H4。於部分實施方式中，高度H3與高度H4約相等。緊鄰之複數第一場效電晶體奈米線125係以距離S3彼此間隔，而緊鄰之複數第二場效電晶體奈米線128係以距離S4彼此間隔。
於部分實施方式中，第一場效電晶體奈米線125之高度H3與緊鄰之複數第二場效電晶體奈米線128之間的間隔距離S4不相等。於部分實施方式中，第一場效電晶體奈米線125之高度H3小於緊鄰之複數第二場效電晶體奈米線128之間隔距離S4。同樣地，於部分實施方式中，第二場效電晶體奈米線128之高度H4與緊鄰之複數第一場效電晶體奈米線125之間隔距離S3不相等。於部分實施方式中，第二場效電晶體奈米線128之高度H4小於緊鄰之複數第一場效電晶體奈米線125之間隔距離S3。
於部分實施方式中，緊鄰之複數第一奈米線125之間隔距離S3大於第一場效電晶體奈米線125之高度H3。同樣地，於部分實施方式中，緊鄰之複數第二場效電 晶體奈米線128之間隔距離S4大於第二場效電晶體奈米線128之高度H4。
於部分實施方式中，奈米線結構中的緊鄰之複數奈米線係以實質上相等之距離彼此間隔。如第30圖所示，於部分實施方式中，第一場效電晶體奈米線125與第二場效電晶體奈米線128係沿著X方向交替排列。
於部分實施方式中，第一奈米線125沿著Z方向之頂面33與最靠近此第一奈米線125的第二奈米線128沿著Z方向之底面26之距離D5小於第二奈米線128沿著Z方向之頂面27與最靠近此第二奈米線128的第一奈米線125沿著Z方向之底面22之距離D6。於部分實施方式中，第一奈米線125之頂面33與第二奈米線128之底面26係實質上位於相同之高度，如第30圖所示。因此，於部分實施方式中，第一奈米線125之頂面33與第二奈米線128之底面26之距離D5實質上為零。
閘極電極結構160係實質上形成並包圍各個複數奈米線125及128。閘極電極結構係形成包圍奈米線之第一部分，奈米線之第一部分為奈米線之通道區域。於部分實施方式中，閘極電極結構160包含閘極介電層100與閘極電極層110，閘極介電層100係形成並包圍各個奈米線125及128，而閘極電極層110係形成於閘極介電層100上，如第31A圖所示。如第31A圖所示，於部分實施方式中，閘極電極結構160環繞各個奈米線125及128，且複數閘極電極結構160以各個奈米線結構180及182中的緊鄰的複數奈米線 125及128之差距115而彼此分隔。因此，於部分實施方式中，個別的閘極電極結構160不合併。
於部分實施方式中，閘極介電層100包含一或多層氧化矽、氮化矽或高k介電材料等適合的介電材料及/或以上之組合。舉例而言，高k介電材料包含二氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁合金、其他適合的高k介電材料或以上之組合。於部分實施方式中，閘極介電層100包含形成在奈米線與介電材料之間的界面層(未繪示)。
閘極介電層100可由化學氣相沉積、原子層沉積或其他適合的方法所形成。於部分實施方式中，閘極介電層100可由高共形性沉積製程(例如原子層沉積)所形成，以確保閘極介電層100以均勻的厚度環繞各個通道層。於部分實施方式中，閘極介電層100之厚度為約1奈米至約6奈米。
閘極電極層110係形成於閘極介電層100上以環繞各個奈米線。閘極電極層110包含一或多層多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、鈦鋁、氮化鈦鋁、氮碳化鉭、碳化鉭、氮化鉭矽、金屬合金、其他適合的材料或以上之組合的導電材料。
於本揭露之部分實施方式中，一或多個功函數調整層(未繪示)係設置於閘極介電層100與閘極電極層110之間。功函數調整層可由導電材料所形成，例如氮化鈦、氮 化鉭、碳化鉭鋁、碳化鈦、碳化鉭、鈷、鋁、鈦鋁、鈦化鉿、矽化鈦、矽化鉭、碳化鈦鋁或以上組合之一層、兩層或多層。一或多層之氮化鉭、碳化鉭鋁、氮化鈦、碳化鈦、鈷、鈦鋁、鉿鈦、矽化鈦及矽化鉭係適用於n型場效電晶體之功函數調整層。一或多層之碳化鈦鋁、鋁、鈦鋁、氮化鉭、碳化鈦鋁、氮化鈦、碳化鈦及鈷係適用於p型場效電晶體之功函數調整層。功函數調整層可由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他適合的製程所形成。進一步地，適用於n型場效電晶體與p型場效電晶體之功函數調整層係可分開形成且可使用不同金屬層。
於部分實施方式中，導電層130係形成並環繞奈米線結構且填充奈米線之間的差距115，如第31B圖所示。導電層130可由任何適合的導電材料所形成，例如包含鎢的金屬。導電材料可由任何適合的沉積技術所沉積，包含化學氣相沉積、原子層沉積及電鍍。
於部分實施方式中，絕緣側壁80係形成在閘極電極結構160之相對側上，源極/汲極區域82係形成在閘極電極結構160之相對側上的奈米線之第二部份。絕緣側壁80係位於閘極電極結構160與源極/汲極區域82之間，如第32及33圖所示。第32圖相當於沿著第1圖之B-B線的第一奈米線結構180之剖面圖，第33圖相當於沿第1圖之C-C線的第二奈米線結構182之剖面圖。
為了在製程期間支撐奈米線，將第一及第二半導體層120及125或第一及第三半導體層120及128從具有 閘極電極結構160的部分奈米線移除的期間，具有源極/汲極區域82之部分奈米線結構180及182可被遮罩。在形成閘極電極結構160及形成複數閘極電極結構160之間的導電層130之後，具有閘極電極結構160的部分奈米線可被遮罩，且分別將第一及第二半導體層120及125或第一及第三半導體層120及128從具有源極/汲極區域82之部分奈米線結構180及182移除。
此外，於部分實施方式中，偽閘極結構起初係形成於奈米線結構180及182上，分別將第一及第二半導體層120及125或第一及第三半導體層120及128從具有源極/汲極區域82之部分奈米線結構182及180移除。根據本揭露之部分實施方式，在形成源極/汲極區域82之後，源極/汲極區域82被遮罩，將偽閘極電極結構移除，接著形成閘極電極結構160。
於部分實施方式中，在分別移除第一及第二半導體層120及125或第一及第三半導體層120及128的期間，鰭結構45之端部區域係遮罩的，因此，鰭結構45的端部在後續製程期間固定住奈米線。在分別移除第一及第二半導體層120及125或第一及第三半導體層120及128之後，閘極電極結構160與源極/汲極區域82係形成。在形成閘極電極結構160及源極/汲極區域82之後，分別將在鰭結構45之端部中的第一及第二半導體層120及125或第一及第三半導體層120及128分別移除。
本揭露係不限於包含三個堆疊奈米線之鰭結 構。於部分實施方式中，各個奈米線結構180及182可包含額外的奈米線。
可以理解的是，環繞式閘極場效電晶受到進一步的互補式金屬氧化物半導體製程，以形成例如接觸孔/通孔、內連接金屬層、介電層、鈍化層等各種特徵。
於本揭露之其他實施方式中，靜電放電元件係形成，如第34圖所示。舉例而言，以第21圖或第25圖的結構做為開始，外部半導體層70及72係形成並包圍鰭片65，以分別形成p+陽極與n+陰極，如第34圖所示。外部半導體層70及72可包含任何此處其他實施方式中所揭露的半導體材料。於部分實施方式中，p+陽極之外部半導體層70為p型摻雜之矽鍺或矽，n+陰極之外部半導體層72為n型摻雜之矽或碳化矽。於部分實施方式中，外部層70及72之厚度為約10奈米至約20奈米。靜電電荷係從p+陽極放電至n+陰極，因而保護半導體元件不暴露在高壓下並散熱。
於本揭露之其他實施方式中，輸入/輸出元件係形成，如第35圖所示。舉例而言，以第21圖及第25圖的結構做為開始，介電層74與導電層76係形成並包圍鰭片65，以形成輸入/輸出閘極端子，如第35圖所示。於部分實施方式中，介電層74係由與在此處所揭露之其他實施方式中的閘極介電層100之相同材料所形成，但介電層74係厚於閘極介電層100，因此介電層74可承受的電壓高於此處所揭露的奈米線結構可承受的電壓。於部分實施方式中，介電層74之厚度為約6奈米至約25奈米。於部分實施方式中，導電層 76係由與在此處所揭露之其他實施方式中的閘極電極層110之相同材料所形成。
本揭露提供具有n型與p型通道材料為不同之水平環繞式閘極(horizontal gate-all-around；HGAA)互補式金屬氧化物半導體元件。本揭露提供具有提高的堆疊密度之奈米線的水平環繞式閘極互補式金屬氧化物半導體元件。交錯排列的相鄰n型與p型場效電晶體奈米線結構具有高堆疊密度以及提升了短通道效應控制能力。緊鄰之複數奈米線之交錯排列與增大的間隔距離可避免環繞緊鄰之複數奈米線的閘極電極結構之合併。
可以理解的是，並非所有優點都在此處被必要地討論，全部的實施方式或實施例並毋需要特定的優點，其他實施方式或實施例可提供不同的優點。
上述已概述數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的和/或達到相同的優點。熟悉此技藝者也應了解到，這類均等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。

Claims (1)

  1. 一半導體元件，包含：一第一奈米線結構，設置於一半導體基材上，該第一奈米線結構於該半導體基材上沿著一第一方向延伸，其中該第一奈米線結構包含複數第一奈米線，該些第一奈米線包含一第一奈米線材料，該些第一奈米線沿著該第一方向延伸且係沿著一第二方向排列，該第二方向實質上垂直於該第一方向；一第二奈米線結構，設置於該半導體基材上，該第二奈米線結構於該半導體基材上沿著該第一方向延伸，其中該第二奈米線結構包含複數第二奈米線，該些第二奈米線包含一第二奈米線材料，該些第二奈米線沿著該第一方向延伸且係沿著該第二方向排列，且該第二奈米線材料與該第一奈米線材料不同，其中各個奈米線和另一緊鄰的奈米線彼此間隔；複數第一閘極結構，於該第一奈米線結構中之一第一區域環繞該些第一奈米線；以及複數第二閘極結構，於該第二奈米線結構中之一第一區域環繞該些第二奈米線，其中該些第一閘極結構及該些第二閘極結構包含複數閘極電極，其中當觀看沿著一第三方向之一橫截面時，該些第一奈米線沿著該第二方向之一高度與緊鄰之該些第二奈米線沿著該第二方向之一間隔距離不相等，其中該第三方向實質上垂直於該第一方向及該第二方向。
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