TWI575610B - 半導體裝置之製造方法 - Google Patents

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李泳達
黃懋霖
林群雄
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Description

半導體裝置之製造方法
本揭露係關於一種半導體技術，且特別是關於一種具有鰭式場效電晶體(FinFET)的半導體裝置之製造方法。
半導體裝置係用於大量的電子裝置中，例如電腦、手機及其他電子裝置等。電子裝置包括形成於於半導體晶圓上的積體電路，而積體電路藉由沉積許多種類的薄膜材料於半導體晶圓上並圖案化上述薄膜材料而形成。積體電路包括場效電晶體(field effect transistor,FET)，例如金屬氧化物半導體(metal oxide semiconductor,MOS)電晶體。
半導體產業的目標之一在於持續縮小各個場效電晶體的尺寸大小並增加其速度。為了達成此目標，而研究出及施行了鰭式場效電晶體(FinFET)或多閘極電晶體。然而，隨著裝置結構推陳出新及鰭式場效電晶體的持續縮小，因而出現了新的挑戰。
根據一些實施例，本揭露提供一種半導體裝置之製造方法，包括：形成一磊晶部於一基底上方，磊晶部包括一III-V族材料，且一受損材料層位於磊晶部的至少一表面上；至少氧化受損材料層的外表面，以形成一氧化層；選擇性去除氧化層；以及當至少一部份的受損層餘留於磊晶部上時，重複氧 化步驟及選擇性去除步驟。
根據一些實施例，本揭露提供一種半導體裝置之製造方法，包括：磊晶生長一第一結晶半導體材料於一基底上方，第一結晶半導體材料及一部分的基底構成位於基底上的一鰭部，其中在磊晶生長第一結晶半導體材料之後，一受損材料層位於第一結晶半導體材料的至少一上表面及側壁上；至少氧化受損材料層的外表面，以形成一氧化層；選擇性去除氧化層；當至少一部份的受損材料層餘留於第一結晶半導體材料上時，重複氧化步驟及選擇性去除步驟；形成一閘極介電層於第一結晶半導體材料的至少一上表面及側壁上；形成一閘極電極於閘極介電層上；以及形成源極/汲極區於閘極電極的相對側的鰭部上。
根據一些實施例，本揭露提供一種半導體裝置之製造方法，包括：形成自一基底延伸的一鰭部，鰭部包括一第一磊晶部，第一磊晶部包括一III-V族材料，且一受損材料層圍繞第一磊晶部；形成一隔離區於基底上方，且圍繞鰭部；選擇性蝕刻一部分的鰭部，使第一磊晶部懸浮基底上方，且位於隔離區的一上表面上方的一層位；氧化受損材料層，以形成一氧化層；選擇性去除氧化層；當至少一部份的受損材料層餘留於第一磊晶部上時，重複氧化步驟及選擇性去除步驟；形成圍繞第一磊晶部的一閘極介電層；形成一閘極電極於閘極介電層上；以及形成源極/汲極區於第一磊晶部的相對端上。
30‧‧‧鰭式場效電晶體(FinFET)
32、50‧‧‧基底
34‧‧‧隔離區
36、52‧‧‧鰭部
38、110、114、316、318、406‧‧‧閘極介電層
40、112、116、320、322、408‧‧‧閘極電極
42、44‧‧‧源極/汲極區
50B‧‧‧第一區
50C‧‧‧第二區
54‧‧‧隔離區
56、70、108‧‧‧凹口
58、69、92、98‧‧‧罩幕
62‧‧‧磊晶部/磊晶鰭部
67、77、306、308、404‧‧‧受損材料層
68、78‧‧‧氧化層
72、302、304、402‧‧‧磊晶鰭部
73、75‧‧‧光阻
74、76‧‧‧佈植
79、310‧‧‧氧化製程
80、315‧‧‧去除製程
82‧‧‧虛置介電層
84‧‧‧虛置閘極層
86‧‧‧罩幕層
90、96‧‧‧虛置閘極
100‧‧‧閘極密封間隙壁
102、104‧‧‧磊晶源極/汲極區
105‧‧‧閘極間隙壁
106、118‧‧‧層間介電層
120、122‧‧‧接觸連接窗
200、202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232、234、236、238、240、242、244、246、248、250、252、254、256‧‧‧步驟
303‧‧‧磊晶層
312、314‧‧‧氧化層
W1、W2、W3、W4‧‧‧寬度
第1圖係繪示出一範例之鰭式場效電晶體(FinFET)立體示意圖。
第2至15、16A-16C、17A-17C、18A-18C、19A-19C、20A-20C、21A-21C、22A-22C及23A-23C圖係繪示出根據一些實施例之鰭式場效電晶體中間製造階段之剖面示意圖。
第24A至24B圖係繪示出根據一些實施例之製程流程圖。
第25至32及33A-33C圖係繪示出根據一些實施例之環繞式閘極(gate all-around,GAA)裝置中間製造階段之剖面示意圖。
第34及35圖係繪示出根據一些實施例之變更環繞式閘極裝置中間製造階段之剖面示意圖。
第36及37圖係繪示出根據一些實施例之穿透式電子顯微鏡(TEM)影像圖範例。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定 所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”之下”、”下方”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
以下根據各種不同實施例提供鰭式場效電晶體(FinFET)及其形成方法。同樣地，一些實施例可用於平面裝置型態，例如平面FET，而一些實施例可用於環繞式閘極(GAA)裝置，例如GAA FET。具體來說，此處所述的FET具有由III-V族材料構成的通道，並用利用圖式說明FinFET及GAA FET的中間製造階段。在此處一些實施例中，FET的製造係利用後閘極(gate-last)製程。在其他實施例中，也可使用先閘極(gate-first)製程。以下以述及實施例的一些變化。任何所屬技術領域中具有通常知識者可輕易理解當在本實施例之範圍內可做出其他其他更動潤飾。儘管方法實施例係依特定順序論述，然而在其他不同的方法實施例中也可以任何邏輯順序來進行，且可包括比此處所述更少或更多的步驟。
第1圖係繪示出鰭式場效電晶體(FinFET)30的一範例立體示意圖。FinFET 30包括位於一基底32上的一鰭部36。基底32包括隔離區34，而鰭部36自相鄰的隔離區34之間突出於其上。一閘極介電層38沿著鰭部36側壁並位於其上表面 上，而一閘極電極40位於閘極介電層38上方。源極/汲極區42及44設置於鰭部36於閘極介電層38及閘極電極40的兩相對側。第1圖進一步繪示出標號剖面，其用於後續圖式中。剖面A-A橫跨FinFET 30的通道、閘極介電層38及閘極電極40。剖面B/C-B/C垂直於剖面A-A，且沿著鰭部36的縱軸，且沿著方向源極/汲極區42及44之間電流方向。為了清晰目的，後續圖式是關於這些標號剖面。
第2至23C圖為根據一例示實施例之FinFET中間製造階段剖面示意圖，而第24A及24B圖為第2至23C圖所示製程之流程圖。第2至15圖繪示出第1圖中剖面A-A的多個FinFET情形。在第16A至23C圖中，圖號加上”A”表示沿著相似的剖面A-A；圖號加上”B”表示沿著相似的剖面B/C-B/C並位於基底上的第一區內；圖號加上”C”表示沿著相似的剖面B/C-B/C並位於基底上的第二區內。
第2圖係繪示出一基底50，基底50為一半導體基底，例如塊材半導體、一絕緣層覆矽(silicon-on-insulator,SOI)基底等等，其可為摻雜(例如，具有p型或n行摻雜物)或未摻雜。基底50可為一晶圓，例如矽晶圓。一般來說，一SOI基底包括一半導體材料層位於一絕緣層上。上述絕緣層可為埋入式氧化(buried oxide,BOX)層、一氧化矽層等等。絕緣層形成於一基底(通常為矽或玻璃基底)上。也可採用其他基底，例如多層或漸變(gradient)基底。在一些實施例中，基底50的半導體材料可包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包 括鍺化矽(SiGe)、磷砷化鎵(GaAsP)、砷銦化鋁(AlInAs)、砷鎵化鋁(AlGaAs)、砷銦化鎵(GaInAs)、磷銦化鎵(GaInP)及/或磷砷銦化鎵(GaInAsP)或其組合。
基底50具有第一區50B及一第二區50C。第一區50B(對應至後續加”B”圖號)可用於形成n型裝置，例如NMOS電晶體或n型FinFET，而第二區50C(對應至後續加”C”圖號)可用於形成p型裝置，例如PMOS電晶體或p型FinFET。
第3及4圖繪示出鰭部52及相鄰的鰭部52之間隔離區54的製作。在第3圖及步驟200中，鰭部52形成於基底50內。在一些實施例中，鰭部52可藉由在基底50內蝕刻溝槽而形成於基底50內。上述蝕刻可包括任何適當的蝕刻製程，例如反應離子蝕刻(reactive ion etching,RIE)、中性原子束蝕刻(neutral beam etching,NBE)或其組合等。上述蝕刻可為異向性蝕刻。
在第4圖及步驟202中，一絕緣材料形成於相鄰的鰭部52之間，以形成隔離區54。上述絕緣材料可為氧化物(例如，氧化矽)、氮化物或其組合等，且可由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、流動式化學氣相沉積(flowable CVD,FCVD)(例如，遠距電漿系統中基於CVD的材料沉積以及後固化，使其轉變成另一材料，例如氧化物)或其組合等。也可採用藉由任何合適製程而形成的其他絕緣材料。在圖式說明的實施例中，絕緣材料為藉由FCVD而形成的氧化矽。可進行一次退火製程，以形成絕緣材料。又在第4圖及步驟204中，平坦化製程(例如，化學機械研磨(chemical mechanical polishing,CMP))可去 除任何多餘的絕緣材料並形成共平面的隔離區54的上表面及鰭部52的上表面。
在第5圖及步驟206中，一罩幕58形成於基底50的第二區50C上方，同時露出第一區50B。罩幕58可為藉由合適的光學微影製程等圖案化的光阻。又在第5圖及步驟208中，當罩幕58位於第二區50C上，凹口56形成於第一區50B的鰭部52及/或隔離區54內。凹口56可藉由採用任何合適蝕刻製程的蝕刻而形成，例如，RIE、NBE、氫氧化四甲基銨(tetramethylammonium hydroxide,TMAH)、氫氧化銨(ammonium hydroxide,NH4OH)、可蝕刻矽且對於矽與隔離區54的材料之間具有良好蝕刻選擇比的濕蝕刻劑或其組合等。上述蝕刻可為異向性蝕刻。鰭部52的表面露出成為至少部分的凹口56底部。如圖所示，在進行蝕刻之後，凹口56的下表面包括所有鰭部52的上表面。在本圖示實施例中，鰭部52的上表面個個為平坦的。在其他實施例中，鰭部52的上表面可具有不同配置。
在第6圖及步驟210中，磊晶鰭部或主動區形成於第一區50B的凹口56內。在一些實施例中，藉由磊晶生長一材料於凹口56內而形成磊晶鰭部，例如藉由金屬有機CVD(MOCVD)、分子束磊晶(molecular beam epitaxy,MBE)、液相磊晶(liquid phase epitaxy,LPE)、氣相磊晶(vapor phase epitaxy,VPE)、選擇性磊晶生長(selective epitaxial growth,SEG)或其組合等。如圖所示，第一區50B內的每一磊晶鰭部包括一磊晶部62。磊晶部62磊晶生長於鰭部52的上表面上。
在一些實施例中，磊晶部62的材料不同於基底50 及鰭部52的材料。在一些實施例中，磊晶部62可包括III-V族化合物半導體。舉例來說，用於形成III-V族化合物半導體的材料包括但未侷限於InAs、AlAs、GaAs、GaAsP、InP、GaInP(In%=1-90%)、AlInP(In%=1-90%)、GaN、InGaAs(In%=1-90%)、InAlAs(In%=1-90%)、InGaAlAs(In%=1-90%)、GaSb、AlSb、AlP、GaP等。在其他實施例中，磊晶部62可為其他材料，例如矽、碳化矽、鍺、II-VI族化合物半導體等。
在形成磊晶鰭部於第一區50B之後，去除罩幕58。舉例來說，若罩幕58為光阻，可藉由適合的灰化製程(例如，使用氧電漿)去除罩幕58。在其他實施例中，可藉由採用蝕刻、CMP製程等去除罩幕58。又在第6圖及步驟212中，舉例來說，當磊晶鰭部過度生長於隔離區54的上表面上方時，可採用一平坦化製程(例如，CMP製程)，以將磊晶鰭部的上表面與隔離區54的上表面形成共平面。
在第7圖及步驟214中，一罩幕69形成於基底50的第一區50B上方，同時露出第二區50C。罩幕69可為藉由合適的光學微影製程等圖案化的光阻。又在第7圖及步驟216中，當罩幕69位於第一區50B上，凹口70形成於第二區50C的鰭部52及/或隔離區54內。凹口70可藉由採用任何合適蝕刻製程的蝕刻而形成，例如，RIE、NBE、TMAH、氫氧化銨、可蝕刻矽且對於矽與隔離區54的材料之間具有良好蝕刻選擇比的濕蝕刻劑或其組合等。上述蝕刻可為異向性蝕刻。鰭部52的表面露出成為至少部分的凹口70底部。如圖所示，在進行蝕刻之後，凹口70 的下表面包括所有鰭部52的上表面。在本圖示實施例中，鰭部52的上表面個個為平坦的。在其他實施例中，鰭部52的上表面可具有不同配置。
在第8圖及步驟218中，磊晶鰭部或主動區形成於第二區50C的凹口70內。在一些實施例中，藉由磊晶生長一材料於凹口70內而形成磊晶鰭部，例如藉由MOCVD、MBE、LPE、VPE、SEG或其組合等。如圖所示，第二區50C內的每一磊晶鰭部包括一磊晶部72。磊晶部72磊晶生長於鰭部52的上表面上。
在一些實施例中，磊晶部72的材料不同於基底50及鰭部52的材料。在一些實施例中，磊晶部72可包括III-V族化合物半導體。舉例來說，用於形成III-V族化合物半導體的材料包括但未侷限於InAs、AlAs、GaAs、GaAsP、InP、GaInP(In%=1-90%)、AlInP(In%=1-90%)、GaN、InGaAs(In%=1-90%)、InAlAs(In%=1-90%)、InGaAlAs(In%=1-90%)、GaSb、AlSb、AlP、GaP等。在其他實施例中，磊晶部72可為其他材料，例如矽、碳化矽、鍺、II-VI族化合物半導體等。
在形成磊晶鰭部於第二區50C之後，去除罩幕69。舉例來說，若罩幕69為光阻，可藉由適合的灰化製程(例如，使用氧電漿)去除罩幕69。在其他實施例中，可藉由採用蝕刻、CMP製程等去除罩幕69。又在第8圖及步驟220中，舉例來說，當磊晶鰭部過度生長於隔離區54的上表面上方時，可採用一平坦化製程(例如，CMP製程)，以將第一區50B及第二區50C內的磊晶鰭部的上表面與隔離區54的上表面形成共平面。
在第9圖及步驟222中，下凹隔離區54，以形成淺溝槽隔離(shallow trench isolation,STI)區。下凹隔離區54，使位於第一區50B及第二區50C內的磊晶鰭部突出於相鄰的絕緣隔離區54之間。如圖所示，隔離區54的上表面位於第一區50B的鰭部52的上表面上方，且位於第二區50C的鰭部52的上表面上方。在其他實施例中，隔離區54的上表面可位於第一區50B及第二區50C其中一或多者中的鰭部52的上表面下方。再者，隔離區54的上表面可具有如圖所示的平坦表面、凸面、凹面(例如，碟化)或其組合。可藉由使用適合蝕刻製程使隔離區54的上表面行程平坦表面、凸面及/或凹面。可藉由使用適合蝕刻製程來下凹隔離區54，例如選擇隔離區54的材料。舉例來說，可採用使用CERTAS®蝕刻、應用材料(Applied Materials)的SICONI設備或稀釋氫氟酸(dHF)來進行化學氧化物去除。
在第10及11圖及步驟224中，合適的井區可形成於磊晶鰭部、鰭部52及/或基底50內。舉例來說，p型井區可形成於第一區50B內，而n型井區可形成於第二區50C內。
如第10圖所示，一光阻73形成於第一區50B的磊晶鰭部及隔離區54上方。圖案化光阻73，以露出基底50的第二區50C，例如一PMOS區。可藉由使用旋轉塗佈技術形成光阻73，且可藉由合適的光學微影技術圖案化光阻73。一旦圖案化光阻73後，於第二區50C內進行n型雜質佈植74，並以光阻73作為罩幕而實質上防止n型雜質植入第一區50B(例如，NMOS區)內。在本實施例中，磊晶鰭部62為III-V族材料，而n型雜質可為植入於第二區50C的硒、碲、矽、或鍺等。在另一實施例中，n 型雜質可為磷或砷等植入於第二區50C。在進行佈植74之後，去除光阻73，例如藉由適合的灰化製程。
如第11圖所示，一光阻75形成於第二區50C的磊晶鰭部及隔離區54上方。圖案化光阻75，以露出基底50的第一區50B，例如一NMOS區。可藉由使用旋轉塗佈技術形成光阻75，且可藉由合適的光學微影技術圖案化光阻75。一旦圖案化光阻75後，於第一區50B內進行p型雜質佈植76，並以光阻75作為罩幕而實質上防止p型雜質植入第二區50C(例如，PMOS區)內。在本實施例中，磊晶鰭部72為III-V族材料，而p型雜質可為植入於第一區50B的鈹、鋅、鎘、矽、或鍺等。在另一實施例中，p型雜質可為硼或BF2等植入於第一區50B。在進行佈植76之後，去除光阻75，例如藉由適合的灰化製程。
在進行佈植74及76之後，進行一退火，以活化植入的p型及n型雜質。上述佈植可於第一區50B(例如NMOS區)內形成一p型井區，且於第二區50C(例如PMOS區)內形成一n型井區。在一些實施例中，磊晶鰭部的生長材料可於生長期間進行原位(in-situ)摻雜，其可省去上述佈植，然而原位摻雜及佈植也可一同使用。
任何所屬技術領域中具有通常知識者可輕易理解第2至11圖所述製程僅為如何形成一磊晶鰭部的一範例。在其他實施例中，一介電層可形成於基底50的上表面上方；可蝕刻出溝槽穿過介電層；可在溝槽內磊晶生長磊晶鰭部；以及下凹介電層，使同質磊晶及/或異質磊晶結構突出於介電層而形成磊晶鰭部。如以上所述，於NMOS區磊晶生長不同於PMOS區的 一材料或磊晶鰭部結構是具有優點的。
第12至14圖繪示出從磊晶鰭部62及72的外表面上去除受損材料層的製程。如第12圖所示，磊晶鰭部62及72具有受損材料層67及77分別位於磊晶鰭部62及72的側壁及上表面上。在一些實施例中，受損材料層67及77延伸至磊晶鰭部62及72下方的磊晶鰭部62及72與鰭部52之間的界面處(未繪示於這些圖式中，但可參見後方第27及28圖)。這些受損材料層可能由熱製程(例如，退火製程)、磊晶鰭部62及72的氧化及/或電漿製程(例如，摻雜物佈植)所造成。已發現到受損材料層67及77對裝置效能具有負面影響，特別是在裝置尺寸下降至更小的技術世代(例如，10nm或以下)時。在第12圖中，位於第一區50B及第二區50C內的磊晶鰭部62及72分別具有寬度W1及W2，而這些寬度分別包括磊晶鰭部62及72及受損材料層67及77。
在第13圖及步驟226中，對第一區50B及第二區50C內的磊晶鰭部62及72的露出部分進行一氧化製程79。此氧化製程形成氧化層68及78。在一些實施例中，氧化層68及78的形成消耗至少一部份的受損材料層67及77。而在一些實施例中，氧化層68及78的形成消耗所有的受損材料層67及77。氧化製程79為自限制(self-limiting)製程，其中當磊晶鰭部62及72內已生長若干量的氧化物之後，氧化物會停止生長。在一些實施例中，氧化層68及78會自限厚度至約1.1nm。在一些實施例中，氧化層68及78會自限厚度至約1.1nm以下，例如降至0.4nm。在其他一些實施例中，氧化層68及78會生長至厚度大於5nm， 例如，上至約45nm。
氧化製程79可為濕式或乾式製程。在一些實施例中，氧化製程79可採用蒸氣爐管以構成氧化環境。舉例來說，包括磊晶鰭部62及72的基底50可放置於爐管內，使基底50暴露於氧化環境。
在濕式製程實施例中，氧化環境的生成包括處於25℃至80℃的溫度範圍的H2O2、H2O、O2/去離子水(de-ionized water,DIW)、O3/DIW、空氣/DIW或其組合等。提供的H2O2濃度約在0.003%至30%的範圍。提供的O2/DIW、O3/DIW、空氣/DIW濃度約在0.02ppm至200ppm的範圍。
在乾式製程實施例中，氧化環境的生成包括處於25℃至500℃的溫度範圍的H2O2、H2O、O2、O3、空氣、NO、NO2、N2O、SO2、CO、CO2或其組合等。乾式製程可採用電漿或非電漿製程，其中氣體壓力約在0.5mtorr至2,280,000mtorr(3大氣壓力)。
基底50可暴露至氧化環境持續約幾毫秒至120分鐘的範圍，例如約1分鐘。也可採用其他氧化製程。
在第14圖及步驟228中，經由去除製程80去除氧化層68及78。在一些實施例中，去除製程80為蝕刻製程。蝕刻製程可為乾式蝕刻或濕式蝕刻製程。在一些實施例中，可進行一次以上的氧化及去除循環週期(即，一氧化步驟226接著一去除步驟228)，以分別自磊晶鰭部62及72去除受損材料層67及77。舉例來說，當需要時，步驟226及228的循環週期可重複5次、10次、15次或更多次。
在濕式蝕刻實施例中，所使用的化學劑可為酸性(例如，pH<7)，例如有機或無機酸。在一些實施例中，濕式蝕刻製程包括HCl、H2SO4、檸檬酸、HF、H2CO3、H3PO4、鹽酸-過氧化氫混合液(hydrochloric acid-hydrogen peroxide mixture,HPM)、硫酸-過氧化氫混合液(sulfuric acid-hydrogen peroxide mixture,SPM)、酒石酸(tartaric acid)或其組合等。濕式蝕刻製程的化學劑可與一稀釋基材(例如，水、異丙醇、二甲基亞碸(dimethyl sulfoxide)、碳酸丙烯酯(propylene carbonate)或其組合等)一同操作。提供的H2SO4的濃度約在0.003%至98%的範圍。提供的H2O2的濃度約在0.003%至30%的範圍。提供的HCl的濃度約在0.0038%至38%的範圍。提供的HF的濃度約在0.01%至70%的範圍。在一些實施例中，濕式蝕刻製程進行的溫度約在25℃至200℃的範圍。
在乾式蝕刻製程實施例中，蝕刻製程包括處於25℃至500℃的溫度範圍的氟基、氯基、及/或溴基氣體，例如SF6、NF3、Cl2、HBr或其組合等。乾式蝕刻製程可採用電漿或非電漿製程，其中氣體壓力約在0.5mtorr至2,280,000mtorr(3大氣壓力)。
去除製程80對氧化層68及78具選擇性，使其去除氧化層68及78而未去除磊晶鰭部62及72及STI區54。如以上所述，氧化層68及78具的厚度可形成至具有特定厚度(例如，1.1nm、5nm、>5nm)，因此去除製程80可去除受損材料層67及77的特定厚度。舉例來說，在一實施例中，氧化製程79為包括H2O2的濕式氧化製程，而去除製程80為濕式蝕刻製程，一次循 環週期的氧化及去除步驟將會自露出的表面去除1.1nm厚的受損材料層。當有需要，可重複循環週期。
如第14圖所示，在進行一或多次循環週期的步驟226及228，磊晶鰭部62及72分別具有寬度W3及W4，其分別小於磊晶鰭部62及72在進行一或多次循環週期的步驟226及228之前的寬度W1及W2。
儘管第12至14圖繪示出對第一區50B及第二區50C同時進行氧化及去除製程，然而可利用罩幕層對每一區各自進行氧化及去除製程。在一些實施例中，未對第一區50B及第二區50C其中一者進行氧化及去除製程。
在第15圖及步驟230中，一虛置介電層82形成於磊晶鰭部62及72上。舉例來說，虛置介電層82可為氧化矽、氮化矽或其組合等，且依照適合的技術進行沉積或熱生長。一虛置閘極層84形成於虛置介電層82上方，且一罩幕層86形成於虛置閘極層84上方。虛置閘極層84可沉積於虛置介電層82上方，接著進行平坦化，例如進行CMP。罩幕層86可沉積於虛置閘極層84上方。舉例來說，虛置閘極層84包括多晶矽。然而也可採用對隔離區54的蝕刻具有高蝕刻選擇比的其他材料。舉例來說，罩幕層86包括氮化矽等。在此範例中，形成橫跨第一區50B及第二區50C的單一虛置閘極層84及單一罩幕層86。在其他實施例中，個別的虛置閘極層可形成於第一區50B及第二區50C內，且個別的罩幕層可形成於第一區50B及第二區50C內。
在第16A、16B及16C圖以及步驟230中，可藉由適合的光學微影及蝕刻技術來圖案化罩幕層86，以在第一區50B 內形成罩幕92(如第16B圖所示)，且在第二區50C內形成罩幕98(如第16C圖所示)。接著，藉由適合的蝕刻技術將罩幕92及98的圖案轉移至虛置閘極層84及虛置介電層82，以在第一區50B形成虛置閘極90，且在第二區50C形成虛置閘極96。虛置閘極90及96也可具有一縱向實質上垂直於對應的磊晶鰭部的縱向。
在第17A、17B及17C圖以及步驟232中，閘極密封間隙壁100可形成於對應的虛置閘極90及96及/或磊晶鰭部62及72的露出表面上。在進行熱氧化或沉積之後接著進行異向性蝕刻可形成閘極密封間隙壁100。
在步驟234中，可進行輕摻雜源極/汲極(lightly doped source/drain,LDD)區的佈植。相似於前述第13及14圖的佈植，一罩幕(例如，一光阻)可形成於第一區50B(例如，NMOS區)上方，同時露出第二區50C(例如，PMOS區)，且p型雜質可植入於第二區50C中露出的磊晶鰭部內。接著，去除罩幕。隨後，一罩幕(例如，一光阻)可形成於第二區50C(例如，PMOS區)上方，同時露出第一區50B(例如，NMOS區)，且n型雜質可植入於第一區50B中露出的磊晶鰭部內。接著，去除罩幕。n型雜質可為任何先前所述的n型雜質，且p型雜質可為任何先前所述的p型雜質。輕摻雜源極/汲極區具有一雜質濃度，其約在1015cm-3至1016cm-3的範圍。可採用退火來活化植入的雜質。
再者，在第17A、17B及17C圖以及步驟236中，磊晶源極/汲極區102及104形成於磊晶鰭部內。在第一區50B中， 磊晶源極/汲極區102形成於磊晶鰭部62內，使每一虛置閘極90設置於對應的相鄰磊晶源極/汲極區102對之間。在一些實施例中，磊晶源極/汲極區102可延伸通過磊晶鰭部62而進入鰭部52內。在第二區50C中，磊晶源極/汲極區104形成於磊晶鰭部72內，使每一虛置閘極96設置於對應的相鄰磊晶源極/汲極區104對之間。在一些實施例中，磊晶源極/汲極區104可延伸通過磊晶鰭部72而進入鰭部52內。
第一區50B(例如，NMOS區)內的磊晶源極/汲極區102的製作可藉由：遮蔽第二區50C(例如，PMOS區)並於第一區50B順應性沉積一虛置間隙壁層，接著進行異向性蝕刻而沿著第一區50B的虛置閘極90及/或閘極密封間隙壁100的側壁形成虛置閘極間隙壁(未繪示)。接著，蝕刻第一區50B的磊晶鰭部的源極/汲極區而形成凹口。第一區50B的磊晶源極/汲極區102係磊晶生長於凹口內。第一區50B的磊晶源極/汲極區102可包括任何適合的材料，例如適用於n型FinFET。磊晶源極/汲極區102可具有自對應的磊晶鰭部62表面上升的表面且可具有刻面(facet)。接著，可在第二區50C上具有罩幕時，藉由蝕刻去除第一區50B的虛置閘極間隙壁。
第二區50C(例如，PMOS區)內的磊晶源極/汲極區104的製作可藉由：遮蔽第一區50B(例如，NMOS區)並於第二區50C順應性沉積一虛置間隙壁層，接著進行異向性蝕刻而沿著第二區50C的虛置閘極96及/或閘極密封間隙壁100的側壁形成虛置閘極間隙壁(未繪示)。接著，蝕刻第二區50C的磊晶鰭部的源極/汲極區而形成凹口。第二區50C的磊晶源極/ 汲極區104係磊晶生長於凹口內。第二區50C的磊晶源極/汲極區104可包括任何適合的材料，例如適用於p型FinFET。舉例來說，若上磊晶鰭部72為矽，磊晶源極/汲極區104可包括SiGe、SiGeB、Ge、GeSn等。磊晶源極/汲極區104可具有自對應的上磊晶鰭部72表面上升的表面且可具有刻面(facet)。接著，可在第二區50C上具有罩幕時，藉由蝕刻去除第二區50C的虛置閘極間隙壁。
在第18A、18B及18C圖以及步驟238中，閘極間隙壁105形成於沿著虛置閘極90及96側壁的閘極密封間隙壁100上。閘極間隙壁105可藉由順性沉積一材料，接著異向性蝕刻上述材料而形成。閘極間隙壁105的材料可為氮化矽、SiCN或其組合等。
磊晶源極/汲極區102及104及/或磊晶鰭部可植入摻雜物以形成源極/汲極區。相似於前述形成輕摻雜源極/汲極區的製程，隨後進行退火。源極/汲極區可具有一雜質濃度，其約在1019cm-3至1021cm-3的範圍。用於第一區50B(例如，NMOS區)的源極/汲極區的n型雜質可為任何前述的n型雜質，用於第二區50C(例如，PMOS區)的源極/汲極區的p型雜質可為任何前述的p型雜質。在其他實施例中，磊晶源極/汲極區102及104於生長期間進行原位摻雜。
在步驟240及242中，可對磊晶源極/汲極區102及104進行氧化及去除製程。磊晶源極/汲極區102及104可分別具有受損材料層(未繪示)位於磊晶源極/汲極區102及104的露出的側壁及上表面上。這些受損材料層可能是由熱製程(例 如，退火製程)、氧化及/或電漿製程(例如，摻雜物佈植)所造成。如以上所述，受損材料層會對裝置效能造成負面影響。
步驟240及242相似於對照第12至14圖所述的步驟226及228，在此不再重複敘述。在一些實施例中，可略過步驟240及242，而不對磊晶源極/汲極區102及104進行氧化及去除製程。
在第19A、19B及19C圖以及步驟244中，一層間介電(ILD)層106沉積於第18A、18B及18C圖的結構上方，層間介電層106由介電材料製成，例如磷摻雜矽玻璃(PSG)、硼摻雜矽玻璃(BSG)、硼摻雜磷矽玻璃(BPSG)、未摻雜矽玻璃(USG)等，且可藉由任何適合的方法進行沉積，例如CVD、PECVD或FCVD。
在第20A、20B及20C圖以及步驟246中，進行一平坦化製程，例如CMP，使層間介電層106的上表面切齊於虛置閘極90及96的上表面。因此，閘極90及96的上表面經由層間介電層106而露出。
在第21A、21B及21C圖以及步驟248中，在蝕刻步驟中去除虛置閘極90及96、閘極密封間隙壁100及位於虛置閘極90及96正下方的部分的虛置介電層82，以形成凹口108。每一凹口108出對應的磊晶鰭部的通道區。每一通道區設置於相鄰的磊晶源極/汲極區102及104對之間。在去除期間，虛置介電層82可作為蝕刻虛置閘極90及96時的蝕刻停止層。在去除虛置閘極90及96之後，可接著去除虛置介電層82及閘極密封間隙壁100。
在第22A、22B及22C圖以及步驟250中，形成閘極介電層110及114以及閘極電極112及116以作為取代閘極。閘極介電層110及114順應性沉積於凹口108內，例如位於磊晶鰭部的上表面及側壁、位於閘極間隙壁105的側壁以及層間介電層106的上表面。在一些實施例中，閘極介電層110及114包括氧化矽、氮化矽或其多層結構。在其他實施例中，閘極介電層110及114包括一高介電常數介電材料且在這些實施例中，閘極介電層110及114可具有一介電常數(k)值大於7.0，且可包括一金屬氧化物或由Hf、Al、Zr、La、Mg、Ba、Ti、Pb或其組合構成的矽酸鹽。閘極介電層110及114的行程方法可包括分子束沉積(molecular-beam deposition,MBD)、原子層沉積(ALD)、PECVD等。
接著，閘極電極112及116分別沉積於閘極介電層110及114上方，且填入凹口108的剩餘部分。閘極電極112及116可包括含金屬材料，例如TiN、TaN、TaC、Co、Ru、Al或其組合或其多層結構。在填入閘極電極112及116之後，在步驟252中，進行一平坦化製程，例如CMP，以去除閘極介電層110及114及閘極電極112及116的多餘部分，上述多餘部分位於層間介電層106的上表面上。最後留下的閘極電極112及116部分及閘極介電層110及114部分構成的最終FinFET的取代閘極。
可同時形成閘極介電層110及114，使閘極介電層110及114包括相同的材料，且可同時形成閘極電極112及116，使閘極電極112及116包括相同的材料。然而，在其他實施例中，閘極介電層110及114可藉由不同製程而形成，使閘極介電 層110及114包括不同的材料，而閘極電極112及116可藉由不同製程而形成，使閘極電極112及116包括不同的材料。當採用不同製程時，可採用各種不同的遮蔽步驟，以遮蔽及露出適合的區域。
在第23A、23B及23C圖及步驟254中，一層間介電層118沉積於層間介電層106上方，且在步驟256中，形成穿過層間介電層118及層間介電層106的接觸連接窗(contact)120及122。層間介電層118由介電材料製成，例如PSG、BSG、BPSG、USG等，且可由任何適合方法沉積而成，例如CVD及PECVD。形成穿過層間介電層106及118且用於接觸連接窗120及122的開口。可採用適合的光學微影及蝕刻技術形成上述開口。於開口內形成一襯層(例如，擴散阻障層)、一黏著層等以及一導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可包括銅、銅合金、銀、金、鎢、鋁、鎳等。可進行一平坦化製程，例如CMP，以自層間介電層118的表面去除多餘的材料。餘留於開口內的襯層及導電材料形成接觸連接窗120及122。進行一退火製程以分別在磊晶源極/汲極區102及104與接觸連接窗120及122的界面處形成矽化物。接觸連接窗120實體及電性耦接至磊晶源極/汲極區102，而接觸連接窗122實體及電性耦接至磊晶源極/汲極區104。
儘管未明確繪示出，然而所屬技術領域中具有通常知識者可輕易理解可對第23A、23B及23C圖的結構進行進一步的製程步驟。舉例來說，可在層間介電層118上方形成不同的金屬層間介電(inter-metal dielectric,IMD)層及對應的金 屬化。
第25至32圖及第33A至33C圖係繪示出根據一些實施例之環繞式閘極(GAA)裝置中間製造階段之剖面示意圖。在本實施例中，上述裝置為GAA裝置，例如水平式GAA裝置(有時也稱作水平式奈米接線裝置)。在其他實施例中，本揭露的實施例可用於垂直式GAA裝置。相似於前述實施例的細節在此不再重複敘述。
第25至32圖係繪示出第1圖中標號剖面A-A，然而以GAA裝置取代FinFET裝置。在第33A、33B及33C圖中，圖號加上”A”表示沿著相似的剖面A-A；圖號加上”B”表示沿著相似的剖面B/C-B/C並位於基底上的第一區內；圖號加上”C”表示沿著相似的剖面B/C-B/C並位於基底上的第二區內。
第25圖係繪示出根據一些實施例之環繞式閘極(GAA)裝置的一中間製造階段剖面示意圖。第25圖的結構相似於上述第8圖的結構，其中磊晶鰭部302及304相似於磊晶鰭部62及72，在此不再重複敘述。在本實施例中，磊晶鰭部302及304具有一縱寬(高度/寬度)比近似於上述磊晶鰭部62及72。此容許磊晶鰭部302及304於後續形成奈米接線，其剖面具有近似圓化的形狀(請參照第31圖)。
在第26圖中，下凹隔離區54，以形成STI區。下凹隔離區54，使第一區50B及第二區50C的磊晶鰭部突出於相鄰的絕緣隔離區54對之間。如圖所示，隔離區54的上表面位於第一區50B的鰭部52的上表面下方，且位於第二區50C的鰭部52的上表面下方。在其他實施例中，隔離區54的上表面可位於第一區 50B及第二區50C其中一者或兩者的鰭部52的上表面上方。再者，隔離區54的上表面可具有如圖所示的平坦表面、凸面、凹面(例如，碟化)或其組合。隔離區54的上表面可截油適合的蝕刻而形成平面、凸面或凹面。可藉由使用適合蝕刻製程來下凹隔離區54，例如其中一種為選擇隔離區54的材料。舉例來說，可採用使用CERTAS®蝕刻、應用材料的SICONI設備或稀釋氫氟酸(dHF)。
在下凹隔離區54之後，合適的井區可形成於磊晶鰭部302/304、鰭部52及/或基底50內。舉例來說，p型井區可形成於第一區50B內，而n型井區可形成於第二區50C內。區域的摻雜相似於先前第10及11圖及步驟224所述製程，在此不再重複敘述。
第27至31圖繪示出從磊晶鰭部302及304的外表面上去除受損材料層的製程。如第27圖所示，磊晶鰭部302及304具有受損材料層306及308分別位於磊晶鰭部302及304的側壁、上表面及下表面上。在一些實施例中，受損材料層306及308延伸至磊晶鰭部302及304下方的磊晶鰭部302及304與鰭部52之間的界面處。這些受損材料層可能由熱製程(例如，退火製程)、磊晶鰭部302及304的氧化及/或電漿製程(例如，摻雜物佈植)所造成。可發現到受損材料層306及308對裝置效能具有負面影響，特別是在裝置尺寸下降至更小的技術世代(例如，10nm或以下)時。
在第28圖中，進一步下凹隔離區54以露出磊晶鰭部302及304下方部分的鰭部52。此下凹步驟相似於前述第26圖 的製程，在此不再重複敘述。
在第29圖中，進行一選擇蝕刻步驟，以去除磊晶鰭部302及304下方露出的鰭部52部分。因此，包括受損材料層306及308的磊晶鰭部302及304因缺口39而與鰭部52隔開。如此一來，磊晶鰭部302及304懸空。磊晶鰭部302及304的相對端連接至源極/汲極區(請參照第33B及33C圖的102及104)。此蝕刻步驟選擇鰭部52而不攻擊包括受損材料層306及308的磊晶鰭部302及304。上述蝕刻步驟可為濕式蝕刻、乾式蝕刻或其組合。舉例來說，上述蝕刻可採用乾式等向性蝕刻，例如使用HCl氣體、Cl2氣體及/或NF3氣體等的混合物。所屬技術領域中具有通常知識者可輕易理解HHCl氣體及Cl2氣體的選擇比可藉由控制蝕刻製程的溫度及壓力而改變。在另一範例中，上述蝕刻可為濕式等向性蝕刻，例如APM、SPM、HPM、TMAH、NH4OH等或其組合。
在第30圖中，對磊晶鰭部302及304的露出部分進行一氧化製程310。氧化製程310形成氧化層312及314。在一些實施例中，氧化層312及314的形成消耗至少一部分的受損材料層306及308。在一些實施例中，氧化層312及314的形成消耗所有的受損材料層306及308。氧化製程310可相似於前述第13圖及步驟226的氧化製程79，在此不再重複敘述。
在第31圖中，經由一去除製程315去除氧化層312及314。去除製程315可相似於前述去除製程80，在此不再重複敘述。氧化及去除製程有助於修整及/或圓化磊晶鰭部302及304。在一些實施例中，可進行一次以上的氧化及去除循環週 期(即，一氧化製程310接著一去除製程315)，以去除所有的受損材料層306及308及/或修整/圓化磊晶鰭部302及304。舉例來說，當需要時，製程310及315的循環週期可重複5次、10次、15次或更多次。
儘管第27至31圖繪示出對第一區50B及第二區50C同時進行氧化及去除製程，然而可利用罩幕層對每一區各自進行氧化及去除製程。在一些實施例中，未對第一區50B及第二區50C其中一者進行氧化及去除製程。
在第32及33A至33C圖中，形成閘極介電層316及318以及閘極電極320及322以作為取代閘極。閘極介電層316及318形成於磊晶鰭部302及304的表面，以完全地圍繞磊晶鰭部302及304。可形成閘極介電層316及318以圍繞磊晶鰭部302及304，且相似於前述的閘極介電層110及114，在此不再重複敘述。可形成閘極電極320及322以圍繞閘極介電層316及318，且相似於前述的閘極電極112及116，在此不再重複敘述。
如第33B及33C圖所示，所繪示的GAA裝置可進一步進行相似於先前實施例所述的製程。舉例來說，GAA裝置可包括源極/汲極區102及104、層間介電層106、層間介電層118以及接觸連接窗120及122。這些結構的材料及製作於先前已敘述過，在此不再重複敘述。
儘管未明確繪示出，然而所屬技術領域中具有通常知識者可輕易理解可對第33A、33B及33C圖的結構進行進一步的製程步驟。舉例來說，可在層間介電層118上方形成不同的金屬層間介電(IMD)層及對應的金屬化。
第34及35圖係繪示出根據一些實施例之變更GAA裝置中間製造階段之剖面示意圖。本實施例相似於第25至32圖及第33A至33C圖所示的實施例，除了GAA裝置包括堆疊的磊晶鰭部302及304(有時也稱作堆疊的奈米接線)。在本實施例中，具有雙層的磊晶鰭部302及304位於每一鰭部52上方，且一磊晶層303將雙層的磊晶鰭部302及304隔開。磊晶層303可與鰭部52具有相似的材料或為其他材料，使磊晶層303能夠與磊晶鰭部302及304之間具有蝕刻選擇性。舉例來說，磊晶層303可為Si、SiGe、Ge等或其組合。在第35圖中，繪示出閘極介電層316及318及閘極電極320及322。在本實施例中，位於每一鰭部52上方的堆疊的磊晶鰭部302及304彼此可相當靠近，而對應的磊晶鰭部302及304之間的閘極介電層316及318可併在一起(未繪示)。
儘管第34及35圖繪示出二個堆疊層的磊晶鰭部302及304(二層堆疊的奈米接線)，每一鰭部52上方可具有更多層的堆疊磊晶鰭部。舉例來說，每一鰭部52上方可具有三層、四層、五層或更多層的堆疊磊晶鰭部。
儘管未明確繪示出，然而所屬技術領域中具有通常知識者可輕易理解可對第34及35圖的結構進行進一步的製程步驟。舉例來說，GAA裝置可包括源極/汲極區102及104、層間介電層106、層間介電層118以及接觸連接窗120及122(請參見第33A至33C圖)。另外，不同的金屬層間介電層及其對應的金屬化可形成於層間介電層118上方。
第36及37圖係繪示出根據一些實施例之穿透式電 子顯微鏡(TEM)影像圖範例。第36圖係繪示出GAA裝置，其包括具有受損材料層404位於外表面的磊晶鰭部402(有時稱作奈米接線)402。另外，一閘極介電層406圍繞受損材料層404，而一閘極電極408圍繞閘極介電層406。
第37圖係繪示出GAA裝置，其利用揭露的氧化及去除製程來去除受損材料層(請參見第36圖的404)。在此實施例中，閘極介電層406直接位於磊晶鰭部402的外表面上，而不具有受損材料層404夾設於閘極介電層406與磊晶鰭部402之間(請參見第36圖)。另外，閘極電極408圍繞閘極介電層406。在此實施例中，磊晶鰭部402的直徑約在5nm至15nm的範圍，例如約為10nm。
上述實施例具有多個優點。藉由一製程自磊晶鰭部的外表面、源極/汲級以及奈米接線去除受損材料層，可改善裝置的效能。舉例來說，這些結構具有由熱製程(例如，退火製程)、氧化製程及/或電漿製程(例如，摻雜物佈植)造成的受損材料層位於其表面上。已發現受損材料層會對裝置效能具有負面影響，特別是在裝置尺寸下降至更小的技術世代(例如，10nm或以下)時。再者，採用氧化製程會自限制氧化物的形成，其具有特定厚度或可決定厚度。這些氧化物的去除係對氧化層具選擇性，使其能夠在不去除氧化層下方的磊晶鰭部的情形下去除氧化層。如以上所述，氧化物的厚度可形成至一特定厚度(例如，1.1nm、5nm、>5nm)，因此可重複去除製程以去除具有特定厚度的受損材料層直至去除所有的受損材料層。
本揭露一實施例提供一種半導體裝置之製造方法，包括：形成一磊晶部於一基底上方，磊晶部包括一III-V族材料。一受損材料層位於磊晶部的至少一表面上。上述方法更包括至少氧化受損材料層的外表面，以形成一氧化層、選擇性去除氧化層以及當至少一部份的受損層餘留於磊晶部上時，重複氧化步驟及選擇性去除步驟。
本揭露另一實施例提供一種半導體裝置之製造方法，包括：磊晶生長一第一結晶半導體材料於一基底上方，第一結晶半導體材料及一部分的基底構成位於基底上的一鰭部，其中在磊晶生長第一結晶半導體材料之後，一受損材料層位於第一結晶半導體材料的至少一上表面及側壁上。上述方法更包括至少氧化受損材料層的外表面，以形成一氧化層、選擇性去除氧化層、當至少一部份的受損材料層餘留於第一結晶半導體材料上時，重複氧化步驟及選擇性去除步驟、形成一閘極介電層於第一結晶半導體材料的至少一上表面及側壁上、形成一閘極電極於閘極介電層上以及形成源極/汲極區於閘極電極的相對側的鰭部上。
本揭露又一實施例提供一種半導體裝置之製造方法，包括：形成自一基底延伸的一鰭部，鰭部包括一第一磊晶部，第一磊晶部包括一III-V族材料，且一受損材料層圍繞第一磊晶部；形成一隔離區於基底上方，且圍繞鰭部；選擇性蝕刻一部分的鰭部，使第一磊晶部懸浮基底上方，且位於隔離區的一上表面上方的一層位；氧化受損材料層，以形成一氧化層；選擇性去除氧化層；當至少一部份的受損材料層餘留於第一磊 晶部上時，重複氧化步驟及選擇性去除步驟；形成圍繞第一磊晶部的一閘極介電層；形成一閘極電極於閘極介電層上；以及形成源極/汲極區於第一磊晶部的相對端上。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
50‧‧‧基底
52‧‧‧鰭部
54‧‧‧隔離區
62‧‧‧磊晶部/磊晶鰭部
72‧‧‧磊晶鰭部
110、114‧‧‧閘極介電層
112、116‧‧‧閘極電極
118‧‧‧層間介電層

Claims (10)

  1. 一種半導體裝置之製造方法，包括：形成一磊晶部於一基底上方，該磊晶部包括一III-V族材料，且一受損材料層位於該磊晶部的至少一表面上；至少氧化該受損材料層的外表面，以形成一氧化層；選擇性去除該氧化層；以及當至少一部份的該受損層餘留於該磊晶部上時，重複該氧化步驟及該選擇性去除步驟。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該磊晶部為自該基底延伸的一鰭部的一上部，且該半導體裝置之製造方法，更包括：形成一閘極介電層於該磊晶部的一上表面及側壁上；形成一閘極電極於該閘極介電層上；以及形成源極/汲極區於該閘極電極的相對側的該鰭部上，而該鰭部、該磊晶部、該閘極介電層、該閘極電極以及該等源極/汲極區構成一鰭式場效電晶體。
  3. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該磊晶部為懸浮於該基底上方的一奈米接線，且該半導體裝置之製造方法，更包括：形成一閘極介電層於該磊晶部上並圍繞該磊晶部；形成一閘極電極於該閘極介電層上，該閘極電極圍繞該磊晶部；以及形成源極/汲極區於該磊晶部的相對端上，而該磊晶部、該閘極介電層、該閘極電極以及該等源極/汲極區構成一環繞 閘極式的鰭式場效電晶體。
  4. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該磊晶部的該III-V族材料包括InAs、AlAs、GaAs、GaAsP、InP、GaInP、AlInP、GaN、InGaAs、InAlAs、InGaAlAs、GaSb、AlSb、AlP、GaP或其組合。
  5. 一種半導體裝置之製造方法，包括：磊晶生長一第一結晶半導體材料於一基底上方，該第一結晶半導體材料及一部分的該基底構成位於該基底上的一鰭部，其中在磊晶生長該第一結晶半導體材料之後，一受損材料層位於該第一結晶半導體材料的至少一上表面及側壁上；至少氧化該受損材料層的外表面，以形成一氧化層；選擇性去除該氧化層；當至少一部份的該受損材料層餘留於該第一結晶半導體材料上時，重複該氧化步驟及該選擇性去除步驟；形成一閘極介電層於該第一結晶半導體材料的至少一上表面及側壁上；形成一閘極電極於該閘極介電層上；以及形成源極/汲極區於該閘極電極的相對側的該鰭部上。
  6. 如申請專利範圍第5項所述之半導體裝置之製造方法，更包括：在進行至少氧化該受損材料層的外表面的步驟之前，選擇性蝕刻位於該第一結晶半導體材料下方的該基底的部分，使該第一結晶半導體材料懸浮於該基底上方，而該受損材 料層圍繞該第一結晶半導體材料。
  7. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該閘極介電層位於該第一結晶半導體材料的上表面、下表面以及側壁上，而該閘極電極圍繞該閘極介電層。
  8. 如申請專利範圍第6項所述之半導體裝置之製造方法，更包括：磊晶生長一第二材料於該第一結晶半導體材料上；磊晶生長一第三結晶半導體材料於該第二材料上，且該第一結晶半導體材料、該第二材料、第三結晶半導體材料以及該基底的部分形成該鰭部；在進行至少氧化該受損材料層的外表面的步驟之前，選擇性蝕刻該第二材料，使該第三結晶半導體材料懸浮於該第一結晶半導體材料上方，而一第二受損材料層圍繞該第三結晶半導體材料；至少氧化該第二受損材料層的外表面，以形成一第二氧化層；選擇性去除該第二氧化層；以及當至少一部份的該第二受損材料層餘留於該第三結晶半導體材料上時，重複該氧化步驟及該選擇性去除步驟，其中該閘極介電層位於該第一結晶半導體材料及第三結晶半導體材料該的上表面、下表面以及側壁上，而該閘極電極圍繞該閘極介電層。
  9. 一種半導體裝置之製造方法，包括：形成自一基底延伸的一鰭部，該鰭部包括一第一磊晶部， 該第一磊晶部包括一III-V族材料，且一受損材料層圍繞該第一磊晶部；形成一隔離區於該基底上方，且圍繞該鰭部；選擇性蝕刻一部分的該鰭部，使該第一磊晶部懸浮該基底上方，且位於該隔離區的一上表面上方的一層位；氧化該受損材料層，以形成一氧化層；選擇性去除該氧化層；當至少一部份的該受損材料層餘留於該第一磊晶部上時，重複該氧化步驟及該選擇性去除步驟；形成圍繞該第一磊晶部的一閘極介電層；形成一閘極電極於該閘極介電層上；以及形成源極/汲極區於該第一磊晶部的相對端上。
  10. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中形成自該基底延伸的該鰭部的步驟更包括：磊晶生長一第二材料於該第一磊晶部上；以及磊晶生長一第三磊晶部於該第二材料上，該第三磊晶部包括一III-V族材料，且一第二受損材料層圍繞該第三磊晶部。
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