KR20200057125A - 반도체 소자 - Google Patents

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KR20200057125A
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channel
layer
channel layers
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transistor
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KR1020180140402A
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이혜주
김민수
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삼성전자주식회사
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Abstract

기판, 상기 기판 상의 절연층, 및 상기 절연층 상의 제 1 반도체 구조체 및 제 2 반도체 구조체를 포함하는 반도체 소자를 제공하되, 상기 제 1 반도체 구조체 및 상기 제 2 반도체 구조체 각각은 상기 절연층 상의 게이트 전극, 상기 게이트 전극 내에서 상기 절연층의 상면에 수직한 방향으로 적층되는 채널층들, 및 상기 게이트 전극과 상기 채널층들 사이의 유전막들을 포함하고, 상기 제 1 반도체 구조체에 제공되는 상기 채널층들의 수는 상기 제 2 반도체 구조체에 제공되는 상기 채널층들의 수보다 많을 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 상세하게는 복수의 채널을 갖는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 고성능의 트랜지스터를 포함하는 고집적화된 반도체 소자가 요구되고 있다. 반도체 장치가 고집적화됨에 따라, 사용자가 요구하는 트랜지스터 성능을 구현하기 점점 어려워지고 있다. 또한, 상기 반도체 소자 내에 서로 다른 전기적 특성을 갖는 다양한 트랜지스터들이 각각 형성되어야 한다. 따라서, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판, 상기 기판 상의 절연층, 및 상기 절연층 상의 제 1 반도체 구조체 및 제 2 반도체 구조체를 포함할 수 있다. 상기 제 1 반도체 구조체 및 상기 제 2 반도체 구조체 각각은 상기 절연층 상의 게이트 전극, 상기 게이트 전극 내에서 상기 절연층의 상면에 수직한 방향으로 적층되는 채널층들, 및 상기 게이트 전극과 상기 채널층들 사이의 유전막들을 포함할 수 있다. 상기 제 1 반도체 구조체에 제공되는 상기 채널층들의 수는 상기 제 2 반도체 구조체에 제공되는 상기 채널층들의 수보다 많을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판, 상기 기판의 N-MOS 영역 상에 배치되는 제 1 트랜지스터, 상기 기판의 P-MOS 영역 상에 배치되는 제 2 트랜지스터, 및 상기 제 1 및 제 2 트랜지스터들 각각의 상기 제 1 및 제 2 채널층들을 둘러싸는 게이트 구조체를 포함할 수 있다. 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 상기 기판의 상면으로부터 제 1 거리에 배치되는 제 1 채널층, 상기 기판의 상면으로부터 상기 제 1 거리보다 큰 제 2 거리에 배치되는 제 2 채널층, 및 상기 제 1 채널층과 상기 제 2 채널층의 양측에 연결되는 소스/드레인 전극들을 포함할 수 있다. 상기 제 1 트랜지스터는 상기 제 2 채널층 아래에 배치되는 제 3 채널층을 더 포함할 수 있다. 상기 제 1 트랜지스터에서 상기 제 3 채널층과 동일한 레벨에는 상기 게이트 구조체로 채워질 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판, 상기 기판의 N-MOS 영역 상에 배치되는 제 1 트랜지스터, 및 상기 기판의 P-MOS 영역 상에 배치되는 제 2 트랜지스터를 포함할 수 있다. 상기 제 1 트랜지스터는 상기 기판 상에 적층되는 제 1 채널층들, 및 상기 제 1 채널층들의 양측에 연결되는 제 1 소스/드레인 전극들을 포함할 수 있다. 상기 제 2 트랜지스터는 상기 기판 상에 적층되는 상기 제 1 채널층들보다 적은 수의 제 2 채널층들, 및 상기 제 2채널층들의 양측에 연결되는 제 2 소스/드레인 전극들을 포함할 수 있다. 최상단의 제 1 채널층이 상기 기판으로부터 이격된 거리는 최상단의 제 2 채널층이 상기 기판으로부터 이격된 거리와 동일할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 트랜지스터들을 서로 다른 수의 채널층들을 갖도록 형성함으로써, 반도체 소자의 전기적 특성이 향상될 수 있다.
본 발명의 실시예들의 반도체 소자의 제조 방법에 따르면 증착 공정 및 식각 공정의 간단한 공정들을 이용하여, 서로 다른 수의 채널층들을 갖는 트랜지스터들이 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 트랜지스터를 설명하기 위한 사시도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 4a 내지 도 6a와 도 4b 내지 도 6b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 7a 내지 도 14a와 도 7b 내지 도 14b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 회로도이다.
도 17은 도 16의 반도체 소자의 레이아웃을 도시한 도면이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 트랜지스터를 설명하기 위한 사시도로, 도 1을 이용하여 반도체 소자에 이용되는 트랜지스터의 일 예를 개략적으로 설명한다.
도 1을 참조하여, 반도체 구조체(SS)가 제공될 수 있다. 반도체 구조체(SS)는 채널층들(CH), 게이트 전극(GE), 소스/드레인 전극들(SD)을 포함할 수 있다.
채널층들(CH)은 서로 수직으로 이격될 수 있다. 채널층들(CH)은 나노 시트(nano sheet)일 수 있다. 일 예로, 채널층들(CH)은 제 1 방향(X)으로 연장되는 플레이트(plate) 형상 또는 바(bar) 형상을 가질 수 있다. 채널층들(CH)은 소스/드레인 전극들(SD) 간의 전하 통로 역할을 할 수 있다. 채널층들(CH)은 실리콘(Si)으로 이루어질 수 있다.
게이트 전극(GE)은 채널층들(CH)을 둘러쌀 수 있다. 예를 들어, 게이트 전극(GE)은 채널층들(CH)을 매립하되, 채널층들(CH)의 제 2 방향(Y)의 측면들은 노출될 수 있다. 즉, 게이트 전극(GE)은 채널층들(CH)의 상면, 하면 및 제 1 방향(X)의 측면들을 덮을 수 있다. 게이트 전극(GE)은 유전막들(DL)에 의해 채널층들(CH)과 전기적으로 절연될 수 있다.
게이트 전극(GE)과 채널층들(CH) 사이에 유전막들(DL)이 제공될 수 있다. 유전막들(DL) 각각은 채널층들(CH)과 게이트 전극(GE)을 전기적으로 절연시킬 수 있다. 유전막들(DL)은 고유전율 물질을 포함할 수 있다.
채널층들(CH)의 양측에 소스/드레인 전극들(SD)이 배치될 수 있다. 예를 들어, 채널층들(CH)의 제 1 방향(X)의 일측에 소스 전극이 연결되고, 제 1 방향(X)의 타측에 드레인 전극이 연결될 수 있다. 소스/드레인 전극들(SD)은 게이트 전극(GE)과 이격되어 전기적으로 절연될 수 있다.
상기와 같이 채널층들(CH), 게이트 전극(GE), 소스/드레인 전극들(SD)은 MOS 트랜지스터를 구성할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 3a 내지 도 6a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 2의 X 방향으로 자른 단면에 해당한다. 도 3b 내지 도 6b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 2의 Y 방향으로 자른 단면들에 해당한다.
본 발명의 실시예들에 따른 반도체 소자는 도 1을 참조하여 설명한 트랜지스터를 적어도 둘 이상 가질 수 있다. 이하, 하나의 제 1 게이트 구조체(GS1)를 공유하는 트랜지스터들을 기준으로 설명한다.
도 2, 도 3a 및 도 3b를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 제 1 영역(R1) 및 제 2 영역(R2)을 가질 수 있다. 일 예로, 제 1 영역(R1)은 N-MOS 트랜지스터들이 제공되는 N-MOS 영역일 수 있고, 제 2 영역(R2)은 P-MOS 트랜지스터들이 제공되는 P-MOS 영역일 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 예를 들어, 반도체 기판은 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판일 수 있다.
기판(100) 상에 절연층(110)이 배치될 수 있다. 절연층(110)은 기판(100)의 제 1 영역(R1) 및 제 2 영역(R2)을 덮을 수 있다. 절연층(110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
절연층(110) 상에 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)가 제공될 수 있다. 제 1 트랜지스터(T1)는 제 1 영역(R1) 상에 배치되고, 제 2 트랜지스터(T2)는 제 2 영역(R2) 상에 배치될 수 있다. 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각은 도 1은 참조하여 설명한 바와 동일/유사한 구조를 가질 수 있다. 예를 들어, 제 1 트랜지스터(T1)는 제 1 영역(R1)의 절연층(110) 상에 상호 이격되어 배치되는 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4), 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)을 둘러싸는 제 1 게이트 전극(GE1), 및 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)에 연결되는 제 1 소스/드레인 전극들(SD1)을 포함할 수 있다. 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)은 절연층(110) 상에서 순차적으로 적층될 수 있다. 제 2 트랜지스터(T2)는 제 2 영역(R2)의 절연층(110) 상에 상호 이격되어 배치되는 제 5 및 제 6 채널층들(CH5, CH6), 제 5 및 제 6 채널층들(CH5, CH6)을 둘러싸는 제 2 게이트 전극(GE2), 및 제 5 및 제 6 채널층들(CH5, CH6)에 연결되는 제 2 소스/드레인 전극들(SD2)을 포함할 수 있다. 제 5 및 제 6 채널층들(CH5, CH6)은 절연층(110) 상에서 순차적으로 적층될 수 있다. 여기서, 제 1 게이트 전극(GE1)과 제 2 게이트 전극(GE2)은 서로 연결되어 하나의 게이트 구조체(일 예로, 후술되는 도 17의 제 1 게이트 구조체(GS1))를 구성할 수 있다.
제 1 트랜지스터(T1)의 채널층들의 수는 제 2 트랜지스터(T2)의 채널층들의 수보다 많을 수 있다. 도 2, 도 3a 및 도 3b에서는 제 1 트랜지스터(T1)가 4개의 채널층들(CH1, CH2, CH3, CH4)을 갖고 제 2 트랜지스터(T2)가 2개의 채널층들(CH5, CH6)을 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 트랜지스터(T1)의 채널층들의 수는 적어도 둘 이상이고, 제 2 트랜지스터(T2)의 채널층들의 수는 적어도 하나 이상일 수 있다. 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)가 서로 다른 수의 채널층을 가짐으로 인해, 제 1 트랜지스터(T1)의 채널층들(CH1, CH2, CH3, CH4)의 배치와 제 2 트랜지스터(T2)의 채널층들(CH5, CH6)의 배치는 서로 다를 수 있다.
제 2 트랜지스터(T2)의 채널층들(CH5, CH6) 각각은 제 1 트랜지스터(T1)의 채널층들(CH1, CH2, CH3, CH4) 중 어느 하나와 동일한 레벨에 배치될 수 있다. 예를 들어, 도 3a 및 도 3b에 도시된 바와 같이, 제 6 채널층(CH6)은 제 4 채널층(CH4)과 동일한 레벨에 배치되고, 제 5 채널층(CH5)은 제 3 채널층(CH3)과 동일한 레벨에 배치될 수 있다. 즉, 제 4 채널층(CH4)이 기판(100)의 상면으로부터 이격된 거리(D2)는 제 6 채널층(CH6)이 기판(100)의 상면으로부터 이격된 거리(D4)와 동일하고, 제 1 채널층(CH1)이 기판(100)의 상면으로부터 이격된 거리(D1)는 제 5 채널층(CH5)이 기판(100)의 상면으로부터 이격된 거리(D3)보다 짧을 수 있다. 제 2 트랜지스터(T2) 내에서 제 1 및 제 2 채널층들(CH1, CH2)과 동일한 레벨에는 제 2 게이트 전극(GE2)이 채워질 수 있다.
이와는 다르게, 도 4a 및 도 4b에 도시된 바와 같이, 제 6 채널층(CH6)은 제 4 채널층(CH4)과 동일한 레벨에 배치되고, 제 5 채널층(CH5)은 제 1 채널층(CH1)과 동일한 레벨에 배치될 수 있다. 즉, 제 4 채널층(CH4)이 기판(100)의 상면으로부터 이격된 거리(D2)는 제 6 채널층(CH6)이 기판(100)의 상면으로부터 이격된 거리(D4)와 동일하고, 제 1 채널층(CH1)이 기판(100)의 상면으로부터 이격된 거리(D1)는 제 5 채널층(CH5)이 기판(100)의 상면으로부터 이격된 거리(D3)와 동일할 수 있다. 제 2 트랜지스터(T2) 내에서 제 2 및 제 3 채널층들(CH2, CH3)과 동일한 레벨에는 제 2 게이트 전극(GE2)이 채워질 수 있다.
이와는 다르게, 도 5a 및 도 5b에 도시된 바와 같이, 제 6 채널층(CH6)은 제 2 채널층(CH2)과 동일한 레벨에 배치되고, 제 5 채널층(CH5)은 제 1 채널층(CH1)과 동일한 레벨에 배치될 수 있다. 즉, 제 4 채널층(CH4)이 기판(100)의 상면으로부터 이격된 거리(D2)는 제 6 채널층(CH6)이 기판(100)의 상면으로부터 이격된 거리(D4)보다 크고, 제 1 채널층(CH1)이 기판(100)의 상면으로부터 이격된 거리(D1)는 제 5 채널층(CH5)이 기판(100)의 상면으로부터 이격된 거리(D3)와 동일할 수 있다. 제 2 트랜지스터(T2) 내에서 제 3 및 제 4 채널층들(CH3, CH4)과 동일한 레벨에는 제 2 게이트 전극(GE2)이 채워질 수 있다.
이와는 다르게, 도 6a 및 도 6b에 도시된 바와 같이, 제 6 채널층(CH6)은 제 3 채널층(CH3)과 동일한 레벨에 배치되고, 제 5 채널층(CH5)은 제 2 채널층(CH2)과 동일한 레벨에 배치될 수 있다. 즉, 제 4 채널층(CH4)이 기판(100)의 상면으로부터 이격된 거리(D2)는 제 6 채널층(CH6)이 기판(100)의 상면으로부터 이격된 거리(D4)보다 크고, 제 1 채널층(CH1)이 기판(100)의 상면으로부터 이격된 거리(D1)는 제 5 채널층(CH5)이 기판(100)의 상면으로부터 이격된 거리(D3)보다 짧을 수 있다. 제 2 트랜지스터(T2) 내에서 제 1 및 제 4 채널층들(CH1, CH4)과 동일한 레벨에는 전극이 채워질 수 있다.
상기와 같이, 제 2 트랜지스터(T2)의 채널층들은 제 1 트랜지스터(T1)의 채널층들보다 적은 수로 제공될 수 있으며, 제 2 트랜지스터(T2)의 채널층들 각각은 제 1 트랜지스터(T1)의 채널층들 중 어느 하나에 대응되는 레벨에 제공될 수 있다. 제 2 트랜지스터(T2)의 채널층들의 배치는 상기한 바에 한정되지 않으며, 제 1 및 제 2 트랜지스터들(T1, T2) 각각의 채널층들의 수 및 채널층들의 구성에 따라 다양하게 배치될 수 있다.
본 발명의 실시예들에 따르면, 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)를 서로 다른 수의 채널층들을 갖도록 형성함으로써, 반도체 소자의 전기적 특성이 향상될 수 있다. 예를 들어, 반도체 소자를 씨모스(CMOS) 셀로 구성하는 경우, N-MOS로 트랜지스터들의 채널층들의 수를 P-MOS로 구성되는 트랜지스터들의 채널층들의 수보다 많게 구성함으로써, 반도체 소자의 쓰기 동작 특성이 향상될 수 있다. 또한, 반도체 소자를 구성하는 다양한 트랜지스터들을 서로 다른 전기적 특성을 갖도록 설계할 수 있다.
제 1 트랜지스터(T1)에서 제 1 게이트 전극(GE1)은 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)을 둘러쌀 수 있다. 제 1 게이트 전극(GE1)은 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)을 매립할 수 있다. 제 2 트랜지스터(T2)에서 제 2 게이트 전극(GE2)은 제 5 및 제 6 채널층들(CH5, CH6)을 둘러쌀 수 있다. 제 2 게이트 전극(GE2)은 제 5 및 제 6 채널층들(CH5, CH6)을 매립할 수 있다. 제 1 게이트 전극(GE1) 및 제 2 게이트 전극(GE2)은 제 1 방향(X)으로 연장될 수 있으며, 서로 연결되어 하나의 게이트 구조체(GS)를 형성할 수 있다. 즉, 게이트 구조체(GS)는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)의 공통 게이트 전극일 수 있다.
게이트 전극들(GE1, GE2)과 채널층들(CH1, CH2, CH3, CH4, CH5, CH6) 사이에 유전막들(DL)이 제공될 수 있다. 유전막들(DL) 각각은 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)과 게이트 전극들(GE1, GE2)을 전기적으로 절연시킬 수 있다. 유전막들(DL)은 고유전율 물질을 포함할 수 있다.
제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)의 제 1 방향(X)의 양측에 제 1 소스/드레인 전극들(SD1)이 배치되고, 제 5 및 제 6 채널층들(CH5, CH6)의 제 1 방향(X)의 양측에 제 2 소스/드레인 전극들(SD2)이 배치될 수 있다. 제 1 소스/드레인 전극들(SD1)은 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)과 연결되고, 제 2 소스/드레인 전극들(SD2)은 제 5 및 제 6 채널층들(CH5, CH6)과 연결될 수 있다.
제 1 스페이서 패턴들(250)이 제 1 소스/드레인 전극들(SD1)의 각각과 제 1 게이트 전극(GE1) 사이 및 제 2 소스/드레인 전극들(SD2)의 각각과 제 2 게이트 전극(GE2) 사이에 제공될 수 있다. 제 1 스페이서 패턴들(250)은 제 1 게이트 전극(GE1)의 일 측 및 제 2 게이트 전극(GE2)의 일측에 제공될 수 있다.
제 1 소스/드레인 전극들(SD1)의 각각은 제 1 스페이서 패턴들(250)을 사이에 두고 제 1 게이트 전극(GE1)으로부터 이격되고, 제 2 소스/드레인 전극들(SD2)의 각각은 제 1 스페이서 패턴들(250)을 사이에 두고 제 2 게이트 전극(GE2)으로부터 이격될 수 있다. 제 1 소스/드레인 전극들(SD1) 및 제 2 소스/드레인 전극들(SD2) 각각은 제 1 스페이서 패턴들(250)을 통해 제 1 게이트 전극(GE1) 및 제 2 게이트 전극(GE2)와 전기적으로 절연될 수 있다.
이상에서, N-MOS 영역인 제 1 영역(R1) 상에 형성되는 제 1 트랜지스터(T1)가 P-MOS 영역인 제 2 영역(R2) 상에 형성되는 제 2 트랜지스터(T2)보다 많은 수의 채널층을 갖는 것을 기준으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제 2 영역(R2) 상의 제 2 트랜지스터(T2) 가 제 1 영역(R1) 상의 제 1 트랜지스터(T1)보다 많은 수의 채널층을 가질 수 있다. 또는, 본 발명의 반도체 소자의 트랜지스터들은 각각의 전기적 특성을 고려하여 영역에 무관하게 서로 다른 수의 채널층들을 갖도록 형성될 수 있다.
도 7a 내지 도 14a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 2의 X 방향으로 자른 단면에 해당한다. 도 7b 내지 도 14b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 2의 Y 방향으로 자른 단면에 해당한다. 이하, 도 2, 도 3a 및 도 3b의 반도체 소자를 기준으로 반도체 소자의 제조 방법을 설명한다.
도 7a 및 도 7b를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 예를 들어, 반도체 기판은 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판일 수 있다. 기판(100)은 제 1 트랜지스터(T1, 도 2 참조)가 형성되는 제 1 영역(R1) 및 제 2 트랜지스터(T2, 도 2 참조)가 형성되는 제 2 영역(R2)을 가질 수 있다.
기판(100) 상에 절연층(110)이 형성될 수 있다. 절연층(110)은 기판(100)의 상부에 산화 공정 또는 질화 공정을 수행하여 형성될 수 있다. 또는, 절연층(110)은 기판(100)의 상면 상에 절연 물질을 증착하여 형성될 수 있다. 절연층(110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
기판(100) 상에 제 1 희생층(210), 제 1 예비 채널층(310), 제 2 희생층(220) 및 제 2 예비 채널층(320)이 순차적으로 적층될 수 있다. 제 1 예비 채널층(310) 및 제 2 예비 채널층(320)은 에피택시얼 성장법(epitaxial growth method) 또는 분자 빔 에피택시법(molecular beam epitaxy method)을 통해 형성될 수 있다. 제 1 희생층(210) 및 제 2 희생층(220)은 제 1 예비 채널층(310) 및 제 2 예비 채널층(320)을 형성하는 공정과 동일한 공정으로 형성될 수 있다. 제 1 희생층(210), 제 1 예비 채널층(310), 제 2 희생층(220) 및 제 2 예비 채널층(320)은 인-시츄(in-situ)로 연속적으로 형성될 수 있다. 제 1 예비 채널층(310) 및 제 2 예비 채널층(320)은 실리콘(Si) 또는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 희생층들(210, 220) 및 예비 채널층(310, 320)의 각각은 기판(100)의 상면에 수직한 방향에 따른 두께를 가질 수 있다. 희생층들(210, 220)의 각각의 두께는 약 1Å 내지 약 100nm의 범위에 있을 수 있고, 예비 채널층들(310, 320)의 각각의 두께는 약 1Å 내지 약 100nm의 범위에 있을 수 있다. 제 1 희생층(210) 및 제 2 희생층(220)은 제 1 예비 채널층(310) 및 제 2 예비 채널층(320)과 식각 선택비를 갖는 물질로 구성될 수 있다. 일 예로, 제 1 희생층(210) 및 제 2 희생층(220)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 게르마늄(SiGe) 또는 알루미늄(Al)이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다.
제 2 예비 채널층(320) 상에 제 1 마스크 패턴(MP1)이 형성될 수 있다. 제 1 마스크 패턴(MP1)은 기판(100)의 제 1 영역(R1) 상에서 제 2 예비 채널층(320)을 덮을 수 있다. 제 1 마스크 패턴(MP1)은 기판(100)의 제 2 영역(R2) 상에서 제 2 예비 채널층(320)의 상면을 노출시킬 수 있다.
도 8a 및 도 8b를 참조하여, 제 1 희생층(210), 제 1 예비 채널층(310), 제 2 희생층(220) 및 제 2 예비 채널층(320)이 패터닝될 수 있다. 예를 들어, 제 1 마스크 패턴(MP1)을 식각 마스크로 제 2 영역(R2) 상의 제 1 희생층(210), 제 1 예비 채널층(310), 제 2 희생층(220) 및 제 2 예비 채널층(320)이 제거될 수 있다. 제 1 희생층(210), 제 1 예비 채널층(310), 제 2 희생층(220) 및 제 2 예비 채널층(320)은 제 1 영역(R1) 상에 잔여할 수 있다. 이후, 제 1 마스크 패턴(MP1)이 제거될 수 있다.
이후 제 2 영역(R2)의 절연층(110) 상에 추가 희생층(400)이 형성될 수 있다. 추가 희생층(400)은 그의 상면이 제 2 예비 채널층(320)의 상면과 동일한 레벨이 되도록 형성될 수 있다.
도 9a 및 도 9b를 참조하여, 기판(100) 상에 제 3 희생층(230), 제 3 예비 채널층(330), 제 4 희생층(240) 및 제 4 예비 채널층(340)이 순차적으로 적층될 수 있다. 일 예로, 제 1 영역(R1)의 제 2 예비 채널층(320) 및 제 2 영역(R2)의 추가 희생층(400) 상에 제 3 희생층(230)이 형성된 후, 연속적으로 제 3 예비 채널층(330), 제 4 희생층(240) 및 제 4 예비 채널층(340)이 형성될 수 있다. 제 3 예비 채널층(330) 및 제 4 예비 채널층(340)은 에피택시얼 성장법 또는 분자 빔 에피택시법을 통해 형성될 수 있다. 제 3 희생층(230) 및 제 4 희생층(240)은 제 3 예비 채널층(330) 및 제 4 예비 채널층(340)을 형성하는 공정과 동일한 공정으로 형성될 수 있다. 제 3 희생층(230), 제 3 예비 채널층(330), 제 4 희생층(240) 및 제 4 예비 채널층(340)은 인-시츄로 연속적으로 형성될 수 있다. 제 3 예비 채널층(330) 및 제 4 예비 채널층(340)은 제 1 예비 채널층(310) 및 제 2 예비 채널층(320)과 동일한 물질로 구성될 수 있다. 추가 희생층(400)의 상면과 제 2 예비 채널층(320)의 상면이 동일한 레벨을 갖도록 형성됨에 따라, 제 3 희생층(230), 제 3 예비 채널층(330), 제 4 희생층(240) 및 제 4 예비 채널층(340)은 프랫(flat)한 형상을 갖도록 형성될 수 있다. 이에 따라, 제 1 영역(R1) 상에는 제 1 내지 제 4 예비 채널층들(310, 320, 330, 340)이 제공되고, 제 2 영역(R2) 상에는 제 3 및 제 4 예비 채널층들(330, 340)이 제공될 수 있다.
도 10a 및 도 10b를 참조하여, 제 1 내지 제 4 희생층들(210, 220, 230, 240)과 제 1 내지 제 4 예비 채널층들(310, 320, 330, 340)이 패너팅될 수 있다. 예를 들어, 제 4 예비 채널층(340) 상에 제 2 마스크 패턴(MP2) 및 제 3 마스크 패턴(MP3)이 형성될 수 있다. 제 2 마스크 패턴(MP2)은 제 1 영역(R1) 상에 형성되고, 제 3 마스크 패턴(MP3)은 제 2 영역(R2) 상에 형성될 수 있다. 제 2 마스크 패턴(MP2) 및 제 3 마스크 패턴(MP3)은 제 2 방향(Y)으로 연장될 수 있다. 이후, 제 2 마스크 패턴(MP2) 및 제 3 마스크 패턴(MP3)을 식각 마스크로 희생층들(210, 220, 230, 240), 추가 희생층(400) 및 제 1 내지 제 4 예비 채널층들(310, 320, 330, 340)이 식각되어, 제 1 영역(R1) 상의 제 1 구조체(ST1) 및 제 2 영역(R2) 상의 제 2 구조체(ST2)가 형성될 수 있다.
다른 실시예들에 따르면, 상기 식각 공정 시, 기판(100) 및 절연층이 함께 식각될 수 있다. 이때, 기판(100)의 상부가 식각되어 제 1 희생층(210) 아래에 배치되는 기저 채널층(미도시)이 형성될 수 있다. 이후, 기저 채널층(미도시)의 일측을 채우는 소자분리패턴들(미도시)이 형성될 수 있다. 소자분리 패턴들(미도시)을 형성하는 것은, 기판(100) 상에 기저 채널층들(미도시) 사이를 채우는 절연막을 형성하는 것, 및 제 1 구조체(ST1)의 측면들 및 제 2 구조체(ST2)의 측면들이 완전히 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 소자분리 패턴들의 상면들은 상기 기저 채널층의 상면보다 낮은 레벨에 있을 수 있다. 상기 소자분리패턴들은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
도 11a 및 도 11b를 참조하여, 제 2 마스크 패턴(MP2) 및 제 3 마스크 패턴(MP3)이 제거된 후, 희생 게이트 구조체(SGS)가 형성될 수 있다. 희생 게이트 구조체(SGS)는 제 1 방향(X)으로 연장되어 제 1 구조체(ST1) 및 제 2 구조체(ST2)을 가로를 수 있다. 희생 게이트 구조체(SGS)는 기판(100) 상에 차례로 적층되는 식각 정지 패턴(510), 희생 게이트 패턴(520), 및 마스크 패턴(530)을 포함할 수 있다. 희생 게이트 패턴(520)은 제 1 방향(X)으로 연장되는 라인 형태일 수 있다. 희생 게이트 패턴(520)은 제 1 구조체(ST1) 및 제 2 구조체(ST2)의, 상기 제 1 방향(X)으로 서로 마주하는 측면들을 덮을 수 있고, 제 1 구조체(ST1) 및 제 2 구조체(ST2)의 상면들을 덮을 수 있다. 식각 정지 패턴(510)은 희생 게이트 패턴(520)과 제 1 구조체(ST1)의 사이 및 희생 게이트 패턴(520)과 제 2 구조체(ST2)의 사이에 개재될 수 있다. 희생 게이트 패턴(520) 및 식각 정지 패턴(510)을 형성하는 것은, 기판(100) 상에 제 1 구조체(ST1) 및 제 2 구조체(ST2)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)을 차례로 형성하는 것, 상기 희생 게이트막 상에 상기 희생 게이트 패턴(520)이 형성될 영역을 정의하는 마스크 패턴(530)을 형성하는 것, 및 마스크 패턴(530)을 식각 마스크로 이용하여 상기 희생 게이트막 및 상기 식각 정지막을 순차로 패터닝하는 것을 포함할 수 있다. 상기 식각 정지막은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 희생 게이트막은 상기 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다. 마스크 패턴(530)을 식각 마스크로 상기 희생 게이트막을 패터닝하여 희생 게이트 패턴(520)이 형성될 수 있다. 상기 희생 게이트막을 패터닝하는 것은, 상기 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 희생 게이트 패턴(520)이 형성된 후, 희생 게이트 패턴(520) 양 측의 상기 식각 정지막을 제거하여 희생 게이트 패턴(520) 아래에 식각 정지 패턴(510)이 국소적으로 형성될 수 있다.
희생 게이트 구조체(SGS)는 희생 게이트 패턴(520)의 양 측의 게이트 스페이서들(GSP)를 더 포함할 수 있다. 게이트 스페이서들(GSP)를 형성하는 것은, 기판(100) 상에 마스크 패턴(530), 희생 게이트 패턴(520), 및 식각 정지 패턴(510)을 덮는 게이트 스페이서막(미도시)을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 마스크 패턴(530) 및 게이트 스페이서들(GSP)은 일 예로, 실리콘 질화물을 포함할 수 있다.
이후, 제 1 구조체(ST1) 및 제 2 구조체(ST2)가 패터닝될 수 있다. 이때, 희생 게이트 구조체(SGS) 양 측에서 제 1 구조체(ST1)의 부분들 및 제 2 구조체(ST2)의 부분들이 제거될 수 있다. 제 1 구조체(ST1) 및 제 2 구조체(ST2)의 상기 부분들을 제거하는 것은, 마스크 패턴(530) 및 게이트 스페이서들(GSP)을 식각 마스크로 이용하여 제 1 구조체(ST1) 및 제 2 구조체(ST2)의 상기 부분들을 식각하는 것을 포함할 수 있다.
상기 패터닝 공정이 수행된 후, 제 1 영역(R1) 상의 제 1 구조체(ST1)는 제 1 내지 제 4 예비 채널층들(310, 320, 330, 340)이 패터닝되어 형성된 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)을 가질 수 있고, 제 2 영역(R2) 상의 제 2 구조체(ST2)는 제 3 및 제 4 예비 채널층들(330, 340)이 패터닝되어 형성된 제 5 및 제 6 채널층(CH5, CH6)을 가질 수 있다. 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)은 제 1 영역(R1)에 형성되는 제 1 트랜지스터(T1, 도 2 참조)의 채널들일 수 있고, 제 5 및 제 6 채널층들(CH5, CH6)은 제 2 영역(R2)에 형성되는 제 2 트랜지스터(T2, 도 2 참조)의 채널들일 수 있다. 이에 따라, 제 1 영역(R1)과 제 2 영역(R2)에 서로 다른 수의 채널층들이 형성될 수 있다.
본 발명의 실시예들에 따르면, 증착 공정 및 식각 공정의 간단한 공정들을 이용하여, 서로 다른 수의 채널층들을 갖는 트랜지스터들이 형성될 수 있다.
제 1 구조체(ST1) 및 제 2 구조체(ST2)의 제 1 방향(X)의 측면들은 희생 게이트 구조체(SGS)에 의해 덮일 수 있다. 구체적으로, 희생 게이트 패턴(520)은 제 1 구조체(ST1) 및 제 2 구조체(ST2)의 상면들 및 제 1 방향(X)의 측면들을 덮을 수 있다. 식각 정지 패턴(510)이 희생 게이트 패턴(520)과 제 1 구조체(ST1)의 사이 및 희생 게이트 패턴(520)과 제 2 구조체(ST2)의 사이에 개재될 수 있다. 제 1 구조체(ST1) 및 제 2 구조체(ST2)의 제 2 방향(Y)의 측면들은 상기 희생 게이트 구조체(SGS)에 의해 덮이지 않고 노출될 수 있다.
기판(100) 상에 산화 공정이 수행될 수 있다. 상기 산화 공정에 의해 제 1 구조체(ST1) 및 제 2 구조체(ST2)의 제 2 방향(Y)의 측면들이 산화될 수 있다. 이에 따라, 희생층들(210, 220, 230, 240, 400)의 각각의 양 측에 제 1 스페이서 패턴들(250)이 형성될 수 있다. 제 1 스페이서 패턴들(250)은 희생층들(210, 220, 230, 240, 400)의 각각을 사이에 두고 제 2 방향(Y)으로 서로 이격될 수 있다. 제 1 스페이서 패턴들(250)은 희생층들(210, 220, 230, 240, 400)의 각각의 산화된 부분들일 수 있다. 일 예로, 희생층들(210, 220, 230, 240, 400)이 알루미늄(Al)이 도핑된 실리콘-게르마늄(SiGe)을 포함하는 경우, 제 1 스페이서 패턴들(250)은 알루미늄(Al) 산화물(일 예로, Al2O3)을 포함할 수 있다.
상기 산화 공정 중, 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)의 측면들이 산화되어 제 2 스페이서 패턴들(미도시)을 형성할 수 있으나, 상기 제 2 스페이서 패턴들을 이후 제거될 수 있다.
도 12a 및 도 12b를 참조하여, 제 1 소스/드레인 전극들(SD1) 및 제 2 소스/드레인 전극들(SD2)이 형성될 수 있다. 예를 들어, 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)의 제 2 방향(Y)의 측면들 상에 제 1 소스/드레인 전극들(SD1)이 형성되고, 제 5 및 제 6 채널층들(CH5, CH6)의 제 2 방향(Y)의 측면들 상에 제 2 소스/드레인 전극들(SD2)이 형성될 수 있다. 예를 들어, 제 1 및 제 2 소스/드레인 전극들(SD1, SD2)은 제 1 내지 제 6 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)의 노출된 측면들 상에 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 이용하여 형성될 수 있다. 제 1 및 제 2 소스/드레인 전극들(SD1, SD2)은 실리콘-게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 제 1 및 제 2 소스/드레인 전극들(SD1, SD2)은 단결정 실리콘 또는 폴리 실리콘을 포함할 수 있다. 제 1 소스/드레인 전극들(SD1)은 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)의 각각을 통하여 서로 전기적으로 연결되고, 제 2 소스/드레인 전극들(SD2)은 제 5 및 제 6 채널층들(CH5, CH6)의 각각을 통하여 서로 전기적으로 연결될 수 있다. 제 1 및 제 2 소스/드레인 전극들(SD1, SD2) 각각은 제 1 스페이서 패턴들(250)을 사이에 두고 희생층들(210, 220, 230, 240, 400)의 각각으로부터 이격될 수 있다. 제 1 및 제 2 소스/드레인 전극들(SD1, SD2)은 제 1 스페이서 패턴들(250)과 각각 접할 수 있다.
제 1 및 제 2 소스/드레인 전극들(SD1, SD2)이 형성된 기판(100) 상에 층간 절연막(120)이 형성될 수 있다. 층간 절연막(120)을 형성하는 것은, 기판(100) 상에 제 1 및 제 2 소스/드레인 전극들(SD1, SD2) 및 희생 게이트 구조체(SGS)를 덮는 절연막을 형성하는 것, 및 희생 게이트 패턴(520)이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해 마스크 패턴(530)은 제거될 수 있다. 층간 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
도 13a 및 도 13b를 참조하여, 희생 게이트 패턴(520) 및 식각 정지 패턴(510)이 제거될 수 있다. 예를 들어, 게이트 스페이서(GSP), 층간 절연막(120), 및 식각 정지 패턴(510)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 희생 게이트 패턴(520)을 식각하고, 식각 정지 패턴(510)을 제거하여 제 1 구조체(ST1) 제 2 구조체(ST2)가 노출될 수 있다. 이에 따라, 채널층들(CH1, CH2, CH3, CH4, CH5, CH6) 및 희생층들(210, 220, 230, 240, 400)이 노출될 수 있다.
희생층들(210, 220, 230, 240, 400)이 제거될 수 있다. 예를 들어, 습식 식각 공정을 이용하여 희생층들(210, 220, 230, 240, 400)이 선택적으로 식각될 수 있다. 일 예로, 희생층들(210, 220, 230, 240, 400)이 상기 도펀트가 도핑된 실리콘-게르마늄(SiGe)을 포함하고, 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)이 실리콘(Si)을 포함하는 경우, 희생층들(210, 220, 230, 240, 400)은 과초산(peracetic acid)을 식각 소스로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다.
희생층들(210, 220, 230, 240, 400)이 제거됨에 따라, 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)은 서로 이격될 수 있고, 제 5 및 제 6 채널층들(CH5, CH6)은 서로 이격될 수 있다.
필요에 따라, 제 1 내지 제 6 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)에 도핑 공정 또는 어닐링 공정이 수행될 수 있다. 예를 들어, 제 1 내지 제 4 채널층들(CH1, CH2, CH3, CH4)은 N형 도펀트로 도핑되고, 제 5 및 제 6 채널층들(CH5, CH6)은 P형 도펀트가 도핑될 수 있다.
도 14a 및 도 14b를 참조하여, 제 1 내지 제 6 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)의 표면 상에 유전막들(DL)이 형성될 수 있다. 예를 들어, 노출된 제 1 내지 제 6 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)의 표면 상에 고유전율 물질이 증착되어 유전막들(DL)이 형성될 수 있다. 유전막들(DL)은 원자층 증착(ALD)과 같은 공정을 이용하여 형성될 수 있다. 유전막들(DL) 각각은 제 1 내지 제 6 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)을 둘러싸도록 형성될 수 있다. 예를 들어, 유전막들(DL)은 제 1 내지 제 6 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)의 상면, 하면 및 제 1 방향(X)의 측면들을 덮도록 형성될 수 있다.
이와는 다르게, 유전막들(DL)은 제 1 내지 제 6 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)의 표면에 산화 공정 또는 질화 공정을 수행하여 형성될 수도 있다.
도 4 및 도 5a 내지 도 5b를 다시 참조하여, 게이트 구조체(GS)가 형성될 수 있다. 예를 들어, 게이트 구조체(GS)는 게이트 스페이서들(GSP) 사이 영역들의 내면들을 컨포멀하게 덮는 게이트 절연막을 형성하는 것, 및 층간 절연막(120)이 노출될 때까지 평탄화 공정을 수행하여, 게이트 절연 패턴(미도시) 및 게이트 전극(GE)을 게이트 스페이서들(GSP) 사이 영역들 및 채널층들(CH1, CH2, CH3, CH4, CH5, CH6) 사이 영역들 내에 국소적으로 형성하는 것을 포함할 수 있다. 게이트 전극들(GE)은 상기 게이트 절연 패턴 및 유전막들(DL)의 각각을 사이에 두고 채널층들(CH1, CH2, CH3, CH4, CH5, CH6)으로부터 이격될 수 있고, 제 1 스페이서 패턴들(250)의 각각을 사이에 두고 제 1 및 제 2 소스/드레인 전극들(SD1, SD2)의 각각으로부터 이격될 수 있다.
상기와 같은 공정을 통해 도 2의 반도체 소자가 형성될 수 있다.
도 7a 내지 도 14a를 참조하여, 제 2 트랜지스터가 최상단의 두 개의 채널층들을 갖도록 형성하는 것을 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명에 따르면, 예비 채널층들(310, 320, 330, 340) 및 희생층들(210, 220, 230, 240)의 적층 시, 제 2 영역(R2) 상에서 예비 채널층들(210, 220, 230, 240) 중 일부를 선택적으로 제거할 수 있다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15a 및 도 15b를 참조하여, 절연층(110) 상에 제 1 희생층(210), 제 1 예비 채널층(310), 제 2 희생층(220), 제 2 예비 채널층(320), 제 3 희생층(230), 제 3 예비 채널층(330), 제 4 희생층(240) 및 제 4 예비 채널층(340)이 순차적으로 적층될 수 있다. 제 1 내지 제 4 예비 채널층들(310, 320, 330, 340) 및 제 1 내지 제 4 희생층들(210, 220, 230, 240)은 에피택시얼 성장법(epitaxial growth method) 또는 분자 빔 에피택시법(molecular beam epitaxy method)을 통해 형성될 수 있다.
제 4 예비 채널층(340) 상에 제 4 마스크 패턴(MP4)이 형성될 수 있다. 제 4 마스크 패턴(MP4)은 기판(100)의 제 1 영역(R1) 상에서 제 4 예비 채널층(340)을 덮을 수 있다. 제 4 마스크 패턴(MP4)은 기판(100)의 제 2 영역(R2) 상에서 제 4 예비 채널층(340)의 상면을 노출시킬 수 있다.
제 3 희생층(230), 제 3 예비 채널층(330), 제 4 희생층(240) 및 제 4 예비 채널층(340)이 패터닝될 수 있다. 예를 들어, 제 4 마스크 패턴(MP4)을 식각 마스크로 제 2 영역(R2) 상의 제 3 희생층(230), 제 3 예비 채널층(330), 제 4 희생층(240) 및 제 4 예비 채널층(340)이 제거될 수 있다. 제 3 희생층(230), 제 3 예비 채널층(330), 제 4 희생층(240) 및 제 4 예비 채널층(340)은 제 1 영역(R1) 상에 잔여할 수 있다. 이에 따라, 제 1 영역(R1) 상에는 제 1 내지 제 4 예비 채널층들(310, 320, 330, 340)이 제공되고, 제 2 영역(R2) 상에는 제 1 및 제 2 예비 채널층들(310, 320)이 제공될 수 있다.
이후, 도 15a 및 도 15b의 결과물에서 제 4 마스크 패턴(MP4)을 제거한 후, 도 10a 내지 도 14a를 참조하여 설명한 공정이 수행되어, 도 5a 및 도 5b의 반도체 소자가 제조될 수 있다.
이와는 다르게, 절연층(110) 상에 제 1 희생층(210), 제 1 예비 채널층(310), 제 2 희생층(220), 제 2 예비 채널층(320), 제 3 희생층(230) 및 제 3 예비 채널층(330)을 적층한 후, 제 2 영역(R2)에서 제 2 희생층(220), 제 2 예비 채널층(320), 제 3 희생층(230) 및 제 3 예비 채널층(330)이 제거될 수 있다. 이후, 제 2 영역(R2)의 제 1 예비 채널층(310) 상에 추가 희생층을 형성한 후, 제 1 영역(R1)의 제 3 예비 채널층(330) 및 제 2 영역(R2)의 상기 추가 희생층 상에 제 4 희생층(240) 및 제 4 예비 채널층(340)이 순차적으로 적층될 수 있다. 이에 따라, 제 1 영역(R1) 상에는 제 1 내지 제 4 예비 채널층들(310, 320, 330, 340)이 제공되고, 제 2 영역(R2) 상에는 제 1 및 제 4 예비 채널층들(310, 340)이 제공될 수 있다.
이후, 도 10a 내지 도 14a를 참조하여 설명한 공정이 수행되어, 도 4a 및 도 4b의 반도체 소자가 제조될 수 있다.
반도체 소자는 에스램(SRAM) 소자로 구현될 수 있다. 이와는 달리, 상기 반도체 소자는 전자 기기를 구동시키기 위한 구동 소자로 구현될 수 있다. 예컨대, 상기 반도체 소자는 디스플레이 구동 집적회로(Display driving intergrated circuit)로 구현될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 회로도로, 본 발명의 실시예들에 따른 반도체 소자에 포함된 에스램 셀의 등가회로도이다. 반도체 소자에 포함된 에스램 셀은 씨모스 에스램 셀(CMOS SRAM cell)일 수 있다.
도 16을 참조하여, 에스램 셀은 제 1 로드 트랜지스터(TL1, first load transistor), 제 1 구동 트랜지스터(TD1, first driver transistor), 제 2 로드 트랜지스터(TL2), 제 2 구동 트랜지스터(TD2), 제 1 액세스 트랜지스터(TA1, first access transistor) 및 제 2 액세스 트랜지스터(TA2)를 포함할 수 있다. 제 1 및 제 2 로드 트랜지스터들(TL1, TL2)은 P-MOS 트랜지스터들인 반면에, 제 1 및 제 2 구동 트랜지스터들(TD1, TD2)과 제 1 및 제 2 액세스 트랜지스터들(TA1, TA2)은 N-MOS 트랜지스터들일 수 있다.
제 1 로드 트랜지스터(TL1)의 제 1 소스/드레인 및 제 1 구동 트랜지스터(TD1)의 제 1 소스/드레인은 제 1 노드(N1, first node)에 연결된다. 제 1 로드 트랜지스터(TL1)의 제 2 소스/드레인은 파워 라인(VddL, power line)에 연결되고, 제 1 구동 트랜지스터(TD1)의 제 2 소스/드레인은 접지 라인(VSSL, first ground line)에 연결된다. 제 1 로드 트랜지스터(TL1)의 게이트 및 제 1 구동 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결된다. 이로써, 제 1 로드 트랜지스터(TL1) 및 제 1 구동 트랜지스터(TD1)는 제 1 인버터(first inverter)를 구성할 수 있다. 서로 전기적으로 연결된 제 1 로드 및 제 1 구동 트랜지스터들(TL1, TD1)의 게이트들은 상기 제 1 인버터의 입력단에 해당할 수 있으며, 제 1 노드(N1)는 상기 제 1 인버터의 출력단에 해당할 수 있다.
제 2 로드 트랜지스터(TL2)의 제 1 소스/드레인 및 제 2 구동 트랜지스터(TD2)의 제 1 소스/드레인은 제 2 노드(N2)에 연결되고, 제 2 로드 트랜지스터(TL2)의 제 2 소스/드레인은 파워 라인(VddL)에 연결되며, 제 2 구동 트랜지스터(TD2)의 제 2 소스/드레인은 접지 라인(VSSL)에 연결된다. 제 2 로드 트랜지스터(TL2)의 게이트 및 제 2 구동 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결된다. 이로써, 제 2 로드 트랜지스터(TL2) 및 제 2 구동 트랜지스터(TD2)는 제 2 인버터(second inverter)를 구성할 수 있다. 서로 전기적으로 연결된 제 2 로드 및 제 2 구동 트랜지스터들(TL2, TD2)의 게이트들은 상기 제 2 인버터의 입력단에 해당할 수 있으며, 제 2 노드(N2)는 상기 제 2 인버터의 출력단에 해당할 수 있다.
상기 제 1 및 제 2 인버터들이 래치 구조(latch structure)를 결합된다. 즉, 제 1 로드 및 제 1 구동 트랜지스터들(TL1, TD1)의 게이트들이 제 2 노드(N2)에 전기적으로 연결되고, 제 2 로드 및 제 2 구동 트랜지스터들(TL2, TD2)의 게이트들이 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 액세스 트랜지스터(TA1)의 제 1 소스/드레인은 제 1 노드(N1)에 연결되고, 제 1 액세스 트랜지스터(TA1)의 제 2 소스/드레인은 제 1 비트 라인(BL1)에 연결된다. 제 2 액세스 트랜지스터(TA2)의 제 1 소스/드레인은 제 2 노드(N2)에 연결되고, 제 2 액세스 트랜지스터(TA2)의 제 2 소스/드레인은 제 2 비트 라인(BL2)에 연결된다. 제 1 및 제 2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL, word line)에 전기적으로 접속된다. 이로써, 상기 에스램 셀이 구현될 수 있다.
도 16에 도시된 등가회로도의 에스램 셀은 기판에 여러 형태로 구현될 수 있다. 본 발명의 실시예에 따른 반도체 소자에 포함된 에스램 셀이 기판에 구현된 형태를 도면들을 참조하여 설명한다. 도 17은 도 16의 에스램 셀의 레이아웃을 도시한 도면이다.
도 17을 참조하여, 반도체 소자에 포함된 에스램 셀은 제 2 방향(Y)으로 연장되고, 제 1 방향(X)으로 이격되는 제 1 내지 제 4 반도체 구조체들(SS1, SS2, SS3, SS4)을 포함한다. 제 1 및 제 4 반도체 구조체들(SS1, SS4)은 P형 웰 영역(PW) 상에 형성되고, 제 2 및 제 3 반도체 구조체들(SS2, SS3)은 N형 웰 영역(NW) 상에 형성될 수 있다.
제 1 및 제 2 반도체 구조체들(SS1, SS2) 상에 제 1 게이트 구조체(GS1)이 배치될 수 있다. 제 1 게이트 구조체(GS1)는 제 2 방향(Y)으로 연장될 수 있다. 제 1 게이트 구조체(GS1)는 제 1 및 제 2 반도체 구조체들(SS1, SS2)을 둘러쌀 수 있다.
제 1 게이트 구조체(GS1)의 제 2 방향(Y)의 양측에서, 제 1 반도체 구조체(SS1)에 제 1 소스/드레인이 형성될 수 있다. 제 1 게이트 구조체(GS1), 제 1 반도체 구조체(SS1), 및 상기 제 1 소스/드레인은 제 1 구동 트랜지스터(TD1)를 구성할 수 있다. 제 1 구동 트랜지스터(TD1)는 N-MOS 트랜지스터일 수 있다.
제 1 게이트 구조체(GS1)의 제 2 방향(Y)의 양측에서, 제 2 반도체 구조체(SS2)에 제 2 소스/드레인이 형성될 수 있다. 제 1 게이트 구조체(GS1), 제 2 반도체 구조체(SS2), 및 상기 제 2 소스/드레인은 제 1 로드 트랜지스터(TL1)를 구성할 수 있다. 제 1 로드 트랜지스터(TL1)는 P-MOS 트랜지스터일 수 있다.
제 1 반도체 구조체(SS1) 상에 제 2 게이트 구조체(GS2)가 배치될 수 있다. 제 2 게이트 구조체(GS2)는 제 1 방향(X)으로 연장될 수 있다. 제 2 게이트 구조체(GS2)는 제 1 게이트 구조체(GS1)와 제 2 방향(Y)으로 이격될 수 있다. 제 2 게이트 구조체(GS2)는 제 1 반도체 구조체(SS1)를 둘러쌀 수 있다.
제 2 게이트 구조체(GS2)의 제 2 방향(Y)의 양측에서, 제 1 반도체 구조체(SS1)에 제 3 소스/드레인이 형성될 수 있다. 제 2 게이트 구조체(GS2), 제 1 반도체 구조체(SS1), 및 상기 제 3 소스/드레인은 제 1 액세스 트랜지스터(TA1)를 구성할 수 있다. 제 1 액세스 트랜지스터(TA1)는 N-MOS 트랜지스터일 수 있다.
제 3 및 제 4 반도체 구조체들(SS3, SS4) 상에 제 3 게이트 구조체(GS3)가 배치될 수 있다. 제 3 게이트 구조체(GS3)는 제 1 방향(X)으로 연장되고, 제 2 게이트 구조체(GS2)와 제 1 방향(X)으로 이격될 수 있다. 제 3 게이트 구조체(GS3)는 제 3 및 제 4 반도체 구조체들(SS3, SS4)을 둘러쌀 수 있다.
제 3 게이트 구조체(GS3)의 제 2 방향(Y)의 양측에서, 제 3 반도체 구조체(SS3)에 제 4 소스/드레인이 형성될 수 있다. 제 3 게이트 구조체(GS3), 제 3 반도체 구조체(SS3), 및 상기 제 4 소스/드레인은 제 2 로드 트랜지스터(TL2)를 구성할 수 있다. 제 2 로드 트랜지스터(TL2)는 P-MOS 트랜지스터일 수 있다.
제 3 게이트 구조체(GS3)의 제 2 방향(Y)의 양측에서, 제 4 반도체 구조체(SS4)에 제 5 소스/드레인이 형성될 수 있다. 제 3 게이트 구조체(GS3), 제 4 반도체 구조체(SS4), 및 상기 제 5 소스/드레인은 제 2 구동 트랜지스터(TD2)를 구성할 수 있다. 제 2 구동 트랜지스터(TD2)는 N-MOS 트랜지스터일 수 있다.
제 4 반도체 구조체(SS4) 상에 제 4 게이트 구조체(GS4)가 배치될 수 있다. 제 4 게이트 구조체(GS4)는 제 1 방향(X)으로 연장되고, 제 1 게이트 구조체(GS1)와 제 1 방향(X)으로 이격될 수 있다. 제 4 게이트 구조체(GS4)는 제 3 게이트 구조체(GS3)와 제 2 방향(Y)으로 이격될 수 있다. 제 4 게이트 구조체(GS4)는 제 4 반도체 구조체(SS4)을 둘러쌀 수 있다.
제 4 게이트 구조체(GS4)의 제 2 방향(Y)의 양측에서 제 4 반도체 구조체(SS4)에 제 6 소스/드레인이 형성될 수 있다. 제 4 게이트 구조체(GS4), 제 4 반도체 구조체(SS4), 및 상기 제 6 소스/드레인은 제 2 액세스 트랜지스터(TA2)를 구성할 수 있다. 제 2 액세스 트랜지스터(TA2)는 N-MOS 트랜지스터일 수 있다.
제 1 반도체 구조체(SS1) 및 제 2 반도체 구조체(SS2)는 제 1 브릿지 콘택(BC1)을 통해 전기적으로 연결될 수 있다. 제 1 브릿지 콘택(BC1)은 제 1 게이트 콘택(GC1)을 통해 제 3 게이트 구조체(GS3)와 전기적으로 연결될 수 있다.
제 3 반도체 구조체(SS3) 및 제 4 반도체 구조체(SS4)는 제 2 브릿지 콘택(BC2)을 통해 전기적으로 연결될 수 있다. 제 2 브릿지 콘택(BC2)은 제 2 게이트 콘택(GC2)을 통해 제 1 게이트 구조체(GS1)와 전기적으로 연결될 수 있다.
제 1 내지 제 4 반도체 구조체들(SS1, SS2, SS3, SS4)에 구현된 제 1 및 제 2 로드 트랜지스터들(TL1, TL2), 제 1 및 제 2 구동 트랜지스터들(TD1, TD2)과 제 1 및 제 2 액세스 트랜지스터들(TA1, TA2)은 수직으로 적층된 채널층들을 포함할 수 있다. 이때, 제 1 및 제 2 로드 트랜지스터들(TL1, TL2), 제 1 및 제 2 구동 트랜지스터들(TD1, TD2)과 제 1 및 제 2 액세스 트랜지스터들(TA1, TA2)의 적어도 하나의 채널층들의 수는 나머지의 채널층들의 수와 다를 수 있다. 일 예로, N-MOS로 구성되는 제 1 및 제 2 구동 트랜지스터들(TD1, TD2)과 제 1 및 제 2 액세스 트랜지스터들(TA1, TA2)의 채널층들의 수는 P-MOS로 구성되는 제 1 및 제 2 로드 트랜지스터들(TL1, TL2)의 채널층들의 수보다 많을 수 있다.
반도체 소자의 제 1 트랜지스터 및 제 2 트랜지스터는 도 17의 트랜지스터들 중 어느 둘일 수 있다. 예를 들어, 많은 수의 채널층을 갖는 제 1 트랜지스터는 도 17에서 N-MOS로 구성되는 제 1 및 제 2 구동 트랜지스터들(TD1, TD2)일 수 있고, 적을 수의 채널층을 갖는 제 2 트랜지스터는 도 17에서 P-MOS로 구성되는 제 1 및 제 2 로드 트랜지스터들(TL1, TL2)일 수 있다. 구체적으로, 제 1 트랜지스터 및 제 2 트랜지스터는 각각 하나의 제 1 게이트 구조체(GS1)를 공유하는 제 1 구동 트랜지스터(TD1) 및 제 1 로드 트랜지스터(TL1)일 수 있다. 본 발명에서는 N-MOS로 구성되는 제 1 및 제 2 구동 트랜지스터들(TD1, TD2)의 채널층들의 수를 P-MOS로 구성되는 제 1 및 제 2 로드 트랜지스터들(TL1, TL2)의 채널층들의 수보다 많게 구성함으로써, 반도체 소자에 포함된 에스램 셀의 쓰기 동작 특성이 향상될 수 있다. 그러나 본 발명에서, 반도체 소자는 에스램 셀에만 해당하지는 않으며, 복수의 트랜지스터를 갖는 다양한 반도체 소자에 적용될 수 있다.
본 발명의 실시예들에 따르면, N-MOS로 구성되는 제 1 및 제 2 구동 트랜지스터들(TD1, TD2)의 채널층들의 수를 P-MOS로 구성되는 제 1 및 제 2 로드 트랜지스터들(TL1, TL2)의 채널층들의 수보다 많게 구성함으로써, 반도체 소자에 포함된 에스램 셀의 쓰기 동작 특성이 향상될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 절연층
CH1-CH6: 채널층 DL: 유전막
SD1, SD2: 소스/드레인 전극 GE1, GE2: 게이트 전극
GS: 게이트 구조체 SS: 반도체 구조체

Claims (10)

  1. 기판;
    상기 기판 상의 절연층; 및
    상기 절연층 상의 제 1 반도체 구조체 및 제 2 반도체 구조체를 포함하되,
    상기 제 1 반도체 구조체 및 상기 제 2 반도체 구조체 각각은:
    상기 절연층 상의 게이트 전극;
    상기 게이트 전극 내에서 상기 절연층의 상면에 수직한 방향으로 적층되는 채널층들; 및
    상기 게이트 전극과 상기 채널층들 사이의 유전막들을 포함하고,
    상기 제 1 반도체 구조체에 제공되는 상기 채널층들의 수는 상기 제 2 반도체 구조체에 제공되는 상기 채널층들의 수보다 많은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 구조체의 상기 채널층들 중 최상단의 채널층은 상기 제 2 반도체 구조체의 상기 채널층들 중 최상단의 채널층과 동일한 레벨에 제공되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 1 반도체 구조체의 상기 채널층들 중 최하단의 채널층은 상기 제 2 반도체 구조체의 상기 채널층들 중 최하단의 채널층보다 높은 레벨에 위치하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제 1 반도체 구조체의 상기 채널층들 중 최하단의 채널층은 상기 제 2 반도체 구조체의 상기 채널층들 중 최하단의 채널층과 동일한 레벨에 위치하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제 1 반도체 구조체의 게이트 전극의 하단은 상기 제 2 반도체 구조체의 상기 게이트 전극의 하단과 동일한 레벨에 위치하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 구조체의 상기 채널층들 중 최상단의 채널층은 상기 제 2 반도체 구조체의 상기 채널층들 중 최상단의 채널층보다 높은 레벨에 제공되는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제 1 반도체 구조체의 게이트 전극의 상단은 상기 제 2 반도체 구조체의 상기 게이트 전극의 상단보다 높은 레벨에 위치하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제 2 반도체 구조체의 상기 채널층들 각각은 상기 제 1 반도체 구조체들의 상기 채널층들 중 어느 하나와 동일한 레벨에 위치하는 반도체 소자.
  9. 기판;
    상기 기판의 N-MOS 영역 상에 배치되는 제 1 트랜지스터; 및
    상기 기판의 P-MOS 영역 상에 배치되는 제 2 트랜지스터를 포함하되,
    상기 제 1 트랜지스터는 상기 기판 상에 적층되는 제 1 채널층들, 및 상기 제 1 채널층들의 양측에 연결되는 제 1 소스/드레인 전극들을 포함하고,
    상기 제 2 트랜지스터는 상기 기판 상에 적층되는 상기 제 1 채널층들보다 적은 수의 제 2 채널층들, 상기 및 제 2채널층들의 양측에 연결되는 제 2 소스/드레인 전극들을 포함하고,
    최상단의 제 1 채널층이 상기 기판으로부터 이격된 거리는 최상단의 제 2 채널층이 상기 기판으로부터 이격된 거리와 동일한 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제 2 채널층들 각각은 상기 제 1 채널층들 중 어느 하나와 동일한 레벨에 위치하되,
    최하단의 제 1 채널층이 상기 기판으로부터 이격된 거리는 최하단의 제 2 채널층이 상기 기판으로부터 이격된 거리보다 짧은 반도체 소자.
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