KR20160034492A - 반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자 - Google Patents

반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자 Download PDF

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노현균
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김상수
시게노부 마에다
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이근호
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Abstract

본 발명은 반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자에 관한 것으로, 기판 상에 버퍼층을 형성하는 것, 상기 버퍼층 상에 채널층을 형성하는 것, 상기 채널층을 관통하는 지지 패턴들을 형성하는 것 및 상기 버퍼층 및 상기 채널층을 패터닝하여 버퍼 패턴 및 채널 핀 패턴들을 형성하는 것을 포함하되, 상기 채널층은 상기 버퍼층과 다른 격자 상수를 갖는 물질을 포함하고, 상기 채널 핀 패턴들 각각은, 상기 지지 패턴들과 접하며 서로 마주하는 양 측벽들을 갖는 반도체 소자의 패턴 형성 방법이 제공된다.

Description

반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자{METHOD FOR FORMING PATTERNS OF SEMICONDUCTOR DEVICES AND SEMICONDUCTOR DEVICES USING THE SAME}
본 발명은 반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터의 패턴 형성 방법 및 이를 이용하여 형성된 핀 전계 효과 트랜지스터에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 이러한 반도체 소자는 고집적화됨에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 소자의 동작 특성이 저하될 수 있다. 따라서, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능(high performance)의 모스 트랜지스터를 구현하기 위해 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 개발되고 있다.
한편, 고집적화된 반도체 소자를 제조하는데 있어서 패턴들의 미세화가 필수적이다. 좁은 면적 내에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격의 합인 피치를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴들을 형성하기 위한 포토 리소그래피 공정에 있어서 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 한계가 있다.
본 발명이 해결하고자 하는 과제는 전하의 이동도 특성을 향상시킬 수 있는 반도체 소자의 패턴 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전하의 이동도 특성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예 따른 반도체 소자의 패턴 형성 방법은 기판 상에 버퍼층을 형성하는 것; 상기 버퍼층 상에 채널층을 형성하는 것; 상기 채널층을 관통하는 지지 패턴들을 형성하는 것; 및 상기 버퍼층 및 상기 채널층을 패터닝하여 버퍼 패턴 및 채널 핀 패턴들을 형성하는 것을 포함하되, 상기 채널층은 상기 버퍼층과 다른 격자 상수를 갖는 물질을 포함하고, 상기 채널 핀 패턴들 각각은, 상기 지지 패턴들과 접하며 서로 마주하는 양 측벽들을 갖는다.
일 실시예에 따르면, 상기 지지 패턴들은 상기 채널층의 형성 후에 형성되되, 상기 지지 패턴들을 형성하는 것은 상기 채널층 내에 상기 버퍼층을 노출하는 개구부들을 형성하는 것; 및 상기 개구부들 내에 절연 물질을 채우는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 버퍼층 및 상기 채널층은 상기 기판을 씨드층으로하는 에피택시얼 성장 공정에 의해 순차적으로 형성될 수 있다.
일 실시예에 따르면, 상기 지지 패턴들은 상기 채널층의 형성 전에 형성되고, 상기 지지 패턴들을 형성하는 것은 상기 버퍼층 상에 지지막을 형성하는 것; 및 상기 지지막을 패터닝하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 버퍼층은 상기 기판을 씨드층으로하는 에피택시얼 성장 공정에 의해 형성되고, 상기 채널층은 상기 버퍼층을 씨드층으로하는 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다.
일 실시예에 따르면, 상기 채널 핀 패턴들을 형성하는 것은 상기 채널층 상에 마스크 패턴들을 형성하는 것; 및 상기 마스크 패턴들을 식각 마스크로 하는 식각 공정으로 상기 채널층을 식각하여 상기 채널 핀 패턴들을 정의하는 트렌치들을 형성하는 것을 포함하되, 상기 마스크 패턴들 각각은 상기 지지 패턴들과 중첩되는 양 단부들(both end portions)을 포함할 수 있다.
일 실시예에 따르면, 상기 마스크 패턴들은 상기 지지 패턴들 중 적어도 하나의 지지 패턴을 가로지를 수 있다.
일 실시예에 따르면, 상기 버퍼 패턴은, 상기 트렌치들을 형성하기 위한 상기 식각 공정의 수행 시 상기 버퍼층의 상부가 일부 식각되어 형성되되, 상기 버퍼 패턴은 상기 트렌치들에 의해 정의되는 돌출부들을 포함하고, 상기 채널 핀 패턴들은 상기 돌출부들의 상면에 형성될 수 있다.
일 실시예에 따르면, 상기 트렌치들 내에 상기 채널 핀 패턴들의 상부를 노출하는 소자 분리 패턴들을 형성하는 것을 더 포함하되, 상기 소자 분리 패턴들은 상기 지지 패턴들과 다른 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 지지 패턴들은 상기 채널층 및 상기 버퍼층과 식각 선택성을 갖는 물질로 형성될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 지지 패턴들은 복수의 행과 열을 이루도록 형성되되, 서로 인접한 행들의 상기 지지 패턴들은 일 방향을 따라 지그재그 형태로 배열될 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예 따른 반도체 소자의 패턴 형성 방법은 기판 상에 버퍼층 및 채널층을 순차적으로 형성하는 것; 상기 채널층 및 상기 버퍼층을 패터닝하여 예비 채널 핀 패턴 및 버퍼 패턴을 정의하는 제1 트렌치들을 형성하는 것; 상기 제1 트렌치들을 채우며, 상기 예비 채널 핀 패턴들의 측벽들의 전부를 덮는 매립 절연 패턴들을 형성하는 것; 및 상기 예비 채널 핀 패턴으로부터 복수의 채널 핀 패턴들을 형성하는 것을 포함하되, 상기 채널층은 상기 버퍼층과 다른 격자 상수를 갖는 물질을 포함한다.
일 실시예에 따르면, 상기 복수의 채널 핀 패턴들을 형성하는 것은 상기 매립 절연 패턴들이 형성된 상기 기판 상에 마스크 패턴들을 형성하는 것, 상기 마스크 패턴들은 상기 예비 채널 핀 패턴 및 상기 매립 절연 패턴들을 노출하고; 및 상기 마스크 패턴들을 식각 마스크로하는 식각 공정을 수행하는 것을 포함하되, 상기 복수의 채널 핀 패턴들은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열될 수 있다.
일 실시예에 따르면, 상기 식각 공정에 의해 상기 노출되는 상기 예비 채널 핀 패턴 및 상기 매립 절연 패턴들이 함께 식각되어 상기 제2 방향으로 연장되는 제2 트렌치들이 형성되되, 상기 복수의 채널 핀 패턴들은 상기 제2 트렌치들에 의해 상기 예비 채널 핀 패턴이 절단되어 형성될 수 있다.
일 실시예에 따르면, 상기 제2 트렌치들을 채우는 지지 패턴들을 형성하는 것을 더 포함하고, 상기 지지 패턴들은 상기 매립 절연 패턴들과 다른 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 식각 공정에 의해 상기 노출되는 상기 예비 채널 핀 패턴 및 상기 매립 절연 패턴들 중 상기 예비 채널 핀 패턴이 선택적으로 식각되어 복수의 홀들이 형성되되, 상기 복수의 채널 핀 패턴들은 상기 홀들에 의해 상기 예비 채널 핀 패턴이 절단되어 형성되고, 상기 반도체 소자의 패턴 형성 방법은 상기 홀들을 채우는 지지 패턴들을 형성하는 것을 더 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예 따른 반도체 소자는 기판 상의 버퍼 패턴; 상기 버퍼 패턴 상의 채널 핀 패턴들, 상기 채널 핀 패턴들은 제1 방향으로 서로 마주하는 측벽들을 포함하고; 상기 버퍼 패턴 상에 배치되고, 상기 채널 핀 패턴들의 상기 측벽들과 접하는 지지 패턴들; 상기 버퍼 패턴 상에 배치되고, 상기 채널 핀 패턴들의 상부를 노출하는 소자 분리 패턴들; 및 상기 제1 방향과 교차하는 제2 방향으로 상기 채널 핀 패턴들을 가로지르는 게이트 전극을 포함하고, 상기 채널 핀 패턴들은 상기 버퍼 패턴과 격자 상수가 다른 물질을 포함하고, 상기 소자 분리 패턴들의 상면은 상기 지지 패턴들의 상면보다 낮은 높이에 위치한다.
일 실시예에 따르면, 상기 채널 핀 패턴들 중의 일부는 상기 제1 방향으로 서로 이격되되, 상기 제1 방향으로 이격되는 채널 핀 패턴들 사이에는 상기 지지 패턴들이 게재될 수 있다.
일 실시예에 따르면, 상기 채널 핀 패턴들은 상기 제2 방향으로 이격되는 적어도 한 쌍의 채널 핀 패턴들을 포함하되, 상기 적어도 한 쌍의 채널 핀 패턴들의 측벽들 중 서로 인접한 측벽들은 동일한 지지 패턴과 접할 수 있다.
일 실시예에 따르면, 상기 지지 패턴들은 상기 소자 분리 패턴들과 다른 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 채널층 내에 형성된 지지 패턴들은, 채널층이 패터닝되어 채널 핀 패턴들로 형성되는 동안, 채널 핀 패턴들에 인가된 스트레인이 열화(degradation)되는 것을 방지할 수 있다.
본 발명의 다른 실시예에 따르면, 예비 채널 핀 패턴들을 정의하는 제1 트렌치들을 채우는 매립 절연 패턴들이 형성될 수 있다. 이에 따라, 채널 핀 패턴들의 형성 과정에서, 채널 핀 패턴들과 접하는 매립 절연 패턴들에 의해 채널 핀 패턴들에 인가된 스트레인의 열화가 최소화될 수 있다. 이에 더해, 예비 채널 핀 패턴들을 채널 핀 패턴들로 절단(cutting)하는 제2 트렌치들을 채우는 지지 패턴들이 형성됨에 따라, 후속의 공정에서 채널 핀 패턴들에 인가된 스트레인, 즉, 전하의 이동 방향인 길이 방향의 스트레인이 열화(degradation)되는 것을 방지할 수 있다.
상술한 실시예들을 이용하여 형성된 반도체 소자는 높은 전하 이동도 특성을 가질 수 있고, 이에 따라 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도이다.
도 1b 내지 도 8b는 각각 도 1a 내지 도 8a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 따른 단면도들이다.
도 9a 내지 도 12a는 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법의 변형예를 설명하기 위한 평면도이다.
도 9b 내지 도 12b는 각각 도 9a 내지 도 12a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 따른 단면도들이다.
도 13a 내지 도 17a는 본 발명의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도이다.
도 13b 내지 도 16b는 각각 도 13a 내지 도 16a의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ' 선에 따른 단면도들이다.
도 17b는 도 17a의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 18a 및 도 19a는 본 발명의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법의 변형예를 설명하기 위한 평면도들이다.
도 18b는 도 18a의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ' 선에 따른 단면도이고, 도 19b는 도 19a의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 20a는 본 발명의 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성된 반도체 소자를 설명하기 위한 평면도이다.
도 20b 도 20a의 Ⅶ-Ⅶ' 및 Ⅷ-Ⅷ' 선에 따른 단면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 23은 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 소자의 패턴 형성 방법에 대해 상세히 설명한다.
도 1a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도이다. 도 1b 내지 도 8b는 각각 도 1a 내지 도 8a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 따른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 버퍼층(110) 및 채널층(120)이 차례로 형성될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 III-V족 화합물 반도체 기판일 수 있다.
일 실시예에 따르면, 버퍼층(110)은 기판(100)과 다른 격자 상수를 갖는 물질로 형성될 수 있다. 이에 더해, 버퍼층(110)과 채널층(120)은 동일한 격자 구조를 가지되, 서로 다른 격자 상수를 갖는 물질로 형성될 수 있다. 일 예로, 버퍼층(110) 및 채널층(120) 각각은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물을 포함할 수 있다.
좀 더 구체적으로, 본 발명의 실시예들을 이용하여 형성되는 반도체 소자가 NMOS 전계 효과 트랜지스터인 경우, 버퍼층(110)은 채널층(120)에 인장 스트레인(tensile strain)을 제공하도록 형성될 수 있다. 즉, 버퍼층(110)은 채널층(120)보다 큰 격자 상수를 가질 수 있다. 일 예로, 버퍼층(110) Si1 - xGex으로 형성되고, 채널층(120)은 Si으로 형성될 수 있다. 다른 예로, 버퍼 층은 Si1 - xGex으로 형성되고, 채널층(120)은 Si1 - yGey (여기서, x>y)으로 형성될 수 있다. 또 다른 예로, 버퍼층(110)은 In1 - xGaxAs으로 형성되고, 채널층(120)은 In1 - yGayAs (여기서, x<y)으로 형성될 수 있다. 이와 달리, 반도체 소자가 PMOS 전계 효과 트랜지스터인 경우, 버퍼층(110)은 채널층(120)에 압축 스트레인(compressive strain)을 제공하도록 형성될 수 있다. 즉, 버퍼층(110)은 채널층(120)보다 작은 격자 상수를 가질 수 있다. 일 예로, 버퍼층(110)은 Si1 - xGex으로 형성되고, 채널층(120)은 Ge으로 형성될 수 있다. 다른 예로, 버퍼층(110)은 Si1 - zGez으로 형성되고, 채널층(120)은 Si1 - wGew (여기서, z<w)으로 형성될 수 있다. 또 다른 예로, 버퍼층(110)은 In1 - zGazAs으로 형성되고, 채널층(120)은 In1 - wGawAs (여기서, z>w)으로 형성될 수 있다. 이에 따라, 버퍼층(110)은 스트레인이 완화된 상태일 수 있는 반면, 채널층(120)은 스트레인이 가해진 상태일 수 있다.
이러한 버퍼층(110) 및 채널층(120)은 기판(100)을 씨드층으로하는 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 일 예로, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 일 실시예에 따르면, 버퍼층(110) 및 채널층(120)은 동일 챔버에서 연속적으로 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 채널층(120) 내에 버퍼층(110)을 노출하는 개구부들(115)이 형성될 수 있다. 일 실시예에 따르면, 개구부들(115)은 채널층(120) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로하는 이방성 식각 공정을 수행하여 형성될 수 있다. 이러한 이방성 식각 공정은 버퍼층(110)이 노출될 때까지 수행될 수 있으며, 개구부들(115)에 노출된 버퍼층(110)의 상부면은 과도 식각(over-etch)에 의해 소정의 깊이로 리세스될 수 있다. 즉, 개구부들(115)의 하면은 채널층(120)의 하면보다 낮은 높이에 위치할 수 있다.
평면적 관점에서, 개구부들(115) 중 적어도 일부는 제1 방향(D1)으로 상호 이격되어 행을 이룰 수 있다. 이에 더해, 도 2a에 도시된 바와 같이, 개구부들(115)은 2차원적으로 배열되어 복수의 행과 열을 이룰 수 있다. 이 때, 서로 인접한 행들의 개구부들(115)은 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 일 실시예에 있어서, 개구부들(115)의 수평 단면의 형상은 장방형 형상일 수 있으나, 본 발명의 개념이 이에 한정되는 것은 아니다. 도시된 바와 달리, 개구부들(115)의 수평 단면의 형상은 원형 또는 다각형의 형상일 수 있다.
도 3a 및 도 3b를 참조하면, 개구부들(115) 내에 지지 패턴들(support patterns, 125) 이 형성될 수 있다. 일 실시예에 따르면, 지지 패턴들(125)은 기판(100) 상에 개구부들(115)을 채우는 지지막(support layer)을 형성하고, 채널층(120)의 상면이 노출될 때까지 지지막에 대한 평탄화 공정을 수행하여 형성될 수 있다. 이러한 지지 패턴들(125)의 평면적 배열 및 수평 단면의 형상은 개구부들(115)의 평면적 배열 및 수평 단면의 형상에 상응할 수 있다. 또한, 지지 패턴들(125)의 하면은 채널층(120)의 하면보다 낮은 높이에 위치할 수 있다.
일 실시예에 있어서, 지지막은 채널층(120) 및 버퍼층(110)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 지지막은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물) 또는 산질화물(예를 들어, 실리콘 산질화물) 중 적어도 하나를 포함할 수 있다. 지지막에 대한 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정 또는 에치백(etch-back) 공정을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 채널층(120) 상에 하드 마스크막이 형성될 수 있다. 일 실시예에 있어서, 하드 마스크막은 채널층(120) 상의 제1 마스크막(140), 및 채널층(120)과 제1 마스크막(140) 사이의 제2 마스크막(130)을 포함할 수 있다. 제2 마스크막(130)은 채널층(120) 및 지지 패턴들(125)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제2 마스크막(130)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제1 마스크막(140)은 제2 마스크막(130)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제1 마스크막(140)은 폴리 실리콘을 포함할 수 있다. 본 실시예에서, 하드 마스크막이 2개층의 적층 구조로 도시되었으나, 본 발명의 개념이 이에 한정되는 것은 아니다.
제1 마스크막(140) 상에 희생 패턴들(145)이 형성될 수 있다. 일 실시예에 따르면, 희생 패턴들(145)은 제1 마스크막(140) 상에 희생막을 형성하고, 이를 패터닝하여 형성될 수 있다. 희생 패턴들(145)은 일 예로, 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)을 포함할 수 있다. 이러한 희생 패턴들(145)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)으로 상호 이격될 수 있다. 이러한 희생 패턴들(145) 각각의 양 단부들(both end portions, 145e)은, 평면적으로 지지 패턴들(125)과 중첩될 수 있다. 이에 더해, 희생 패턴들(145)은 적어도 하나의 지지 패턴(125)을 가로지를 수 있다. 일 실시예에 따르면, 제2 방향(D2)으로 이격된 적어도 한 쌍의 희생 패턴들(145)이 나란하게 제1 방향(D1)으로 연장될 수 있다. 이 때, 적어도 한 쌍의 희생 패턴들(145)은 동일한 지지 패턴(125)을 가로지를 수 있으며, 이들의 단부들(145e) 중 서로 인접한 단부들(145e)은 동일한 지지 패턴(125)과 중첩될 수 있다.
이어서, 희생 패턴들(145)의 측벽들을 덮는 스페이서들(150)이 형성될 수 있다. 스페이서들(150)은 기판(100) 상에 희생 패턴들(145)을 콘포말하게 덮는 스페이서막을 형성한 후, 제1 마스크막(140)이 노출될 때까지 스페이서막에 대한 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 스페이서막은 일 예로, 실리콘 산화물을 포함할 수 있다. 이러한 스페이서막은 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 스페이서들(150) 각각은 희생 패턴들(145) 각각의 전체 측벽들을 둘러쌀 수 있다. 평면적 관점에서, 스페이서들(150) 각각은, 희생 패턴(145)의 측벽을 따라 제1 방향(D1)으로 나란히 연장되는 두 개의 라인들이 희생 패턴(145)의 양 단부들(145e)에서 라운드진 형태로 서로 연결되는 폐곡선의 형태를 가질 수 있다.
도 5a 및 도 5b를 참조하면, 희생 패턴들(145, 도 4a 및 도 4b 참조)이 제거될 수 있다. 일 실시예에 따르면, 희생 패턴들(145)은 스페이서들(150) 및 제1 마스크막(140)에 대해 식각 선택성을 갖는 식각 조건을 이용하는 식각 공정을 수행하여 제거될 수 있다.
이어서, 스페이서들(150)을 식각 마스크로하는 식각 공정으로 제1 마스크막(140)을 식각하여, 제1 마스크 패턴들(141)이 형성될 수 있다. 이러한 제1 마스크 패턴들(141)은 스페이서들(150)의 형상이 그대로 전사된 형상을 가질 수 있다. 즉, 제1 마스크 패턴들(141) 각각은, 제1 방향(D1)으로 나란히 연장되는 두 개의 라인들이 각각의 양 단들(both ends)에서 서로 연결된 폐곡선의 형태를 가질 수 있다.
도 6a 및 6b를 참조하면, 제1 마스크 패턴들(141)을 식각 마스크로 하는 식각 공정으로 제2 마스크막(130)을 식각하여 제2 마스크 패턴들(131)이 형성될 수 있다. 이러한 제2 마스크 패턴들(131)은 제1 마스크 패턴들(141)과 실질적으로 동일한 형상을 가질 수 있다. 즉, 제2 마스크 패턴들(131)은 제1 마스크 패턴들(141)의 형상과 동일한 폐곡선의 형태를 가질 수 있다. 평면적 관점에서, 제1 마스크 패턴들(141) 각각의 양 단부들(both end portions, 141e)은 지지 패턴들(125)과 중첩될 수 있다. 마찬가지로, 제2 마스크 패턴들(131) 각각의 양 단부들(131e)은 지지 패턴들(125)과 중첩될 수 있다. 스페이서들(150)은 제2 마스크 패턴들(131)의 형성을 위한 식각 공정이 진행되는 동안 제거되거나, 제2 마스크 패턴들(131)의 형성 전에 제거될 수 있다. 제1 및 제2 마스크 패턴들(141, 131)은 채널층(120) 및 지지 패턴들(125)을 노출할 수 있다.
도 7a 및 7b를 참조하면, 제1 및 제2 마스크 패턴들(141, 131)을 식각 마스크로 하는 식각 공정으로 채널층(120)을 식각하여, 채널 핀 패턴들(121)을 정의하는 트렌치들(T)이 형성될 수 있다. 이에 더해, 트렌치들(T)의 형성 시, 버퍼층(110)의 상부가 식각되어 버퍼 패턴(111)이 형성될 수 있다. 이러한 버퍼 패턴(111)은 트렌치들(T)에 의해 정의되는 돌출부들(111p)을 포함할 수 있으며, 돌출부들(111p)의 상면에 채널 핀 패턴들(121)이 형성될 수 있다. 지지 패턴들(125)은 채널층(120) 및 버퍼층(110)에 대해 식각 선택성을 갖는 물질로 형성되므로, 트렌치들(T)이 형성되는 동안 지지 패턴들(125)의 식각이 최소화될 수 있다.
이와 같이 형성된 채널 핀 패턴들(121) 각각은, 제1 방향(D1)으로 인접한 지지 패턴들(125)에 의해 자기 정렬(self-align) 양 측벽들을 가질 수 있다. 즉, 채널 핀 패턴들(121) 각각은, 길이 방향(즉, D1 방향)으로 마주하며 지지 패턴들(125)과 접하는 양 측벽들을 가질 수 있다. 이에 더해, 채널 핀 패턴들(121)은 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있으며, 제1 방향(D1)으로 이격된 채널 핀 패턴들(121) 사이에는 지지 패턴들(125)이 게재될 수 있다. 일 실시예에 따르면, 채널 핀 패턴들(121) 중 적어도 한 쌍의 채널 핀 패턴들(121)은 제2 방향(D2)으로 서로 이격되어, 제1 방향(D1)으로 나란하게 연장될 수 있다. 이 때, 적어도 한 쌍의 채널 핀 패턴들(121)의 측벽들 중 서로 인접한 측벽들은 동일한 지지 패턴(125)과 접할 수 있다.
한편, 트렌치들(T)이 형성되는 동안 제1 마스크 패턴들(141)은 제거될 수 있으며, 제2 마스크 패턴들(131)은 잔존할 수 있다.
도 8a 및 8b를 참조하면, 먼저 제2 마스크 패턴들(131)의 제거될 수 있다. 제2 마스크 패턴들(141)을 제거하는 것은, 일 예로 습식 식각 공정을 이용하여 수행될 수 있다.
이후, 트렌치들(T) 내에 소자 분리 패턴들(160)이 형성될 수 있다. 구체적으로, 기판(100) 상에 트렌치들(T)을 채우는 소자 분리막이 형성될 수 있다. 이어서, 채널 핀 패턴들(121) 및 지지 패턴들(125)이 노출될 때까지 소자 분리막에 대하여 평탄화 공정이 수행된 후, 평탄화된 소자 분리막의 상부가 리세스될 수 있다. 그 결과, 채널 핀 패턴들(121)의 상부, 즉, 제2 방향(D2)으로 마주하는 채널 핀 패턴들(121)의 측벽들의 상부를 노출하는 소자 분리 패턴들(160)이 형성될 수 있다. 이에 더해, 소자 분리 패턴들(160)은 지지 패턴들(125)의 상부를 노출할 수 있다. 즉, 소자 분리 패턴들(160)의 상면은 지지 패턴들(125)의 상면보다 낮은 높이에 위치할 수 있다. 소자 분리막은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있다. 일 예로, 소자 분리막은 O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합을 포함할 수 있다. 다른 예로, 소자 분리막은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 일 실시예에 있어서, 소자 분리막은 지지 패턴들(125)과 다른 물질로 형성될 수 있다. 소자 분리막에 대한 평탄화 공정은 CMP 공정 또는 에치백 공정을 포함할 수 있다.
상술한 바에 따르면, 버퍼층(110)에 의해 채널층(120)에 스트레인이 인가될 수 있고, 이러한 채널층(120)을 패터닝하여 형성된 채널 핀 패턴들(121) 역시 스트레인이 인가된 상태일 수 있다. 채널 핀 패턴들(121)에 인가된 스트레인은, 이를 이용하여 형성되는 전계 효과 트래지스터의 전하 이동도를 증가시킬 수 있다. 즉, 채널 핀 패턴들(121)의 길이 방향(즉, 전하의 이동 방향)의 스트레인은 전하의 이동도를 증대시키기 위한 중요한 인자가 될 수 있다. 그러나, 채널층(120)을 패터닝하여 채널 핀 패턴들(121)로 형성하는 동안, 채널 핀 패턴들(121)의 양 단들(특히, 길이 방향의 양 단들)이 외부에 노출되는 경우, 채널 핀 패턴들(121)에 인가된 스트레인이 열화될 수 있다. 본 발명의 일 실시예에 따르면, 채널층(120) 내에 채널 핀 패턴들(121)의 길이 방향으로 서로 이격되는 지지 패턴들(125)이 형성될 수 있다. 이 후 패터닝 되어 형성되는 채널 핀 패턴들(121)은 이러한 지지 패턴들(125)에 의해 자기 정렬되는 양 측벽들을 가질 수 있다. 즉, 채널 핀 패턴들(121) 각각의 길이 방향으로 마주하는 양단들(both ends)은 지지 패턴들(125)과 접할 수 있다. 결과적으로, 채널 핀 패턴들(121)은, 그의 형성 과정 동안, 그들 각각의 양단들이 외부에 노출되지 않을 수 있다. 이에 따라, 채널 핀 패턴들(121)에 인가된 스트레인, 즉, 전하의 이동 방향인 길이 방향의 스트레인이 열화(degradation)되는 것을 방지할 수 있다.
도 9a 내지 도 12a는 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법의 변형예를 설명하기 위한 평면도이다. 도 9b 내지 도 12b는 각각 도 9a 내지 도 12a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 따른 단면도들이다. 본 발명의 일 실시예의 변형예에 따른 반도체 소자의 패턴 형성 방법은, 지지 패턴들(125)의 형성 방법의 차이를 제외하고는 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법과 실질적으로 동일할 수 있다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 9a 및 도 9b를 참조하면, 기판(100) 상에 버퍼층(110) 및 지지막(123)이 차례로 형성될 수 있다. 버퍼층(110)은 도 1a 및 도 1b에서 설명한 바와 같이, 기판(100)과 다른 격자 상수를 갖는 물질로 형성될 수 있다. 일 예로, 버퍼층(110)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물을 포함하되, 기판(100)과 다른 격자 상수를 가질 수 있다. 이러한 버퍼층(110)은 기판(100)을 씨드층으로 하는 에피택시얼 성장 공정에 의해 형성될 수 있다.
지지막(123)은 도 1a 및 도 1b에서 설명한 지지막과 동일 물질로 형성될 수 있다. 즉, 지지막(123)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물) 또는 산질화물(예를 들어, 실리콘 산질화물) 중 적어도 하나를 포함할 수 있다. 이러한 지지막(123)은 CVD 공정에 의해 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 지지막(123)에 대한 패터닝 공정이 수행되어 지지 패턴들(125)이 형성될 수 있다. 구체적으로, 지지 패턴들(125)은 지지막(123) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하여 형성될 수 있다. 이러한 지지 패턴들(125)은 도 3a 및 도 3b에서 설명한 지지 패턴들(125)과 동일한 평면적 배열 및 동일한 수평 단면의 형상을 가질 수 있다.
도 11a 및 도 11b를 참조하면, 지지 패턴들(125)이 형성된 버퍼층(110) 상에 채널층(120)이 형성될 수 있다. 일 실시예에 따르면, 채널층(120)은 버퍼층(110)을 씨드층으로 하는 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 이러한 채널층(120)은 도 1a 및 도1b에서 설명한 바와 같이, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물을 포함하되, 버퍼층(110)과 다른 격자 상수를 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 선택적 에피택시얼 성장 공정을 이용하여 채널층(120)을 형성할 때, 과성장(over growth)에 의해 채널층(120)이 지지 패턴들(125)의 상부면 위로 돌출될 수 있다. 이러한 경우, 평탄화 공정(일 예로, CMP 공정)이 수행되어 채널층(120)의 상부면이 평탄화될 수 있다. 결과적으로, 채널층(120)은 지지 패턴들(125)에 의해 관통되도록 형성될 수 있다. 또한, 채널층(120)의 하면은 지지 패턴들(125)의 하면과 실질적으로 동일한 높이에 위치할 수 있다.
도 12a 및 도 12b를 참조하면, 채널층(120) 및 버퍼층(110)에 대한 패터닝 공정이 수행되어 채널 핀 패턴들(121) 및 버퍼 패턴(111)을 정의하는 트렌치들(T)이 형성될 수 있다. 채널층(120) 및 버퍼층(110)에 대한 패터닝 공정은 채널층(120) 상에 마스크 패턴들(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하여 형성될 수 있다. 이러한 마스크 패턴들(미도시)의 형성 방법 및 이를 이용한 식각 공정의 수행 방법은 도 4a 내지 도 7a, 및 도 4b 내지 도 7b에서 설명한 제1 및 제2 마스크 패턴들(141, 131)의 형성 방법 및 이를 이용한 식각 공정의 수행 방법과 실질적으로 동일할 수 있다. 이어서, 트렌치들(T)을 채우며 채널 핀 패턴들(121)의 상부를 노출하는 소자 분리 패턴들(160)이 형성될 수 있다. 이러한 소자 분리 패턴들(160)의 형성 방법은 도 8a 및 도 8b에서 설명한 바와 실질적으로 동일할 수 있다.
도 13a 내지 도 17a는 본 발명의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도이다. 도 13b 내지 도 16b는 각각 도 13a 내지 도 16a의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ' 선에 단면도들이다. 도 17b는 도 17a의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 13a 및 도 13b를 참조하면, 기판(100) 상에 버퍼층(110a) 및 채널층(120a)이 차례로 형성될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 III-V족 화합물 반도체 기판일 수 있다.
일 실시예에 따르면, 버퍼층(110a) 및 채널층(120a)은 도 1a 및 도 1b에서 설명한 버퍼층(110) 및 채널층(120)과 동일 물질 및 동일 방법으로 형성될 수 있다. 즉, 버퍼층(110a)과 채널층(120a)은 동일한 격자 구조를 가지되, 서로 다른 격자 상수를 갖는 물질로 형성될 수 있다. 이에 따라, 버퍼층(110a)은 스트레인이 완화된 상태일 수 있는 반면, 채널층(120a)은 스트레인이 가해진 상태일 수 있다. 일 예로, 버퍼층(110a)은 채널층(120a)보다 큰 격자 상수를 가질 수 있고, 이에 따라 채널층(120a)에 인장 스트레인(strain)이 가해질 수 있다. 다른 예로, 버퍼층(110a)은 채널층(120a)보다 작은 격자 상수를 가질 수 있고, 이에 따라 채널층(120a)에 압축 스트레인이 가해질 수 있다.
채널층(120a) 상에 제1 마스크 패턴들(141a)이 형성될 수 있고, 채널층(120a)과 제1 마스크 패턴들(141a) 사이에 제2 마스크 패턴들(131a)이 형성될 수 있다. 제1 마스크 패턴들(141a) 각각은, 제1 방향(D1)으로 나란히 연장되는 두 개의 라인들이 각각의 양단들에서 서로 연결된 폐곡선의 형태를 가질 수 있다. 이러한 제1 마스크 패턴들(141a)은 제2 방향(D2)으로 상호 이격될 수 있다. 제2 마스크 패턴들(131a)은 제1 마스크 패턴들(141a)과 동일한 배열 및 동일한 형상을 가질 수 있다. 이러한 제1 및 제2 마스크 패턴들(141a, 131a)은 도 4a 내지 도 6a, 및 도 4b 내지 도 6b에서 설명한 바와 같이 형성된 제1 및 제2 마스크 패턴들(141, 131)과 실질적으로 동일한 물질 및 동일한 방법으로 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 및 제2 마스크 패턴들(141a, 131a)을 식각 마스크로 하는 식각 공정으로 채널층(120a)을 식각하여, 예비 채널 핀 패턴들(121a)을 정의하는 제1 트렌치들(T1)이 형성될 수 있다. 이에 더해, 제1 트렌치들(T1)의 형성 시, 버퍼층(110a)의 상부가 식각되어 버퍼 패턴(111a)이 형성될 수 있다. 이러한 버퍼 패턴(111a)은 제1 트렌치들(T1)에 의해 정의되는 돌출부들(111ap)을 포함할 수 있으며, 돌출부들(111ap)의 상면에 예비 채널 핀 패턴들(121a)이 형성될 수 있다. 예비 채널 핀 패턴들(121a)은, 평면적 관점에서, 제1 및 제2 마스크 패턴들(141a, 131a)의 형성과 실질적으로 동일한 폐곡선의 형태를 가질 수 있다. 구체적으로, 예비 채널 핀 패턴들(121a)은 제1 방향(D1)으로 나란히 연장되고 제2 방향(D2)으로 서로 이격된 한 쌍의 라인 패턴들(121al), 및 상기 한 쌍의 라인 패턴들(121al)을 연결하는 양 단부들(121ae)을 포함할 수 있다. 이러한 예비 채널 핀 패턴들(121a)의 양 단부들(121ae)은 라운드진 형상을 가질 수 있다.
도 15a 및 도 15b를 참조하면, 제1 트렌치들(T1) 내에 매립 절연 패턴들(165)이 형성될 수 있다. 일 실시예에 따르면, 매립 절연 패턴들(165)은 기판(100) 상에 제1 트렌치들(T1)을 채우는 매립 절연막을 형성하고, 예비 채널 핀 패턴들(121a)의 상면이 노출될 때까지 매립 절연막에 대한 평탄화 공정을 수행하여 형성될 수 있다. 그 결과, 매립 절연 패턴들(165)은 예비 채널 핀 패턴들(121a)의 측벽들의 전부를 덮을 수 있다. 일 실시예에 있어서, 매립 절연막은 채널층(120a) 및 버퍼층(110a)과 식각 선택성을 갖는 물질로 형성될 수 있다. 이에 더해, 매립 절연막은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있다. 일 예로, 매립 절연막은 O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합을 포함할 수 있다. 다른 예로, 매립 절연막은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 이러한, 매립 절연막은 단차 도포성이 우수한 증착 기술을 이용하여 증착될 수 있다. 매립 절연막에 대한 평탄화 공정은 CMP 공정 또는 에치백 공정을 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물 상에 제3 마스크 패턴들(170)을 형성한 후, 이를 식각 마스크로 하는 식각 공정이 수행될 수 있다. 이러한 식각 공정에 의해, 제3 마스크 패턴들(170)에 의해 노출되는 예비 채널 핀 패턴들(121a)의 양 단부들(121ae, 도 15a 및 도 15b 참조) 및 이러한 양 단부들(121ae) 사이의 한 쌍의 라인 패턴들(121al, 도 15a 및 도 15b 참조)의 일부분들이 제거되어 버퍼 패턴(111a)의 돌출부들(111ap)이 노출될 수 있다. 또한, 예비 채널 핀 패턴들(121a)이 식각되는 동안, 제3 마스크 패턴들(170)에 의해 노출되는 매립 절연 패턴들(165)도 함께 식각될 수 있다. 그 결과, 각각의 예비 채널 핀 패턴들(121a)을 복수의 채널 핀 패턴들(121b)로 절단(cutting)하는 제2 트렌치들(T2)이 형성될 수 있다. 이러한 제2 트렌치들(T2)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 결과적으로, 제1 방향(D1) 및 제2 방향(D2)을 따라 배열되는 채널 핀 패턴들(121b)이 형성될 수 있다. 한편, 제2 트렌치들(T2)의 형성을 위한 식각 공정 시, 제3 마스크 패턴들(170)에 의해 노출되는 버퍼 패턴(111a)의 돌출부들(111ap)도 일부 식각될 수 있다. 일 실시예에 따르면, 제3 마스크 패턴들(170)은 포토 레지스트 물질을 포함할 수 있으며, 제2 트렌치들(T2)의 형성 후에도 잔존될 수 있다.
도 17a 및 도 17b를 참조하면, 제3 마스크 패턴들(170)이 제거된 후, 제2 트렌치들(T2) 내에 지지 패턴들(125a)이 형성될 수 있다. 제3 마스크 패턴들(170)을 제거하는 것은, 일 예로, 에싱 및/또는 스트립 공정을 이용하여 수행될 수 있다.
일 실시예에 따르면, 지지 패턴들(125a)은 기판(100) 상에 제2 트렌치들(T2)을 채우는 지지막을 형성한 후, 채널 핀 패턴들(121)의 상면이 노출될 때까지 지지막에 대한 평탄화 공정을 수행하여 형성될 수 있다. 이러한 지지 패턴들(125a)은 제2 방향(D2)으로 연장되며, 채널 핀 패턴들(121b)의 측벽들과 접할 수 있다. 즉, 길이 방향(즉, D1 방향)으로 마주하는 채널 핀 패턴들(121b)의 양 측벽들은, 지지 패턴들(125a)과 접할 수 있다. 일 실시예에 있어서, 지지 패턴들(125a)은 매립 절연 패턴들(165)과 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 지지 패턴들(125)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
이어서, 매립 절연 패턴들(165)의 상부가 리세스되어 채널 핀 패턴들(121b)의 상부가 노출될 수 있다. 즉, 제2 방향(D2)으로 마주하는 채널 핀 패턴들(121b)의 양 측벽들의 상부가 노출될 수 있다. 일 실시예에 따르면, 매립 절연 패턴들(165)을 리세스하는 것은, 채널 핀 패턴들(121b) 및 지지 패턴들(125a)에 대해 식각 선택성을 갖는 식각 조건을 이용하는 식각 공정을 수행하는 것을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 예비 채널 핀 패턴들(121a)을 채널 핀 패턴들(121b)로 분리하는 제2 트렌치들(T2)의 형성 전에, 예비 채널 핀 패턴들(121a)을 정의하는 제1 트렌치들(T1)을 채우는 매립 절연 패턴들(165)이 형성될 수 있다. 이에 따라, 채널 핀 패턴들(121b)의 형성 과정에서, 채널 핀 패턴들(121b)의 양 단들이 제2 트렌치들(T2)에 의해 노출되더라도, 채널 핀 패턴들(121b)과 접하는 매립 절연 패턴들(165)에 의해 채널 핀 패턴들(121b)에 인가된 스트레인의 열화가 최소화될 수 있다. 이에 더해, 제2 트렌치들(T2)을 채우는 지지 패턴들(125a)이 형성됨에 따라, 후속의 공정에서 채널 핀 패턴들(121b)에 인가된 스트레인, 즉, 전하의 이동 방향인 길이 방향의 스트레인이 열화(degradation)되는 것을 방지할 수 있다.
도 18a 및 도 19a는 본 발명의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법의 변형예를 설명하기 위한 평면도들이다. 도 18b는 도 18a의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ' 선에 따른 단면도이고, 도 19b는 도 19a의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 선에 따른 단면도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 18a 및 도 18b를 참조하면, 도 15a 및 도 15b의 결과물 상에 제3 마스크 패턴들(170)이 형성될 수 있다. 이 후, 제3 마스크 패턴들(170)에 의해 노출되는 예비 채널 핀 패턴들(121a) 및 매립 절연 패턴들(165) 중 예비 채널 핀 패턴들(121a)이 선택적으로 제거될 수 있다. 즉, 제3 마스크 패턴들(170)에 의해 노출되는 예비 채널 핀 패턴들(121a)의 양 단부들(121ae, 도 15a 및 도 15b 참조) 및 이러한 양 단부들(121ae) 사이의 한 쌍의 라인 패턴들(121al, 도 15a 및 도 15b 참조)의 일부분들이 제거되어 버퍼 패턴(111a)의 돌출부들(111ap)이 노출될 수 있다. 일 실시예에 있어서, 예비 채널 핀 패턴들(121a)만 선택적으로 제거하는 것은, 매립 절연 패턴들(165)에 대해 식각 선택성을 갖는 식각 조건을 이용하는 식각 공정을 수행하는 것을 포함할 수 있다. 그 결과, 각각의 예비 채널 핀 패턴들(121a)을 복수의 채널 핀 패턴들(121b)로 절단하는 홀들(H)이 형성될 수 있다. 이러한 홀들(H)의 일 측벽들은 매립 절연 패턴들(165)에 의해 정의될 수 있다. 결과적으로, 제1 방향(D1) 및 제2 방향(D2)을 따라 배열되는 채널 핀 패턴들(121b)이 형성될 수 있다. 한편, 홀들(H)의 형성을 위한 식각 공정 시, 버퍼 패턴(111a)의 돌출부들(111ap)도 일부 식각될 수 있다. 일 실시예에 따르면, 제3 마스크 패턴들(170)은 포토 레지스트 물질을 포함할 수 있으며, 홀들(H)의 형성 후에도 잔존될 수 있다.
도 19a 및 도 19b를 참조하면, 제3 마스크 패턴들(170)이 제거될 수 있다. 제3 마스크 패턴들(170)을 제거하는 것은, 일 예로, 에싱 및/또는 스트립 공정을 이용하여 수행될 수 있다. 이 후, 홀들(H) 내에 지지 패턴들(125a)이 형성될 수 있다. 일 실시예에 따르면, 지지 패턴들(125a)은 기판(100) 상에 홀들(H)을 채우는 지지막을 형성한 후, 채널 핀 패턴들(121b)의 상면이 노출될 때까지 지지막에 대한 평탄화 공정을 수행하여 형성될 수 있다. 일 실시예에 있어서, 지지 패턴들(125a)은 매립 절연 패턴들(165)과 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 지지 패턴들(125a)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 결과적으로, 길이 방향(즉, D1 방향)으로 마주하는 채널 핀 패턴들(121b)의 양 측벽들은 지지 패턴들(125a)과 접할 수 있다.
이어서, 매립 절연 패턴들(165)의 상부가 리세스되어 채널 핀 패턴들(121b)의 상부가 노출될 수 있다. 즉, 제2 방향(D2)으로 마주하는 채널 핀 패턴들(121b)의 양 측벽들의 상부가 노출될 수 있다. 매립 절연 패턴들(165)을 리세스하는 것은 도 17a 및 도 17b에서 설명한 바와 동일할 수 있다.
이하 도 20a 및 도 20b를 참조하여, 본 발명의 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성된 반도체 소자에 대해 설명한다.
도 20a는 본 발명의 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성된 반도체 소자를 설명하기 위한 평면도이다. 도 20b는 도 20a의 Ⅶ-Ⅶ' 및 Ⅷ-Ⅷ' 선에 따른 단면도이다.
도 20a 및 도 20b를 참조하면, 기판(100) 상에 버퍼 패턴(111b)이 배치될 수 있고, 버퍼 패턴(111b) 상에 채널 핀 패턴들(121c)이 배치될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 III-V족 화합물 반도체 기판일 수 있다.
일 실시예에 따르면, 버퍼 패턴(111b)은 기판(100)의 상면에 수직한 방향으로 돌출된 돌출부들(111ap)을 포함할 수 있다. 채널 핀 패턴들(121c)은 버퍼 패턴(111b)의 돌출부들(111ap)의 상면에 배치될 수 있다.
일 실시예에 따르면, 버퍼 패턴(111b)은 기판(100)과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 이에 더해, 버퍼 패턴(111b)과 채널 핀 패턴들(121c)은 동일한 격자 구조를 가지되, 서로 다른 격자 상수를 갖는 물질로 포함할 수 있다. 일 예로, 버퍼 패턴(111b) 및 채널 핀 패턴들(121c) 각각은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물을 포함할 수 있다.
좀 더 구체적으로, 본 발명의 반도체 소자가 NMOS 전계 효과 트랜지스터인 경우, 버퍼 패턴(111b)은 채널 핀 패턴들(121c)에 인장 스트레인(tensile strain)을 제공할 수 있다. 즉, 버퍼 패턴(111b)은 채널 핀 패턴들(121c)보다 큰 격자 상수를 가질 수 있다. 일 예로, 버퍼 패턴(111b) Si1 - xGex을 포함하고, 채널 핀 패턴들(121c)은 Si을 포함할 수 있다. 다른 예로, 버퍼 층은 Si1 - xGex을 포함하고, 채널 핀 패턴들(121c)은 Si1 - yGey (여기서, x>y)을 포함할 수 있다. 또 다른 예로, 버퍼 패턴(111b)은 In1 - xGaxAs을 포함하고, 채널 핀 패턴들(121c)은 In1 - yGayAs (여기서, x<y)을 포함할 수 있다. 이와 달리, 반도체 소자가 PMOS 전계 효과 트랜지스터인 경우, 버퍼 패턴(111b)은 채널 핀 패턴들(121c)에 압축 스트레인(compressive strain)을 제공할 수 있다. 즉, 버퍼 패턴(111b)은 채널 핀 패턴들(121c)보다 작은 격자 상수를 가질 수 있다. 일 예로, 버퍼 패턴(111b)은 Si1 - xGex을 포함하고, 채널 핀 패턴들(121c)은 Ge을 포함할 수 있다. 다른 예로, 버퍼 패턴(111b)은 Si1 - zGez을 포함하고, 채널 핀 패턴들(121c)은 Si1 - wGew (여기서, z<w)을 포함할 수 있다. 또 다른 예로, 버퍼 패턴(111b)은 In1 - zGazAs을 포함하고, 채널 핀 패턴들(121c)은 In1 -wGawAs (여기서, z>w)을 포함할 수 있다. 이에 따라, 버퍼 패턴(111b)은 스트레인이 완화된 상태일 수 있는 반면, 채널 핀 패턴들(121c)은 스트레인이 가해진 상태일 수 있다.
버퍼 패턴(111b) 상에 지지 패턴들(125b)이 배치될 수 있다. 이러한 지지 패턴들(125b)은 채널 핀 패턴들(121c)의 양단들과 접할 수 있다. 즉, 지지 패턴들(125b)은 길이 방향(즉, D1 방향)으로 마주하는 채널 핀 패턴들(121c)의 측벽들과 접할 수 있다. 일 실시예에 따르면, 지지 패턴들(125b)의 하면은 채널 핀 패턴들(121c)의 하면 보다 낮은 높이에 위치할 수 있다. 다른 실시예에 따르면, 도시된 바와 달리, 지지 패턴들(125b)의 하면은 채널 핀 패턴들(121c)의 하면 과 실질적으로 동일한 높이에 위치할 수 있다. 지지 패턴들(125b)은 일 예로, 산화물(예를 들러, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물) 또는 산질화물(예를 들러, 실리콘 산질화물) 중 적어도 하나를 포함할 수 있다.
채널 핀 패턴들(121c)은 제1 방향(D1)으로 연장될 수 있으며, 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다. 이에 더해, 제1 방향(D1)으로 이격된 채널 핀 패턴들(121c) 사이에는 지지 패턴들(125b)이 게재될 수 있다. 일 실시예에 따르면, 채널 핀 패턴들(121c) 중 적어도 한 쌍의 채널 핀 패턴들(121c)은 제2 방향(D2)으로 서로 이격되어, 제1 방향(D1)으로 나란하게 연장될 수 있다. 이 때, 적어도 한 쌍의 채널 핀 패턴들(121c)의 측벽들 중 서로 인접한 측벽들은 동일한 지지 패턴(125)과 접할 수 있다.
버퍼 패턴(111b) 상에 소자 분리 패턴들(165a)이 배치될 수 있다. 이러한 소자 분리 패턴들(165a)은 채널 핀 패턴들(121c)의 상부를 노출할 수 있다. 즉, 소자 분리 패턴들(165a)은 채널 핀 패턴들(121c)의 제2 방향(D2)으로 마주하는 측벽들의 상부를 노출할 수 있다. 이에 더해, 소자 분리 패턴들(165a)은 지지 패턴들(125b)의 상부를 노출할 수 있다. 즉, 소자 분리 패턴들(165a)의 상면은 지지 패턴들(125b)의 상면보다 낮은 높이에 위치할 수 있다. 소자 분리 패턴들(165a)은 일 예로, O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass) 또는 TOSZ(Tonen SilaZene) 중 적어도 하나를 포함할 수 있다. 다른 예로, 소자 분리 패턴들(165a)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상술한 버퍼 패턴(111b), 채널 핀 패턴들(121c), 지지 패턴들(125b) 및 소자 분리 패턴들(165a)은 앞서 설명한 본 발명의 일 실시예 또는 다른 실시예에 따른 반도체 소자의 패턴 형성 방법을 이용하여 형성될 수 있다.
기판(100) 상에 채널 핀 패턴들(121c)을 가로지르는 게이트 구조체(GS)가 배치될 수 있다. 게이트 구조체(GS)는 제2 방향(D2)으로 연장되어 채널 핀 패턴들(121c)을 가로지르되, 소자 분리 패턴들(165a)에 의해 노출되는 채널 핀 패턴들(121c)의 상면 및 측면들을 덮을 수 있다. 게이트 구조체(GS)는 채널 핀 패턴들(121c)을 가로지르는 게이트 전극(185), 게이트 전극(185)의 양 측벽들 상의 게이트 스페이서들(181), 및 게이트 전극(185)과 게이트 스페이서들(181) 사이의 게이트 절연막(183)을 포함할 수 있다. 게이트 절연막(183)은 게이트 전극(185)과 채널 핀 패턴들(121c)에도 배치될 수 있고, 채널 핀 패턴들(121c)로부터 수평적으로 연장되어 소자 분리 패턴들(165a) 각각의 상면을 부분적으로 덮을 수 있다. 이러한 게이트 절연막(183)은 게이트 전극(185)의 바닥면을 따라 연장될 수 있다.
게이트 전극(185)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 스페이서들(181)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 게이트 절연막(183)은 적어도 하나의 고유전막을 포함할 수 있다. 일 예로, 게이트 절연막(183)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다.
도시되지는 않았지만, 게이트 구조체(GS)는 복수 개로 제공될 수 있고, 복수 개의 게이트 구조체들(GS)은 제1 방향(D1)으로 상호 이격되어, 채널 핀 패턴들(121c)을 가로지르는 제2 방향(D2)으로 연장될 수 있다.
게이트 구조체(GS) 양 측의 채널 핀 패턴들(121c) 상에 소스/드레인 영역들(SD)이 배치될 수 있다. 여기서, 소스/드레인 영역들(SD) 사이에 게재되고, 게이트 구조체(G)의 아래에 배치되는 채널 핀 패턴들(121c)은 트랜지스터들의 채널 영역들(CH)일 수 있다.
일 실시예에 따르면, 게이트 구조체(GS)를 형성하는 것은, 채널 핀 패턴들(121c)을 가로지르는 더미 게이트 패턴(미도시)을 형성하는 것, 더미 게이트 패턴(미도시)의 양 측벽에 게이트 스페이서들(181)을 형성하는 것, 더미 게이트 패턴(미도시)을 제거하여 게이트 스페이서들(181) 사이에 채널 핀 패턴들(121c)을 노출시키는 게이트 영역을 정의하는 것, 및 게이트 영역 내에 게이트 절연막(183) 및 게이트 전극(185)을 차례로 형성하는 것을 포함할 수 있다. 나아가, 일 실시예에 따르면, 게이트 전극(185)을 형성하기 전에, 더미 게이트 패턴(미도시) 양측의 채널 핀 패턴들(121c) 내에 소스 및 드레인 영역들(SD)이 형성될 수 있다.
다른 실시예에 따르면, 게이트 구조체(GS)를 형성하는 것은, 채널 핀 패턴들(121c)을 덮는 게이트 절연막(183) 및 게이트 도전막을 차례로 형성하는 것, 및 게이트 절연막(183) 및 게이트 도전막을 패터닝하는 것을 포함할 수 있다. 이 후, 게이트 전극(185)의 양 측벽들 상에 게이트 스페이서들(181)이 형성될 수 있다. 이와 같이, 게이트 구조체(GS)를 형성한 후에, 게이트 구조체(GS) 양측의 채널 핀 패턴들(121c) 내에 소스 및 드레인 영역들(SD)이 형성될 수 있다.
상술한 바와 같이 형성된 반도체 소자는, 그들에 인가된 스트레인의 열화가 최소화된 채널 핀 패턴들(121c)을 포함할 수 있다. 결과적으로, 본 발명의 개념에 따른 반도체 소자는 높은 전하 이동도 특성을 가질 수 있고, 이에 따라 반도체 소자의 전기적 특성이 향상될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 21을 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(paSS transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예들에 따른 전계 효과 트랜지스터는 구동 트랜지스터들(TD1, TD2), 전송 트랜지스터들(TT1, TT2) 및 부하 트랜지스터들(TL1, TL2) 중 하나일 수 있다.
제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제1 구동 트랜지스터(TD1)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제1 전송 트랜지스터(TT1)의 드레인 영역은 제1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제2 구동 트랜지스터(TD2)와 제2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제2 구동 트랜지스터(TD2)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제2 전송 트랜지스터(TT2)의 드레인 영역은 제2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제1 부하 트랜지스터(TL1)의 드레인 영역, 제1 구동 트랜지스터(TD1)의 드레인 영역 및 제1 전송 트랜지스터(TT1)의 소스 영역은 제1 노드(N1)에 해당한다. 제2 부하 트랜지스터(TL2)의 드레인 영역, 제2 구동 트랜지스터(TD2)의 드레인 영역 및 제2 전송 트랜지스터(TT2)의 소스 영역은 제2 노드(N2)에 해당한다. 제1 구동 트랜지스터(TD1)의 게이트 전극(185)(140) 및 제1 부하 트랜지스터(TL1)의 게이트 전극(185)(140)은 제2 노드(N2)에 전기적으로 연결되고, 제2 구동 트랜지스터(TD2)의 게이트 전극(185)(140) 및 제2 부하 트랜지스터(TL2)의 게이트 전극(185)(140)은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 및 제2 전송 트랜지스터들(TT1, TT2)의 게이트 전극(185)(140)들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제1 구동 트랜지스터(TD1), 제1 전송 트랜지스터(TT1), 및 제1 부하 트랜지스터(TL1)는 제1 하프 셀(H1)을 구성하고, 제2 구동 트랜지스터(TD2), 제2 전송 트랜지스터(TT2), 및 제2 부하 트랜지스터(TL2)는 제2 하프 셀(H2)을 구성할 수 있다.
본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 소자 및 그 제조 방법에 적용될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 22를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital aSSistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireleSS phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 22의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 23은 전자 시스템(도 22의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 22의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 버퍼층을 형성하는 것;
    상기 버퍼층 상에 채널층을 형성하는 것;
    상기 채널층을 관통하는 지지 패턴들을 형성하는 것; 및
    상기 버퍼층 및 상기 채널층을 패터닝하여 버퍼 패턴 및 채널 핀 패턴들을 형성하는 것을 포함하되,
    상기 채널층은 상기 버퍼층과 다른 격자 상수를 갖는 물질을 포함하고,
    상기 채널 핀 패턴들 각각은, 상기 지지 패턴들과 접하며 서로 마주하는 양 측벽들을 갖는 반도체 소자의 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 지지 패턴들은 상기 채널층의 형성 후에 형성되되,
    상기 지지 패턴들을 형성하는 것은:
    상기 채널층 내에 상기 버퍼층을 노출하는 개구부들을 형성하는 것; 및
    상기 개구부들 내에 절연 물질을 채우는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 지지 패턴들은 상기 채널층의 형성 전에 형성되고,
    상기 지지 패턴들을 형성하는 것은:
    상기 버퍼층 상에 지지막을 형성하는 것; 및
    상기 지지막을 패터닝하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 채널 핀 패턴들을 형성하는 것은:
    상기 채널층 상에 마스크 패턴들을 형성하는 것; 및
    상기 마스크 패턴들을 식각 마스크로 하는 식각 공정으로 상기 채널층을 식각하여 상기 채널 핀 패턴들을 정의하는 트렌치들을 형성하는 것을 포함하되,
    상기 마스크 패턴들 각각은 상기 지지 패턴들과 중첩되는 양 단부들(both end portions)을 포함하는 반도체 소자의 패턴 형성 방법.
  5. 제 4 항에 있어서,
    상기 마스크 패턴들은 상기 지지 패턴들 중 적어도 하나의 지지 패턴을 가로지르는 반도체 소자의 패턴 형성 방법.
  6. 제 4 항에 있어서,
    상기 트렌치들 내에 상기 채널 핀 패턴들의 상부를 노출하는 소자 분리 패턴들을 형성하는 것을 더 포함하되,
    상기 소자 분리 패턴들은 상기 지지 패턴들과 다른 물질로 형성되는 반도체 소자의 패턴 형성 방법.
  7. 제 1 항에 있어서,
    평면적 관점에서, 상기 지지 패턴들은 복수의 행과 열을 이루도록 형성되되,
    서로 인접한 행들의 상기 지지 패턴들은 일 방향을 따라 지그재그 형태로 배열되는 반도체 소자의 패턴 형성 방법.
  8. 기판 상의 버퍼 패턴;
    상기 버퍼 패턴 상의 채널 핀 패턴들, 상기 채널 핀 패턴들은 제1 방향으로 서로 마주하는 측벽들을 포함하고;
    상기 버퍼 패턴 상에 배치되고, 상기 채널 핀 패턴들의 상기 측벽들과 접하는 지지 패턴들;
    상기 버퍼 패턴 상에 배치되고, 상기 채널 핀 패턴들의 상부를 노출하는 소자 분리 패턴들; 및
    상기 제1 방향과 교차하는 제2 방향으로 상기 채널 핀 패턴들을 가로지르는 게이트 전극을 포함하고,
    상기 채널 핀 패턴들은 상기 버퍼 패턴과 격자 상수가 다른 물질을 포함하고, 상기 소자 분리 패턴들의 상면은 상기 지지 패턴들의 상면보다 낮은 높이에 위치하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 채널 핀 패턴들 중의 일부는 상기 제1 방향으로 서로 이격되되,
    상기 제1 방향으로 이격되는 채널 핀 패턴들 사이에는 상기 지지 패턴들이 게재되는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 채널 핀 패턴들은 상기 제2 방향으로 이격되는 적어도 한 쌍의 채널 핀 패턴들을 포함하되,
    상기 적어도 한 쌍의 채널 핀 패턴들의 측벽들 중 서로 인접한 측벽들은 동일한 지지 패턴과 접하는 반도체 소자.
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