KR20160132173A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 기판으로부터 돌출된 활성 패턴을 형성하는 것, 상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것, 상기 활성 패턴과 상기 희생 게이트 패턴 사이에 라이너막을 형성하는 것, 상기 희생 게이트 패턴의 양 측의 상기 활성 패턴 상에 소스/드레인 영역들을 형성하는 것, 상기 소스/드레인 영역들을 덮으며, 상기 희생 게이트 패턴의 상면보다 낮은 상면을 갖는 층간 절연막을 형성하는 것, 상기 층간 절연막 상에 상기 희생 게이트 패턴을 노출하는 캡핑 절연 패턴들을 형성하는 것, 및 상기 캡핑 절연 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 희생 게이트 패턴 및 상기 라이너막을 제거하여, 상기 활성 패턴을 노출하는 갭 영역을 형성하는 것을 포함하는 반도체 소자의 제조 방법이 제공된다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 전극 형성 공정의 공정 마진을 증대시키는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판으로부터 돌출된 활성 패턴을 형성하는 것; 상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것; 상기 활성 패턴과 상기 희생 게이트 패턴 사이에 라이너막을 형성하는 것; 상기 희생 게이트 패턴의 양 측의 상기 활성 패턴 상에 소스/드레인 영역들을 형성하는 것; 상기 소스/드레인 영역들을 덮으며, 상기 희생 게이트 패턴의 상면보다 낮은 상면을 갖는 층간 절연막을 형성하는 것; 상기 층간 절연막 상에 상기 희생 게이트 패턴을 노출하는 캡핑 절연 패턴들을 형성하는 것; 및 상기 캡핑 절연 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 희생 게이트 패턴 및 상기 라이너막을 제거하여, 상기 활성 패턴을 노출하는 갭 영역을 형성하는 것을 포함하고, 상기 활성 패턴은 상기 기판보다 격자 상수가 큰 물질을 포함하고, 상기 캡핑 절연 패턴들은 상기 라이너막과 식각 선택성을 갖는 물질을 포함한다.
일 실시예에 따르면, 상기 캡핑 절연 패턴들을 형성하는 것은, 상기 층간 절연막의 상기 상면을 덮으며 상기 희생 게이트 패턴의 상기 상면 상으로 연장되는 캡핑 절연막을 형성하는 것; 및 상기 희생 게이트 패턴이 노출되도록 상기 캡핑 절연막을 패터닝하는 것을 포함하는 수 있다.
일 실시예에 따르면, 상기 캡핑 절연막을 패터닝 하는 것은, 상기 캡핑 절연막 상에, 상기 캡핑 절연막의 일부를 노출하는 보호 절연 패턴들을 형성하는 것; 및 상기 보호 절연 패턴들이 형성된 상기 기판 상에 에치백(etch back) 공정을 수행하는 것을 포함하되, 상기 캡핑 절연막의 상기 일부는 상기 희생 게이트 패턴과 수직적으로 중첩되고, 상기 보호 절연 패턴들은 상기 캡핑 절연막과 식각 선택성을 갖는 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 캡핑 절연막을 형성하는 것은, 제1 캡핑 절연막 및 제2 캡핑 절연막을 순차적으로 형성하는 것을 포함하고, 상기 제1 및 제2 캡핑 절연막들 중 적어도 하나는 상기 라이너막과 식각 선택성을 갖는 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 캡핑 절연막들 중 어느 하나는 상기 라이너막과 동일한 물질을 포함하고, 상기 제1 및 제2 캡핑 절연막들 중 다른 하나는 상기 라이너막과 식각 선택성을 갖는 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 라이너막은 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 실리콘 붕소화 질화물(SiBN) 또는 실리콘 붕소화 탄화 질화물(SiCBN)을 포함하고, 상기 캡핑 절연막은 실리콘 산화탄화질화물(SiOCN)을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴과 상기 희생 게이트 패턴 사이에 식각 정지 패턴을 형성하는 것을 더 포함하고, 상기 식각 정지 패턴은 상기 라이너막 및 상기 캡핑 절연막과 식각 선택성을 갖는 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 기판과 상기 활성 패턴 사이에 버퍼 패턴을 형성하는 것을 더 포함하되, 상기 버퍼 패턴은, 상기 기판보다 큰 격자 상수를 갖되 상기 활성 패턴과는 다른 격자 상수를 갖는 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 버퍼 패턴은, 상기 버퍼 패턴의 상면으로부터 돌출된 돌출부를 포함하고, 상기 활성 패턴은 상기 돌출부의 상면 상에 배치될 수 있다.
일 실시예에 따르면, 상기 활성 패턴을 형성하는 것은, 상기 기판 상에 버퍼층을 형성하는 것; 상기 버퍼층 상에 활성층을 형성하는 것; 및 상기 활성층을 패터닝하여 상기 활성 패턴을 정의하는 트렌치들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 트렌치들의 형성 동안, 상기 버퍼층의 상부가 식각되어 상기 버퍼 패턴이 형성되고, 상기 돌출부는 상기 트렌치들에 의해 정의될 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 희생 게이트 패턴 아래의 제1 영역, 및 상기 희생 게이트 패턴 양 측의 제2 영역들을 포함하고, 상기 소스/드레인 영역들을 형성하는 것은, 상기 제2 영역들을 일부 리세스하여 상기 활성 패턴 내에 리세스 영역들을 형성하는 것; 및 상기 리세스 영역들에 의해 노출된 상기 활성 패턴을 씨드로 하는 선택적 에피택시얼 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 리세스 영역들의 형성 후, 상기 리세스 영역들에 의해 노출된 상기 활성 패턴 상에 열처리 공정 또는 플라즈마 공정을 수행하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 열처리 공정 또는 상기 플라즈마 처리 공정에 의해, 상기 소스/드레인 영역들과 상기 활성 패턴 사이에 배리어층이 형성될 수 있다.
일 실시예에 따르면, 상기 배리어층은 상기 활성 패턴과 동일한 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 리세스 영역들의 형성 전에, 상기 희생 게이트 패턴을 덮는 게이트 스페이서막을 형성하는 것을 포함하되, 상기 리세스 영역들이 형성되는 동안, 상기 게이트 스페이서막의 일부가 제거되어 상기 희생 게이트 측벽들 상에 게이트 스페이서들이 형성될 수 있다.
일 실시예에 따르면, 상기 갭 영역에 의해 노출되는 상기 라이너막의 일부가 제거되어, 상기 활성 패턴과 상기 게이트 스페이서들 사이에 라이너 패턴들이 형성될 수 있다.
일 실시예에 따르면, 상기 기판 상에 상기 활성 패턴들의 상부를 노출하는 소자 분리 패턴들을 형성하는 것을 더 포함하되, 상기 라이너막은 상기 소자 분리 패턴들의 상면, 및 상기 활성 패턴들의 상기 상부를 덮도록 형성될 수 있다.
일 실시예에 따르면, 상기 리세스 영역들이 형성되는 동안, 상기 희생 게이트 패턴에 의해 노출되는 상기 라이너막의 일부는 제거될 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 희생 게이트 패턴 아래의 제1 영역, 및 상기 희생 게이트 패턴 양 측의 제2 영역들을 포함하고, 상기 제1 영역의 상면은 상기 제2 영역들의 상면들과 동일 평면 상에 있고, 상기 소스/드레인 영역들을 형성하는 것은, 상기 제2 영역들을 씨드로 하는 선택적 에피택시얼 공정을 수행하여, 상기 제2 영역들 각각의 상기 상면 및 상부 측벽들을 덮는 클래딩층을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 영역들 상에 열처리 공정 또는 플라즈마 공정을 수행하여, 제2 영역들과 상기 클래딩층 사이에 배리어층을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 배리어층은 상기 활성 패턴과 동일한 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 클래딩층은, 상기 기판의 상면에 대해 실질적으로 네거티브하게 경사진 제1 측벽; 상기 기판의 상기 상면에 대해 실직적으로 포지티브하게 경사진 제2 측벽; 및 상기 제1 및 제2 측벽들과 연결되는 제3 측벽을 포함하되, 상기 기판에 인접한 상기 제3 측벽의 일단은 상기 제1 측벽의 일단과 연결되고, 상기 제3 측벽의 타단은 상기 제2 측벽의 일단과 연결될 수 있다.
일 실시예에 따르면, 상기 제3 측벽은 상기 기판의 상기 상면에 대해 실질적으로 수직일 수 있다.
일 실시예에 따르면, 상기 갭 영역 내에 상기 층간 절연막의 상기 상면보다 낮은 상면을 갖는 게이트 전극을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 실리콘 게르마늄을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판 상의 소자 분리 패턴들 사이로 돌출되는 활성 핀을 형성하는 것; 상기 활성 핀의 상면 및 측벽들을 덮는 라이너막을 형성하는 것; 상기 라이너막 상에 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것; 상기 희생 게이트 패턴의 양 측의 상기 활성 핀 상에 소스/드레인 영역들을 형성하는 것; 상기 소스/드레인 영역들을 덮되, 상기 희생 게이트 패턴의 상면보다 낮은 상면을 갖는 층간 절연막을 형성하는 것; 상기 층간 절연막 상에 상기 희생 게이트 패턴을 노출하는 캡핑 절연 패턴들을 형성하는 것; 및 상기 희생 게이트 패턴을 게이트 전극으로 교체하는 것을 포함하고, 상기 활성 핀은 상기 기판보다 격자 상수가 큰 물질을 포함하고, 상기 캡핑 절연 패턴들은 상기 라이너막과 식각 선택성을 갖는 물질을 포함한다.
일 실시예에 따르면, 상기 활성 핀은, 상기 희생 게이트 패턴 아래의 제1 영역 및 상기 희생 게이트 패턴 양 측의 제2 영역들을 포함하고, 상기 라이너막은 상기 제1 및 제2 영역들을 덮되, 상기 소스/드레인 영역들을 형성하는 것은, 상기 제2 영역들을 덮는 상기 라이너막을 제거하는 것; 및 상기 제2 영역들 상에 에피택시얼층을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 라이너막의 제거 후, 상기 기판 상에 열처리 공정 또는 플라즈마 처리 공정을 수행하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 열처리 공정 또는 상기 플라즈마 처리 공정은, 상기 에피택시얼층의 형성 전 또는 상기 에택시얼층의 형성 동안 수행될 수 있다.
일 실시예에 따르면, 상기 열처리 공정 또는 상기 플라즈마 처리 공정에 의해, 상기 에피택시얼층과 상기 활성 핀 사이에 배리어층이 형성될 수 있다.
일 실시예에 따르면, 상기 배리어층은 상기 활성 핀과 동일한 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 활성 핀과 상기 배리어층에 포함된 상기 원소는 게르마늄일 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들을 형성하는 것은, 상기 에피택시얼층의 형성 전에 상기 제2 영역들을 리세스하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 캡핑 절연 패턴들을 형성하는 것은, 상기 층간 절연막의 상기 상면을 덮으며 상기 희생 게이트 패턴의 상기 상면 상으로 연장되는 캡핑 절연막을 형성하는 것; 상기 캡핑 절연막 상에, 상기 캡핑 절연막의 일부를 노출하는 보호 절연 패턴들을 형성하는 것; 및 상기 보호 절연 패턴들이 형성된 상기 기판 상에 에치백(etch back) 공정을 수행하는 것을 포함하되, 상기 캡핑 절연막의 상기 일부는 상기 희생 게이트 패턴과 수직적으로 중첩되고, 상기 보호 절연 패턴들은 상기 캡핑 절연막과 식각 선택성을 갖는 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 캡핑 절연막을 형성하는 것은, 제1 캡핑 절연막 및 제2 캡핑 절연막을 순차적으로 형성하는 것을 포함하고, 상기 제1 및 제2 캡핑 절연막들 중 적어도 하나는 상기 라이너막과 식각 선택성을 갖는 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 희생 게이트 패턴을 게이트 전극으로 교체하는 것은, 상기 캡핑 절연 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 희생 게이트 패턴 및 상기 라이너막을 제거하여, 상기 활성 핀을 노출하는 갭 영역을 형성하는 것; 상기 갭 영역을 채우는 예비 게이트 전극을 형성하는 것; 및 상기 예비 게이트 전극을 리세스 하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 라이너막이 활성 패턴의 상부를 덮어, 활성 패턴이 희생 게이트 패턴의 형성 공정 중 노출되지 않을 수 있다. 이에 따라, 희생 게이트 패턴의 공정에서 활성 패턴의 손상이 방지 또는 감소될 수 있다.
더하여, 갭 영역들의 형성 시 식각 마스크로 이용되는 캡핑 절연 패턴들은 라이너막과 식각 선택성을 갖는 물질로 형성될 수 있다. 이에 따라, 희생 게이트 패턴 및 라이너막을 식각하여 갭 영역을 형성하는 동안, 캡핑 절연 패턴들의 제거가 최소화될 수 있다. 그 결과, 하부 층간 절연막의 손실이 방지되어 게이트 전극 형성 공정의 공정 마진이 증대될 수 있다. 결과적으로, 전기적 특성이 향상되고, 게이트 전극 형성 공정의 공정 마진이 증대된 반도체 소자의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 단면도로서, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 도면이다.
도 4 내지 도 17은 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면들로서, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 도면들이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 21은 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 버퍼 패턴(111)이 배치될 수 있고, 버퍼 패턴(111) 상에 활성 패턴들(121)이 배치될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 III-V족 화합물 반도체 기판일 수 있다.
버퍼 패턴(111)은 기판(100)과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 버퍼 패턴(111)의 격자 상수는 기판(100)의 격자 상수보다 클 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 버퍼 패턴(111)은 실리콘 게르마늄을 포함할 수 있다. 버퍼 패턴(111)은 기판(100)의 상면에 수직한 방향으로 돌출된 돌출부들(111p)을 포함할 수 있다. 버퍼 패턴(111)과 돌출부들(111p)은 서로 연결된 하나의 층의 일부일 수 있다.
활성 패턴들(121)은 돌출부들(111p)의 상면 상에 배치될 수 있다. 활성 패턴들(121)은 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열될 수 있다. 그리고, 활성 패턴들(121)은 제1 방향(D1) 및 제2 방향(D2) 모두에 수직한 제3 방향(D3)을 따라 버퍼 패턴(111)으로부터 돌출될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 기판(100)의 상면에 평행한 방향들일 수 있다. 한편, 돌출부들(111p)은 활성 패턴들(121)의 하면을 따라 제1 방향(D1)으로 연장될 수 있다.
버퍼 패턴(111)과 활성 패턴들(121)은 서로 동일한 격자 구조를 가지되, 서로 다른 격자 상수를 갖는 물질을 포함할 수 있다. 일 실시예에 따르면, 버퍼 패턴(111)은 활성 패턴들(121)보다 작은 격자 상수를 갖는 물질을 포함할 수 있다. 일 예로, 버퍼 패턴(111)은 Si1 - xGex을 포함하고, 활성 패턴들(121)은 Ge을 포함할 수 있다. 다른 예로, 버퍼 패턴(111)은 Si1 - zGez을 포함하고, 활성 패턴들(121)은 Si1-wGew (여기서, z<w)을 포함할 수 있다. 또 다른 예로, 버퍼 패턴(111)은 In1 -zGazAs을 포함하고, 활성 패턴들(121)은 In1 - wGawAs(여기서, z>w)을 포함할 수 있다. 이에 따라, 버퍼 패턴(111)은 활성 패턴들(121)에 압축성 스트레인(compressive strain )을 제공할 수 있다. 이 경우, 본 발명의 반도체 소자는 PMOSFET 일 수 있다. 다른 실시예에 따르면, 버퍼 패턴(111)은 활성 패턴들(121)보다 큰 격자 상수를 갖는 물질을 포함할 수 있다. 일 예로, 버퍼 패턴(111)은 Si1 -xGex을 포함하고, 활성 패턴들(121)은 Si1 - yGey (여기서, x>y)을 포함할 수 있다. 다른 예로, 버퍼 패턴(111)은 In1 - xGaxAs을 포함하고, 활성 패턴들(121)은 In1 - yGayAs (여기서, x<y)을 포함할 수 있다. 이에 따라, 버퍼 패턴(111)은 활성 패턴들(121)에 인장성 스트레인(tensile strain)을 제공할 수 있다. 이 경우, 본 발명의 반도체 소자는 NMOSFET 일 수 있다. 결론적으로, 버퍼 패턴(111)과 활성 패턴들(121)이 서로 다른 격자 상수를 가짐에 따라, 버퍼 패턴(111)은 스트레인이 완화된 상태일 수 있는 반면, 활성 패턴들(121)은 스트레인이 가해진 상태일 수 있다.
기판(100) 상에 소자 분리 패턴들(115)이 배치될 수 있다. 소자 분리 패턴들(115)은 활성 패턴들(121)의 상부를 노출할 수 있다. 소자 분리 패턴들(115)에 의해 노출된 활성 패턴들(121)의 상부는 활성 핀들(AF)로 정의될 수 있다. 소자 분리 패턴들(115)은 일 예로, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
기판(100) 상에, 활성 패턴들(121)을 가로지르는 게이트 구조체들(GS)이 배치될 수 있다. 게이트 구조체들(GS)은 제2 방향(D2)으로 연장되고, 제1 방향(D1)을 따라 배치될 수 있다. 게이트 구조체들(GS)은 활성 패턴들(121)의 상면 및 측벽들의 일부를 덮을 수 있다. 즉, 게이트 구조체들(GS)은 활성 패턴들(121)을 가로지르되, 활성 핀들(AF)의 상면 및 측면들을 덮을 수 있다. 이하에서, 게이트 구조체들(GS) 아래에 국소적으로 배치되는 활성 핀들(AF)은 채널 영역들(CH)로 지칭될 수 있다. 즉, 채널 영역들(CH)은 소자 분리 패턴들(115)에 의해 노출되고, 게이트 구조체들(GS) 아래에 국소적으로 배치되는 활성 패턴들(121)의 일부일 수 있다. 게이트 구조체들(GS)의 측벽들 상에 게이트 스페이서들(SP)이 배치될 수 있다. 게이트 스페이서들(SP)은 게이트 구조체들(GS)의 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서들(SP)은 일 예로, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화질화물과 같은 low-k 절연막을 포함할 수 있다. 한편, 활성 패턴들(121)은 게이트 구조체들(GS) 아래의 제1 영역들(R1), 및 게이트 구조체들(GS) 양 측의 제2 영역들(R2)을 포함할 수 있다. 제1 영역들(R1)의 상부는 채널 영역들(CH)에 해당할 수 있다. 본 실시예에서, 제1 영역들(R1)의 상면은 제2 영역들(R2)의 상면보다 높을 수 있다.
게이트 구조체들(GS) 각각은 게이트 전극(GE), 게이트 전극(GE) 상의 게이트 캡핑 패턴(GP), 및 게이트 전극(GE)과 게이트 스페이서들(SP) 사이의 게이트 유전 패턴(GD)을 포함할 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)과 활성 패턴들(121) 사이에도 배치될 수 있고, 활성 패턴들(121)로부터 수평적으로 연장되어 소자 분리 패턴들(115)의 상면을 부분적으로 덮을 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)의 하면을 따라 연장될 수 있다.
게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 유전 패턴(GD)은 적어도 하나의 고유전막을 포함할 수 있다. 일 예로, 게이트 유전 패턴(GD)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 캡핑 패턴(GP)은 일 예로, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
활성 패턴들(121)과 게이트 스페이서들(SP) 사이에 라이너 패턴들(126)이 배치될 수 있다. 라이너 패턴들(126)은 질화물 계열의 물질을 포함할 수 있다. 일 예로, 라이너 패턴들(126)은 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 실리콘 붕소화 질화물(SiBN), 또는 실리콘 붕소화 탄화 질화물(SiCBN)을 포함할 수 있다. 라이너 패턴들(126)은 게이트 스페이서들(SP)의 하면을 따라 제2 방향(D2)으로 연장될 수 있다.
게이트 구조체들(GS)의 양 측에 소스/드레인 영역들(SD)이 배치될 수 있다. 즉, 소스/드레인 영역들(SD)은 활성 패턴들(121)의 제2 영역들(R2) 상에 배치될 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(SD) 각각은 인접한 제2 영역(R2)의 상면 및 인접한 제1 영역(R1)의 상부 측벽을 씨드로 하여 형성된 에피택시얼층일 수 있다. 소스/드레인 영역들(SD)이 PMOSFET을 구성하는 경우, 소스/드레인 영역들(SD)은 채널 영역들(CH)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 활성 패턴들(121)이 SiGe을 포함하는 경우, 소스/드레인 영역들(SD)은 활성 패턴들(121)보다 큰 격자 상수를 갖는 SiGe층(즉, 활성 패턴들(121)보다 높은 게르마늄 농도를 갖는 SiGe층)을 포함할 수 있다. 소스/드레인 영역들(SD)이 NMOSFET을 구성하는 경우, 소스/드레인 영역들(SD)은 채널 영역들(CH)에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 활성 패턴들(121)이 SiGe을 포함하는 경우, 소스/드레인 영역들(SD)은 활성 패턴들(121)보다 격자 상수가 작은 Si층 또는 SiC층을 포함하거나, 활성 패턴들(121)보다 게르마늄 농도가 낮은 SiGe층을 포함할 수 있다. 소스/드레인 영역들(SD)은 p형 또는 n형의 도전형을 갖도록 불순물로 도핑될 수 있다.
소스/드레인 영역들(SD) 각각은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 하부 측벽(LSW), 및 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 상부 측벽(USW)을 가질 수 있다. 하부 측벽(LSW)의 일단과, 이에 인접한 상부 측벽(USW)의 일단은 서로 연결될 수 있다.
소스/드레인 영역들(SD)과 활성 패턴들(121) 사이에 배리어층(140)이 개재될 수 있다. 즉, 배리어층(140)은 소스/드레인 영역들(SD)과 제2 영역들(R2)의 상면 사이, 및 소스/드레인 영역들(SD)과 제1 영역들(R1)의 상부 측벽 사이에 개재될 수 있다. 배리어층(140)은 활성 패턴들(121)과 동일한 원소를 포함할 수 있다. 일 예로, 활성 패턴들(121)이 실리콘 게르마늄을 포함하는 경우, 배리어층(140)은 게르마늄을 포함할 수 있다. 일 실시예에 있어서, 활성 패턴들(121) 및 소스/드레인 영역들(SD)이 게르마늄을 포함하는 경우, 배리어층(140)의 게르마늄 농도는, 인접한 활성 패턴들(121)의 게르마늄 농도보다 크고, 인접한 소스/드레인 영역들(SD)의 게르마늄의 최대 농도보다 작을 수 있다. 배리어층(140)은 일 예로, 0nm 보다 크고 약 3nm보다 작은 두께를 가질 수 있다.
기판(100) 상에, 소스/드레인 영역들(SD) 및 게이트 구조체들(GS)의 측벽들을 덮는 하부 층간 절연막(150)이 배치될 수 있다. 하부 층간 절연막(150)의 상면은 게이트 구조체들(GS)의 상면과 공면을 이룰 수 있다. 하부 층간 절연막(150)은 일 예로, 실리콘 산화막 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 하부 층간 절연막(150)은 게이트 구조체들(GS)에 의해 덮이지 않는 소자 분리 패턴들(130)을 덮을 수 있다.
일 실시예에 따르면, 하부 층간 절연막(150) 상에 상부 층간 절연막(미도시)이 배치될 수 있다. 상부 층간 절연막은 게이트 구조체들(GS)의 상면을 덮을 수 있다. 상부 층간 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(150)을 관통하여 소스/드레인 영역들(SD)에 전기적으로 연결되는 제1 콘택 플러그들(미도시) 및 게이트 전극(GE)에 전기적으로 연결되는 제2 콘택 플러그(미도시)가 제공될 수 있다. 상부 층간 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 배치될 수 있다. 배선들은 제1 및 제2 콘택 플러그들을 통해 소스/드레인 영역들(SD) 및 게이트 전극(GE)에 전압이 인가되도록 구성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 단면도로서, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 도면이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 1 및 도 3을 참조하면, 활성 패턴들(121)은 게이트 구조체들(GS) 아래의 제1 영역들(R1) 및 게이트 구조체들(GS) 양 측의 제2 영역들(R2)을 포함할 수 있다. 본 실시예에서, 제2 영역들(R2)의 상면은 제1 영역들(R1)의 상면과 실질적으로 동일 평면 상에 있을 수 있다. 즉, 제1 영역들(R1)의 상면은 제2 영역들(R2)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 게이트 구조체들(GS) 아래에 국소적으로 배치되고, 소자 분리 패턴들(115)에 의해 노출되는 제1 영역들(R1)의 상부는 채널 영역들(CH)로 정의될 수 있다.
활성 패턴들(121)의 제2 영역들(R2) 상에 클래딩층들(145)이 배치될 수 있다. 클래딩층들(145)은 소자 분리 패턴들(115)에 의해 노출된 제2 영역들(R2)의 상면 및 측벽들을 덮을 수 있다. 일 실시예에 따르면, 클래딩층들(145)은 소자 분리 패턴들(115)에 의해 노출된 제2 영역들(R2)의 상면 및 측벽들을 씨드로 하여 성장된 에피택시얼층일 수 있다. 클래딩층들(145)이 PMOSFET을 구성하는 경우, 클래딩층들(145)은 채널 영역들(CH)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 활성 패턴들(121)이 SiGe을 포함하는 경우, 클래딩층들(145)은 활성 패턴들(121)보다 큰 격자 상수를 갖는 SiGe층(즉, 활성 패턴들(121)보다 높은 게르마늄 농도를 갖는 SiGe층)을 포함할 수 있다. 클래딩층들(145)이 NMOSFET을 구성하는 경우, 클래딩층들(145)은 채널 영역들(CH)에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 활성 패턴들(121)이 SiGe을 포함하는 경우, 클래딩층들(145)은 활성 패턴들(121)보다 격자 상수가 작은 Si층 또는 SiC층을 포함하거나, 활성 패턴들(121)보다 게르마늄 농도가 낮은 SiGe층을 포함할 수 있다. 클래딩층들(145)은 p형 또는 n형의 도전형을 갖도록 불순물로 도핑될 수 있다. 이에 더해, 클래딩층들(145)에 인접한 제2 영역들(R2)의 일부도 p형 또는 n형의 도전형을 갖도록 불순물로 도핑될 수 있다. 클래딩층들(145) 및 불순물이 도핑된 제2 영역들(R2)의 일부는 소스/드레인 영역들(SD)로 정의될 수 있다.
클래딩층들(145) 각각은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 제1 측벽(145S1), 기판(100)의 상면에 실질적으로 수직한 제2 측벽(145S2), 및 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 제3 측벽(145S3)을 가질 수 있다. 기판(100)에 인접한 제2 측벽(145S2)의 일단은 제1 측벽(145S1)의 일단에 연결되고, 제2 측벽(145S2)의 타단은 제3 측벽(145S3)의 일단에 연결될 수 있다.
클래딩층들(145)과 활성 패턴들(121) 사이에 배리어층(140)이 개재될 수 있다. 배리어층(140)은 클래딩층들(145)과 제2 영역들(R2)의 상면 사이, 및 클래딩층들(145)과 제2 영역들(R2)의 측벽들 사이에 개재될 수 있다. 배리어층(140)은 활성 패턴들(121)과 동일한 원소를 포함할 수 있다. 일 예로, 활성 패턴들(121)이 실리콘 게르마늄을 포함하는 경우, 배리어층(140)은 게르마늄을 포함할 수 있다. 일 실시예에 있어서, 활성 패턴들(121) 및 클래딩층들(145)이 게르마늄을 포함하는 경우, 배리어층(140)의 게르마늄 농도는, 인접한 활성 패턴들(121)의 게르마늄 농도보다 크고, 인접한 클래딩층들(145)의 게르마늄의 최대 농도보다 작을 수 있다. 배리어층(140)은 일 예로, 0nm 보다 크고 약 3nm보다 작은 두께를 가질 수 있다.
이하, 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 4 내지 도 16은 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면들로서, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 도면들이다.
도 4를 참조하면, 기판(100) 상에 버퍼층(110) 및 활성층(120)이 차례로 형성될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 III-V족 화합물 반도체 기판일 수 있다. 버퍼층(110)은 기판(100)과 다른 격자 상수를 갖는 물질로 형성될 수 있다. 버퍼층(110)은 기판(100)보다 격자 상수가 큰 물질로 형성될 수 있다. 이에 더해, 버퍼층(110)과 활성층(120)은 서로 동일한 격자 구조를 가지며, 서로 다른 격자 상수를 갖는 물질로 형성될 수 있다.
구체적으로, 본 발명의 일 실시예들에 따라 형성되는 반도체 소자가 PMOS 전계 효과 트랜지스터인 경우, 버퍼층(110)은 활성층(120)에 압축 스트레인(compressive strain)을 제공하도록 형성될 수 있다. 즉, 버퍼층(110)은 활성층(120)보다 작은 격자 상수를 가질 수 있다. 일 예로, 버퍼층(110)은 Si1 - xGex으로 형성되고, 활성층(120)은 Ge으로 형성될 수 있다. 다른 예로, 버퍼층(110)은 Si1 -zGez으로 형성되고, 활성층(120)은 Si1 - wGew (여기서, z<w)으로 형성될 수 있다. 또 다른 예로, 버퍼층(110)은 In1 - zGazAs으로 형성되고, 활성층(120)은 In1 - wGawAs (여기서, z>w)으로 형성될 수 있다. 이와 달리, 반도체 소자가 NMOS 전계 효과 트랜지스터인 경우, 버퍼층(110)은 활성층(120)에 인장 스트레인(tensile strain)을 제공하도록 형성될 수 있다. 즉, 버퍼층(110)은 활성층(120)보다 큰 격자 상수를 가질 수 있다. 일 예로, 버퍼층(110) Si1 - xGex으로 형성되고, 활성층(120)은 Si으로 형성될 수 있다. 다른 예로, 버퍼 층은 Si1 - xGex으로 형성되고, 활성층(120)은 Si1 - yGey (여기서, x>y)으로 형성될 수 있다. 또 다른 예로, 버퍼층(110)은 In1 - xGaxAs으로 형성되고, 활성층(120)은 In1 - yGayAs (여기서, x<y)으로 형성될 수 있다.
버퍼층(110)은 기판(100)을 씨드층으로 하는 에피택시얼 성장 공정을 수행하여 형성될 수 있고, 활성층(120)은 버퍼층(110)을 씨드층으로 하는 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 에피택시얼 성장 공정은 일 예로, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 일 실시예에 따르면, 버퍼층(110) 및 활성층(120)은 동일 챔버에서 연속적으로 형성될 수 있다. 이하 설명의 편의를 위해, 기판(100)은 실리콘 기판이고, 버퍼층(110) 및 활성층(120)은 실리콘 게르마늄(SiGe)으로 형성된 경우를 기준으로 설명한다.
도 5를 참조하면, 활성층(120)을 패터닝하여 활성 패턴들(121)을 정의하는 트렌치들(T)이 형성될 수 있다.
일 실시예에 따르면, 트렌치들(T)은 활성층(120) 상에 마스크 패턴들(미도시)을 형성하고, 이를 식각마스크로 하는 이방성 식각 공정을 수행하여 형성될 수 있다. 이에 더해, 이방성 식각 공정 동안, 버퍼층(110)의 상부가 식각되어 버퍼 패턴(111)이 형성될 수 있다. 버퍼 패턴(111)은 트렌치들(T)에 의해 정의되는 돌출부들(111p)을 포함할 수 있다. 즉, 활성 패턴들(121)은 돌출부들(111p)의 상면 상에 형성될 수 있다. 이와 같이 형성된 활성 패턴들(121)은 도 1에 도시된 바와 같이 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열될 수 있다.
이어서, 트렌치들(T) 내에 소자 분리 패턴들(115)이 형성될 수 있다. 소자 분리 패턴들(115)은 활성 패턴들(121)의 상부를 노출하도록 형성될 수 있다. 일 실시예에 따르면, 소자 분리 패턴들(115)을 형성하는 것은, 기판(100) 상에 트렌치들(T)을 채우며 활성 패턴들(121)을 덮는 소자 분리막을 형성한 후, 활성 패턴들(121)의 상면이 노출될 때까지 소자 분리막을 평탄화하는 것을 포함할 수 있다. 이 후, 평탄화된 소자 분리막을 리세스하여 활성 패턴들(121)의 상부를 노출하는 소자 분리 패턴들(115)이 형성될 수 있다. 소자분리 패턴들(115)에 의해 노출된 활성 패턴들(121)의 상부는 활성 핀들(AF)로 정의될 수 있다. 소자분리 패턴들(115)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 6을 참조하면, 기판(100) 상에 라이너막(125)이 형성될 수 있다. 라이너막(125)은 활성 패턴들(121)의 상부 및 소자 분리 패턴들(115)을 덮을 수 있다. 즉, 라이너막(125)은 활성 핀들(AF)의 상면 및 측벽들과, 소자 분리 패턴들(115)의 상면을 덮을 수 있다. 본 발명의 개념에 따르면, 라이너막(125)은 질화물 계열의 물질로 형성될 수 있다. 일 예로, 라이너막(125)은 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 실리콘 붕소화 질화물(SiBN), 또는 실리콘 붕소화 탄화 질화물(SiCBN)을 포함할 수 있다. 라이너막(125)은 원자층 증착(atomic layer deposition, ALD), 저압 화학 기상 증착(LPCVD) 또는 플라즈마 화학기상증착(PECVD) 또는 플라즈마 질화(plasma nitration) 공정에 의해 형성될 수 있다. 라이너막(125)은 후속 공정에서 활성 핀들(AF)의 손상을 방지할 수 있다. 예를 들어, 라이너막(125)에 덮인 활성 핀들(AF)은 후속의 희생 게이트 패턴(134, 도 7 참조)의 형성 공정에서 발생하는 열 또는 희생 게이트 패턴(134)에 포함된 산소 원자에 의해 산화되지 않을 수 있다.
도 7을 참조하면, 기판(100) 상에 희생 게이트 구조체들(SGS)이 형성될 수 있다. 희생 게이트 구조체들(SGS)은 제1 방향(D1, 도 1 참조)을 따라 배열되고, 제2 방향(D2, 도 2 참조)으로 연장되어 활성 패턴들(121)을 가로지를 수 있다.
희생 게이트 구조체들(SGS) 각각은 기판(100) 상에 차례로 적층된 식각 정지 패턴(132), 희생 게이트 패턴(134) 및 게이트 마스크 패턴(136)을 포함할 수 있다. 식각 정지 패턴(132) 및 희생 게이트 패턴(134)은 활성 핀들(AF)을 덮으며, 소자 분리 패턴들(115)의 상면 상으로 연장될 수 있다. 게이트 마스크 패턴(136)은 희생 게이트 패턴(134)의 상면 상에 배치되어, 희생 게이트 패턴(134)의 상면을 따라 연장될 수 있다. 희생 게이트 구조체들(SGS)은 기판(100) 상에 활성 핀들(AF)을 덮는 식각 정지막, 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 식각 정지막은 라이너막(125)과 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 식각 정지막은 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 희생 게이트막은 CVD(Chemical Vapor Deposition:), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
한편, 희생 게이트 구조체(SGS)가 활성 패턴(121)을 가로지르도록 형성됨에 따라, 제1 영역(R1) 및 제2 영역들(R2)이 활성 패턴(121)에 정의될 수 있다. 제1 영역(R1)은, 희생 게이트 구조체(SGS) 아래에 위치하고 희생 게이트 구조체(SGS)와 중첩되는, 활성 패턴의 일부분이다. 제2 영역들(R2)은, 희생 게이트 구조체(SGS)의 양 측에 위치하고 제1 영역(R1)에 의해 수평적으로 분리된 활성 패턴(AP)의 다른 부분들이다.
이어서, 기판(100) 상에 희생 게이트 구조체들(SGS)을 콘포말하게 덮는 게이트 스페이서막(138)이 형성될 수 있다. 게이트 스페이서막(138)은 일 예로, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 게이트 스페이서막(138)은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
도 8을 참조하면, 희생 게이트 구조체들(SGS) 양 측의 활성 패턴들(121)의 상부가 제거될 수 있다. 즉, 활성 패턴들(121)의 제2 영역들(R2)의 상부가 제거될 수 있다. 이에 따라, 활성 패턴들(121) 내에 리세스 영역들(RS)이 형성될 수 있다. 리세스 영역들(RS)의 바닥면은, 제1 영역들(R1)의 상면보다 낮은 제2 영역들(R2)의 상면에 의해 정의될 수 있다. 리세스 영역들(RS)은 제1 영역들(R1)을 일부 노출할 수 있다. 본 실시예에서, 리세스 영역들(RS)의 측면(즉, 리세스 영역들(RS)에 의해 노출된 제1 영역들(R1)의 상부 측벽)이 기판(100)의 상면에 수직한 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 도시된 바와 달리, 리세스 영역들(RS)의 측면은 볼록한 경사(convex slope)를 가질 수 있다.
일 실시예에 따르면, 활성 패턴들(121)을 제거하는 것은, 기판(100) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하는 것을 포함할 수 있다. 식각 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 식각 공정이 진행되는 동안, 게이트 스페이서막(138)이 함께 제거되어 희생 게이트 구조체들(SGS)의 측벽들 상에 게이트 스페이서들(SP)이 형성될 수 있다. 또한, 식각 공정이 진행되는 동안, 희생 게이트 구조체들(SGS)에 의해 노출된 라이너막(125)이 제거될 수 있다. 즉, 제2 영역들(R2)을 덮는 라이너막(125) 부분은 제거될 수 있다. 결과적으로, 라이너막(125)은 희생 게이트 구조체들(SGS)과 제1 영역들(R1) 사이 및 희생 게이트 구조체들(SGS)과 소자 분리 패턴들(115) 사이에 잔존될 수 있다.
도 9를 참조하면, 희생 게이트 구조체들(SGS) 양 측에 소스/드레인 영역들(SD)이 형성될 수 있다. 즉, 소스/드레인 영역들(SD)은 활성 패턴들(121)의 제2 영역들(R2) 상에 형성될 수 있다. 소스/드레인 영역들(SD)은 리세스 영역들(RS)을 채우도록 형성될 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)은 리세스 영역들(RS)에 의해 노출된 활성 패턴들(121)의 표면을 씨드로 하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 즉, 소스/드레인 영역들(SD)은 에피택시얼층을 포함할 수 있다. 소스/드레인 영역들(SD)이 PMOSFET을 구성하는 경우, 소스/드레인 영역들(SD)은 활성 핀들(AF)에 압축성 스트레인을 제공하는 물질로 형성될 수 있다. 일 예로, 활성 패턴들(121)이 SiGe을 포함하는 경우, 소스/드레인 영역들(SD)은 활성 패턴들(121)보다 큰 격자 상수를 갖는 SiGe층(즉, 활성 패턴들(121)보다 높은 게르마늄 농도를 갖는 SiGe층)으로 형성될 수 있다. 이와 달리, 소스/드레인 영역들(SD)이 NMOSFET을 구성하는 경우, 소스/드레인 영역들(SD)은 활성 핀들(AF)에 인장성 스트레인을 제공하는 물질로 형성될 수 있다. 일 예로, 활성 패턴들(121)이 SiGe을 포함하는 경우, 소스/드레인 영역들(SD)은 활성 패턴들(121)보다 격자 상수가 작은 Si층 또는 SiC층으로 형성되거나, 활성 패턴들(121)보다 게르마늄 농도가 낮은 SiGe층으로 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다. 소스/드레인 영역들(SD) p형 또는 n형의 도전형을 가질 수 있다.
소스/드레인 영역들(SD) 각각은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 하부 측벽(LSW), 및 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 상부 측벽(USW)을 가질 수 있다. 하부 측벽(LSW)과 일단과, 이에 인접한 상부 측벽(USW)의 일단은 서로 연결될 수 있다.
일 실시예에 따르면, 소스/드레인 영역들(SD)의 형성 전 또는 소스/드레인 영역들(SD)을 형성하는 동안, 기판(100) 상에 전처리 공정(preconditioning process)이 수행될 수 있다. 전처리 공정은 일 예로, 수소 등을 이용한 열처리 공정 또는 플라즈마 처리 공정일 수 있다. 열처리 공정 또는 플라즈마 처리 공정은 일 예로, 400℃ 이상의 온도에서 수행될 수 있다. 리세스 영역들(RS)을 형성하기 위한 식각 공정(일 예로, 건식 및/또는 습식 식각 공정)의 수행 후, 리세스 영역들(RS)에 의해 노출된 활성 패턴들(121)의 표면에 자연 산화막이 형성될 수 있다. 본 실시예에서와 같이, 활성 패턴들(121)이 Ge을 포함하는 경우(즉, 활성 패턴들(121)이 SiGe으로 형성된 경우), 그의 표면이 자연 산화되는 정도는, 활성 패턴들(121)이 Si으로 형성된 경우보다 더 심화될 수 있다. 따라서, 소스/드레인 영역들(SD)의 형성을 위한 에피택시얼 성장 공정의 수행 전 혹은 수행 동안 리세스 영역들(RS)에 의해 노출된 활성 패턴들(121)의 표면에 형성된 자연 산화막의 제거가 필요할 수 있다. 전처리 공정은, 이러한 자연 산화막의 제거를 위해 수행될 수 있다.
전처리 공정의 결과, 리세스 영역들(RS)에 의해 노출된 활성 패턴들(121)의 표면에 배리어층(140)이 형성될 수 있다. 즉, 소스/드레인 영역들(SD)과 활성 패턴들(121) 사이에 배리어층(140)이 형성될 수 있다. 배리어층(140)은 활성 패턴들(121)에 포함된 원소인 게르마늄을 포함할 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(SD)이 게르마늄을 포함하는 경우, 배리어층(140)의 게르마늄 농도는, 인접한 활성 패턴들(121)의 게르마늄 농도보다 크고, 인접한 소스/드레인 영역들(SD)의 게르마늄의 최대 농도보다 작을 수 있다. 배리어층(140)은, 전처리 공정의 수행 동안, 버퍼 패턴(111)의 게르마늄이 활성 패턴들(121)의 제2 영역들(R2)의 표면을 따라 확산되거나, 활성 패턴들(121) 내의 게르마늄이 리세스 영역들(RS)에 의해 노출된 표면으로 편석(segregation)되어 형성된 것일 수 있다. 배리어층(140)은 일 예로, 0nm 보다 크고 약 3nm보다 작은 두께를 가지도록 형성될 수 있다.
상술한 바와 같이 소스/드레인 영역들(SD)을 형성하는 것은, 제2 영역들(R2)의 상부를 제거하여 리세스 영역들(RS)을 형성하는 것, 및 리세스 영역들(RS)에 의해 노출된 활성 패턴들(121)을 씨드로 하는 선택적 에피택시얼 공정을 수행하는 것을 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제2 영역들(R2)의 상부를 제거하기 위한 공정은 생략될 수 있다. 이에 대해, 도 10 및 도 11을 참조하여 상세히 설명한다.
도 10을 참조하면, 도 7의 결과물 상에 이방성 식각 공정이 수행될 수 있다. 이방성 식각 공정은, 제2 영역들(R2)의 상면 및 측벽들과, 희생 게이트 구조체들(SGS) 양 측의 소자 분리 패턴들(115)의 상면이 노출될 때까지 수행될 수 있다. 그 결과, 희생 게이트 구조체들(SGS)의 측벽들 상에 게이트 스페이서들(SP)이 형성될 수 있다. 또한, 희생 게이트 구조체들(SGS)에 의해 노출된 라이너막(125)은 제거될 수 있다. 이방성 식각 공정은 일 예로, 반응성 이온 식각 공정을 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 한편, 이방성 식각 공정 동안, 희생 게이트 구조체들(SGS)의 상면이 노출되어, 게이트 마스크 패턴들(164)이 일부 식각될 수 있다. 본 실시예의 경우, 도 8의 경우와 달리, 제2 영역들(R2)의 제거 공정이 생략됨에 따라, 제1 영역들(R1)의 상면은 제2 영역들(R2)의 상면과 실질적으로 동일 평면 상에 위치할 수 있다. 즉, 제1 영역들(R1)의 상면은 제2 영역들(R2)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 11을 참조하면, 희생 게이트 구조체들(SGS)의 양 측에 클래딩층들(145)이 형성될 수 있다. 즉, 클래딩층들(145)은 활성 패턴들(121)의 제2 영역들(R2) 상에 형성될 수 있다. 일 실시예에 따르면, 클래딩층들(145) 소자 분리 패턴들(115)에 의해 노출된 제2 영역들(R2)의 상면 및 측벽들을 씨드로 하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 즉, 클래딩층들(145)은 에피택시얼층일 수 있다. 클래딩층들(145)이 PMOSFET을 구성하는 경우, 클래딩층들(145)은 활성 핀들(AF)에 압축성 스트레인을 제공하는 물질로 형성될 수 있다. 일 예로, 활성 패턴들(121)이 SiGe을 포함하는 경우, 클래딩층들(145)은 활성 패턴들(121)보다 큰 격자 상수를 갖는 SiGe층(즉, 활성 패턴들(121)보다 높은 게르마늄 농도를 갖는 SiGe층)으로 형성될 수 있다. 이와 달리, 클래딩층들(145)이 NMOSFET을 구성하는 경우, 클래딩층들(145)은 활성 핀들(AF)에 인장성 스트레인을 제공하는 물질로 형성될 수 있다. 일 예로, 활성 패턴들(121)이 SiGe을 포함하는 경우, 클래딩층들(145)은 활성 패턴들(121)보다 격자 상수가 작은 Si층 또는 SiC층으로 형성되거나, 활성 패턴들(121)보다 게르마늄 농도가 낮은 SiGe층으로 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 클래딩층들(145)에 불순물이 도핑될 수 있다. 일 실시예에 따르면, 불순물의 도핑 중, 제2 영역들(R2)의 일부도 불순물로 도핑될 수 있다. 클래딩층들(145) 및 불순물이 도핑된 제2 영역들(R2)의 일부는 소스/드레인 영역들(SD)로 정의될 수 있다. 소스/드레인 영역들(SD)은 p형 또는 n형의 도전형을 가질 수 있다.
클래딩층들(145) 각각은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 제1 측벽(145S1), 기판(100)의 상면에 실질적으로 수직한 제2 측벽(145S2), 및 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 제3 측벽(145S3)을 가질 수 있다. 기판(100)에 인접한 제2 측벽(145S2)의 일단은 제1 측벽(145S1)의 일단에 연결되고, 제2 측벽(145S2)의 타단은 제3 측벽(145S3)의 일단에 연결될 수 있다.
일 실시예에 따르면, 클래딩층들(145)의 형성 전 또는 클래딩층들(145)을 형성하는 동안, 도 9를 참조하여 설명한 전처리 공정이 기판(100) 상에 수행될 수 있다. 전처리 공정은 일 예로, 수소 등을 이용한 열처리 공정 또는 플라즈마 처리 공정일 수 있다. 열처리 공정 또는 플라즈마 처리 공정은 일 예로, 400℃ 이상의 온도에서 수행될 수 있다. 전처리 공정은 소자 분리 패턴들(115)에 의해 노출된 제2 영역들(R2)의 표면에 형성된 자연 산화막을 제거하기 위해 수행될 수 있다. 전처리 공정의 결과, 소자 분리 패턴들(115)에 의해 노출된 제2 영역들(R2)의 표면에 배리어층(140)이 형성될 수 있다. 즉, 배리어층(140)은 클래딩층들(145)과 제2 영역들(R2)의 상면 사이, 및 클래딩층들(145)과 제2 영역들(R2)의 측벽들 사이에 형성될 수 있다. 배리어층(140)은 활성 패턴들(121)에 포함된 원소인 게르마늄을 포함할 수 있다. 일 실시예에 있어서, 클래딩층들(145)이 게르마늄을 포함하는 경우, 배리어층(140)의 게르마늄 농도는, 인접한 활성 패턴들(121)의 게르마늄 농도보다 크고, 인접한 클래딩층들(145)의 게르마늄의 최대 농도보다 작을 수 있다. 배리어층(140)은, 전처리 공정의 수행 동안, 버퍼 패턴(111)의 게르마늄이 활성 패턴들(121)의 제2 영역들(R2)의 표면을 따라 확산되거나, 활성 패턴들(121) 내의 게르마늄이 소자 분리 패턴들(115)에 의해 노출된 제2 영역들(R2)의 표면으로 편석(segregation)되어 형성된 것일 수 있다. 배리어층(140)은 일 예로, 0nm 보다 크고 약 3nm보다 작은 두께를 가지도록 형성될 수 있다.
이어서, 반도체 소자의 제조 공정이 계속된다. 이하 설명의 편의를 위해, 도 9의 결과물 상에 후속 공정이 수행되는 경우에 대해 설명한다.
도 12를 참조하면, 소스/드레인 영역들(SD)이 형성된 기판(100) 상에, 희생 게이트 패턴들(134)의 상면을 노출하는 하부 층간 절연막(150)이 형성될 수 있다.
상세하게, 먼저 소스/드레인 영역들(SD) 및 희생 게이트 구조체들(SGS)을 덮는 하부 층간 절연막(150)이 형성될 수 있다. 하부 층간 절연막(150)은 일 예로, 실리콘 산화막 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 이 후, 희생 게이트 패턴들(134)의 상면을 노출시키기 위한 평탄화 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 평탄화 공정이 수행되는 동안, 게이트 마스크 패턴들(136), 하부 층간 절연막(150)의 일부, 및 게이트 스페이서들(SP)의 일부가 제거될 수 있다. 그 결과, 희생 게이트 패턴들(134)이 노출될 수 있고, 희생 게이트 패턴들(134)의 상면, 게이트 스페이서들(SP)의 상면, 및 하부 층간 절연막(150)의 상면은 실질적으로 공면을 이룰 수 있다.
도 13을 참조하면, 하부 층간 절연막(150)이 리세스될 수 있다. 하부 층간 절연막(150)의 리세스는, 하부 층간 절연막(150)을 선택적으로 제거하는 식각 공정을 이용하여 수행될 수 있다. 즉, 식각 공정은 희생 게이트 패턴들(134) 및 게이트 스페이서들(SP)에 대해 충분한 식각 선택비를 갖는 에천트를 이용하여 수행될 수 있다. 그 결과, 하부 층간 절연막(150)은 희생 게이트 패턴들(134)의 상면보다 낮은 상면을 가질 수 있다. 또한, 게이트 스페이서들(SP)의 측벽이 일부 노출될 수 있다.
도 14를 참조하면, 도 13의 결과물 상에 캡핑 절연막(152)이 콘포말하게 형성될 수 있다. 콘포말하게 형성된 캡핑 절연막(152)은, 하부 층간 절연막(150)의 상면을 덮으며 희생 게이트 패턴들(134)의 상면 상으로 연장될 수 있다. 이에 따라 캡핑 절연막(152)의 상면은 단차를 가질 수 있다. 캡핑 절연막(152)은 희생 게이트 패턴(134), 식각 정지 패턴(132), 및 라이너막(125)과 식각 선택성을 갖는 질화막 계열의 물질을 포함할 수 있다. 일 예로, 캡핑 절연막(152)은 실리콘 산화탄화질화물(SiOCN)을 포함할 수 있다. 캡핑 절연막(152)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막으로 형성될 수 있다. 일 실시예에 있어서, 캡핑 절연막(152)은 하부 층간 절연막(150)에 인접한 제1 캡핑 절연막(154), 및 제1 캡핑 절연막(154) 상의 제2 캡핑 절연막(156)을 포함할 수 있다. 제1 및 제2 캡핑 절연막들(154, 156) 중 적어도 하나는 실리콘 산화탄화질화물(SiOCN)을 포함할 수 있다. 일 예로, 제1 캡핑 절연막(154)은 라이너막(125)과 동일한 물질(예를 들면, 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 실리콘 붕소화 질화물(SiBN), 또는 실리콘 붕소화 탄화 질화물(SiCBN))을 포함하고, 제2 캡핑 절연막(156)은 실리콘 산화탄화질화물(SiOCN)을 포함할 수 있다. 다른 예로, 제1 캡핑 절연막(154)은 실리콘 산화탄화질화물(SiOCN)을 포함하고, 제2 캡핑 절연막(156)은 라이너막(125)과 동일한 물질을 포함할 수 있다. 또 다른 예로, 제1 및 제2 캡핑 절연막들(154, 156) 모두는 실리콘 산화탄화질화물(SiOCN)을 포함할 수 있다. 이 경우, 캡핑 절연막(152)은 실질적으로 단일막일 수 있다. 캡핑 절연막(152)은 일 예로, 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 형성될 수 있다.
이어서, 캡핑 절연막(152) 상에 보호 절연막을 콘포말하게 형성한 후, 캡핑 절연막(152)이 노출되도록 보호 절연막을 평탄화하는 공정이 수행될 수 있다. 그 결과, 캡핑 절연막(152)의 상면을 부분적으로 노출하는 보호 절연 패턴들(158)이 형성될 수 있다. 보호 절연막은 캡핑 절연막(152)과 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 보호 절연막은 실리콘 산화막을 포함할 수 있으며, 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 형성될 수 있다. 보호 절연막의 평탄화는 에치백 또는 CMP 공정을 이용하여 수행될 수 있다. 보호 절연 패턴들(158)에 의해 노출되는, 캡핑 절연막(152) 부분은 희생 게이트 패턴들(134)과 수직적으로 중첩될 수 있다. 보호 절연 패턴들(158)은 캡핑 절연막(152)의 다른 일부, 및 하부 층간 절연막(150)과 수직적으로 중첩될 수 있다.
도 15를 참조하면, 보호 절연 패턴들(158)에 의해 노출되는 캡핑 절연막(152)이 일부 제거되어 희생 게이트 패턴들(134)이 노출될 수 있다. 캡핑 절연막(152)을 제거하는 것은 일 예로, 기판(100) 상에 에치백 공정을 수행하는 것을 포함할 수 있다. 에치백 공정은 보호 절연 패턴들(158)에 대해 식각 선택성을 갖는 에천트를 이용하여 수행될 수 있다. 그 결과, 캡핑 절연막(152)이 패터닝되어 희생 게이트 패턴들(134)을 노출하는 캡핑 절연 패턴들(152a)이 형성될 수 있다. 일 실시예에 있어서, 캡핑 절연 패턴들(152a)은 제1 및 제2 캡핑 절연막들(154, 156)이 각각 패터닝되어 형성된 제1 캡핑 절연 패턴(154a) 및 제2 캡핑 절연 패턴(156a)을 포함할 수 있다. 에치백 공정의 수행 후, 보호 절연 패턴들(158)은 캡핑 절연 패턴들(152a) 상에 잔류될 수 있으나, 본 발명의 실시예들이 이에 제한되는 것은 아니다. 다른 실시예에 따르면, 에치백 공정이 수행되는 동안, 보호 절연 패턴들(158)은 전부 제거될 수도 있다. 한편, 에치백 공정의 결과, 게이트 스페이서들(SP)도 노출될 수 있다.
도 16을 참조하면, 희생 게이트 패턴(134), 식각 정지 패턴(132), 및 라이너막(125)이 제거되어, 게이트 스페이서들(SP)사이에서 활성 핀들(AF)을 노출하는 갭 영역들(160)이 형성될 수 있다. 갭 영역들(160)을 형성하는 것은, 게이트 스페이서들(SP), 하부 층간절연막(150), 및 식각 정지 패턴(132)에 대하여 식각 선택성을 갖는 에천트를 이용하는 식각 공정으로 희생 게이트 패턴(134)을 식각하는 것을 포함할 수 있다. 이에 더하여, 갭 영역들(160)을 형성하는 것은, 식각 정지 패턴(132)을 식각하여 라이너막(125)을 노출하는 것, 및 노출된 라이너막(125)을 식각하여 활성 핀들(AF)을 노출하는 것을 포함할 수 있다. 갭 영역들(160)이 형성되는 동안, 보호 절연 패턴들(158)은 완전히 제거되는 반면, 캡핑 절연 패턴들(152a)은 완전하게 제거되지 않고 하부 층간 절연막(150) 상에 잔류될 수 있다. 즉, 갭 영역들(160)이 형성되는 동안, 캡핑 절연 패턴들(152a)은 그 아래의 하부 층간 절연막(150)을 보호할 수 있다.
캡핑 절연 패턴들(152a)이 라이너막(125)과 동일한 물질로 형성되는 경우, 라이너막(125)이 제거되는 동안 캡핑 절연 패턴들(152a)도 함께 제거되어 하부 층간 절연막(150)이 노출될 수 있다. 하부 층간 절연막(150)이 노출될 경우, 갭 영역들(160)의 형성 공정 및/또는 후속 공정(일 예로, 세정 공정)의 진행 동안 하부 층간 절연막(150)의 손실이 발생되어, 그의 상면의 높이가 낮아질 수 있다. 이는 후속에 형성될 게이트 전극(GE, 도 2 참조)을 원하는 높이로 형성하는 데 제약이 될 수 있다. 본 발명의 개념에 따르면, 캡핑 절연 패턴들(152a)이 라이너막(125)과 식각 선택성을 갖는 물질을 포함함에 따라, 라이너막(125)이 제거되는 동안 캡핑 절연 패턴들(152a)의 제거가 최소화될 수 있다. 그 결과, 하부 층간 절연막(150)의 손실을 방지하여, 게이트 전극(GE) 형성 공정의 공정 마진을 증대시킬 수 있다.
한편, 갭 영역들(160)이 형성되는 동안, 게이트 스페이서들(SP)도 일부 식각될 수 있다. 또한, 라이너막(125)이 패터닝되어 게이트 스페이서들(SP) 아래에 국소적으로 배치되는 라이너 패턴들(126)이 형성될 수 있다. 라이너 패턴들(126)은 활성 패턴들(121)과 게이트 스페이서들(SP) 사이에 배치되어, 게이트 스페이서들(SP)의 바닥면을 따라 제2 방향(D2)으로 연장될 수 있다.
도 17을 참조하면, 갭 영역들(160) 내에 예비 게이트 유전 패턴(PGD) 및 예비 게이트 전극(PGE)이 형성될 수 있다. 구체적으로, 기판(100) 상에 게이트 유전막이 형성되어, 갭 영역들(160)의 일부를 채울 수 있다. 게이트 유전막은 활성 핀들(AF)을 덮도록 형성될 수 있다. 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 게이트 유전막 상에 게이트막이 형성되어, 갭 영역들(160)의 잔부를 채울 수 있다. 게이트막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 게이트 유전막 및 게이트 막을 평탄화한 하여 예비 게이트 유전 패턴(PGD) 및 예비 게이트 전극(PGE)이 형성될 수 있다. 평탄화 공정은 에치백 및/또는 CMP 공정을 포함할 수 있다. 평탄화 공정에 의해, 캡핑 절연 패턴들(152a)이 전부 제거될 수 있고, 하부 층간 절연막(150)의 상면이 노출될 수 있다. 또한, 평탄화 공정에 의해 게이트 스페이서들(SP)의 상면들이 노출될 수 있다. 예비 게이트 유전 패턴(PGD)은 예비 게이트 전극(PGE)의 바닥면을 따라 연장될 수 있고, 예비 게이트 전극(PGE)의 양 측벽들 상에 배치되어 예비 게이트 전극(PGE)과 게이트 스페이서들(SP) 사이에 개재될 수 있다.
다시 도 2를 참조하면, 예비 게이트 전극(PGE)의 상부가 리세스되어 게이트 전극(GE)이 형성될 수 있다. 상세하게, 예비 게이트 전극(PGE)의 리세스는 예비 게이트 전극(PGE)을 선택적으로 제거하는 식각 공정을 이용하여 수행될 수 있다. 일 실시예에 있어서, 식각 공정은 게이트 전극(GE)의 상면이 하부 층간 절연막(150)의 상면보다 낮은 레벨에 위치할 때까지 수행될 수 있다. 즉, 게이트 전극(GE)의 상면은 하부 층간 절연막(150)의 상면보다 낮을 수 있다. 이 후, 게이트 전극(GE)의 상면보다 높은 레벨에 위치하는 예비 게이트 유전 패턴(PGD)이 제거되어 게이트 유전 패턴(GD)이 형성될 수 있다.
이어서, 게이트 전극(GE) 상에 게이트 캡핑 패턴(GP)이 형성될 수 있다. 상세하게, 게이트 캡핑막이 형성되어 갭 영역들(160)의 잔부를 채울 수 있다. 이 후, 게이트 캡핑막을 평탄화하여 게이트 캡핑 패턴(GP)이 형성될 수 있다. 게이트 캡핑막의 평탄화(일 예로, CMP 공정)는 하부 층간 절연막(150)이 노출될 때까지 수행될 수 있다. 게이트 캡핑막은 일 예로, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 게이트 캡핑막은 CVD 공정에 의해 형성될 수 있다. 게이트 전극(GE) 아래에 배치되는 활성 핀들(AF)은 채널 영역들(CH)로 정의될 수 있다. 수평적 위치에서, 채널 영역들(CH)은 소스/드레인 영역들(SD) 사이에 게재될 수 있다. 게이트 유전 패턴(GD), 게이트 전극(GE), 및 게이트 캡핑 패턴(GP)은 게이트 구조체(GS)로 정의될 수 있다. 게이트 구조체는 제2 방향(D2)으로 연장될 수 있다.
일 실시예에 따르면, 하부 층간 절연막(150) 상에 상부 층간 절연막(미도시)이 형성될 수 있다. 상부 층간 절연막은 게이트 구조체들(GS)의 상면을 덮을 수 있다 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(150)을 관통하여 소스/드레인 영역들(SD)을 노출하는 제1 콘택 홀들(미도시)이 형성될 수 있다. 제1 콘택 홀들을 형성하는 식각 공정에 의해, 소스/드레인 영역들(SD)의 상부가 부분적으로 제거될 수 있다. 상부 층간 절연막 및 하부 층간 절연막(150)을 관통하여 게이트 전극(GE)을 노출하는 제2 콘택 홀(미도시)이 형성될 수 있다. 이 후, 제1 콘택 홀들을 채우는 제1 콘택 플러그들, 및 제2 콘택 홀을 채우는 제2 콘택 플러그가 형성될 수 있다. 상부 층간 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 배선들은 제1 및 제2 콘택 플러그들을 통해 소스/드레인 영역들(SD) 및 게이트 전극(GE)에 전압을 인가하도록 구성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 라이너막이 활성 패턴의 상부를 덮어, 활성 패턴이 희생 게이트 패턴의 형성 공정 중 노출되지 않을 수 있다. 이에 따라, 희생 게이트 패턴의 공정에서 활성 패턴의 손상이 방지 또는 감소될 수 있다. 더하여, 갭 영역들의 형성 시 식각 마스크로 이용되는 캡핑 절연 패턴들은 라이너막과 식각 선택성을 갖는 물질로 형성될 수 있다. 이에 따라, 희생 게이트 패턴 및 라이너막을 식각하여 갭 영역을 형성하는 동안, 캡핑 절연 패턴들의 제거가 최소화될 수 있다. 그 결과, 하부 층간 절연막의 손실이 방지되어 게이트 전극 형성 공정의 공정 마진이 증대될 수 있다. 결과적으로, 전기적 특성이 향상되고, 게이트 전극 형성 공정의 공정 마진이 증대된 반도체 소자의 제조 방법이 제공될 수 있다.
도시하지는 않았지만, 도 12 내지 도 17에서 설명한 제조 공정들은 도 11의 결과물 상에 수행될 수 있고, 그에 따라 도 3의 반도체 소자가 형성될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 18을 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(paSS transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예들에 따른 트랜지스터들은 구동 트랜지스터들(TD1, TD2), 전송 트랜지스터들(TT1, TT2) 및 부하 트랜지스터들(TL1, TL2)중의 하나일 수 있다.
제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제1 구동 트랜지스터(TD1)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제1 전송 트랜지스터(TT1)의 드레인 영역은 제1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제2 구동 트랜지스터(TD2)와 제2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제2 구동 트랜지스터(TD2)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제2 전송 트랜지스터(TT2)의 드레인 영역은 제2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제1 부하 트랜지스터(TL1)의 드레인 영역, 제1 구동 트랜지스터(TD1)의 드레인 영역 및 제1 전송 트랜지스터(TT1)의 소스 영역은 제1 노드(N1)에 해당한다. 제2 부하 트랜지스터(TL2)의 드레인 영역, 제2 구동 트랜지스터(TD2)의 드레인 영역 및 제2 전송 트랜지스터(TT2)의 소스 영역은 제2 노드(N2)에 해당한다. 제1 구동 트랜지스터(TD1)의 게이트 전극(GE) 및 제1 부하 트랜지스터(TL1)의 게이트 전극(GE)은 제2 노드(N2)에 전기적으로 연결되고, 제2 구동 트랜지스터(TD2)의 게이트 전극(GE) 및 제2 부하 트랜지스터(TL2)의 게이트 전극(GE)은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 및 제2 전송 트랜지스터들(TT1, TT2)의 게이트 전극(GE)들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제1 구동 트랜지스터(TD1), 제1 전송 트랜지스터(TT1), 및 제1 부하 트랜지스터(TL1)는 제1 하프 셀(H1)을 구성하고, 제2 구동 트랜지스터(TD2), 제2 전송 트랜지스터(TT2), 및 제2 부하 트랜지스터(TL2)는 제2 하프 셀(H2)을 구성할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital aSSistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireleSS phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 20을 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
임베디드 메모리(1213)는 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 임베디드 메모리(1213)는 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 임베디드 메모리(1213)는 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 임베디드 메모리(1213)는 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
임베디드 메모리(1213)는 SRAM일 수 있다. SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. SRAM이 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 전자 장치(1200)가 구현될 수 있다. 나아가, SRAM이 반도체 칩(1210)에 임베디드되면, 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
캐시 메모리(1215)는 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 반도체 칩(1210) 위에 실장될 수 있다. 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 캐시 데이터(DATc)는 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐시 메모리(1215)가 이용되는 경우, 프로세서(1211)가 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 캐시 메모리(1215)가 이용되는 경우, 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 20에서, 캐시 메모리(1215)는 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 캐시 메모리(1215)는 프로세서(1211)에 포함되도록 구성될 수 있다. 도 20은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
프로세서(1211), 임베디드 메모리(1213) 및 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 프로세서(1211), 임베디드 메모리(1213) 및 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
전자 시스템(도 19의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 21은 전자 시스템(도 19의 1100)이 모바일 폰(2000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 19의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판으로부터 돌출된 활성 패턴을 형성하는 것;
    상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것;
    상기 활성 패턴과 상기 희생 게이트 패턴 사이에 라이너막을 형성하는 것;
    상기 희생 게이트 패턴의 양 측의 상기 활성 패턴 상에 소스/드레인 영역들을 형성하는 것;
    상기 소스/드레인 영역들을 덮으며, 상기 희생 게이트 패턴의 상면보다 낮은 상면을 갖는 층간 절연막을 형성하는 것;
    상기 층간 절연막 상에 상기 희생 게이트 패턴을 노출하는 캡핑 절연 패턴들을 형성하는 것; 및
    상기 캡핑 절연 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 희생 게이트 패턴 및 상기 라이너막을 제거하여, 상기 활성 패턴을 노출하는 갭 영역을 형성하는 것을 포함하고,
    상기 활성 패턴은 상기 기판보다 격자 상수가 큰 물질을 포함하고,
    상기 캡핑 절연 패턴들은 상기 라이너막과 식각 선택성을 갖는 물질을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 캡핑 절연 패턴들을 형성하는 것은:
    상기 층간 절연막의 상기 상면을 덮으며 상기 희생 게이트 패턴의 상기 상면 상으로 연장되는 캡핑 절연막을 형성하는 것; 및
    상기 희생 게이트 패턴이 노출되도록 상기 캡핑 절연막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 캡핑 절연막을 패터닝 하는 것은:
    상기 캡핑 절연막 상에, 상기 캡핑 절연막의 일부를 노출하는 보호 절연 패턴들을 형성하는 것; 및
    상기 보호 절연 패턴들이 형성된 상기 기판 상에 에치백(etch back) 공정을 수행하는 것을 포함하되,
    상기 캡핑 절연막의 상기 일부는 상기 희생 게이트 패턴과 수직적으로 중첩되고, 상기 보호 절연 패턴들은 상기 캡핑 절연막과 식각 선택성을 갖는 물질을 포함하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 캡핑 절연막을 형성하는 것은, 제1 캡핑 절연막 및 제2 캡핑 절연막을 순차적으로 형성하는 것을 포함하고,
    상기 제1 및 제2 캡핑 절연막들 중 적어도 하나는 상기 라이너막과 식각 선택성을 갖는 물질을 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 캡핑 절연막들 중 어느 하나는 상기 라이너막과 동일한 물질을 포함하고,
    상기 제1 및 제2 캡핑 절연막들 중 다른 하나는 상기 라이너막과 식각 선택성을 갖는 물질을 포함하는 반도체 소자의 제조 방법.
  6. 제 2 항에 있어서,
    상기 라이너막은 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 실리콘 붕소화 질화물(SiBN) 또는 실리콘 붕소화 탄화 질화물(SiCBN)을 포함하고,
    상기 캡핑 절연막은 실리콘 산화탄화질화물(SiOCN)을 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 활성 패턴과 상기 희생 게이트 패턴 사이에 식각 정지 패턴을 형성하는 것을 더 포함하고,
    상기 식각 정지 패턴은 상기 라이너막 및 상기 캡핑 절연막과 식각 선택성을 갖는 물질을 포함하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 기판과 상기 활성 패턴 사이에 버퍼 패턴을 형성하는 것을 더 포함하되,
    상기 버퍼 패턴은, 상기 기판보다 큰 격자 상수를 갖되 상기 활성 패턴과는 다른 격자 상수를 갖는 물질을 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 버퍼 패턴은, 상기 버퍼 패턴의 상면으로부터 돌출된 돌출부를 포함하고,
    상기 활성 패턴은 상기 돌출부의 상면 상에 배치되는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 활성 패턴은 상기 희생 게이트 패턴 아래의 제1 영역, 및 상기 희생 게이트 패턴 양 측의 제2 영역들을 포함하고,
    상기 소스/드레인 영역들을 형성하는 것은:
    상기 제2 영역들을 일부 리세스하여 상기 활성 패턴 내에 리세스 영역들을 형성하는 것; 및
    상기 리세스 영역들에 의해 노출된 상기 활성 패턴을 씨드로 하는 선택적 에피택시얼 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 리세스 영역들의 형성 후, 상기 리세스 영역들에 의해 노출된 상기 활성 패턴 상에 열처리 공정 또는 플라즈마 공정을 수행하는 것을 더 포함하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 열처리 공정 또는 상기 플라즈마 처리 공정에 의해, 상기 소스/드레인 영역들과 상기 활성 패턴 사이에 배리어층이 형성되는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 배리어층은 상기 활성 패턴과 동일한 원소를 포함하는 반도체 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 리세스 영역들의 형성 전에, 상기 희생 게이트 패턴을 덮는 게이트 스페이서막을 형성하는 것을 포함하되,
    상기 리세스 영역들이 형성되는 동안, 상기 게이트 스페이서막의 일부가 제거되어 상기 희생 게이트 측벽들 상에 게이트 스페이서들이 형성되는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 갭 영역에 의해 노출되는 상기 라이너막의 일부가 제거되어, 상기 활성 패턴과 상기 게이트 스페이서들 사이에 라이너 패턴들이 형성되는 반도체 소자의 제조 방법.
  16. 제 1 항에 있어서,
    상기 활성 패턴은 상기 희생 게이트 패턴 아래의 제1 영역, 및 상기 희생 게이트 패턴 양 측의 제2 영역들을 포함하고,
    상기 제1 영역의 상면은 상기 제2 영역들의 상면들과 동일 평면 상에 있고,
    상기 소스/드레인 영역들을 형성하는 것은,
    상기 제2 영역들을 씨드로 하는 선택적 에피택시얼 공정을 수행하여, 상기 제2 영역들 각각의 상기 상면 및 상부 측벽들을 덮는 클래딩층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제2 영역들 상에 열처리 공정 또는 플라즈마 공정을 수행하여, 제2 영역들과 상기 클래딩층 사이에 배리어층을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 배리어층은 상기 활성 패턴과 동일한 원소를 포함하는 반도체 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 클래딩층은:
    상기 기판의 상면에 대해 실질적으로 네거티브하게 경사진 제1 측벽;
    상기 기판의 상기 상면에 대해 실직적으로 포지티브하게 경사진 제2 측벽; 및
    상기 제1 및 제2 측벽들과 연결되는 제3 측벽을 포함하되,
    상기 기판에 인접한 상기 제3 측벽의 일단은 상기 제1 측벽의 일단과 연결되고, 상기 제3 측벽의 타단은 상기 제2 측벽의 일단과 연결되는 반도체 소자의 제조 방법.
  20. 제 1 항에 있어서,
    상기 활성 패턴은 실리콘 게르마늄을 포함하는 반도체 소자의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
KR102360410B1 (ko) * 2017-08-30 2022-02-08 삼성전자주식회사 반도체 장치
KR102466356B1 (ko) * 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102279939B1 (ko) * 2017-11-27 2021-07-22 삼성전자주식회사 반도체 소자의 제조 방법
KR102481284B1 (ko) * 2018-04-10 2022-12-27 삼성전자주식회사 반도체 장치의 제조 방법
US10950786B2 (en) 2018-05-17 2021-03-16 Macronix International Co., Ltd. Layer cost scalable 3D phase change cross-point memory
KR102456669B1 (ko) 2018-07-16 2022-10-20 삼성전자주식회사 반도체 소자
US10998238B2 (en) * 2018-10-31 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with buried interconnect conductors
US10818674B2 (en) * 2019-03-07 2020-10-27 Globalfoundries Inc. Structures and SRAM bit cells integrating complementary field-effect transistors
US10818341B1 (en) 2019-06-07 2020-10-27 Nanya Technology Corporation Sub-word line driver circuit with variable-thickness gate dielectric layer, semiconductor memory device having the same and method of forming the same
CN113314418B (zh) * 2020-02-27 2024-03-08 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN113644064B (zh) * 2020-04-27 2023-09-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
US11764277B2 (en) * 2021-06-04 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
CN116437657B (zh) * 2023-06-14 2023-09-08 合肥晶合集成电路股份有限公司 静态随机存取存储器单元的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130189841A1 (en) * 2012-01-20 2013-07-25 Applied Materials, Inc. Engineering dielectric films for cmp stop
CN104124174A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20140133726A (ko) * 2013-05-10 2014-11-20 삼성전자주식회사 반도체 장치 및 그 제조방법
US20140367795A1 (en) * 2013-06-12 2014-12-18 International Business Machines Corporation Methods of forming different finfet devices having different fin heights and an integrated circuit product containing such devices
KR20150008304A (ko) * 2013-07-12 2015-01-22 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100385857B1 (ko) 2000-12-27 2003-06-02 한국전자통신연구원 SiGe MODFET 소자 제조방법
KR100483425B1 (ko) 2003-03-17 2005-04-14 삼성전자주식회사 반도체소자 및 그 제조 방법
US6977218B2 (en) 2003-07-17 2005-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating copper interconnects
JP2006351694A (ja) 2005-06-14 2006-12-28 Fujitsu Ltd 半導体装置およびその製造方法
CN1941296A (zh) 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 应变硅cmos晶体管的原位掺杂硅锗与碳化硅源漏极区
CN1959959B (zh) 2005-10-31 2010-04-21 中芯国际集成电路制造(上海)有限公司 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构
DE102005057057B4 (de) 2005-11-30 2017-01-05 Advanced Micro Devices, Inc. Verfahren zur Herstellung einer isolierenden Deckschicht für eine Kupfermetallisierungsschicht unter Anwendung einer Silanreaktion
US20090077118A1 (en) * 2007-03-16 2009-03-19 Novell, Inc. Information card federation point tracking and management
US8859377B2 (en) 2007-06-29 2014-10-14 Texas Instruments Incorporated Damage implantation of a cap layer
US8404534B2 (en) 2011-02-11 2013-03-26 Shiang-Bau Wang End-to-end gap fill using dielectric film
US8349674B2 (en) 2011-03-28 2013-01-08 International Business Machines Corporation Forming borderless contact for transistors in a replacement metal gate process
US8772165B2 (en) 2011-07-14 2014-07-08 Samsung Electronics Co., Ltd. Methods of manufacturing gates for preventing shorts between the gates and self-aligned contacts and semiconductor devices having the same
CN103545213B (zh) * 2012-07-16 2016-12-28 中国科学院微电子研究所 半导体器件及其制造方法
KR101926610B1 (ko) 2012-09-06 2018-12-07 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US20140070328A1 (en) 2012-09-12 2014-03-13 Toshiba America Electronic Components, Inc. Semiconductor device and method of fabricating the same
US8895434B2 (en) 2012-11-14 2014-11-25 International Business Machines Corporation Replacement metal gate structure for CMOS device
CN103839819A (zh) * 2012-11-25 2014-06-04 中国科学院微电子研究所 半导体器件及其制造方法
US8956931B2 (en) 2013-02-21 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a multi-gate device
US8846491B1 (en) 2013-06-19 2014-09-30 Globalfoundries Inc. Forming a diffusion break during a RMG process
JP6399738B2 (ja) 2013-09-25 2018-10-03 富士電機株式会社 半導体装置
US9059164B2 (en) * 2013-10-22 2015-06-16 International Business Machines Corporation Embedded interlevel dielectric barrier layers for replacement metal gate field effect transistors
KR102125749B1 (ko) 2013-12-27 2020-07-09 삼성전자 주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130189841A1 (en) * 2012-01-20 2013-07-25 Applied Materials, Inc. Engineering dielectric films for cmp stop
CN104124174A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20140133726A (ko) * 2013-05-10 2014-11-20 삼성전자주식회사 반도체 장치 및 그 제조방법
US20140367795A1 (en) * 2013-06-12 2014-12-18 International Business Machines Corporation Methods of forming different finfet devices having different fin heights and an integrated circuit product containing such devices
KR20150008304A (ko) * 2013-07-12 2015-01-22 삼성전자주식회사 반도체 장치 및 그 제조 방법

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