TWI652729B - 製造半導體裝置的方法 - Google Patents

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Abstract

一種製造半導體裝置的方法包含：形成突出於基板的主動圖案；在主動圖案上形成襯裡層；形成在襯裡層上且與主動圖案交叉的犧牲閘極圖案；在主動圖案上及在犧牲閘極圖案的兩側處形成源極/汲極區；形成層間絕緣層以覆蓋源極/汲極區；在層間絕緣層上形成罩蓋絕緣圖案以曝露犧牲閘極圖案；以及使用罩蓋絕緣圖案作為蝕刻遮罩藉由蝕刻製程來移除犧牲閘極圖案及襯裡層，以形成曝露主動圖案的間隙區。主動圖案包含具有大於基板的晶格常數的晶格常數的材料，且罩蓋絕緣圖案包含具有相對於襯裡層的蝕刻選擇性的材料。

Description

製造半導體裝置的方法 [相關申請案的交叉參考]
本專利申請案主張2015年5月6日在韓國智慧財產局申請的韓國專利申請案第10-2015-0063252號的優先權，所述韓國專利申請案的全部內容特此以引用的方式併入。
本發明概念的一些實例實施例是關於製造半導體裝置的方法及/或製造包含鰭式場效電晶體的半導體裝置的方法。
半導體裝置可包含由金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor；MOS-FET)組成的積體電路(integrated circuit；IC)。由於半導體裝置的尺寸及設計規則的加速減少，因此MOS-FET逐漸地縮小(scale down)。MOS-FET尺寸的減少可引起半導體裝置的操作性質的惡化。多種研究經進行以克服與半導體裝置的縮小相關聯的技術限制且提供更高效能半導體裝置。
本發明概念的一些實例實施例提供一種製造具有經改良電氣特性的半導體裝置的方法。
本發明概念的其他實例實施例提供一種能夠增加形成半導體裝置的閘電極的程序中的製程裕度(process margin)的方法。
根據本發明概念的實例實施例，一種製造半導體裝置的方法包含：形成突出於基板的主動圖案；在所述主動圖案上形成襯裡層；形成在所述襯裡層上且與所述主動圖案交叉的犧牲閘極圖案；在所述主動圖案上及在所述犧牲閘極圖案的兩側處形成源極/汲極區；形成覆蓋所述源極/汲極區的層間絕緣層，所述層間絕緣層具有低於所述犧牲閘極圖案的頂部表面的頂部表面；在所述層間絕緣層上形成罩蓋絕緣圖案以曝露所述犧牲閘極圖案；以及使用所述罩蓋絕緣圖案作為蝕刻遮罩藉由蝕刻製程來移除所述犧牲閘極圖案及所述襯裡層，以形成曝露所述主動圖案的間隙區。所述主動圖案可包含具有大於所述基板的晶格常數的晶格常數的材料，且所述罩蓋絕緣圖案可包含具有相對於所述襯裡層的蝕刻選擇性的材料。
在一實例實施例中，形成所述罩蓋絕緣圖案可包含形成至少一個罩蓋絕緣層以覆蓋所述層間絕緣層及所述犧牲閘極圖案的所述頂部表面，以及圖案化所述罩蓋絕緣層以曝露所述犧牲閘極圖案。
在一實例實施例中，圖案化所述罩蓋絕緣層可包含在所述罩蓋絕緣層上形成保護絕緣圖案以曝露所述罩蓋絕緣層的部分，以及藉由回蝕製程移除所述罩蓋絕緣層的由所述保護絕緣圖 案曝露的所述部分。所述罩蓋絕緣層的所述部分在平面圖中可與所述犧牲閘極圖案重疊，且所述保護絕緣圖案可包含具有相對於所述罩蓋絕緣層的蝕刻選擇性的材料。
在一實例實施例中，形成所述至少一個罩蓋絕緣層可包含依序形成第一罩蓋絕緣層及第二罩蓋絕緣層，且所述第一罩蓋絕緣層及所述第二罩蓋絕緣層中的至少一者可包含具有相對於所述襯裡層的蝕刻選擇性的材料。
在一實例實施例中，所述第一罩蓋絕緣層及所述第二罩蓋絕緣層中的一者可包含與所述襯裡層相同的材料，且所述第一罩蓋絕緣層及所述第二罩蓋絕緣層中的另一者可包含具有相對於所述襯裡層的蝕刻選擇性的材料。
在一實例實施例中，所述襯裡層可包含氮化矽(SiN)、碳氮化矽(SiCN)、硼氮化矽(SiBN)以及碳硼氮化矽(SiCBN)中的至少一者，且所述罩蓋絕緣層可包含氧碳氮化矽(SiOCN)。
在一實例實施例中，所述方法可更包含形成所述主動圖案與所述犧牲閘極圖案之間的蝕刻終止圖案。所述蝕刻終止圖案可包含具有相對於所述襯裡層及所述罩蓋絕緣層的蝕刻選擇性的材料。
在一實例實施例中，所述方法可更包含形成所述基板與所述主動圖案之間的緩衝圖案。所述緩衝圖案可包含具有大於所述基板的晶格常數且不同於所述主動圖案的晶格常數的晶格常數的材料。
在一實例實施例中，所述緩衝圖案可包含突出於所述緩衝圖案的頂部表面的突起，且所述主動圖案可在所述突起的頂部 表面上。
在一實例實施例中，形成所述主動圖案可包含在所述基板上形成緩衝層、在所述緩衝層上形成主動層以及圖案化所述主動層以形成界定所述主動圖案的溝槽。
在一實例實施例中，圖案化所述主動層可包含蝕刻所述緩衝層的上部部分以形成所述緩衝圖案，且所述突起可藉由所述溝槽界定。
在一實例實施例中，所述主動圖案可包含處於所述犧牲閘極圖案下方的第一區及處於所述犧牲閘極圖案的兩側的第二區。形成所述源極/汲極區可包含使所述第二區部分地凹陷以在所述主動圖案中形成凹陷區，以及使用由所述凹陷區曝露的所述主動圖案作為晶種層來執行選擇性磊晶製程以形成所述源極/汲極區。
在一實例實施例中，所述方法可更包含：在使所述第二區部分地凹陷之後，對由所述凹陷區曝露的所述主動圖案執行熱處理製程及電漿處理製程中的一者。
在一實例實施例中，所述熱處理製程及所述電漿處理製程中的所述一者可在所述源極/汲極區與所述主動圖案之間形成障壁層。
在一實例實施例中，所述障壁層的材料可包含與所述主動圖案的所述材料相同的元素。
在一實例實施例中，所述方法可更包含在使所述第二區部分地凹陷之前，形成閘極隔片層以覆蓋所述犧牲閘極圖案。使所述第二區部分地凹陷可移除所述閘極隔片層的部分以在所述犧 牲閘極圖案的側壁上形成閘極隔片。
在一實例實施例中，移除所述犧牲閘極圖案及所述襯裡層可移除所述襯裡層的藉由所述間隙區曝露的部分以形成所述主動圖案與所述閘極隔片之間的襯裡圖案。
在一實例實施例中，所述方法可更包含在所述基板上形成裝置隔離圖案以曝露所述主動圖案的上部部分。所述襯裡層可形成以覆蓋所述裝置隔離圖案的頂部表面及所述主動圖案的所述上部部分。
在一實例實施例中，使所述第二區部分地凹陷可移除所述襯裡層的藉由所述犧牲閘極圖案曝露的部分。
在一實例實施例中，所述主動圖案可包含處於所述犧牲閘極圖案下方的第一區及處於所述犧牲閘極圖案的兩側的第二區。所述第一區的頂部表面可與所述第二區的頂部表面共面，且形成所述源極/汲極區可包含使用所述第二區作為晶種層來執行選擇性磊晶製程，以形成覆蓋所述第二區中的每一者的所述頂部表面及上部側表面的包覆層。
在一實例實施例中，所述方法可更包含對所述第二區執行熱處理製程及電漿處理製程中的一者以在所述第二區與所述包覆層之間形成障壁層。
在一實例實施例中，所述障壁層的材料可包含與所述主動圖案的所述材料相同的元素。
在一實例實施例中，所述包覆層可包含：相對於所述基板的頂部表面以負角傾斜的第一側壁，所述第一側壁具有第一末端部分；相對於所述基板的所述頂部表面以正角傾斜的第二側 壁，所述第二側壁具有第二末端部分；以及鄰近於所述基板的具有第三末端部分及第四末端部分的第三側壁，所述第三末端部分連接至所述第一末端部分，且所述第四末端部分連接至所述第二末端部分。
在一實例實施例中，所述第三側壁可垂直於所述基板的所述頂部表面。
在一實例實施例中，所述方法可更包含在所述間隙區中形成閘電極。所述閘電極可具有低於所述層間絕緣層的所述頂部表面的頂部表面。
在一實例實施例中，所述主動圖案可包含矽鍺。
根據本發明概念的另一實例實施例，一種製造半導體裝置的方法可包含：在基板上形成在裝置隔離圖案之間突出的主動鰭；形成襯裡層以覆蓋所述主動鰭的頂部表面及側表面；在所述襯裡層上形成犧牲閘極圖案以與所述主動鰭交叉；在所述主動鰭上及在所述犧牲閘極圖案的兩側處形成源極/汲極區；形成層間絕緣層以覆蓋所述源極/汲極區，且所述層間絕緣層具有低於所述犧牲閘極圖案的頂部表面的頂部表面；在所述層間絕緣層上形成罩蓋絕緣圖案以曝露所述犧牲閘極圖案；以及用閘電極替換所述犧牲閘極圖案。所述主動鰭可包含具有大於所述基板的晶格常數的晶格常數的材料，且所述罩蓋絕緣圖案可包含具有相對於所述襯裡層的蝕刻選擇性的材料。
在另一實例實施例中，所述主動鰭可包含處於所述犧牲閘極圖案下方的第一區及處於所述犧牲閘極圖案的兩側的第二區，且所述襯裡層可形成以覆蓋所述第一區及所述第二區。形成 所述源極/汲極區可包含自所述第二區移除所述襯裡層，以及在所述第二區上形成磊晶層。
在另一實例實施例中，所述方法可更包含對所述曝露的第二區執行熱處理製程及電漿處理製程中的一者，所述襯裡層已自所述曝露的第二區移除。
在另一實例實施例中，熱處理製程及電漿處理製程中的一者可在形成所述磊晶層之前執行或與形成所述磊晶層同時執行。
在另一實例實施例中，所述熱處理製程及所述電漿處理製程中的一者可在所述磊晶層與所述主動鰭之間形成障壁層。
在另一實例實施例中，所述障壁層的材料可包含與所述主動鰭的所述材料相同的元素。
在另一實例實施例中，包含於主動鰭及障壁層的材料中的元素可為鍺。
在另一實例實施例中，形成所述源極/汲極區可更包含在形成所述磊晶層之前使所述第二區凹陷。
在另一實例實施例中，形成所述罩蓋絕緣圖案可包含：形成至少一個罩蓋絕緣層以覆蓋所述層間絕緣層及所述犧牲閘極圖案的所述頂部表面；在所述罩蓋絕緣層上形成保護絕緣圖案以曝露所述罩蓋絕緣層的部分；以及藉由回蝕製程移除所述罩蓋絕緣層的由所述保護絕緣圖案曝露的所述部分。所述罩蓋絕緣層的所述部分在平面圖中可與所述犧牲閘極圖案重疊，且所述保護絕緣圖案可包含具有相對於所述罩蓋絕緣層的蝕刻選擇性的材料。
在另一實例實施例中，形成至少一個罩蓋絕緣層可包含 依序形成第一罩蓋絕緣層及第二罩蓋絕緣層，且所述第一罩蓋絕緣層及所述第二罩蓋絕緣層中的至少一者可包含具有相對於所述襯裡層的蝕刻選擇性的材料。
在另一實例實施例中，替換所述犧牲閘極圖案可包含：使用所述罩蓋絕緣圖案作為蝕刻遮罩來移除所述犧牲閘極圖案及所述襯裡層，以形成曝露所述主動鰭的間隙區；形成初級閘電極以填充所述間隙區；以及使所述初級閘電極凹陷以形成所述閘電極。
根據本發明概念的又一實例實施例，一種方法包含：形成突出於基板的主動圖案；在所述主動圖案的上部部分上形成襯裡層；形成在所述襯裡層上且與所述主動圖案交叉的犧牲閘極圖案；在所述犧牲閘極圖案的頂部表面上形成至少一個罩蓋絕緣層；圖案化所述罩蓋絕緣層以形成曝露所述犧牲閘極圖案的罩蓋絕緣圖案，所述罩蓋絕緣圖案包含具有相對於所述襯裡層的蝕刻選擇性的氮化物系(nitride-based)的材料；以及使用所述罩蓋絕緣圖案作為蝕刻遮罩來移除所述犧牲閘極圖案及所述襯裡層，以形成曝露所述主動圖案的間隙區。
在又一實例實施例中，形成所述至少一個罩蓋絕緣層可包含依序形成第一罩蓋絕緣層及第二罩蓋絕緣層，所述第一罩蓋絕緣層包含與所述襯裡層相同的材料，且所述第二罩蓋絕緣層包含具有相對於所述襯裡層的蝕刻選擇性的材料。
在又一實例實施例中，所述襯裡層可包含氮化矽(SiN)、碳氮化矽(SiCN)、硼氮化矽(SiBN)以及碳硼氮化矽(SiCBN)中的至少一者，且所述罩蓋絕緣層包含氧碳氮化矽(SiOCN)。
100‧‧‧基板
110‧‧‧緩衝層
111‧‧‧緩衝圖案
111p‧‧‧突起
115‧‧‧裝置隔離圖案
120‧‧‧主動層
121‧‧‧主動圖案
125‧‧‧襯裡層
126‧‧‧襯裡圖案
132‧‧‧蝕刻終止圖案
134‧‧‧犧牲閘極圖案
136‧‧‧閘極遮罩圖案
138‧‧‧閘極隔片層
140‧‧‧障壁層
145‧‧‧包覆層
145S1‧‧‧第一側壁
145S2‧‧‧第二側壁
145S3‧‧‧第三側壁
150‧‧‧下部層間絕緣層
152‧‧‧罩蓋絕緣層
152a‧‧‧罩蓋絕緣圖案
154‧‧‧第一罩蓋絕緣層
154a‧‧‧第一罩蓋絕緣圖案
156‧‧‧第二罩蓋絕緣層
156a‧‧‧第二罩蓋絕緣圖案
158‧‧‧保護絕緣圖案
160‧‧‧間隙區
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入-輸出單元
1130‧‧‧記憶體裝置
1140‧‧‧介面單元
1150‧‧‧資料匯流排
1200‧‧‧電子裝置
1210‧‧‧半導體晶片
1211‧‧‧處理器
1213‧‧‧嵌入式記憶體
1215‧‧‧快取記憶體
2000‧‧‧行動電話
AF‧‧‧主動鰭
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
C1、C2、...、Cn‧‧‧處理器核心
CH‧‧‧通道區
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
DAT1‧‧‧第一資料
DATc‧‧‧快取資料
GE‧‧‧閘電極
GD‧‧‧閘極介電圖案
GP‧‧‧閘極罩蓋圖案
GS‧‧‧閘極結構
H1‧‧‧第一半胞元
H2‧‧‧第二半胞元
LSW‧‧‧下部側壁
N1‧‧‧第一節點
N2‧‧‧第二節點
PGD‧‧‧初級閘極介電圖案
PGE‧‧‧初級閘電極
R1‧‧‧第一區
R2‧‧‧第二區
RS‧‧‧凹陷區
SD‧‧‧源極/汲極區
SGS‧‧‧犧牲閘極結構
SP‧‧‧閘極隔片
T‧‧‧溝槽
TD1、TD2‧‧‧驅動電晶體
TL1、TL2‧‧‧負載電晶體
TT1、TT2‧‧‧轉移電晶體
USW‧‧‧上部側壁
Vcc‧‧‧電源線
Vss‧‧‧接地線
WL‧‧‧字線
自結合隨附圖式獲取的以下簡要描述將更清楚地理解實例實施例。隨附圖式表示如本文中所描述的非限制性實例實施例。
圖1為說明根據本發明概念的實例實施例的半導體裝置的平面圖。
圖2為說明沿著圖1的線I-I'、II-II'以及III-III'截取的直立剖面的剖視圖。
圖3為說明根據本發明概念的另一實例實施例的半導體裝置的剖視圖。
圖4至圖17為說明根據本發明概念的又一實例實施例的製造半導體裝置的方法的剖視圖。
圖18為說明包含根據本發明概念的實例實施例的半導體裝置的CMOS(Complementary Metal-Oxide-Semiconductor；互補式金屬氧化物半導體)SRAM(Static Random Access Memory；靜態隨機存取記憶體)胞元的等效電路圖。
圖19為說明包含根據本發明概念的實例實施例的半導體裝置的電子系統的實例的方塊圖。
圖20為說明包含根據本發明概念的實例實施例的半導體裝置的電子裝置的實例的方塊圖。
圖21為行動電話的透視圖，將行動電話說明為根據本發明概念的實例實施例的電子系統的實例。
應注意，此等圖式意欲說明特定實例實施例中所利用的方法、結構及/或材料的一般特性以及補充下文所提供的書面描述。 然而，此等圖式並不按比例且不可精確地反映任何給定實例的精確結構或效能特性，且不應解譯為界定或限制由實例實施例涵蓋的值或性質的範圍。舉例而言，出於清楚起見，可減小或誇示分子、層、區及/或結構元件的相對厚度及定位。各種圖式中的類似或相同參考數字的使用意欲指示類似或相同元件或特徵的存在。
現將參考隨附圖式更全面地描述本發明概念的實例實施例，在隨附圖式中，展示實例實施例。然而，本發明概念的實例實施例可以許多不同形式體現且不應解釋為限於本文中所闡述的實施例；實情為，提供此等實施例以使得本揭露內容將透徹且完整，且將實例實施例的概念完全傳達給一般熟習此項技術者。在圖式中，為了清楚起見而誇示層及區的厚度。圖式中的相同參考數字表示相同元件，且因此，將省略所述元件的描述。
應理解，當元件被稱作「連接」或「耦接」至另一元件時，其可直接地連接或耦接至另一元件，或可存在插入元件。相比之下，當元件被稱作「直接連接」或「直接耦接」至另一元件時，不存在插入元件。相同數字始終指示相同元件。如本文中所用，術語「及/或」包含相關聯的所列項目中的一或多者中的任一者及所有組合。用以描述元件或層之間的關係的其他詞語應按相似方式來解釋(例如，「在……之間」對「直接在……之間」、「鄰近」對「直接鄰近」、「在……上」對「直接在……上」)。
應瞭解，雖然術語「第一」、「第二」等可在本文中使用以描述各種元件、組件、區、層及/或區段，但此等元件、組件、 區、層及/或區段不應受此等術語限制。此等術語僅用以將一個元件、組件、區、層或區段與另一元件、組件、區、層或區段區別開來。因此，在不脫離實例實施例的教示的情況下，可將下文所論述的第一元件、組件、區、層或區段稱為第二元件、組件、區、層或區段。
為了易於描述，在本文中可使用空間相對術語(諸如，「在…下」、「在…下方」、「下部」、「在…上方」、「上部」及類似術語)來描述如圖中所說明的一個元件或特徵與另一元件或特徵的關係。應理解，空間相對術語意欲除涵蓋圖中所描繪的定向以外亦涵蓋在使用用或操作中的裝置的不同定向。舉例而言，若圖中的裝置翻轉，則描述為「在」其他元件或特徵「下方」或「下」的元件將定向「在」其他元件或特徵「上方」。因此，例示性術語「在……下方」可涵蓋「在……上方」及「在……下方」的定向兩者。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可相應地進行解釋。
本文中所使用的術語僅出於描述特定實施例的目的，而不欲限制實例實施例。如本文中所使用，單數形式「一」及「所述」意欲亦包含複數形式，除非上下文另有清晰指示。應進一步理解，術語「包括」及/或「包含」若在本文中使用，則所述術語指定所陳述的特徵、整體、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組的存在或添加。
本發明概念的實例實施例在本文中參考為實例實施例的理想化實施例(及中間結構)的示意性說明的截面說明來描述。 因而，預期與說明的形狀因(例如)製造技術及/或公差所致的變化。因此，本發明概念的實例實施例不應解釋為限於本文中所說明的區的特定形狀，而應包含(例如)由製造造成的形狀偏差。舉例而言，說明為矩形的植入區可在其邊緣處具有圓形或彎曲特徵及/或植入物濃度梯度，而非自植入區至非植入區的二元變化。同樣地，由植入形成的內埋區可導致在內埋區與發生植入的表面之間的區中的某一植入。因此，圖中所說明的區在本質上為示意性的，且所述區的形狀不欲說明裝置的區的實際形狀，且不欲限制實例實施例的範疇。
如由本發明實體所瞭解，根據本文中所描述的各種實施例的裝置以及形成裝置的方法可體現於諸如積體電路的微電子裝置中，其中根據本文中所描述的各種實施例的多個裝置整合至同一微電子裝置中。因此，可在微電子裝置中在無需正交的兩個不同方向上複製本文中所說明的截面圖。因此，體現根據本文中所描述的各種實施例的裝置的微電子裝置的平面圖可包含基於微電子裝置的功能性而呈陣列及/或二維圖案的多個裝置。
取決於微電子裝置的功能性，根據本文中所描述的各種實施例的裝置可散置於其他裝置當中。此外，可在可正交於兩個不同方向的第三方向上複製根據本文中所描述的各種實施例的微電子裝置，以提供三維積體電路。
因此，本文中所說明的截面圖提供對在平面圖中沿著兩個不同方向延伸及/或在透視圖中沿著三個不同方向延伸的根據本文中所描述的各種實施例的多個裝置的支援。舉例而言，當在裝置/結構的截面圖中說明單一主動區時，裝置/結構可包含多個主動 區及其上的電晶體結構(按情況需要，或為記憶體胞元結構、閘極結構等)，如將由裝置/結構的平面圖所說明。
除非另有定義，否則本文中所使用的所有術語(包括技術以及科學術語)具有與一般熟習本發明概念的實例實施例所屬領域的技術者通常所理解的意義相同的意義。應進一步理解，諸如常用詞典中所定義的術語的術語應被解釋為具有與其在相關技術的上下文中的意義一致的意義，且將不按理想化或過度形式化意義來解釋，除非明確地如此定義。
圖1為說明根據本發明概念的實例實施例的半導體裝置的平面圖。圖2為說明沿著圖1的線I-I'、II-II'以及III-III'截取的直立剖面的剖視圖。
參看圖1及圖2，緩衝圖案111可設置於基板100上，且主動圖案121可設置於緩衝圖案111上。基板100可為或可包含半導體晶圓，半導體晶圓是由矽、鍺、矽鍺或III-V族半導體化合物中的至少一者製成。
緩衝圖案111可包含晶格常數不同於基板100的晶格常數的材料。舉例而言，緩衝圖案111的晶格常數可大於基板100的晶格常數。作為一實例，在基板100為矽晶圓的情況下，緩衝圖案111可由矽-鍺層形成或可包含矽-鍺層。緩衝圖案111可包含在垂直於基板100的頂部表面的方向上突出的突起111p。突起111p可自緩衝圖案111連續地延伸，藉此構成單層。
主動圖案121可設置於突起111p的頂部表面上。主動圖案121可在第一方向D1上延伸且可配置在與第一方向D1交叉的第二方向D2上。主動圖案121可朝著垂直於第一方向D1及第二 方向D2兩者的第三方向D3自緩衝圖案111突出。第一方向D1及第二方向D2可選擇為平行於基板100的頂部表面。突起111p中的每一者可沿著主動圖案121中的對應主動圖案的底部表面或在第一方向D1上延伸。
緩衝圖案111可由性質如下的材料形成或可包含所述材料：晶格結構與主動圖案121的晶格結構相同，但晶格常數不同於主動圖案121的晶格常數。在實例實施例中，緩衝圖案111可由晶格常數小於主動圖案121的晶格常數的材料形成或可包含所述材料。作為一實例，緩衝圖案111可包含Si1-xGex層，且主動圖案121可包含Ge層。作為另一實例，緩衝圖案111可包含Si1-zGez層，且主動圖案121可包含Si1-wGew層(其中z<w)。作為再一實例，緩衝圖案111可包含In1-zGazAs層，且主動圖案121可包含In1-wGawAs層(其中z>w)。在此等情況下，緩衝圖案111可將壓縮應變施加至(例如，PMOSFET的)主動圖案121。
在其他實例實施例中，緩衝圖案111可由晶格常數大於主動圖案121的晶格常數的材料形成或可包含所述材料。作為一實例，緩衝圖案111可包含Si1-xGex層，且主動圖案121可包含Si1-yGey層(其中x>y)。作為另一實例，緩衝圖案111可包含In1-xGaxAs層，且主動圖案121可包含In1-yGayAs(其中x<y)。在此等情況下，緩衝圖案111可將拉伸應變施加至(例如，NMOSFET的)主動圖案121。如上所述，緩衝圖案111與主動圖案121之間的晶格常數上的差異可使得有可能放鬆緩衝圖案111的應變以及將應變施加至主動圖案121。
裝置隔離圖案115可設置於基板100上。裝置隔離圖案 115可曝露主動圖案121的上部部分。在下文中，主動圖案121的藉由裝置隔離圖案115曝露的上部部分將被稱作「主動鰭AF」。裝置隔離圖案115可由(例如)氧化矽、氮化矽或氮氧化矽中的至少一者形成或可包含(例如)氧化矽、氮化矽或氮氧化矽中的至少一者。
閘極結構GS可設置於基板100上以與主動圖案121交叉。閘極結構GS可在第二方向D2上延伸且可在第一方向D1上彼此隔開。閘極結構GS可部分地覆蓋主動圖案121的頂部表面及側表面。換言之，閘極結構GS可經設置以與主動圖案121交叉且覆蓋主動鰭AF的頂部表面及側表面。在下文中，主動鰭AF的定位於閘極結構GS下方的部分可被稱作「通道區CH」。換言之，通道區CH可為主動圖案121的藉由裝置隔離圖案115曝露且定位於閘極結構GS下方的部分。閘極隔片SP可設置於閘極結構GS的側壁上。閘極隔片SP可沿著閘極結構GS的側壁或在第二方向D2上延伸。閘極隔片SP可由(例如)氮化矽、氮氧化矽或低k介電材料(例如，碳氮化矽)中的至少一者形成或可包含(例如)氮化矽、氮氧化矽或低k介電材料(例如，碳氮化矽)中的至少一者。在某些實施例中，主動圖案121可包含定位於閘極結構GS下方的第一區R1及定位於閘極結構GS的兩側的第二區R2。第一區R1的上部部分可對應於通道區CH。在本實施例中，第一區R1可具有定位於比第二區R2的位準高的位準處的頂部表面。
閘極結構GS中的每一者可包含閘電極GE、在閘電極GE上的閘極罩蓋圖案GP以及在閘電極GE與閘極隔片SP之間的閘極介電圖案GD。在實例實施例中，閘極介電圖案GD可安置於閘 電極GE與主動圖案121之間，且可自主動圖案121水平地延伸以部分地覆蓋裝置隔離圖案115的頂部表面。閘極介電圖案GD可沿著閘電極GE的底部表面延伸。
閘電極GE可由導電性金屬氮化物(例如，氮化鈦或氮化鉭)或金屬(例如，鋁或鎢)中的至少一者形成或可包含導電性金屬氮化物(例如，氮化鈦或氮化鉭)或金屬(例如，鋁或鎢)中的至少一者。閘極介電圖案GD可由至少一個高k介電層形成或可包含至少一個高k介電層。舉例而言，閘極介電圖案GD可包含氧化鉿、矽酸鉿、氧化鋯或矽酸鋯中的至少一者，但本發明概念的實例實施例不限於此。閘極罩蓋圖案GP可由(例如)氮化矽或氮氧化矽中的至少一者形成或可包含(例如)氮化矽或氮氧化矽中的至少一者。
襯裡圖案126可設置於主動圖案121與閘極隔片SP之間。襯裡圖案126可由氮化物系的材料形成或可包含氮化物系的材料。舉例而言，襯裡圖案126可包含氮化矽(SiN)、碳氮化矽(SiCN)、氮化矽硼(SiBN)或氮化矽碳硼(SiCBN)中的至少一者。襯裡圖案126可沿著閘極隔片SP的底部表面或在第二方向D2上延伸。
源極/汲極區SD可設置於閘極結構GS中的每一者的兩側處。換言之，源極/汲極區SD可設置於主動圖案121的第二區R2上。在實例實施例中，源極/汲極區SD中的每一者可為藉由磊晶製程生長的磊晶層，在磊晶製程中，第二區R2中的對應區的頂部表面及第一區R1中的對應區的上部側壁被用作晶種層。對於PMOSFET，源極/汲極區SD可包含能夠將壓縮應變施加至通道區 CH的材料。舉例而言，在主動圖案121包含SiGe層的情況下，源極/汲極區SD可包含晶格常數大於主動圖案121的晶格常數或鍺濃度高於主動圖案121的鍺濃度的SiGe層。對於NMOSFET，源極/汲極區SD可包含能夠將拉伸應變施加至通道區CH的材料。舉例而言，在主動圖案121包含SiGe層的情況下，源極/汲極區SD可包含晶格常數小於主動圖案121的晶格常數的Si或SiC層，或鍺濃度低於主動圖案121的鍺濃度的SiGe層。源極/汲極區SD可經摻雜而具有p或n導電型。
源極/汲極區SD中的每一者可具有下部側壁LSW(其相對於基板100的頂部表面以基本上(substantially)負角傾斜)，及上部側壁USW(其相對於基板100的頂部表面以基本上正角傾斜)。下部側壁LSW可與鄰近其的上部側壁USW相接以形成頂點。
障壁層140可插入於源極/汲極區SD與主動圖案121之間。換言之，障壁層140可插入於源極/汲極區SD與第二區R2的頂部表面之間以及源極/汲極區SD與第一區R1的上部側壁之間。障壁層140可包含與主動圖案121中所含的元素相同的元素。舉例而言，在主動圖案121包含矽鍺的情況下，障壁層140可包含鍺。障壁層140可具有範圍介於約0nm至約3nm的厚度。
下部層間絕緣層150可設置於基板100上以覆蓋源極/汲極區SD及閘極結構GS。下部層間絕緣層150可具有與閘極結構GS的頂部表面共面的頂部表面。下部層間絕緣層150可由(例如)氧化矽層或低k介電層中的至少一者形成或可包含(例如)氧化矽層或低k介電層中的至少一者。下部層間絕緣層150可形成以覆蓋藉由閘極結構GS曝露的裝置隔離圖案115。
在實例實施例中，上部層間絕緣層(圖中未示)可設置於下部層間絕緣層150上。上部層間絕緣層可覆蓋閘極結構GS的頂部表面。上部層間絕緣層可包含氧化矽層、氮化矽層、氮氧化矽層或低k介電層中的至少一者。第一及第二接觸插塞(圖中未示)可形成以穿過上部層間絕緣層及下部層間絕緣層150。第一接觸插塞可電連接至源極/汲極區SD，且第二接觸插塞可電連接至閘電極GE。互連線(圖中未示)可設置於上部層間絕緣層上以耦接至第一及第二接觸插塞。互連線可經配置以經由第一及第二接觸插塞將電壓施加至源極/汲極區SD及閘電極GE。第一及第二接觸插塞以及互連線可由導電材料中的至少一者形成或可包含導電材料中的至少一者。
圖3為說明根據本發明概念的另一實例實施例的半導體裝置的剖視圖。詳細地，圖3說明沿著圖1的線I-I'、II-II'以及III-III'截取的直立剖面。在以下描述中，出於簡潔起見，先前描述的元件可藉由類似或相同參考數字來識別，無需重複對元件的重疊描述。
參看圖1及圖3，主動圖案121可包含定位於閘極結構GS下方的第一區R1及定位於閘極結構GS的兩側的第二區R2。在本實施例中，第二區R2可具有基本上與第一區R1的頂部表面共面的頂部表面。換言之，第一區R1的頂部表面可定位於與第二區R2的頂部表面基本上相同的位準處。此處，第一區R1的定位於閘極結構GS下方且藉由裝置隔離圖案115曝露的上部部分可充當通道區CH。
包覆層145可設置於主動圖案121的第二區R2上。包覆 層145可覆蓋第二區R2的藉由裝置隔離圖案115曝露的頂部表面及側表面。在實例實施例中，包覆層145可為使用第二區R2的經曝露頂部表面及側表面作為晶種層而磊晶生長的圖案。在PMOSFET的情況下，包覆層145可包含能夠將壓縮應變施加至通道區CH的材料。舉例而言，在主動圖案121包含SiGe層的情況下，包覆層145可包含晶格常數大於主動圖案121的晶格常數或鍺濃度高於主動圖案121的鍺濃度的SiGe層。在NMOSFET的情況下，包覆層145可包含能夠將拉伸應變施加至通道區CH的材料。舉例而言，在主動圖案121包含SiGe層的情況下，包覆層145可包含晶格常數小於主動圖案121的晶格常數的Si或SiC層，或鍺濃度低於主動圖案121的鍺濃度的SiGe層。包覆層145可經摻雜以具有p或n導電型。另外，第二區R2的鄰近於包覆層145的一部分可經摻雜以具有p或n導電型。包覆層145及第二區R2的經摻雜部分可充當MOSFET的源極/汲極區SD。
包覆層145中的每一者可具有：第一側壁145S1，其相對於基板100的頂部表面以基本上負角傾斜；第二側壁145S2，其基本上垂直於基板100的頂部表面；以及第三側壁145S3，其相對於基板100的頂部表面以基本上正角傾斜。第二側壁145S2可與其下的第一側壁145S1相接以形成下部頂點且亦可與其上的第三側壁145S3相接以形成上部頂點。
障壁層140可插入於包覆層145與主動圖案121之間。障壁層140可插入於包覆層145與第二區R2的頂部表面之間以及包覆層145與第二區R2的側壁之間。障壁層140可包含與主動圖案121中所含的元素相同的元素。舉例而言，在主動圖案121包 含矽鍺的情況下，障壁層140可包含鍺。障壁層140可具有範圍介於約0nm至約3nm的厚度。
將參看圖4至圖17描述根據本發明概念的實例實施例的製造半導體裝置的方法，所述圖中的每一者說明沿著圖1的線I-I'、II-II'以及III-III'截取的直立剖面。
參看圖4，可在基板100上依序形成緩衝層110及主動層120。基板100可為或可包含半導體晶圓，半導體晶圓是由矽、鍺、矽鍺或III-V族半導體化合物中的至少一者製成。緩衝層110可由晶格常數不同於基板100的晶格常數的材料形成或可包含所述材料。舉例而言，緩衝層110可由晶格常數大於基板100的晶格常數的材料形成。在某些實施例中，緩衝圖案110可由性質如下的材料形成或可包含所述材料：晶格結構與主動層120的晶格結構相同，但晶格常數不同於主動層120的晶格常數。
在PMOS場效電晶體的情況下，可形成緩衝層110以將壓縮應變施加至主動層120。舉例而言，可形成緩衝層110以具有小於主動層120的晶格常數的晶格常數。作為一實例，緩衝層110可由Si1-xGex層形成，且主動層120可由Ge層形成。作為另一實例，緩衝層110可由Si1-zGez層形成，且主動層120可由Si1-wGew層形成(其中z<w)。作為再一實例，緩衝層110可由In1-zGazAs層形成，且主動層120可由In1-wGawAs層形成(其中z>w)。
在NMOS場效電晶體的情況下，可形成緩衝層110以將拉伸應變施加至主動層120。舉例而言，可形成緩衝層110以具有大於主動層120的晶格常數的晶格常數。作為一實例，緩衝層110可由Si1-xGex層形成，且主動層120可由Si層形成。作為另一實 例，緩衝層110可由Si1-xGex層形成，且主動層120可由Si1-yGey層形成(其中x>y)。作為再一實例，緩衝層110可由In1-xGaxAs層形成，且主動層120可由In1-yGayAs層形成(其中x<y)。
緩衝層110可藉由磊晶生長製程(其中基板100被用作晶種層)形成，且主動層120可藉由磊晶生長製程(其中緩衝層110被用作晶種層)形成。磊晶生長製程可使用(例如)化學氣相沈積(chemical vapor deposition；CVD)技術或分子束磊晶(molecular beam epitaxy；MBE)技術來執行。在實例實施例中，可在同一腔室中相繼形成緩衝層110及主動層120。在下文中，為簡明描述起見，將描述本實施例的實例，其中基板100為矽晶圓且緩衝層110及主動層120由矽鍺(SiGe)層形成。
參看圖5，可圖案化主動層120以形成界定主動圖案121的溝槽T。
在實例實施例中，溝槽T的形成可包含在主動層120上形成遮罩圖案(圖中未示)及使用遮罩圖案作為蝕刻遮罩來執行各向異性蝕刻製程。可執行各向異性蝕刻製程以蝕刻緩衝層110的上部部分且藉此形成緩衝圖案111。緩衝圖案111可包含藉由溝槽T界定的突起111p。換言之，主動圖案121可形成於突起111p的頂部表面上。如圖1中所示，主動圖案121可在第一方向D1上延伸且可在與第一方向D1交叉的第二方向D2上彼此隔開。
此後，可在溝槽T中形成裝置隔離圖案115。裝置隔離圖案115可形成以曝露主動圖案121的上部部分。在實例實施例中，裝置隔離圖案115的形成可包含：在基板100上形成裝置隔離層以填充溝槽T以及覆蓋主動圖案121，接著平坦化裝置隔離層以 曝露主動圖案121的頂部表面。接下來，可使經平坦化的裝置隔離層凹陷以形成曝露主動圖案121的上部部分的裝置隔離圖案115。主動圖案121的藉由裝置隔離圖案115曝露的上部部分可充當主動鰭AF。裝置隔離圖案115可由(例如)氧化矽、氮化矽或氮氧化矽中的至少一者形成或可包含(例如)氧化矽、氮化矽或氮氧化矽中的至少一者。
參看圖6，可在基板100上形成襯裡層125。襯裡層125可形成以覆蓋裝置隔離圖案115及主動圖案121的上部部分。換言之，襯裡層125可覆蓋主動鰭AF的頂部表面及側表面以及裝置隔離圖案115的頂部表面。根據本發明概念的實例實施例，襯裡層125可由氮化物系的材料形成。舉例而言，襯裡層125可包含氮化矽(SiN)、碳氮化矽(SiCN)、氮化矽硼(SiBN)或氮化矽碳硼(SiCBN)中的至少一者。襯裡層125可藉由原子層沈積(atomic layer deposition；ALD)製程、低壓化學氣相沈積(low pressure chemical vapor deposition；LPCVD)製程、電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition；PECVD)製程或電漿硝化製程形成。襯裡層125可防止或抑制主動鰭AF在後續製程中受損。舉例而言，歸因於襯裡層125的存在，有可能防止或抑制主動鰭AF的由襯裡層125覆蓋的部分在用於形成(例如，圖7的)犧牲閘極圖案134的後續熱製程中被氧化或由犧牲閘極圖案134中所含的氧原子氧化。
參看圖7，可在基板100上形成犧牲閘極結構SGS。犧牲閘極結構SGS可配置於第一方向D1(例如，圖1中所示)上且可在(例如，圖2的)第二方向D2上延伸以與主動圖案121交叉。
犧牲閘極結構SGS中的每一者可包含依序堆疊於基板100上的蝕刻終止圖案132、犧牲閘極圖案134以及閘極遮罩圖案136。蝕刻終止圖案132及犧牲閘極圖案134可形成以覆蓋主動鰭AF及裝置隔離圖案115的頂部表面。閘極遮罩圖案136可形成於犧牲閘極圖案134的頂部表面上以沿著犧牲閘極圖案134延伸。犧牲閘極結構SGS可藉由在基板100上依序形成蝕刻終止層、犧牲閘極層以及閘極遮罩層以覆蓋主動鰭AF且接著圖案化此等層而形成。蝕刻終止層可包含具有相對於襯裡層125的蝕刻選擇性的材料。作為一實例，蝕刻終止層可由氧化矽層形成或可包含氧化矽層。犧牲閘極層可包含具有相對於蝕刻終止層的蝕刻選擇性的材料。舉例而言，犧牲閘極層可由聚矽層形成或可包含聚矽層。犧牲閘極層可由化學氣相沈積(CVD)、物理氣相沈積(physical vapor deposition；PVD)或原子層沈積(ALD)製程形成。閘極遮罩層可由氮化矽層或氮氧化矽層形成或可包含氮化矽層或氮氧化矽層。
由於犧牲閘極結構SGS經形成以與主動圖案121交叉，因此第一區R1及第二區R2可界定於主動圖案121中的每一者中。舉例而言，第一區R1可為主動圖案121的定位於犧牲閘極結構SGS下方且與犧牲閘極結構SGS重疊的部分。第二區R2可為主動圖案121的定位於犧牲閘極結構SGS的兩側處且藉由第一區R1水平地彼此隔開的其他部分。
接下來，可在基板100上形成閘極隔片層138以共形地覆蓋犧牲閘極結構SGS。閘極隔片層138可由氮化矽層或氮氧化矽層形成或可包含氮化矽層或氮氧化矽層。閘極隔片層138可藉 由沈積製程(例如，CVD或ALD)形成。
參看圖8，可自犧牲閘極結構SGS的兩側移除主動圖案121的上部部分。舉例而言，可移除主動圖案121的第二區R2的上部部分。因此，可在主動圖案121中形成凹陷區RS。凹陷區RS的底部表面可對應於第二區R2的頂部表面，所述頂部表面低於第一區R1的頂部表面。可形成凹陷區RS以部分地曝露第一區R1。在本實施例中，凹陷區RS的側表面(亦即，第一區R1的上部側表面)經說明為垂直於基板100的頂部表面，但本發明概念的實例實施例不限於此。舉例而言，凹陷區RS的側表面可形成以具有凸出輪廓。
在實例實施例中，主動圖案121的移除可包含在基板100上形成遮罩圖案(圖中未示)以及使用遮罩圖案作為蝕刻遮罩來執行蝕刻製程。蝕刻製程可以乾式或濕式蝕刻方式來執行。在蝕刻製程期間，亦可蝕刻閘極隔片層138以在犧牲閘極結構SGS的側壁上形成閘極隔片SP。此外，可執行蝕刻製程以移除藉由犧牲閘極結構SGS曝露的襯裡層125。換言之，可部分地移除襯裡層125以曝露第二區R2。結果，襯裡層125可保留在犧牲閘極結構SGS與第一區R1之間以及犧牲閘極結構SGS與裝置隔離圖案115之間。
參看圖9，可在犧牲閘極結構SGS的兩側處形成源極/汲極區SD。換言之，源極/汲極區SD可形成於主動圖案121的第二區R2上。源極/汲極區SD可形成以填充凹陷區RS。在實例實施例中，源極/汲極區SD可藉由選擇性磊晶生長製程形成，在選擇性磊晶生長製程中，使用主動圖案121的藉由凹陷區RS曝露的表 面作為晶種層。換言之，源極/汲極區SD可包含磊晶層。對於PMOSFET，源極/汲極區SD可由能夠將壓縮應變施加至主動鰭AF的材料形成。舉例而言，在主動圖案121包含SiGe層的情況下，源極/汲極區SD可由晶格常數大於主動圖案121的晶格常數或鍺濃度高於主動圖案121的鍺濃度的SiGe層形成。相比之下，對於NMOSFET，源極/汲極區SD可由能夠將拉伸應變施加至主動鰭AF的材料形成。舉例而言，在主動圖案121包含SiGe層的情況下，源極/汲極區SD可由晶格常數小於主動圖案121的晶格常數的Si或SiC層形成或由鍺濃度低於主動圖案121的鍺濃度的SiGe層形成。然而，本發明概念的實例實施例不限於此。在磊晶生長製程期間或在磊晶生長製程之後，源極/汲極區SD可摻雜有雜質以具有p或n導電型。
源極/汲極區SD中的每一者可具有下部側壁LSW(其相對於基板100的頂部表面以基本上負角傾斜)，及上部側壁USW(其相對於基板100的頂部表面以基本上正角傾斜)。下部側壁LSW可與鄰近其的上部側壁USW相接以形成頂點。
在實例實施例中，在形成源極/汲極區SD之前或期間，可對基板100執行預處理製程。預處理製程可為(例如)可使用氫氣執行的熱處理製程或電漿處理製程。熱處理製程或電漿處理製程可在400℃或更高的溫度下執行。在用於形成凹陷區RS的乾式或濕式蝕刻製程之後，可在主動圖案121的藉由凹陷區RS曝露的表面上形成天然氧化物層。在如同在本實施例中，主動圖案121包含含Ge層(例如，SiGe層)的情況下，在主動圖案121上形成天然氧化物層可比在由矽層形成的主動圖案121上形成天然氧 化物層容易。因此，在用於形成源極/汲極區SD的磊晶生長製程之前或期間，有必要自主動圖案121的藉由凹陷區RS曝露的表面移除天然氧化物層。可執行預處理製程以移除此天然氧化物層。
作為預處理製程的結果，障壁層140可形成於主動圖案121的藉由凹陷區RS曝露的表面上。換言之，障壁層140可形成於源極/汲極區SD與主動圖案121之間。障壁層140可包含緩衝圖案111及主動圖案121中所含的鍺。在預處理製程期間，緩衝圖案111及主動圖案121中的鍺原子可被隔離在主動圖案121的藉由凹陷區RS曝露的表面中，藉此形成障壁層140。障壁層140可形成以具有範圍介於約0nm至約3nm的厚度。
如上所述，源極/汲極區SD的形成可包含移除第二區R2的上部部分以形成凹陷區RS及執行選擇性磊晶製程，在選擇性磊晶製程中，使用由凹陷區RS曝露的主動圖案121作為晶種層。然而，本發明概念的實例實施例不限於此。在其他實例實施例中，可省略用於移除第二區R2的上部部分的製程，如參看圖10及圖11將更詳細地描述。
參看圖10，可對圖7的結構執行各向異性蝕刻製程。各向異性蝕刻製程可執行以曝露第二區R2的頂部表面及側表面以及曝露定位於犧牲閘極結構SGS的兩側的裝置隔離圖案115的頂部表面。因此，閘極隔片SP可形成於犧牲閘極結構SGS的側壁上。另外，可移除藉由犧牲閘極結構SGS曝露的襯裡層125。各向異性蝕刻製程可包含(例如)反應性離子蝕刻製程，但本發明概念的實例實施例不限於此。此外，在各向異性蝕刻製程期間，可曝露犧牲閘極結構SGS的頂部表面，且因此，可部分地蝕刻閘 極遮罩圖案136。在省略移除第二區R2的製程的情況(不同於圖8的情況)下，第一區R1的頂部表面可形成為與第二區R2的頂部表面基本上共面。換言之，第一區R1的頂部表面可定位於與第二區R2的頂部表面基本上相同的位準處。
參看圖11，可在犧牲閘極結構SGS的兩側處形成包覆層145。換言之，包覆層145可形成於主動圖案121的第二區R2上。在實例實施例中，包覆層145可藉由選擇性磊晶生長製程形成，在選擇性磊晶生長製程中，使用第二區R2的藉由裝置隔離圖案115曝露的頂部表面及側表面作為晶種層。換言之，包覆層145可為磊晶生長層。對於PMOSFET，包覆層145可由能夠將壓縮應變施加至主動鰭AF的材料形成。舉例而言，在主動圖案121包含SiGe層的情況下，包覆層145可由晶格常數大於主動圖案121的晶格常數或鍺濃度高於主動圖案121的鍺濃度的SiGe層形成。相比之下，對於NMOSFET，包覆層145可由能夠將拉伸應變施加至主動鰭AF的材料形成。舉例而言，在主動圖案121包含SiGe層的情況下，包覆層145可由晶格常數小於主動圖案121的晶格常數的Si或SiC層形成，或鍺濃度低於主動圖案121的鍺濃度的SiGe層形成。但本發明概念的實例實施例不限於此。在磊晶生長製程期間或之後，包覆層145可摻雜有雜質。在某些實施例中，在包覆層145的摻雜期間，第二區R2可部分地摻雜有雜質。因此，包覆層145及第二區R2的經摻雜部分可充當MOSFET的源極/汲極區SD。源極/汲極區SD的導電性類型可為p型或n型。
包覆層145中的每一者可具有：第一側壁145S1，其相對於基板100的頂部表面以基本上負角傾斜；第二側壁145S2，其基 本上垂直於基板100的頂部表面；以及第三側壁145S3，其相對於基板100的頂部表面以基本上正角傾斜。第二側壁145S2可與其下的第一側壁145S1相接以形成下部頂點且亦可與其上的第三側壁145S3相接以形成上部頂點。
在實例實施例中，在包覆層145的形成之前或期間，可對基板100執行參看圖9所描述的預處理製程。預處理製程可為(例如)可使用氫氣執行的熱處理製程或電漿處理製程。熱處理製程或電漿處理製程可在400℃或更高的溫度下執行。可執行預處理製程以自第二區R2的藉由裝置隔離圖案115曝露的表面移除天然氧化物層。作為預處理製程的結果，障壁層140可形成於第二區R2的藉由裝置隔離圖案115曝露的表面上。換言之，障壁層140可形成於包覆層145與第二區R2的頂部表面之間以及包覆層145與第二區R2的側表面之間。障壁層140可包含緩衝圖案111及主動圖案121中所含的鍺。在預處理製程期間，緩衝圖案111中的鍺原子可沿著主動圖案121的第二區R2的表面擴散，及/或主動圖案121中的鍺原子可在第二區R2的藉由裝置隔離圖案115曝露的表面中隔離，藉此形成障壁層140。障壁層140可形成以具有範圍介於約0nm至約3nm的厚度。
接下來，製造半導體裝置的製程可繼續。在下文中，為了簡明描述，將描述一實例，其中對圖9的結構執行後續製程。
參看圖12，可在具備源極/汲極區SD的結構上形成下部層間絕緣層150以曝露犧牲閘極圖案134的頂部表面。
舉例而言，可形成下部層間絕緣層150以覆蓋源極/汲極區SD及犧牲閘極結構SGS。下部層間絕緣層150可由(例如)氧 化矽層或低k介電層中的至少一者形成或可包含(例如)氧化矽層或低k介電層中的至少一者。此後，可執行平坦化製程以曝露犧牲閘極圖案134的頂部表面。平坦化製程可包含回蝕製程及/或化學機械拋光(chemical mechanical polishing；CMP)製程。可執行平坦化製程以移除閘極遮罩圖案136、下部層間絕緣層150的一部分以及閘極隔片SP的一部分。因此，可曝露犧牲閘極圖案134，且犧牲閘極圖案134、閘極隔片SP以及下部層間絕緣層150可形成以具有基本上彼此共面的頂部表面。
參看圖13，可使下部層間絕緣層150凹陷。下部層間絕緣層150的凹陷可使用選擇性地移除下部層間絕緣層150的一部分的蝕刻製程來執行。換言之，蝕刻製程可使用蝕刻劑執行，所述蝕刻劑可經選擇以具有相對於犧牲閘極圖案134及閘極隔片SP足夠高的蝕刻選擇性。結果，下部層間絕緣層150可形成以具有低於犧牲閘極圖案134的頂部表面的頂部表面。另外，閘極隔片SP的側壁可部分地曝露。
參看圖14，可在圖13的結構上共形地形成罩蓋絕緣層152。可形成罩蓋絕緣層152以覆蓋下部層間絕緣層150的頂部表面及犧牲閘極圖案134的頂部表面。因此，罩蓋絕緣層152可具有階梯狀頂部表面。罩蓋絕緣層152可包含氮化物系的材料，其具有相對於犧牲閘極圖案134、蝕刻終止圖案132以及襯裡層125的蝕刻選擇性。作為一實例，罩蓋絕緣層152可由氧碳氮化矽(SiOCN)層形成或可包含氧碳氮化矽(SiOCN)層。可形成罩蓋絕緣層152以具有單層或多層結構。在實例實施例中，罩蓋絕緣層152可包含鄰近於下部層間絕緣層150的第一罩蓋絕緣層154 以及在第一罩蓋絕緣層154上的第二罩蓋絕緣層156。第一罩蓋絕緣層154及第二罩蓋絕緣層156中的至少一者可由氧碳氮化矽(SiOCN)層形成或可包含氧碳氮化矽(SiOCN)層。作為一實例，第一罩蓋絕緣層154可由與襯裡層125相同的材料(例如，氮化矽(SiN)、碳氮化矽(SiCN)、硼氮化矽(SiBN)或碳硼氮化矽(SiCBN)中的至少一者)形成或可包含所述材料，且第二罩蓋絕緣層156可由氧碳氮化矽(SiOCN)形成或可包含氧碳氮化矽(SiOCN)。作為另一實例，第一罩蓋絕緣層154可由氧碳氮化矽(SiOCN)形成或可包含氧碳氮化矽(SiOCN)，且第二罩蓋絕緣層156可由與襯裡層125相同的材料形成或可包含所述材料。作為再一實例，第一罩蓋絕緣層154及第二罩蓋絕緣層156兩者可由氧碳氮化矽(SiOCN)形成或可包含氧碳氮化矽(SiOCN)。在此情況下，罩蓋絕緣層152可具有基本上單層結構。罩蓋絕緣層152可藉由(例如)化學氣相沈積製程或原子層沈積製程來形成。
此後，可在罩蓋絕緣層152上共形地形成保護絕緣層，且可平坦化所述保護絕緣層以曝露罩蓋絕緣層152。結果，保護絕緣圖案158可形成以部分地曝露罩蓋絕緣層152的頂部表面。保護絕緣層可由具有相對於罩蓋絕緣層152的蝕刻選擇性的材料形成或可包含所述材料。舉例而言，保護絕緣層可包含氧化矽層，其可藉由化學氣相沈積製程或原子層沈積製程來形成。保護絕緣層的平坦化可使用回蝕或CMP製程來執行。當在平面圖中觀察時，罩蓋絕緣層152的藉由保護絕緣圖案158曝露的所述部分可與犧牲閘極圖案134重疊。另外，當在平面圖中觀察時，保護絕緣圖案158可與罩蓋絕緣層152及下部層間絕緣層150的其他部 分重疊。
參看圖15，可移除罩蓋絕緣層152的藉由保護絕緣圖案158曝露的部分以曝露犧牲閘極圖案134。罩蓋絕緣層152的移除可包含對圖14的所得結構執行回蝕製程。回蝕製程可使用蝕刻劑執行，所述蝕刻劑具有相對於保護絕緣圖案158的蝕刻選擇性。結果，罩蓋絕緣層152可經圖案化以形成曝露犧牲閘極圖案134的罩蓋絕緣圖案152a。在實例實施例中，罩蓋絕緣圖案152a可包含分別藉由圖案化第一罩蓋絕緣層154及第二罩蓋絕緣層156而形成的第一罩蓋絕緣圖案154a及第二罩蓋絕緣圖案156a。在回蝕製程之後，保護絕緣圖案158可保留在罩蓋絕緣圖案152a上，但本發明概念的實例實施例不限於此。在其他實例實施例中，保護絕緣圖案158可在回蝕製程期間完全移除。藉由回蝕製程亦可曝露閘極隔片SP。
參看圖16，可移除犧牲閘極圖案134、蝕刻終止圖案132以及襯裡層125以形成曝露閘極隔片SP之間的主動鰭AF的間隙區160。間隙區160的形成可包含用蝕刻劑蝕刻犧牲閘極圖案134，所述蝕刻劑經選擇具有相對於閘極隔片SP、下部層間絕緣層150以及蝕刻終止圖案132的蝕刻選擇性。此外，間隙區160的形成可包含蝕刻蝕刻終止圖案132以曝露襯裡層125以及蝕刻已曝露的襯裡層125以曝露主動鰭AF。在間隙區160的形成期間，保護絕緣圖案158可完全移除，而罩蓋絕緣圖案152a不可完全移除以保留在下部層間絕緣層150上。歸因於罩蓋絕緣圖案152a的存在，有可能保護其下的下部層間絕緣層150免於可能在間隙區160形成時發生的蝕刻損害。
在罩蓋絕緣圖案152a由與襯裡層125相同的材料形成的情況下，罩蓋絕緣圖案152a可在移除襯裡層125以曝露下部層間絕緣層150的製程中移除。若下部層間絕緣層150曝露，則可在形成間隙區160的製程中及/或在後續製程(例如，清洗製程)中蝕刻下部層間絕緣層150以具有降低的頂部表面。此可引起用於形成(例如，圖2的)閘電極GE的後續製程中的困難；例如，可能難以實現閘電極GE的所要高度。相比之下，根據本發明概念的實例實施例，罩蓋絕緣圖案152a可由具有相對於襯裡層125的蝕刻選擇性的材料形成或可包含所述材料，且此使得有可能抑制罩蓋絕緣圖案152a在襯裡層125經移除時被移除。結果，有可能防止或抑制下部層間絕緣層150損失，且因此，可在增加的製程裕度下執行形成閘電極GE的製程。
在某些實施例中，在間隙區160的形成期間，亦可蝕刻閘極隔片SP。襯裡層125可經圖案化以形成在閘極隔片SP下方區域化的襯裡圖案126。襯裡圖案126可形成於主動圖案121與閘極隔片SP之間且可沿著閘極隔片SP的底部表面或在第二方向D2上延伸。
參看圖17，可在間隙區160中的每一者中形成初級閘極介電圖案PGD及初級閘電極PGE。舉例而言，可在基板100上形成閘極介電層以部分地填充間隙區160。閘極介電層可形成以共形地覆蓋主動鰭AF。閘極介電層可由高k介電材料中的至少一者形成或可包含高k介電材料中的至少一者。舉例而言，閘極介電層可由氧化鉿、矽酸鉿、氧化鋯或矽酸鋯中的至少一者形成或可包含氧化鉿、矽酸鉿、氧化鋯或矽酸鋯中的至少一者，但本發明概 念的實例實施例不限於此。閘極介電層可藉由(例如)原子層沈積製程而形成。此後，可在閘極介電層上形成閘極層以填充間隙區160的剩餘區。閘極層可由導電性金屬氮化物(例如，氮化鈦或氮化鉭)或金屬(例如，鋁或鎢)中的至少一者形成或可包含導電性金屬氮化物(例如，氮化鈦或氮化鉭)或金屬(例如，鋁或鎢)中的至少一者。閘極介電層及閘極層可經平坦化以形成初級閘極介電圖案PGD及初級閘電極PGE。平坦化製程可包含回蝕製程及/或CMP製程。可執行平坦化製程以完全移除罩蓋絕緣圖案152a且曝露下部層間絕緣層150的頂部表面。另外，可執行平坦化製程以曝露閘極隔片SP的頂部表面。初級閘極介電圖案PGD可沿著初級閘電極PGE的底部表面延伸且可設置於初級閘電極PGE的兩個側壁上(亦即，設置於初級閘電極PGE與閘極隔片SP之間)。
返回參看圖2，可使初級閘電極PGE的上部部分凹陷以形成閘電極GE。舉例而言，初級閘電極PGE的凹陷可藉由經配置以選擇性地蝕刻初級閘電極PGE的蝕刻製程來執行。在實例實施例中，可執行蝕刻製程，直至閘電極GE具有低於下部層間絕緣層150的頂部表面的頂部表面。換言之，閘電極GE的頂部表面可低於下部層間絕緣層150的頂部表面。此後，可藉由移除初級閘極介電圖案PGD的定位於閘電極GE上方的一部分來形成閘極介電圖案GD。
接下來，可在閘電極GE上形成閘極罩蓋圖案GP。舉例而言，閘極罩蓋層可形成以填充具備閘極介電圖案GD的間隙區160。此後，可平坦化閘極罩蓋層以形成閘極罩蓋圖案GP。可執 行閘極罩蓋層的平坦化(例如，使用CMP製程)以曝露下部層間絕緣層150。閘極罩蓋層可由(例如)氮化矽層或氮氧化矽層形成或可包含(例如)氮化矽層或氮氧化矽層。閘極罩蓋層可藉由CVD製程形成。主動鰭AF的定位於閘電極GE下方的一部分可充當通道區CH。當在平面圖中觀察時，通道區CH可插入於源極/汲極區SD之間。閘極介電圖案GD、閘電極GE以及閘極罩蓋圖案GP可充當閘極結構GS。閘極結構GS可在第二方向D2上延伸。
在實例實施例中，上部層間絕緣層(圖中未示)可形成於下部層間絕緣層150上。上部層間絕緣層可形成以覆蓋閘極結構GS的頂部表面。上部層間絕緣層可由(例如)氧化物、氮化物或氮氧化物中的至少一者形成或可包含(例如)氧化物、氮化物或氮氧化物中的至少一者。可形成第一接觸孔(圖中未示)以穿過上部層間絕緣層及下部層間絕緣層150且曝露源極/汲極區SD。可藉由用於形成第一接觸孔的蝕刻製程來部分地移除源極/汲極區SD的上部部分。可形成第二接觸孔(圖中未示)以穿過上部層間絕緣層及下部層間絕緣層150且曝露閘電極GE。此後，可形成第一接觸插塞及第二接觸插塞以填充第一接觸孔及第二接觸孔。互連線可設置於上部層間絕緣層上以耦接至第一及第二接觸插塞。互連線可經配置以使得有可能經由第一及第二接觸插塞將電壓施加至源極/汲極區SD及閘電極GE。第一及第二接觸插塞以及互連線可由導電材料中的至少一者形成或可包含導電材料中的至少一者。
根據本發明概念的實例實施例，襯裡層可形成以覆蓋主動圖案的上部部分，且因此，有可能防止或抑制主動圖案在形成 犧牲閘極圖案的製程中被曝露及受損。另外，在形成間隙區的製程中被用作蝕刻遮罩的罩蓋絕緣圖案可由具有相對於襯裡層的蝕刻選擇性的材料形成。因此，當蝕刻犧牲閘極圖案及襯裡層以形成間隙區時，有可能減少罩蓋絕緣圖案的移除。此使得有可能防止或抑制下部層間絕緣層損失且藉此增加形成閘電極的製程中的製程裕度。結果，有可能製造具有經改良電氣特性的半導體裝置以及增加製造此半導體裝置的程序中(例如，形成閘電極的製程中)的製程裕度。
儘管未圖示，但可對圖11的結構執行參看圖12至圖17所描述的製造程序以形成圖3的半導體裝置。
圖18為說明包含根據本發明概念的實例實施例的半導體裝置的CMOS SRAM胞元的等效電路圖。參看圖18，CMOS SRAM胞元可包含一對驅動電晶體TD1及TD2、一對轉移電晶體TT1及TT2以及一對負載電晶體TL1及TL2。驅動電晶體TD1及TD2可為下拉電晶體(pull-down transistor)，轉移電晶體TT1及TT2可為傳遞電晶體，且負載電晶體TL1及TL2可為上拉電晶體(pull-up transistor)。驅動電晶體TD1及TD2以及轉移電晶體TT1及TT2可為NMOS電晶體，且負載電晶體TL1及TL2可為PMOS電晶體。驅動電晶體TD1、TD2、轉移電晶體TT1、TT2以及負載電晶體TL1及TL2中的至少一者可以根據本發明概念的實例實施例的場效電晶體的形式提供。
第一驅動電晶體TD1及第一轉移電晶體TT1可彼此串聯連接。第一驅動電晶體TD1的源極區可電連接至接地線Vss，且第一轉移電晶體TT1的汲極區可電連接至第一位元線BL1。第二 驅動電晶體TD2及第二轉移電晶體TT2可彼此串聯連接。第二驅動電晶體TD2的源極區可電連接至接地線Vss，且第二轉移電晶體TT2的汲極區可電連接至第二位元線BL2。
第一負載電晶體TL1的源極區及汲極區可分別電連接至電源線Vcc及第一驅動電晶體TD1的汲極區。第二負載電晶體TL2的源極區及汲極區可分別電連接至電源線Vcc及第二驅動電晶體TD2的汲極區。第一負載電晶體TL1的汲極區、第一驅動電晶體TD1的汲極區以及第一轉移電晶體TT1的源極區可充當第一節點N1。第二負載電晶體TL2的汲極區、第二驅動電晶體TD2的汲極區以及第二轉移電晶體TT2的源極區可充當第二節點N2。第一驅動電晶體TD1及第一負載電晶體TL1的閘電極可電連接至第二節點N2，且第二驅動電晶體TD2及第二負載電晶體TL2的閘電極可電連接至第一節點N1。第一轉移電晶體TT1及第二轉移電晶體TT2的閘電極可電連接至字線WL。第一驅動電晶體TD1、第一轉移電晶體TT1以及第一負載電晶體TL1可構成第一半胞元H1，而第二驅動電晶體TD2、第二轉移電晶體TT2以及第二負載電晶體TL2可構成第二半胞元H2。
圖19為說明包含根據本發明概念的實例實施例的半導體裝置的電子系統的實例的方塊圖。
參看圖19，根據本發明概念的實例實施例的電子系統1100可包含控制器1110、輸入-輸出(I/O)單元1120、記憶體裝置1130、介面單元1140以及資料匯流排1150。控制器1110、I/O單元1120、記憶體裝置1130以及介面單元1140中的至少兩者可經由資料匯流排1150彼此通信。資料匯流排1150可對應於傳輸 電信號經由的路徑。
控制器1110可包含微處理器、數位信號處理器、微控制器或經配置以具有類似於前述各者的功能的另一邏輯裝置中的至少一者。I/O單元1120可包含小鍵盤、鍵盤或顯示單元。記憶體裝置1130可儲存資料及/或命令。介面單元1140可將電資料傳輸至通信網路或可自通信網路接收電資料。介面單元1140可以無線或有線方式操作。舉例而言，介面單元1140可包含用於無線通信的天線或用於有線及/或無線通信的收發器。儘管圖式中未示，但電子系統1100可更包含快速DRAM(dynamic random access memory；動態隨機存取記憶體)裝置及/或快速SRAM裝置，所述裝置充當用於改良控制器1110的操作的快取記憶體。根據本發明概念的實例實施例的半導體裝置可作為記憶體裝置1130、控制器1110或I/O單元1120的部分而提供。
電子系統1100可適用於(例如)個人數位助理(personal digital assistant；PDA)、攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡或經配置以藉由無線來接收或傳輸資訊資料的其他電子產品。
圖20為說明包含根據本發明概念的實例實施例的半導體裝置的電子裝置的實例的方塊圖。
參看圖20，電子裝置1200可包含半導體晶片1210。半導體晶片1210可包含處理器1211、嵌入式記憶體1213以及快取記憶體1215。
處理器1211可包含一或多個處理器核心C1至Cn。一或多個處理器核心C1至Cn可經配置以處理資料及信號。處理器核 心C1至Cn可經配置以包含根據本發明概念的實例實施例的半導體裝置。
電子裝置1200可經配置以使用經處理的資料及信號來執行其自身功能。作為一實例，處理器1211可為應用程式處理器。
嵌入式記憶體1213可與處理器1211交換第一資料DAT1。第一資料DAT1可為藉由一或多個處理器核心C1至Cn已處理或待處理的資料。嵌入式記憶體1213可管理第一資料DAT1。舉例而言，嵌入式記憶體1213可用於第一資料DAT1的緩衝操作。換言之，嵌入式記憶體1213可作為處理器1211的緩衝記憶體或工作記憶體來操作。
在實例實施例中，可使用電子裝置1200來實現可穿戴電子裝置。一般而言，可穿戴電子裝置可經配置以執行計算相對較少量的資料的操作，而非計算相對大量的資料。在此意義上，在電子裝置1200用於可穿戴電子裝置的情況下，嵌入式記憶體1213可經配置以具有相對較小的緩衝容量。
嵌入式記憶體1213可為靜態隨機存取記憶體(static random access memory；SRAM)裝置。SRAM裝置可具有比動態隨機存取記憶體(dynamic random access memory；DRAM)裝置更快的操作速度。因此，在SRAM嵌入半導體晶片1210中的情況下，電子裝置1200有可能具有小的尺寸以及快的操作速度。此外，在SRAM嵌入半導體晶片1210中的情況下，有可能減小電子裝置1200的有效功率(active power)。作為一實例，SRAM可包含根據本發明概念的實例實施例的半導體裝置中的至少一者。
快取記憶體1215可與一或多個處理器核心C1至Cn一起 安裝於半導體晶片1210上。快取記憶體1215可經配置以儲存快取資料DATc，所述快取資料將由一或多個處理器核心C1至Cn使用或直接存取。快取記憶體1215可經配置以具有相對小的容量以及極快的操作速度。在實例實施例中，快取記憶體1215可包含SRAM裝置，其包含根據本發明概念的實例實施例的半導體裝置。快取記憶體1215可包含靜態隨機存取記憶體(SRAM)，其包含根據本發明概念的實例實施例的半導體裝置。在使用快取記憶體1215的情況下，有可能減小藉由處理器1211執行的對嵌入式記憶體1213的存取頻率或存取時間。換言之，快取記憶體1215的使用可允許電子裝置1200具有相對快的操作速度。
為提供對本發明概念的實例實施例的更好理解，快取記憶體1215在圖20中被說明為與處理器1211分離的組件。然而，快取記憶體1215可包含於處理器1211中。另外，本發明概念的實例實施例不限於藉由圖20說明的實例。
處理器1211、嵌入式記憶體1213以及快取記憶體1215可經配置以基於各種介面協定中的至少一者來交換或傳輸資料。舉例而言，處理器1211、嵌入式記憶體1213以及快取記憶體1215可經配置以基於以下各者中的至少一者來交換或傳輸資料：通用串列匯流排(Universal Serial Bus；USB)、小型電腦系統介面(Small Computer System Interface；SCSI)、快速周邊組件互連(Peripheral Component Interconnect Express；PCI Express)、高階附掛技術(Advanced Technology Attachment；ATA)、並列高階附掛技術(Parallel ATA；PATA)、串列高階附掛技術(Serial ATA；SATA)、串列附掛小型電腦系統介面(Serial Attached SCSI；SAS)、整合 式電子驅動介面(Integrated Drive Electronics；IDE)或通用快閃記儲存(Universal Flash Storage；UFS)。
圖21為說明各種電子裝置的實例的示意圖，圖19的電子系統1100可應用於所述電子裝置。如圖21中所示，圖19的電子系統1100可應用於實現行動電話2000。然而，將理解，在其他實例實施例中，圖19的電子系統1100可應用於攜帶型筆記型電腦、MP3播放器、導航器、固態磁碟(Solid State Disk；SSD)、汽車及/或家用電氣設備。
根據本發明概念的實例實施例，襯裡層可形成以覆蓋主動圖案的上部部分，且因此，有可能防止或抑制主動圖案在形成犧牲閘極圖案的製程中被曝露及受損。
另外，在形成間隙區的製程中被用作蝕刻遮罩的罩蓋絕緣圖案可由具有相對於襯裡層的蝕刻選擇性的材料形成。因此，當蝕刻犧牲閘極圖案及襯裡層以形成間隙區時，有可能減少罩蓋絕緣圖案的移除。此使得有可能防止或抑制下部層間絕緣層損失且藉此增加形成閘電極的製程中的製程裕度。結果，有可能製造具有經改良電氣特性的半導體裝置以及增加製造此半導體裝置的製程中(例如，形成閘電極的製程中)的製程裕度。
儘管本發明概念的實例實施例已經過特定繪示及描述，但一般熟習此項技術者將理解，在不背離隨附申請專利範圍的精神及範疇的情況下，可對此等實例實施例進行形式及細節上的變化。

Claims (25)

  1. 一種製造半導體裝置的方法，所述製造半導體裝置的方法包括：形成突出於基板的主動圖案，所述主動圖案包含具有大於所述基板的晶格常數的晶格常數的材料；在所述主動圖案上形成襯裡層；形成在所述襯裡層上且與所述主動圖案交叉的犧牲閘極圖案；在所述主動圖案上及在所述犧牲閘極圖案的兩側處形成源極/汲極區；形成覆蓋所述源極/汲極區的層間絕緣層，所述層間絕緣層具有低於所述犧牲閘極圖案的頂部表面的頂部表面；在所述層間絕緣層上形成罩蓋絕緣圖案以曝露所述犧牲閘極圖案，所述罩蓋絕緣圖案包含具有相對於所述襯裡層的蝕刻選擇性的材料；以及使用所述罩蓋絕緣圖案作為蝕刻遮罩藉由蝕刻製程來移除所述犧牲閘極圖案及所述襯裡層，以形成曝露所述主動圖案的間隙區。
  2. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述形成罩蓋絕緣圖案包括：形成至少一個罩蓋絕緣層以覆蓋所述層間絕緣層及所述犧牲閘極圖案的所述頂部表面；以及圖案化所述罩蓋絕緣層以曝露所述犧牲閘極圖案。
  3. 如申請專利範圍第2項所述的製造半導體裝置的方法，其中圖案化所述罩蓋絕緣層包括：在所述罩蓋絕緣層上形成保護絕緣圖案以曝露所述罩蓋絕緣層的部分，所述保護絕緣圖案包含具有相對於所述罩蓋絕緣層的蝕刻選擇性的材料；以及藉由回蝕製程移除所述罩蓋絕緣層的由所述保護絕緣圖案曝露的所述部分，所述罩蓋絕緣層的所述部分在平面圖中與所述犧牲閘極圖案重疊。
  4. 如申請專利範圍第2項所述的製造半導體裝置的方法，其中形成所述至少一個罩蓋絕緣層包括：依序形成第一罩蓋絕緣層及第二罩蓋絕緣層，所述第一罩蓋絕緣層及所述第二罩蓋絕緣層中的至少一者包含具有相對於所述襯裡層的蝕刻選擇性的材料。
  5. 如申請專利範圍第4項所述的製造半導體裝置的方法，其中依序形成所述第一罩蓋絕緣層及所述第二罩蓋絕緣層包括：所述第一罩蓋絕緣層及所述第二罩蓋絕緣層中的一者包含與所述襯裡層相同的材料；以及所述第一罩蓋絕緣層及所述第二罩蓋絕緣層中的另一者包含具有相對於所述襯裡層的蝕刻選擇性的材料。
  6. 如申請專利範圍第2項所述的製造半導體裝置的方法，其中：所述襯裡層包含氮化矽(SiN)、碳氮化矽(SiCN)、硼氮化矽(SiBN)以及碳硼氮化矽(SiCBN)中的至少一者；且所述罩蓋絕緣層包含氧碳氮化矽(SiOCN)。
  7. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述主動圖案包含處於所述犧牲閘極圖案下方的第一區及處於所述犧牲閘極圖案的兩側的第二區，且其中形成所述源極/汲極區包括，使所述第二區部分地凹陷以在所述主動圖案中形成凹陷區；以及使用由所述凹陷區曝露的所述主動圖案作為晶種層來執行選擇性磊晶製程以形成所述源極/汲極區。
  8. 如申請專利範圍第7項所述的製造半導體裝置的方法，其更包括：在使所述第二區部分地凹陷之後，對由所述凹陷區曝露的所述主動圖案執行熱處理製程及電漿處理製程中的一者。
  9. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述主動圖案包括處於所述犧牲閘極圖案下方的第一區及處於所述犧牲閘極圖案的兩側的第二區，所述第一區的頂部表面與所述第二區的頂部表面共面，且其中形成所述源極/汲極區包括：使用所述第二區作為晶種層來執行選擇性磊晶製程，以形成覆蓋所述第二區中的每一者的所述頂部表面及上部側表面的包覆層。
  10. 如申請專利範圍第9項所述的製造半導體裝置的方法，其更包括：對所述第二區執行熱處理製程及電漿處理製程中的一者以在所述第二區與所述包覆層之間形成障壁層。
  11. 如申請專利範圍第10項所述的製造半導體裝置的方法，其中所述障壁層的材料包含與所述主動圖案的所述材料相同的元素。
  12. 如申請專利範圍第9項所述的製造半導體裝置的方法，其中所述包覆層包括：相對於所述基板的頂部表面以負角傾斜的第一側壁，所述第一側壁具有第一末端部分；相對於所述基板的所述頂部表面以正角傾斜的第二側壁，所述第二側壁具有第二末端部分；以及鄰近於所述基板的具有第三末端部分及第四末端部分的第三側壁，所述第三末端部分連接至所述第一末端部分，且所述第四末端部分連接至所述第二末端部分。
  13. 一種製造半導體裝置的方法，所述製造半導體裝置的方法包括：在基板上形成在裝置隔離圖案之間突出的主動鰭，所述主動鰭包含具有大於所述基板的晶格常數的晶格常數的材料；形成襯裡層以覆蓋所述主動鰭的頂部表面及側表面；在所述襯裡層上形成犧牲閘極圖案以與所述主動鰭交叉；在所述主動鰭上及在所述犧牲閘極圖案的兩側處形成源極/汲極區；形成層間絕緣層以覆蓋所述源極/汲極區，所述層間絕緣層具有低於所述犧牲閘極圖案的頂部表面的頂部表面；在所述層間絕緣層上形成罩蓋絕緣圖案以曝露所述犧牲閘極圖案，所述罩蓋絕緣圖案包含具有相對於所述襯裡層的蝕刻選擇性的材料；以及用閘電極替換所述犧牲閘極圖案。
  14. 如申請專利範圍第13項所述的製造半導體裝置的方法，其中：所述主動鰭包含處於所述犧牲閘極圖案下方的第一區及處於所述犧牲閘極圖案的兩側的第二區；所述襯裡層經形成以覆蓋所述第一區及所述第二區；且形成所述源極/汲極區包括：自所述第二區移除所述襯裡層，以及在所述第二區上形成磊晶層。
  15. 如申請專利範圍第14項所述的製造半導體裝置的方法，其更包括：對所述曝露的第二區執行熱處理製程及電漿處理製程中的一者，所述襯裡層已自所述曝露的第二區移除。
  16. 如申請專利範圍第15項所述的製造半導體裝置的方法，其中所述熱處理製程及電漿處理製程中的一者是在形成所述磊晶層之前執行或與形成所述磊晶層同時執行。
  17. 如申請專利範圍第14項所述的製造半導體裝置的方法，其中執行所述熱處理製程及電漿處理製程中的一者在所述磊晶層與所述主動鰭之間形成障壁層。
  18. 如申請專利範圍第17項所述的製造半導體裝置的方法，其中所述障壁層的材料包含與所述主動鰭的所述材料相同的元素。
  19. 如申請專利範圍第14項所述的製造半導體裝置的方法，其中形成所述源極/汲極區更包括在形成所述磊晶層之前使所述第二區凹陷。
  20. 如申請專利範圍第13項所述的製造半導體裝置的方法，其中形成所述罩蓋絕緣圖案包括：形成至少一個罩蓋絕緣層以覆蓋所述層間絕緣層及所述犧牲閘極圖案的所述頂部表面；在所述罩蓋絕緣層上形成保護絕緣圖案以曝露所述罩蓋絕緣層的部分，所述保護絕緣圖案包含具有相對於所述罩蓋絕緣層的蝕刻選擇性的材料；以及藉由回蝕製程移除所述罩蓋絕緣層的由所述保護絕緣圖案曝露的所述部分，所述罩蓋絕緣層的所述部分在平面圖中與所述犧牲閘極圖案重疊。
  21. 如申請專利範圍第20項所述的製造半導體裝置的方法，其中形成所述至少一個罩蓋絕緣層包括：依序形成第一罩蓋絕緣層及第二罩蓋絕緣層，所述第一罩蓋絕緣層及所述第二罩蓋絕緣層中的至少一者包含具有相對於所述襯裡層的蝕刻選擇性的材料。
  22. 如申請專利範圍第13項所述的製造半導體裝置的方法，其中替換所述犧牲閘極圖案包括：使用所述罩蓋絕緣圖案作為蝕刻遮罩來移除所述犧牲閘極圖案及所述襯裡層，以形成曝露所述主動鰭的間隙區；形成初級閘電極以填充所述間隙區；以及使所述初級閘電極凹陷以形成所述閘電極。
  23. 一種製造半導體裝置的方法，其包括：形成突出於基板的主動圖案；在所述主動圖案的上部部分上形成襯裡層；形成在所述襯裡層上且與所述主動圖案交叉的犧牲閘極圖案；在所述犧牲閘極圖案的頂部表面上形成至少一個罩蓋絕緣層；圖案化所述罩蓋絕緣層以形成曝露所述犧牲閘極圖案的罩蓋絕緣圖案，所述罩蓋絕緣圖案包含具有相對於所述襯裡層的蝕刻選擇性的氮化物系的材料；以及使用所述罩蓋絕緣圖案作為蝕刻遮罩來移除所述犧牲閘極圖案及所述襯裡層，以形成曝露所述主動圖案的間隙區。
  24. 如申請專利範圍第23項所述的製造半導體裝置的方法，其中形成所述至少一個罩蓋絕緣層包括：依序形成第一罩蓋絕緣層及第二罩蓋絕緣層，所述第一罩蓋絕緣層包含與所述襯裡層相同的材料，且所述第二罩蓋絕緣層包含具有相對於所述襯裡層的蝕刻選擇性的材料。
  25. 如申請專利範圍第23項所述的製造半導體裝置的方法，其中：所述襯裡層包含氮化矽(SiN)、碳氮化矽(SiCN)、硼氮化矽(SiBN)以及碳硼氮化矽(SiCBN)中的至少一者；且所述罩蓋絕緣層包含氧碳氮化矽(SiOCN)。
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