KR102395073B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 기판으로부터 돌출된 활성 패턴, 상기 활성 패턴을 가로지르는 게이트 전극, 상기 게이트 전극의 측벽들 상의 게이트 스페이서, 상기 게이트 전극의 양 측의 상기 활성 패턴 상에 배치되는 소스/드레인 영역들, 상기 소스/드레인 영역들의 각각은, 상기 게이트 스페이서에 의해 노출되는 제1 부분, 및 상기 제1 부분으로부터 연장되고, 상기 게이트 스페이서에 의해 덮히는 제2 부분을 포함하고 및 상기 제2 부분의 마주하는 양 측벽들과 상기 게이트 스페이서 사이에 개재되는 잔류 스페이서를 포함하는 반도체 소자가 제공된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 향상된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판으로부터 돌출된 활성 패턴; 상기 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극의 측벽들 상의 게이트 스페이서; 상기 게이트 전극의 양 측의 상기 활성 패턴 상에 배치되는 소스/드레인 영역들, 상기 소스/드레인 영역들의 각각은: 상기 게이트 스페이서에 의해 노출되는 제1 부분; 및 상기 제1 부분으로부터 연장되고, 상기 게이트 스페이서에 의해 덮히는 제2 부분을 포함하고; 및 상기 제2 부분의 마주하는 양 측벽들과 상기 게이트 스페이서 사이에 개재되는 잔류 스페이서를 포함한다.
일 실시예에 따르면, 상기 제2 부분은: 상기 잔류 스페이서와 접하는 하부; 및 상기 하부로부터 연장되고, 상기 잔류 스페이서의 최상부보다 높은 레벨에 위치하는 상부를 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 제1 방향으로 연장되고, 상기 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되되, 상기 제2 방향에 따른 일 단면의 관점에서, 상기 상부는: 상기 기판으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제1 상부; 및 상기 기판으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제2 상부를 포함할 수 있다.
일 실시예에 따르면, 상기 상부는 상기 제1 상부와 상기 제2 상부 사이의 경계에서 최대 폭을 가지되, 상기 최대 폭은 상기 하부의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 제2 상부의 상면은 상기 기판의 상면에 실질적으로 평행할 수 있다.
일 실시예에 따르면, 상기 제2 상부는 위를 향하여 뾰족한 쐐기 형상을 가질수 있다.
일 실시예에 따르면, 상기 게이트 스페이서는: 상기 게이트 전극에 인접한 제1 게이트 스페이서; 및 상기 제1 게이트 스페이서의 측벽 상의 제2 게이트 스페이서를 포함하되, 상기 잔류 스페이서는 상기 제1 게이트 스페이서와 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 게이트 스페이서들은 서로 다른 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 부분은 상기 제2 게이트 스페이서에 의해 덮힐 수 있다.
일 실시예에 따르면, 상기 제2 부분은: 상기 잔류 스페이서와 접하는 하부; 및 상기 하부로부터 연장되고, 상기 제2 게이트 스페이서와 접하는 상부를 포함하되, 일 단면의 관점에서, 상기 상부의 최대 폭은 상기 하부의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 게이트 전극 아래의 활성 핀을 포함하고, 상기 활성 핀은 상기 소스/드레인 영역들과 접하는 측벽을 가질 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 활성 핀의 상기 측벽은 상기 기판의 상면에 실질적으로 수직한 상부 측벽, 및 오목한 경사를 갖는 하부 측벽을 포함하되, 상기 상부 측벽의 일단은 상기 활성 핀의 상면과 연결될 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 활성 핀의 상기 측벽은 상기 기판의 상면에 실질적으로 수직한 상부 측벽, 및 상기 기판의 상면에 대해 실질적으로 네거티브하게 경사진 하부 측벽을 포함하되, 상기 상부 측벽의 일단은 상기 활성 핀의 상면과 연결될 수 있다.
일 실시예에 따르면, 상기 제2 부분의 최상부는 상기 활성 핀의 상면의 높이와 동일하거나 그 보다 높고, 상기 제1 부분의 최상부보다 낮을 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들은 상기 활성 패턴과 접하되, 일 단면의 관점에서, 각각의 상기 소스/드레인 영역들과 상기 활성 패턴 사이의 계면은 그의 양 단부들이 상기 기판의 상면에 실질적으로 수직한 'U' 자 형상을 가질 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는, 기판으로부터 돌출된 활성 패턴; 상기 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극의 측벽들 상의 게이트 스페이서; 및 상기 게이트 전극의 양 측의 상기 활성 패턴 상에 제공되는 소스/드레인 영역들을 포함하고, 상기 소스/드레인 영역의 각각은: 상기 게이트 스페이서와 수직적으로 중첩되지 않는 제1 부분; 및 상기 제1 부분으로부터 연장되고, 상기 게이트 스페이서와 수직적으로 중첩되는 제2 부분을 포함하고, 상기 제2 부분은 상기 게이트 스페이서와 접하는 제1 측벽들을 가지되, 상기 제1 측벽들 중 일부는 상기 기판의 상면에 대해 실질적으로 네거티브한 경사를 갖고, 상기 제1 측벽들 중 다른 일부는 상기 기판의 상면에 대해 실질적으로 포지티브한 경사를 갖는다.
일 실시예에 따르면, 상기 게이트 스페이서는 상기 게이트 전극에 인접한 제1 게이트 스페이서, 및 상기 제1 게이트 스페이서의 측벽 상의 제2 게이트 스페이서를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 부분은 상기 제2 게이트 스페이서에 의해 덮힐 수 있다.
일 실시예에 따르면, 상기 제2 부분은 상기 제2 게이트 스페이서와 접하지 않는 제2 측벽들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 측벽들과 상기 제2 게이트 스페이서 사이에 개재되는 잔류 스페이서를 더 포함할 수 있다.
일 실시예에 따르면, 상기 잔류 스페이서는 상기 제1 스페이서와 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 부분은 상기 제1 측벽들을 갖는 상부, 및 상기 제2 측벽들을 갖는 하부를 포함하되, 일 단면의 관점에서, 상기 상부의 최대 폭은 상기 하부의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 상부는 상기 잔류 스페이서의 최상부보다 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 게이트 전극 아래의 활성 핀을 포함하되, 상기 활성 핀은 상기 제2 부분과 접할 수 있다.
일 실시예에 따르면, 상기 제2 부분의 최상부는 상기 활성 핀의 상면의 높이와 동일하거나 그 보다 높고, 상기 제1 부분의 최상부보다 낮을 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판으로부터 돌출되는 활성 패턴을 형성하는 것; 상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것; 상기 희생 게이트 패턴의 양 측의 상기 활성 패턴 내에 예비 리세스 영역을 형성하는 것; 상기 예비 리세스 영역을 채우는 희생 매립 패턴을 형성하는 것; 상기 희생 매립 패턴을 소스/드레인 영역으로 교체하는 것; 및 상기 희생 게이트 패턴을 게이트 전극으로 교체하는 것을 포함하되, 상기 희생 매립 패턴은 상기 활성 패턴과 식각 선택성을 갖는 물질로 형성된다.
일 실시예에 따르면, 상기 희생 매립 패턴을 형성하는 것은, 상기 예비 리세스 영역들에 의해 노출된 상기 활성 패턴을 씨드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 Si을 포함하고, 상기 희생 매립 패턴은 SiGe을 포함할 수 있다.
일 실시예에 따르면, 상기 희생 매립 패턴은 상기 예비 리세스 영역을 전부 채우도록 형성될 수 있다.
일 실시예에 따르면, 상기 예비 리세스 영역의 형성 전에, 상기 희생 게이트 패턴의 측벽들 상에 제1 게이트 스페이서를 형성하는 것을 더 포함하되, 일 단면의 관점에서, 상기 예비 리세스 영역은 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 측면을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 희생 게이트 패턴 아래의 제1 영역, 및 상기 희생 게이트 패턴 양 측의 제2 영역들을 포함하고, 상기 제1 게이트 스페이서를 형성하는 것은: 상기 기판 상에 상기 활성 패턴 및 상기 희생 게이트 패턴을 덮는 제1 게이트 스페이서막을 형성하는 것; 및 상기 제1 게이트 스페이서막을 이방성 식각하여 상기 제2 영역들을 노출하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 예비 리세스 영역을 형성하는 것은 상기 노출된 제2 영역들을 이방성 식각하는 것을 포함하고, 상기 예비 리세스 영역의 형성 후, 상기 제1 게이트 스페이서막이 상기 제2 영역들의 측벽들 상에 잔존되어 핀 스페이서들이 형성될 수 있다.
일 실시예에 따르면, 상기 희생 매립 패턴을 소스/드레인 영역으로 교체하기 전에, 상기 제1 게이트 스페이서의 측벽 상에 제2 게이트 스페이서를 형성하는 것을 더 포함하되, 상기 제2 게이트 스페이서는 상기 핀 스페이서들의 일부를 덮을 수 있다.
일 실시예에 따르면, 상기 제2 게이트 스페이서를 형성하는 것은: 상기 제1 게이트 스페이서가 형성된 상기 희생 게이트 패턴, 상기 희생 매립 패턴, 및 상기 핀 스페이서들을 덮는 제2 게이트 스페이서막을 형성하는 것; 및 상기 제2 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 희생 매립 패턴을 소스/드레인 영역으로 교체하는 것은: 상기 희생 매립 패턴을 전부 제거하여 상기 활성 패턴을 노출하는 리세스 영역을 형성하는 것; 및 상기 리세스 영역에 의해 노출된 상기 활성 패턴을 씨드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 희생 매립 패턴을 전부 제거하는 것은, 상기 제2 게이트 스페이서가 형성된 상기 기판 상에, 이방성 식각 공정 및 등방성 식각 공정을 적어도 1회 이상 순차적으로 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 희생 매립 패턴이 전부 제거되는 동안, 상기 핀 스페이서들의 일부가 상기 제2 게이트 스페이서 아래에 잔존되어 잔류 스페이서들이 형성될 수 있다.
일 실시예에 따르면, 상기 리세스 영역은 상기 예비 리세스 영역의 바닥면 보다 낮은 바닥면을 갖도록 형성될 수 있다.
일 실시예에 따르면, 상기 리세스 영역은 상기 예비 리세스 영역의 바닥면과 실질적으로 동일한 높이의 바닥면을 갖도록 형성될 수 있다.
본 발명의 실시예들에 따르면, 게이트 스페이서가 형성된 희생 게이트 패턴의 양 측의 활성 패턴 내에 리세스 영역을 형성한 후, 리세스 영역을 채우는 소스/드레인 영역들이 형성될 수 있다. 이 때, 게이트 스페이서 아래 부분의 영역을 활성 패턴보다 상대적으로 식각률이 높은 희생 매립 패턴으로 대체시킴으로써, 리세스 영역들의 형성을 위한 식각 공정 시, 게이트 스페이서 아래 부분의 희생 매립 패턴을 용이하게 제거할 수 있다. 이에 따라, 그의 양 단부들이 기판의 상면에 실질적으로 수직한 'U' 자 형상의 단면 프로파일을 갖는 리세스 영역을 형성할 수 있다. 결과적으로, 게이트 전극 아래의 활성 패턴(즉, 활성 핀)과 리세스 영역을 채우는 소스/드레인 영역 사이에 균일한 접합 프로파일(junction profile)이 구현되어, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1a는 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 에 따른 단면도이다.
도 1c 및 도 1d는 도 1a의 Ⅳ-Ⅳ' 에 따른 단면도들이다.
도 2a 및 도 2b는 각각 도 1b의 A 부분 및 B 부분의 확대도들이다.
도 3은 본 발명의 일 실시예들에 따른 반도체 소자의 변형예를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅳ-Ⅳ' 에 따른 단면도이다.
도 12a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1a의 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 에 대응하는 단면도이다.
도 12b는 도 1a의 Ⅳ-Ⅳ' 에 대응하는 단면도이다.
도 14 내지 도 21은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 에 대응하는 단면도들이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 23은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 25는 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 에 따른 단면도이다. 도 1c 및 도 1d는 도 1a의 Ⅳ-Ⅳ' 에 따른 단면도들이다. 도 2a 및 도 2b는 각각 도 1b의 A 부분 및 B 부분의 확대도들이다. 도 3은 본 발명의 일 실시예들에 따른 반도체 소자의 변형예를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅳ-Ⅳ' 에 따른 단면도이다.
도 1a 내지 도 1c를 참조하면, 기판(100) 상에 활성 패턴(AP)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 활성 패턴(AP)은 제1 방향(D1)으로 연장된 형태를 가질 수 있다. 구체적으로, 활성 패턴(AP)의 장축(long-axis)은 제1 방향(D1)을 따라 위치할 수 있고, 활성 패턴(AP)의 단축(short-axis)은 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 위치할 수 있다. 더하여, 활성 패턴(AP)은 제1 방향(D1) 및 제2 방향(D2) 모두에 수직한 제3 방향(D3)으로 돌출될 수 있다. 일 예로, 활성 패턴(AP)은 기판(100)의 일부일 수 있다. 다른 예로, 활성 패턴(AP)은 기판(100)으로부터 성장된 에피택시얼층을 포함할 수 있다. 이 때, 에피택시얼층은 서로 다른 격자 크기를 갖는 복수의 에피택시얼층들을 포함할 수 있다. 이에 따라, 활성 패턴(AP)은 압축성 스트레인(compressive straini) 또는 인장성 스트레인(tensile strain)이 인가된 상태일 수 있다. 하나의 활성 패턴(AP)이 도시되었으나, 활성 패턴(AP)은 복수 개로 제공될 수 있다. 복수의 활성 패턴들(AP)은 제2 방향(D2)을 따라 배열될 수 있다.
활성 패턴(AP)의 양 측에 소자분리 패턴들(102)이 배치될 수 있다. 소자분리 패턴들(102)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 소자분리 패턴들(102)은 활성 패턴(AP)의 측벽의 일부를 덮을 수 있다. 즉, 소자분리 패턴들(102)에 의해 활성 패턴(AP)의 상부가 노출될 수 있다. 소자분리 패턴들(102)에 의해 노출된 활성 패턴(AP)의 상부는 활성 핀(AF)으로 정의될 수 있다. 활성 핀(AF)은 후술할 게이트 구조체(GS) 아래에 국소적으로 배치될 수 있다.
기판(100) 상에 게이트 구조체(GS)가 배치될 수 있다. 게이트 구조체(GS)는 제2 방향(D2)으로 연장되어 활성 패턴(AP)을 가로지를 수 있다. 게이트 구조체(GS)는 활성 패턴(AP)의 측벽들의 일부를 덮을 수 있다. 즉, 게이트 구조체(GS)는 활성 패턴(AP)을 가로지르되, 활성 핀들(AF)의 상면 및 측벽들을 덮을 수 있다. 이하에서, 게이트 구조체(GS) 아래에 국소적으로 배치되는 활성 핀(AF)은 채널 영역(CH)으로 지칭될 수 있다. 게이트 구조체(GS)는 복수 개로 제공될 수 있으며, 복수 개의 게이트 구조체들(GS)은 제1 방향(D1)을 따라 배열될 수 있다.
게이트 구조체들(GS)의 측벽들 상에 게이트 스페이서(GSP)가 배치될 수 있다. 게이트 스페이서(GSP)는 게이트 구조체들(GS)의 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 따르면, 게이트 스페이서(GSP)는 게이트 구조체(GS)에 인접한 제1 게이트 스페이서(SP1), 및 제1 게이트 스페이서(SP1)의 측벽 상의 제2 게이트 스페이서(SP2)를 포함할 수 있다. 제2 게이트 스페이서(SP2)의 두께는 제1 게이트 스페이서(SP1)의 두께와 실질적으로 동일하거나, 이보다 클 수 있다. 일 예로, 제1 게이트 스페이서(SP1)는 1 내지 10 nm의 두께를 가질 수 있고, 제2 게이트 스페이서(SP2)는 1 내지 50 nm의 두께를 가질 수 있다. 일 실시예에 있어서, 제1 및 제2 게이트 스페이서들(SP1, SP2)은 서로 동일한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 게이트 스페이서들(SP1, SP2)은 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화탄화질화막을 포함할 수 있다. 다른 실시예에 있어서, 제1 및 제2 게이트 스페이서들(SP1, SP2)은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 게이트 스페이서(SP1)는 실리콘 산화탄화질화막을 포함하고, 제2 게이트 스페이서(SP2)는 실리콘 질화막을 포함할 수 있다. 또는 그 반대일 수 있다.
게이트 구조체들(GS)의 각각은 게이트 전극(GE), 게이트 전극(GE) 상의 게이트 캡핑 패턴(GP), 및 게이트 전극(GE)과 게이트 스페이서들(GSP) 사이의 게이트 유전 패턴(GD)을 포함할 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)과 활성 핀(AF) 사이에도 배치될 수 있고, 활성 핀(AF)으로부터 수평적으로 연장되어 소자분리 패턴들(102)의 상면을 부분적으로 덮을 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다.
게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 유전 패턴(GD)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전 패턴(GD)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 캡핑 패턴(GP)은 일 예로, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
게이트 구조체들(GS)의 양 측의 활성 패턴(AP) 상에 리세스 영역들(RS)이 제공될 수 있다. 일 예로, 리세스 영역들(RS) 중의 일부(즉, 서로 인접한 게이트 구조체들(GS) 사이의 활성 패턴(AP) 상의 리세스 영역들(RS))는, 게이트 구조체들(GS) 아래에 국소적으로 배치되는 채널 영역들(CH) 사이의 공간으로 정의될 수 있다. 즉, 리세스 영역들(RS) 중의 일부는 서로 인접한 채널 영역들(CH)의 마주하는 측벽들에 의해 정의되는 측면들을 가질 수 있다. 이하 설명의 편의를 위해, 서로 인접한 게이트 구조체들(GS) 사이의 활성 패턴(AP) 상의 리세스 영역들(RS)을 기준으로 설명한다.
본 발명의 개념에 따르면, 리세스 영역들(RS)은 그의 양 단부들이 기판(100)의 상면에 실질적으로 수직한 'U'자 형상의 단면 프로파일을 가질 수 있다. 상세하게, 제1 방향(D1)에 따른 관점에서, 리세스 영역들(RS)은 일정한 폭을 갖는 상부, 및 아래로 갈수록 폭이 좁아지는 하부를 포함할 수 있다. 리세스 영역들(RS)의 상부는 기판의 상면에 실질적으로 수직한 제1 측면들(S1)에 의해 정의될 수 있고, 리세스 영역들(RS)의 하부는 라운드 진(즉, 볼록한 경사를 갖는) 제2 측면들(S2) 및 이에 연결된 바닥면(BS)에 의해 정의될 수 있다. 리세스 영역들(RS)의 형상에 상응하여, 채널 영역들(CH)은 기판(100)의 상면에 실질적으로 수직한 상부 측벽, 및 오목한 경사를 갖는 하부 측벽을 포함할 수 있다. 채널 영역들(CH)의 상부 측벽의 일단은 채널 영역들(CH)의 상면에 연결될 수 있다. 일 실시예에 있어서, 채널 영역들(CH)의 상부 측벽(즉, 제1 측면(S1))은 제1 게이트 스페이서(SP1)의 측벽을 따라 연장될 수 있다. 즉, 각각의 채널 영역들(CH)의 상부 측벽과 이에 인접한 제1 게이트 스페이서(SP1)의 측벽의 프로파일은 연속될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
리세스 영역들(RS)의 내면 상에 소스/드레인 영역들(SD)이 제공될 수 있다. 즉, 게이트 구조체(GS)의 양 측의 활성 패턴(AP) 상에 소스/드레인 영역들(SD)이 배치될 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(SD)은 리세스 영역들(RS)에 의해 노출된 활성 패턴(AP)을 씨드로 하여 형성된 에피택시얼층일 수 있다. 일 예로, 소스/드레인 영역들(SD)의 각각은 리세스 영역들(RS)에 의해 노출된 활성 패턴(AP)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 이에 따라, 소스/드레인 영역들(SD)은 채널 영역들(CH)에 압축성 스트레인 또는 인장성 스트레인을 인가할 수 있다. 소스/드레인 영역들(SD)은 p형 또는 n형의 도전형을 갖도록 불순물로 도핑될 수 있다.
일 실시예에 따르면, 소스/드레인 영역들(SD) 중 일부는 다층의 에피택시얼층들을 포함할 수 있다. 예를 들면, 도 2a 및 도 2b에 도시된 바와 같이, 소스/드레인 영역들(SD) 중의 일부는 리세스 영역(RS)의 내면과 접하는 제1 에피택시얼층(EP1), 제1 에피택시얼층(EP1) 상의 제2 에피택시얼층(EP2), 및 제2 에피택시얼층(EP2) 상의 제3 에피택시얼층(EP3)을 포함할 수 있다. 제1 에피택시얼층(EP1)은 활성 패턴(AP)과 접하는 버퍼층으로, 저농도의 반도체 물질을 포함하는 에피택시얼층일 수 있다. 제2 에피택시얼층(EP2)은 제1 에피택시얼층(EP1)으로부터 연장되는 메인층으로, 고농도의 반도체 물질을 포함하는 에피택시얼층일 수 있다. 제3 에피택시얼층(EP3)은 제2 에피택시얼층(EP2) 상에 배치되어 제2 에피택시얼층(EP2)을 보호하는 캡핑층으로, 반도체 물질을 포함하는 에피택시얼층 일 수 있다. 예를 들면, 소스/드레인 영역들(SD)이 SiGe을 포함하는 경우, 제1 에피택시얼층(EP1)은 저농도의 Ge을 포함하는 SiGe층이고, 제2 에피택시얼층(EP2)은 고농도의 Ge을 포함하는 SiGe층이고, 제3 에피택시얼층(EP3)은 Si층일 수 있다.
소스/드레인 영역들(SD)의 각각은 상응하는 리세스 영역(RS)의 측면들(S1, S2) 및 바닥면(BS)과 접할 수 있다. 제1 방향(D1)에 따른 일 단면의 관점에서, 각각의 소스/드레인 영역들(SD)의 형상은 리세스 영역(RS)의 형상에 상응할 수 있다. 구체적으로, 제1 방향(D1)에 따른 일 단면의 관점에서, 소스/드레인 영역들(SD)의 각각은 기판(100)의 상면에 실질적으로 수직한 상부 측벽들, 및 볼록한 경사를 갖는 하부 측벽들을 가질 수 있다. 소스/드레인 영역(SD)의 상부 측벽들은 리세스 영역(RS)의 제1 측면들(S1)에 의해 정의될 수 있고, 소스/드레인 영역(SD)의 하부 측벽들은, 리세스 영역(RS)의 제2 측면들(S2)에 의해 정의될 수 있다. 결론적으로, 제1 방향(D1)에 따른 일 단면의 관점에서, 활성 패턴(AP)과 소스/드레인 영역(SD) 사이의 계면은 그의 양 단부들이 기판의 상면에 실질적으로 수직한 'U'자 형상의 단면 프로파일을 가질 수 있다. 채널 영역들(CH)은 수직적 위치에 있어서 소스/드레인 영역들(SD)의 하면보다 높은 상면을 가질 수 있고, 수평적 위치에 있어서 소스/드레인 영역들(SD) 사이에 위치할 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(SD)은 채널 영역들(CH)의 상면보다 위로 융기될 수 있다.
한편, 소스/드레인 영역들(SD)의 각각은 게이트 스페이서(GSP)에 의해 노출되는 제1 부분(122), 및 제1 부분(122)으로부터 연장되어 게이트 스페이서(GSP)에 의해 덮히는 제2 부분(124)을 포함할 수 있다. 즉, 제1 부분(122)은 게이트 스페이서(GSP)와 수직적으로 중첩되지 않을 수 있고, 제2 부분(124)은 게이트 스페이서(GSP)와 수직적으로 중첩될 수 있다.
제2 방향(D2)에 따른 일 단면의 관점에서, 제1 부분(122)은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 제1 측벽들(SW1), 및 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 제2 측벽들(SW2)을 가질 수 있다. 제1 측벽(SW1)의 일단과, 이에 인접한 제2 측벽(SW2)의 일단은 서로 연결될 수 있다. 일 실시예에 따르면, 제1 부분(122)의 최상부(122U)는 활성 핀들(AF)의 상면(즉, 채널 영역들(CH))의 상면보다 높을 수 있다.
도 1c에 도시된 바와 같이, 제 2 방향(D2)에 따른 일 단면의 관점에서, 제2 부분(124)은 제1 폭(W1)을 갖는 하부(LP), 및 하부(LP)로부터 연장되는 상부(UP)를 포함할 수 있다. 일 실시예에 있어서, 제1 폭(W1)은 실질적으로 일정할 수 있다. 다른 실시예에 있어서, 제1 폭(W1)은 기판(100)으로부터 멀어짐에 따라 실질적으로 감소될 수 있다. 본 발명의 개념에 따르면, 하부(LP)의 제2 방향(D2)에 따른 양 측벽들과 제2 게이트 스페이서(SP2) 사이에 잔류 스페이서들(118)이 개재될 수 있다. 잔류 스페이서들(118)은 활성 패턴(AP) 양 측의 소자분리 패턴들(102) 상에 배치되어 하부(LP)의 측벽들과 접할 수 있다. 이에 따라, 하부(LP)의 제2 방향(D2)에 따른 양 측벽들은 제2 게이트 스페이서(SP2)와 접하지 않을 수 있다. 상술한 하부(LP)의 제1 폭(W1)은 제2 방향(D2)으로 마주하는 잔류 스페이서들(118) 사이의 간격으로 정의될 수 있다. 잔류 스페이서들(118)은 제1 게이트 스페이서(SP1)와 동일한 물질을 포함할 수 있다. 일 예로, 잔류 스페이서들(118)은 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화탄화질화막을 포함할 수 있다. 제2 부분(124)의 상부(UP)는 잔류 스페이서들(118)에 의해 노출될 수 있다. 즉, 상부(UP)는 잔류 스페이서들(118)의 상면(혹은 최상부)보다 높은 레벨에 위치할 수 있다. 상부(UP)는 제2 게이트 스페이서(SP2)와 접할 수 있다. 일 실시예에 따르면, 상부(UP)는 기판(100)으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제1 상부(UP1), 및 제1 상부(UP1)로부터 연장되고, 기판(100)으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제2 상부(UP2)를 포함할 수 있다. 달리 얘기하여, 제1 상부(UP1)의 측벽들은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사질 수 있고, 제2 상부(UP2)의 측벽들은 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사질 수 있다. 상부(UP)는 제1 상부(UP1)와 제2 상부(UP2)의 경계에서 최대 폭인 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
일 실시예에 있어서, 제2 부분(124)의 상면(124U)(즉, 제2 상부(UP2)의 상면)은 기판(100)의 상면과 실질적으로 평행할 수 있다. 더하여, 제2 부분(124)의 상면(124U)은 채널 영역들(CH)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 이 경우, 제2 부분(124)의 상부(UP)는 제1 두께(d1)를 가질 수 있다. 상부(UP)의 두께는 가변될 수 있다. 예를 들어, 도 1d에 도시된 바와 같이, 제2 부분(124)의 상면(124U)의 높이를 일정하게 유지한 상태(즉, 제2 부분(124)의 상면(124U)이 채널 영역들(CH)의 상면과 같은 높이를 갖는 경우)에서, 제2 부분(124)의 하부(LP)의 두께가 작아지는 경우(즉, 잔류 스페이서들(118)의 상면의 높이가 낮아지는 경우), 상부(UP)는 제1 두께(d1)보다 큰 제2 두께(d2)를 가질 수 있다. 상부(UP)의 두께가 증대되는 경우, 소스/드레인 영역들(SD)의 부피가 증가하여, 반도체 소자의 전기적 특성이 향상될 수 있다.
다른 실시예에 있어서, 제2 부분(124)의 상면(124U)은 채널 영역들(CH)의 상면보다 높을 수 있다. 도 3에 도시된 바와 같이, 제2 부분(124)의 상면(124U)(혹은 최상부)은 채널 영역들(CH)의 상면보다 높고 제1 부분(122)의 상면(122U)보다 낮을 수 있다. 이 때, 제2 부분(124)의 상부(UP)는 제1 두께(d1)보다 큰 제3 두께(d3)를 가질 수 있다. 즉, 이와 같은 경우에도, 제2 부분(124)의 상부(UP)의 두께는 증대될 수 있다. 더하여, 제2 부분(124)의 제2 상부(UP2)는 위를 향햐여 뾰족한 쐐기 형상을 가질 수 있다.
기판(100) 상에, 소스/드레인 영역들(SD) 및 게이트 구조체들(GS)의 측벽들을 덮는 하부 층간 절연막(130)이 배치될 수 있다. 하부 층간 절연막(130)의 상면은 게이트 구조체들(GS)의 상면과 공면을 이룰 수 있다. 하부 층간 절연막(130)은 일 예로, 실리콘 산화막 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 하부 층간 절연막(130)은 게이트 구조체들(GS)에 의해 노출되는 소자분리 패턴들(102)을 덮을 수 있다.
일 실시예에 따르면, 하부 층간 절연막(130) 상에 상부 층간 절연막(미도시)이 배치될 수 있다. 상부 층간 절연막은 게이트 구조체들(GS)의 상면을 덮을 수 있다. 상부 층간 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(130)을 관통하여 소스/드레인 영역들(SD)에 전기적으로 연결되는 제1 콘택 플러그들(미도시) 및 게이트 전극(GE)에 전기적으로 연결되는 제2 콘택 플러그(미도시)가 제공될 수 있다. 상부 층간 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 배치될 수 있다. 배선들은 제1 및 제2 콘택 플러그들을 통해 소스/드레인 영역들(SD) 및 게이트 전극(GE)에 전압이 인가되도록 구성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
본 발명의 실시예와 같은 3차원 전계 효과 트랜지스터의 경우, 2차원 소자와는 달리 활성 핀(AF)의 여러 면을 채널로 활용할 수 있다. 즉, 활성 핀(AF)의 상면뿐 아니라 측벽 또한 채널로 사용될 수 있다. 따라서, 높이에 따른 활성 핀(AF)의 측벽 프로파일을 균일하게 하는 것이 반도체 소자의 특성에 중요한 인자가 될 수 있다. 본 발명의 개념에 따르면, 제1 방향(D1)에 따른 일 단면의 관점에서, 활성 핀(AF)(즉, 채널 영역(CH))과 소스/드레인 영역들(SD) 사이의 계면은 그의 양 단부들이 기판(100)의 상면에 실질적으로 수직한 'U'자 형상의 단면 프로파일을 가질 수 있다. 즉, 활성 핀(AF)과 소스/드레인 영역들(SD) 사이에 균일한 접합 프로파일(junction profile)이 구현되어, 반도체 소자의 전기적 특성이 향상될 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 4a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도이다. 도 4b 내지 도 11b는 각각 도 4a 내지 도 11a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 에 따른 단면도들이다. 도 7c는 도 7a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 에 따른 단면도이고, 도 9c는 도 9b의 A 부분의 확대도이다.
도 4a 및 도 4b을 참조하면, 기판(100) 상에 활성 패턴(AP)을 정의하는 트렌치들(101)이 형성될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
일 실시예에 따르면, 트렌치들(101)은 기판(100)을 패터닝하여 형성될 수 있다. 다른 실시예에 따르면, 트렌치들(101)은 기판(100) 상에 에피택시얼층을 형성하고, 이를 패터닝하여 형성될 수 있다. 에피택시얼층은 서로 다른 격자 크기를 갖는 복수의 에피택시얼층들을 포함할 수 있다. 이 경우, 활성 패턴(AP)은 압축성 스트레인(compressive straini) 또는 인장성 스트레인(tensile strain)이 인가된 상태일 수 있다. 트렌치들(101)의 형성을 위한 패터닝은, 기판(100) 상에 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴을 식각 마스크로 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 트렌치들(101)은 제1 방향(D1)으로 연장될 수 있고, 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 상호 이격될 수 있다. 이에 따라, 활성 패턴(AP)은 제1 방향(D1)으로 연장되는 형태로 형성될 수 있다. 더하여, 활성 패턴(AP)은 제1 방향(D1) 및 제2 방향(D2) 모두에 수직한 제3 방향(D3)을 따라 기판(100)으로부터 돌출될 수 있다. 일 실시예에 있어서, 트렌치들(101)의 각각의 폭은 아래로 갈수록 좁아지도록 형성될 수 있고, 이에 따라, 활성 패턴(AP)의 폭은 위로 갈수록 좁아지도록 형성될 수 있다. 하나의 활성 패턴(AP)이 도시되었으나, 활성 패턴(AP)은 복수 개로 제공될 수 있다. 복수의 활성 패턴들(AP)은 제2 방향(D2)을 따라 배열될 수 있다.
트렌치들(101) 내에 소자분리 패턴들(102)이 형성될 수 있다. 소자분리 패턴(103)은 활성 패턴(AP)의 상부를 노출하도록 형성될 수 있다. 소자분리 패턴들(102)에 의해 노출된 활성 패턴(AP)의 상부는 활성 핀(AF)으로 정의될 수 있다. 소자분리 패턴들(102)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 활성 핀(AF) 및 소자분리 패턴들(102)을 덮는 식각 정지막 및 희생 게이트막이 차례로 형성될 수 있다. 식각 정지막은 일 예로, 실리콘 산화막을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다.
희생 게이트막을 패터닝하여, 희생 게이트 패턴(107)이 형성될 수 있다. 희생 게이트 패턴(107)은 제2 방향(D2)로 연장되어 활성 패턴(AP)을 가로지를 수 있다. 희생 게이트 패턴(107)을 형성하는 것은, 희생 게이트막 상에 게이트 마스크 패턴(109)을 형성하는 것, 및 게이트 마스크 패턴(109)을 식각 마스크로 하여 희생 게이트막을 식각하는 것을 포함할 수 있다. 게이트 마스크 패턴(109)은 일 예로, 실리콘 질화물을 포함할 수 있다. 희생 게이트막을 식각하는 것은, 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다.
희생 게이트 패턴(107)이 형성된 후, 희생 게이트 패턴(107) 양 측의 식각 정지막을 제거하여 희생 게이트 패턴(107) 아래에 식각 정지 패턴(105)이 형성될 수 있다. 식각 정지 패턴(105)은 희생 게이트 패턴(107)의 바닥면을 따라 연장되어, 활성 핀(AF)의 상면 및 측벽들, 및 소자분리 패턴들(102)의 상면들을 덮을 수 있다. 여기서, 식각 정지 패턴(105), 희생 게이트 패턴(107), 및 게이트 마스크 패턴(109)은 희생 게이트 구조체(SGS)로 정의될 수 있다. 도시된 바와 같이, 희생 게이트 구조체(SGS)는 복수 개로 제공될 수 있으며, 복수 개의 희생 게이트 구조체들(SGS)은 제1 방향(D1)을 따라 배열될 수 있다.
희생 게이트 패턴(107)이 활성 패턴(AP)을 가로지르도록 형성됨에 따라, 제1 영역(R1) 및 제2 영역들(R2)이 활성 패턴(AP)에 정의될 수 있다. 제1 영역(R1)은, 희생 게이트 구조체(SGS) 아래에 위치하고 희생 게이트 구조체(SGS)와 중첩되는, 활성 패턴(AP)의 일부분이다. 제2 영역들(R2)은, 희생 게이트 구조체(SGS)의 양 측에 위치하고 제1 영역(R1)에 의해 수평적으로 분리된 활성 패턴(AP)의 다른 부분들이다. 한편, 제1 영역(R1)은 후술할 제1 게이트 스페이서(SP1, 도 6a 및 도 6b 참조)와도 수직적으로 중첩될 수 있다.
이어서, 기판(100) 상에 희생 게이트 구조체들(SGS)을 콘포말하게 덮는 제1 게이트 스페이서막(112)이 형성될 수 있다. 제1 게이트 스페이서막(112)은, 희생 게이트 구조체(SGS)의 양 측의 소자분리 패턴들(102)의 상면, 제2 영역(R2)의 상면 및 측벽들과, 희생 게이트 구조체(SGS)의 상면 및 측벽들을 덮을 수 있다. 제1 게이트 스페이서막은 일 예로, 1 내지 10 nm의 두께로 형성될 수 있다. 제1 게이트 스페이서막(112)은 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화탄화질화막을 포함할 수 있다. 제1 게이트 스페이서막(112)은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 제1 게이트 스페이서막(112)이 패터닝되어, 희생 게이트 구조체들(SGS)의 측벽들 상에 제1 게이트 스페이서(SP1)가 형성될 수 있다. 제1 게이트 스페이서막(112)의 패터닝은 일 예로, 이방성 식각 공정을 이용하여 수행될 수 있다. 이방성 식각 공정에 의해, 활성 패턴(AP)의 제2 영역들(R2)의 상면 및, 소자분리 패턴들(102)의 상면이 노출될 수 있다. 이방성 식각 공정 동안, 게이트 마스크 패턴(109)의 일부가 식각될 수 있다. 이방성 식각 공정 후, 게이트 마스크 패턴(109)의 잔부가 희생 게이트 패턴(107) 상에 남을 수 있다. 더하여, 제2 영역들(R2)의 양 측벽들 상에 제1 게이트 스페이서막(112)이 남을 수 있다.
계속하여, 희생 게이트 구조체들(SGS) 양 측의 활성 패턴(AP)의 상부가 제거될 수 있다. 즉, 활성 패턴(AP)의 제2 영역들(R2)이 일부 제거될 수 있다. 제2 영역들(R2)의 제거는 이방성 식각 공정을 이용하여 수행될 수 있다. 그 결과, 희생 게이트 구조체들(SGS) 양 측의 활성 패턴(AP) 내에 제1 예비 리세스 영역들(113)이 형성될 수 있다. 제1 예비 리세스 영역들(113)의 바닥면은 리세스된 제2 영역들(R2)의 상면에 의해 정의될 수 있다. 본 실시예에서, 리세스된 제2 영역들(R2)의 상면은 제1 영역들(R1)의 상면보다 낮고, 소자분리 패턴들(102)의 상면(소자분리 패턴들(102)의 상면이 곡면인 경우, 그 최상부)보다 높을 수 있다. 제2 영역들(R2)의 리세스 깊이는 필요에 따라 달라질 수 있다. 제1 예비 리세스 영역들(113)의 측면(즉, 제1 예비 리세스 영역들(113)에 의해 노출된 제1 영역들(R1)의 상부 측벽)은 제1 게이트 스페이서(SP1)의 측벽을 따라 연장될 수 있다. 일 실시예에 있어서, 제1 예비 리세스 영역들(113)의 측면은 기판(100)의 상면에 실질적으로 수직할 수 있다.
일 실시예에 따르면, 제2 영역들(R2)을 제거하는 것은, 제1 게이트 스페이서막(112)에 대해 상대적으로 높은 식각 선택비를 갖는 식각 조건을 이용하여 제2 영역들(R2)을 식각하는 것을 포함할 수 있다. 즉, 제2 영역들(R2)의 일부를 제거하기 위한 식각 공정 동안, 제1 게이트 스페이서막(112)의 식각량은 상대적으로 적을 수 있다. 이에 따라, 식각 공정 후, 리세스된 제2 영역들(R2)의 측벽들 상에 제1 게이트 스페이서막(112)의 잔부가 남을 수 있다. 이와 같이 제거되지 않고 남은 제1 게이트 스페이서막(112)의 잔부는 핀 스페이서(FS)로 지칭될 수 있다. 일 실시예에 따르면, 핀 스페이서(FS)의 상면(혹은 최상부)은 리세스된 제2 영역들(R2)의 상면보다 높고, 제1 영역들(R1)의 상면보다 낮을 수 있다. 핀 스페이서(FS)의 상면의 높이는, 제2 영역들(R2)의 리세스 깊이 및/또는 제2 영역들(R2)을 제거하기 위한 식각 공정의 공정 조건(즉, 식각 선택비)에 따라 달라질 수 있다. 한편, 제2 영역들(R2)이 식각되는 동안, 제1 게이트 스페이서(SP1) 및 게이트 마스크 패턴(109)도 일부 식각될 수 있다.
도 7a 및 도 7b를 참조하면, 제1 예비 리세스 영역들(113) 내에 희생 매립 패턴(114)이 형성될 수 있다. 희생 매립 패턴(114)은 활성 패턴(AP)과 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 희생 매립 패턴(114)은 일 에천트에 대한 그의 식각 속도가 활성 패턴(AP)의 식각 속도보다 큰 물질로 형성될 수 있다. 예를 들어, 활성 패턴(AP)이 실리콘(Si)을 포함하는 경우, 희생 매립 패턴(114)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 이 때, 희생 매립 패턴(114)의 게르마늄 농도는 5 내지 30 atm%일 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 요구되는 활성 패턴(AP)과 희생 매립 패턴(114)의 식각 선택비의 구현을 위해 게르마늄 농도는 다양하게 조절될 수 있다.
일 실시예에 따르면, 희생 매립 패턴(114)은 에피택시얼 성장 공정에 의해 형성될 수 있다. 즉, 희생 매립 패턴(114)은 제1 예비 리세스 영역들(113)에 의해 노출된 활성 패턴(AP)을 씨드로 하는 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 희생 매립 패턴(114)은 제1 예비 리세스 영역들(113)을 전부 채우도록 형성될 수 있다. 이에 따라, 희생 매립 패턴(114)의 상면은 제1 영역들(R1)의 상면과 적어도 동일한 높이를 가질 수 있다. 본 실시예에서, 희생 매립 패턴(114)의 상면이 기판(100)의 상면에 실질적으로 평행한 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 희생 매립 패턴(114)의 하부는 핀 스페이서들(FS)과 접할 수 있고, 희생 매립 패턴(114)의 상부는 핀 스페이서들(FS)의 상면 보다 높은 레벨에 위치할 수 있다. 제2 방향(D2)에 따른 희생 매립 패턴(114)의 하부의 폭은, 핀 스페이서들(FS) 사이의 간격에 상응할 수 있다. 희생 매립 패턴(114)의 상부는 옆으로 뾰족한 쐐기 형상의 측벽들을 가질 수 있으며, 그의 최대 폭은 하부의 폭보다 클 수 있다. 희생 매립 패턴(114)의 상부의 형상은 도 1c를 참조하여 설명한 소스/드레인 영역들(SD)의 제2 부분(124)의 상부(UP)의 형상과 실질적으로 동일할 수 있다.
일 실시예에 있어서, 희생 매립 패턴(114)은, 도 7c에 도시된 바와 같이, 제1 영역들(R1)의 상면보다 위로 융기될 수 있다, 더하여, 희생 매립 패턴(114)의 상면은 위를 향하여 쐐기 형상을 가질 수 있다. 이 경우, 희생 매립 패턴(114)의 상부의 형상은 도 3을 참조하여 설명한 소스/드레인 영역들(SD)의 제2 부분(124)의 상부(UP)의 형상과 실질적으로 동일할 수 있다. 제2 영역들(R2)의 리세스 깊이, 및/또는 핀 스페이서(FS)의 상면의 높이와 함께, 희생 매립 패턴(114)의 성장량에 따라, 희생 매립 패턴(114)의 형상은 다양하게 구현될 수 있다. 이하 설명의 편의를 위해, 도 7a 및 도 7b의 결과물을 기준으로 설명할 것이나, 후술할 반도체 소자의 제조 방법은 도 7c의 결과물에도 적용될 수 있다.
도 8a 및 도 8b를 참조하면, 도 7a 및 도 7b의 결과물 상에 제2 게이트 스페이서막(116)이 콘포말하게 형성될 수 있다. 즉, 제2 게이트 스페이서막(116)은 희생 매립 패턴(114)이 형성된 결과물을 콘포말하게 덮을 수 있다. 제2 게이트 스페이서막(116)은 제1 게이트 스페이서막(112)과 동일한 두께 또는 그 보다 큰 두께로 형성될 수 있다. 일 예로, 제2 게이트 스페이서막(116)은 1 내지 50nm의 두께로 형성될 수 있다. 일 실시예에 있어서, 제2 게이트 스페이서막(116)은 제1 게이트 스페이서막(112)과 동일한 물질로 형성될 수 있다. 일 예로, 제2 게이트 스페이서막(116)은 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화탄화질화막을 포함할 수 있다. 다른 실시예에 있어서, 제2 게이트 스페이서막(116)은 제1 게이트 스페이서막(112)과 다른 물질로 형성될 수 있다. 예를 들면, 제1 게이트 스페이서막(112)은 실리콘 산화탄화질화막을 포함하고, 제2 게이트 스페이서막(116)은 실리콘 질화막을 포함할 수 있다. 제2 게이트 스페이서막(116)은 제1 게이트 스페이서막(112)과 동일한 방법으로 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 제2 게이트 스페이서막(116)이 패터닝되어, 제1 게이트 스페이서(SP1)의 측벽 상에 제2 게이트 스페이서(SP2)가 형성될 수 있다. 제2 게이트 스페이서막(116)의 패터닝은 이방성 식각 공정을 이용하여 수행될 수 있다. 이방성 식각 공정에 의해, 희생 매립 패턴(114)의 상면 및, 소자분리 패턴들(102)의 상면이 노출될 수 있다. 제1 및 제2 게이트 스페이서들(SP1, SP2)은 게이트 스페이서(GSP)로 정의될 수 있다.
이어서, 희생 게이트 구조체들(SGS) 양 측의 활성 패턴(AP) 내에 리세스 영역들(RS)이 형성될 수 있다. 일 실시예에 따르면, 리세스 영역들(RS)을 형성하는 것은, 이방성 식각 공정 및 등방성 식각 공정을 순차적으로 반복 수행하는 것을 포함할 수 있다. 희생 매립 패턴(114)은 이방성 식각 공정에 의해 깊이 방향으로 식각되어 활성 패턴(AP)의 제2 영역(R2)을 노출할 수 있다. 또한, 희생 매립 패턴(114)은 등방성 식각 공정에 의해 활성 핀(AF)을 향하여 측방으로도 식각될 수 있다. 마찬가지로, 활성 패턴(AP)의 제2 영역(R2)은, 순차적으로 반복 수행되는 이방성 식각 공정 및 등방성 식각 공정에 의해 깊이 방향으로 식각될 수 있고, 활성 핀(AF)을 향하여 측방으로도 식각될 수 있다. 그 결과, 게이트 스페이서(GSP) 아래의 언더컷 영역(120)을 갖는 리세스 영역들(RS)이 형성될 수 있다. 본 발명의 개념에 따르면, 리세스 영역들(RS)은 그의 양 단부들이 기판(100)의 상면에 실질적으로 수직한 'U'자 형상의 단면 프로파일을 가지도록 형성될 수 있다. 즉, 제1 방향(D1)에 따른 관점에서, 리세스 영역들(RS)은 일정한 폭을 갖는 상부, 및 아래로 갈수록 폭이 좁아지는 하부를 포함할 수 있다. 리세스 영역들(RS)의 상부는 기판(100)의 상면에 실질적으로 수직한 제1 측면들(S1)에 의해 정의될 수 있고, 리세스 영역들(RS)의 하부는 라운드 진(즉, 볼록한 경사를 갖는) 제2 측면들(S2) 및 이에 연결된 바닥면(BS)에 의해 정의될 수 있다. 바닥면(BS)은 소자분리 패턴들(102)의 상면(혹은 최상부)과 실질적으로 동일한 레벨에 위치할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 언더컷 영역(120)은 도 1c를 참조하여 설명한 소스/드레인 영역들(SD)의 제2 부분(124)의 형상과 실질적으로 동일한 형상을 가질 수 있다. 언더컷 영역(120)의 형상은 상술한 희생 매립 패턴(114)의 형상에 따라 달라질 수 있다.
일반적으로, 게이트 스페이서(GSP)가 형성된 희생 게이트 구조체들(SGS)의 일측 또는 양 측의 활성 패턴(AP)을 리세스 하는 경우, 게이트 스페이서(GSP)의 바로 아래 부분의 활성 패턴(도 9c의 C 부분 참조)은 용이하게 제거되지 않을 수 있다. 이는 게이트 스페이서(GSP)의 바로 아래 부분으로 에천트의 침투가 용이하지 않기 때문일 수 있다. 이에 따라, 도 9c에 도시된 바와 같이, 리세스 영역들(RSa)은 그의 양 단부들의 사이가 좁아진 'U'자 형상의 프로파일을 가질 수 있다. 그러나, 본 발명의 실시예들에 따르면, 제2 게이트 스페이서(SP2) 아래 부분의 영역을 활성 패턴(AP)보다 상대적으로 식각률이 높은 희생 매립 패턴(114)으로 대체시킴으로써, 리세스 영역들(RS)의 형성을 위한 식각 공정 시, 제2 게이트 스페이서(SP2) 아래 부분의 희생 매립 패턴(114)을 용이하게 제거할 수 있다. 그 결과, 상술한 바와 같이, 그의 양 단부들이 기판(100)의 상면에 실질적으로 수직한 'U'자 형상의 단면 프로파일을 갖는 리세스 영역들(RS)을 형성할 수 있다.
한편, 리세스 영역들(RS)이 형성되는 동안, 제2 영역들(R2)의 측벽들 상의 제2 게이트 스페이서막(116), 및 핀 스페이서들(FS)이 제거될 수 있다. 이 때, 제2 영역들(R2)의 측벽들 상의 제2 게이트 스페이서막(116)은 전부 제거되는 반면, 핀 스페이서들(FS)은 전부 제거되지 않고, 그의 일부가 제2 게이트 스페이서(SP2) 아래에 남아 있을 수 있다. 리세스 영역들(RS)의 형성 후 제2 게이트 스페이서(SP2) 아래 잔존하는 핀 스페이서들(FS)의 일부는 잔류 스페이서들(118)로 정의될 수 있다. 리세스 영역들(RS)이 형성되는 동안, 게이트 마스크 패턴(109)과 제1 및 제2 게이트 스페이서들(SP1, SP2)도 일부 식각될 수 있다.
도 10a 및 도 10b를 참조하면, 리세스 영역들(RS)의 내면 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)은 리세스 영역들(RS)에 의해 노출된 활성 패턴(AP)을 씨드로 하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 즉, 소스/드레인 영역들(SD)은 에피택시얼층을 포함할 수 있다. 일 예로, 소스/드레인 영역들(SD)의 각각은 리세스 영역들(RS)에 의해 노출된 활성 패턴(AP)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 이에 따라, 소스/드레인 영역들(SD)은 채널 영역들(CH)에 압축성 스트레인 또는 인장성 스트레인을 인가할 수 있다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다. 소스/드레인 영역들(SD)은 p형 또는 n형의 도전형을 가질 수 있다.
일 실시예에 따르면, 소스/드레인 영역들(SD) 중 일부는 도 2a 및 도 2b를 참조하여 설명한 바와 같이, 다층의 에피택시얼층들로 형성될 수 있다. 즉, 소소/드레인 영역들(SD)은 순차적으로 형성된 제1 내지 제3 에피택시얼층들(EP1, EP2, EP3)을 포함할 수 있다. 제1 내지 제3 에피택시얼층들(EP1, EP2, EP3)은 동일 챔버에서 연속적으로 형성될 수 있다.
소스/드레인 영역들(SD)의 각각은 언더컷 영역(120)을 포함하는 리세스 영역(RS)을 전부 채우도록 형성될 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(SD)은 활성 핀(AF)의 상면보다 위로 융기될 수 있다. 제1 방향(D1)에 따른 일 단면의 관점에서, 각각의 소스/드레인 영역들(SD)의 형상은 리세스 영역(RS)의 형상에 상응할 수 있다. 구체적으로, 제1 방향(D1)에 따른 일 단면의 관점에서, 소스/드레인 영역들(SD)의 각각은 기판(100)의 상면에 실질적으로 수직한 상부 측벽들, 및 볼록한 경사를 갖는 하부 측벽들을 가질 수 있다. 소스/드레인 영역(SD)의 상부 측벽들은 리세스 영역(RS)의 제1 측면들(S1)에 의해 정의될 수 있고, 소스/드레인 영역(SD)의 하부 측벽들은, 리세스 영역(RS)의 제2 측면들(S2)에 의해 정의될 수 있다. 결론적으로, 제1 방향(D1)에 따른 일 단면의 관점에서, 활성 패턴(AP)과 소스/드레인 영역(SD) 사이의 계면은 그의 양 단부들이 기판의 상면에 실질적으로 수직한 'U'자 형상의 단면 프로파일을 가질 수 있다. 그 결과, 반도체 소자의 전기적 특성이 향상될 수 있다.
한편, 소스/드레인 영역들(SD)의 각각은 게이트 스페이서들(GSP)에 의해 노출되는 제1 부분(122), 및 제1 부분(122)으로부터 연장되고, 게이트 스페이서들(GSP)에 의해 덮히는 제2 부분(124)을 포함할 수 있다. 즉, 제1 부분(122)은 게이트 스페이서들(GSP)과 수직적으로 중첩되지 않을 수 있고, 제2 부분(124)은 게이트 스페이서들(GSP)과 수직적으로 중첩될 수 있다. 즉, 제2 부분(124)은 상술한 언더컷 영역(120)을 채우는 소스/드레인 영역들(SD)의 일부일 수 있다. 이에 따라, 제2 부분(124)은 언더컷 영역(120)의 형상에 상응하는 형상을 가질 수 있다.
제2 방향(D2)에 따른 일 단면의 관점에서, 제1 부분(122)은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 제1 측벽들(SW1), 및 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 제2 측벽들(SW2)을 가질 수 있다. 제1 측벽(SW1)의 일단과, 이에 인접한 제2 측벽(SW2)의 일단은 서로 연결될 수 있다. 일 실시예에 따르면, 제1 부분(122)의 최상부(122U)는 활성 핀(AF)의 상면보다 높을 수 있다.
도 11a 및 도 11b를 참조하면, 소스/드레인 영역들(SD)이 형성된 기판(100) 상에 하부 층간 절연막(130)이 형성될 수 있다. 하부 층간 절연막(130)은 소스/드레인 영역들(SD) 및 희생 게이트 구조체들(SGS)을 덮도록 형성될 수 있다. 하부 층간 절연막(130)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
이어서, 게이트 마스크 패턴(109), 희생 게이트 패턴(107), 및 식각 정지 패턴(105)이 제거되어, 게이트 스페이서들(GSP) 사이에 갭 영역(140)이 형성될 수 있다. 갭 영역(140)은 활성 핀(AF)을 노출할 수 있다. 게이트 마스크 패턴(109)을 제거하는 공정 동안, 하부 층간 절연막(130)의 일부가 식각될 수 있다. 갭 영역(140)을 형성하는 것은, 게이트 스페이서들(GSP), 하부 층간절연막(150), 및 식각 정지 패턴(105)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 희생 게이트 패턴(107)을 식각하는 것을 포함할 수 있다. 더하여, 갭 영역(140)을 형성하는 것은, 식각 정지 패턴(105)을 제거하여 활성 핀(AF)을 노출하는 것을 포함할 수 있다.
다시 도 1a 및 도 1b를 참조하면, 갭 영역(140)을 채우는 게이트 유전 패턴(GD) 및 게이트 전극(GE)이 형성될 수 있다. 구체적으로, 갭 영역(140)을 포함하는 기판(100) 상에 게이트 유전막(미도시)이 형성되어, 갭 영역(140)의 일부를 채울 수 있다. 게이트 유전막은 활성 핀(AF)을 덮도록 형성될 수 있다. 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 유전막은 일 예로, 원자층 증착 공정 또는 회학 기상 증착 공정을 수행하여 형성될 수 있다. 게이트 유전막 상에 게이트막(미도시)이 형성되어, 갭 영역(140)의 잔부를 채울 수 있다. 게이트막은 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물) 및 금속(일 예로, 알루미늄, 또는 텅스텐) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 게이트 유전막 및 게이트막을 평탄화하여 게이트 유전 패턴(GD) 및 게이트 전극(GE)이 형성될 수 있다. 평탄화 공정에 의해 하부 층간절연막(150) 및 게이트 스페이서들(GSP)의 상면들이 노출될 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 게이트 전극(GE)의 양 측벽들 상으로 연장되어 게이트 전극(GE)과 게이트 스페이서들(GSP) 사이에 개재될 수 있다.
게이트 전극(GE)의 상부가 리세스될 수 있다. 리세스 공정 동안, 게이트 유전 패턴(GD)의 상부도 제거될 수 있다. 게이트 전극(GE) 및 게이트 유전 패턴(GD)이 제거된 공간에 게이트 캡핑 패턴(GP)이 형성될 수 있다. 게이트 캡핑 패턴(GP)은 일 예로, 실리콘 질화물을 포함할 수 있다. 게이트 유전 패턴(GD), 게이트 전극(GE), 및 게이트 캡핑 패턴(GP)은 게이트 구조체(GS)로 정의될 수 있다. 게이트 구조체(GS)는 제2 방향(D2)으로 연장될 수 있다,
게이트 구조체(GS)를 포함하는 기판(100) 상에 상부 층간 절연막(미도시)이 형성될 수 있다. 상부 층간 절연막은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(130)을 관통하여 소스/드레인 영역들(SD)을 노출하는 제1 콘택 홀들(미도시)이 형성될 수 있다. 제1 콘택 홀들을 형성하는 식각 공정에 의해, 소스/드레인 영역들(SD)의 상부가 부분적으로 제거될 수 있다. 상부 층간 절연막 및 하부 층간 절연막(130)을 관통하여 게이트 전극(GE)을 노출하는 제2 콘택 홀(미도시)이 형성될 수 있다. 이 후, 제1 콘택 홀들을 채우는 제1 콘택 플러그들, 및 제2 콘택 홀을 채우는 제2 콘택 플러그가 형성될 수 있다. 상부 층간 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 배선들및 제1 및 제2 콘택 플러그들을 통해 소스/드레인 영역들(SD) 및 게이트 전극(GE)에 전압을 인가하도록 구성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
도 12a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1a의 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 에 대응하는 단면도이다. 도 12b는 도 1a의 Ⅳ-Ⅳ' 에 대응하는 단면도이다. 본 발명의 다른 실시예에 따른 반도체 소자는 소스/드레인 영역의 형상을 달리할 뿐, 본 발명의 일 실시예에 따른 반도체 소자와 실질적으로 동일/유사할 수 있다. 설명의 간소화를 위해, 중복되는 구성의 상세한 설명은 생략한다.
도 12a 및 도 12b를 참조하면, 제1 방향(D1)에 따른 일 단면의 관점에서, 리세스 영역들(RS)은 직사각형 또는 이와 유사한 형상을 가질 수 있다. 예를 들어, 리세스 영역들(RS)의 각각은 기판(100)의 상면에 실질적으로 수직한 제1 측면들(S1), 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 리세스 영역들(RS)의 제2 측면들(S2), 및 기판(100)의 상면과 실질적으로 평행한 바닥면(BS)을 가질 수 있다. 제2 측면들(S2)은 매우 짧거나, 형성되지 않을 수 있다. 바닥면(BS)은 소자분리 패턴들(102)의 상면(혹은 최상부)과 실질적으로 동일한 레벨에 위치할 수 있다.
리세스 영역들(RS)의 내면 상에 소스/드레인 영역들(SD)이 제공될 수 있다. 소스/드레인 영역들(SD)의 각각은 리세스 영역(RS)을 전부 채울 수 있다. 제1 방향(D1)에 따른 일 단면의 관점에서, 소스/드레인 영역들(SD)의 형상은 리세스 영역들(RS)의 형상에 상응할 수 있다. 제1 방향(D1)에 따른 일 단면의 관점에서, 활성 패턴(AP)과 소스/드레인 영역(SD) 사이의 계면은 직사각형 또는 이와 유사한 형상을 가질 수 있다. 이에 따라, 활성 핀(AF)(즉, 채널 영역(CH))과 소스/드레인 영역들(SD) 사이에 균일한 접합 프로파일(junction profile)이 구현될 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(SD)은 채널 영역들(CH)의 상면 보다 위로 융기될 수 있다.
한편, 소스/드레인 영역들(SD)의 각각은 게이트 스페이서들(GSP)에 의해 노출되는 제1 부분(122), 및 제1 부분(122)으로부터 연장되고, 게이트 스페이서들(GSP)에 의해 덮히는 제2 부분(124)을 포함할 수 있다. 제2 방향(D2)에 따른 일 단면의 관점에서, 제1 및 제2 부분들(122, 124)의 형상은, 도 1b 및 도 1c를 참조하여 설명한 바와 실질적으로 동일/유사할 수 있다. 즉, 제2 방향(D2)에 따른 일 단면의 관점에서, 제1 부분(122)은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 제1 측벽들(SW1), 및 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 제2 측벽들(SW2)을 가질 수 있다. 제 2 방향(D2)에 따른 일 단면의 관점에서, 제2 부분(124)은 제1 폭(W1)을 갖는 하부(LP), 하부(LP)로부터 연장되고, 기판(100)으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제1 상부(UP1), 및 제1 상부(UP1)로부터 연장되고, 기판(100)으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제2 상부(UP2)를 포함할 수 있다. 상부(UP)는 제1 상부(UP1)와 제2 상부(UP2)의 경계에서 최대 폭인 제2 폭(W2)을 가질 수 있다(W2>W1). 제2 부분(124)의 하부(LP)는 잔류 스페이서들(118)과 접할 수 있으며, 상부(UP)는 잔류 스페이서들(118)에 의해 노출될 수 있다. 즉, 상부(UP)는 잔류 스페이서들(118)의 상면(혹은 최상부)보다 높은 레벨에 위치하여, 제2 게이트 스페이서(SP2)와 접할 수 있다. 그 외 구성은 도 1a 내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅳ-Ⅳ' 에 대응하는 단면도이다. 설명의 간소화를 위해, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 13을 참조하면, 리세스 영역들(RS)은 소자분리 패턴들(102)의 상면(혹은 최상부) 아래로 연장될 수 있다. 상세하게, 제1 방향(D1)에 따른 일 단면의 관점에서, 리세스 영역들(RS)의 각각은 기판(100)의 상면에 실질적으로 수직한 제1 측면들(S1), 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 제2 측면들(S2), 기판(100)의 상면에 실질적으로 수직한 제3 측면들(S3), 및 기판(100)의 상면과 실질적으로 평행한 바닥면(BSa)을 가질 수 있다. 이 때, 바닥면(BS)은 소자분리 패턴들(102)의 상면(혹은 최상부) 보다 낮은 레벨에 위치할 수 있다. 제3 측면들(S3)은 제2 측면들(S2)과 바닥면(BS) 사이에 제공되어 이들과 연결될 수 있다. 일 실시예에 있어서, 제2 측면들(S2)은 생략될 수 있다. 이 경우, 제3 측면들(S3)은 제1 측면들(S1)과 직접 연결될 수 있다.
리세스 영역들(RS)의 내면 상에 소스/드레인 영역들(SD)이 제공될 수 있으며, 소스/드레인 영역들(SD)의 각각은 리세스 영역(RS)을 전부 채울 수 있다. 제1 방향(D1)에 따른 일 단면의 관점에서, 소스/드레인 영역들(SD)의 형상은 리세스 영역들(RS)의 형상에 상응할 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(SD)은 채널 영역들(CH)의 상면 보다 위로 융기될 수 있다. 소스/드레인 영역들(SD)의 각각은 게이트 스페이서들(GSP)에 의해 노출되는 제1 부분(122), 및 제1 부분(122)으로부터 연장되고, 게이트 스페이서들(GSP)에 의해 덮히는 제2 부분(124)을 포함할 수 있다.
제2 방향(D2)에 따른 일 단면의 관점에서, 제1 부분(122)은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 제1 측벽들(SW1), 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 제2 측벽들(SW2), 및 제1 측벽들(SW1)과 연결되고 소자분리 패턴들(102)과 접하는 제3 측벽들(SW)을 가질 수 있다. 제2 방향(D2)에 따른 일 단면의 관점에서, 제2 부분(124)의 형상은, 도 1b 및 도 1c를 참조하여 설명한 바와 실질적으로 동일/유사할 수 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 14 내지 도 21은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 에 대응하는 단면도들이다. 설명의 간소화를 위해, 중복되는 구성의 상세한 설명은 생략한다.
도 14를 참조하면, 활성 패턴(AP) 내에 제2 예비 리세스 영역들(117)이 형성될 수 있다. 제2 예비 리세스 영역들(117)을 형성하는 것은, 도 5a 및 도 5b의 결과물 상에 식각 공정을 수행하는 것을 포함할 수 있다. 제2 예비 리세스 영역들(117)의 형성을 위한 식각 공정은, 제1 게이트 스페이서막(112)을 이방성 식각하여 제2 영역들(R2)의 상면을 노출하는 것, 및 노출된 제2 영역들(R2)의 상면을 이방성 식각하는 것을 포함할 수 있다. 제1 게이트 스페이서막(112)을 이방성 식각하는 것, 및 제2 영역들(R2)의 상면을 이방성 식각하는 것은 도 6a 및 도 6b에서 설명한 바와 실질적으로 동일/유사한 방법으로 수행될 수 있다. 제2 예비 리세스 영역들(117)의 리세스 깊이는 도 6a 및 도 6b에서 설명한 제1 예비 리세스 영역들(113)의 리세스 깊이보다 클 수 있다.
제2 예비 리세스 영역들(117)의 각각은 기판(100)의 상면에 실질적으로 수직한 제1 측면들(S1), 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 제2 측면들(S2), 및 기판(100)의 상면과 실질적으로 평행한 바닥면(BS)을 가질 수 있다. 제2 측면들(S2)은 매우 짧거나, 형성되지 않을 수 있다. 이에 따라, 제2 예비 리세스 영역들(117)은 직사각형 또는 이와 유사한 형상의 단면을 가질 수 있다. 바닥면(BS)은 소자분리 패턴들(102)의 상면(혹은 최상부)과 실질적으로 동일한 레벨에 위치할 수 있다. 한편, 제2 예비 리세스 영역들(117)의 형성을 위한 식각 공정 후, 희생 게이트 구조체들(SGS)의 측벽들 상에 제1 게이트 스페이서(SP1)가 형성될 수 있고, 제2 영역들(R2)의 측벽들 상의 제1 게이트 스페이서막(112)이 잔존하여 핀 스페이서들(FS)이 형성될 수 있다.
도 15를 참조하면, 제2 예비 리세스 영역들(117) 내에 희생 매립 패턴(114)이 형성될 수 있다. 희생 매립 패턴(114)의 물질 및 형성 방법은 도 7a 및 도 7b를 참조하여 설명한 바와 동일/유사할 수 있다. 희생 매립 패턴(114)은 제2 예비 리세스 영역들(117)을 전부 채우도록 형성될 수 있다. 이에 따라, 희생 매립 패턴(114)의 상면은 제1 영역들(R1)의 상면과 적어도 동일한 높이를 가질 수 있다. 희생 매립 패턴(114)의 하부는 핀 스페이서들(FS)과 접할 수 있고, 희생 매립 패턴(114)의 상부는 핀 스페이서들(FS)의 상면 보다 높은 레벨에 위치할 수 있다. 제2 방향(D2)에 따른 희생 매립 패턴(114)의 하부의 폭은, 핀 스페이서들(FS) 사이의 간격에 상응할 수 있다. 희생 매립 패턴(114)의 상부는 옆으로 뾰족한 쐐기 형상의 측벽들을 가질 수 있으며, 그의 최대 폭은 하부의 폭보다 클 수 있다. 일 실시예에 따르면, 희생 매립 패턴(114)은, 도 7c에서 설명한 바와 같이, 제1 영역들(R1)의 상면보다 위로 융기될 수 있다,
도 16을 참조하면, 도 15의 결과물 상에 제2 게이트 스페이서막(116)이 콘포말하게 형성될 수 있다. 즉, 제2 게이트 스페이서막(116)은 희생 매립 패턴(114)이 형성된 결과물을 콘포말하게 덮을 수 있다. 제2 게이트 스페이서막(116)의 물질 및 그의 두께는 도 8a 및 도 8b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17을 참조하면, 제2 게이트 스페이서막(116)이 패터닝되어, 제1 게이트 스페이서(SP1)의 측벽 상에 제2 게이트 스페이서(SP2)가 형성될 수 있다. 제2 게이트 스페이서막(116)의 패터닝은 이방성 식각 공정을 이용하여 수행될 수 있다. 이방성 식각 공정에 의해, 희생 매립 패턴(114)의 상면 및, 소자분리 패턴들(102)의 상면이 노출될 수 있다.
이어서, 희생 매립 패턴(114)의 일부가 제거되어, 희생 게이트 구조체들(SGS) 양 측에 제3 예비 리세스 영역들(119)이 형성될 수 있다. 희생 매립 패턴(114)의 제거는 이방성 식각 공정을 이용하여 수행될 수 있다. 일 실시예에 따르면, 희생 매립 패턴(114)의 제거를 위한 이방성 식각 공정은 제2 게이트 스페이서막들(116)에 대하여 상대적으로 낮은 식각 선택비를 갖는 식각 조건을 이용하여 수행될 수 있다. 즉, 희생 매립 패턴(114)을 제거하는 식각 공정 동안, 제2 게이트 스페이서막(116)의 식각량은 상대적을 많을 수 있다. 이에 따라, 제3 예비 리세스 영역들(119)이 형성되는 동안, 제2 영역들(R2)의 측벽들 상의 제2 게이트 스페이서막(116), 및 핀 스페이서들(FS)이 제거될 수 있다. 이 때, 제2 영역들(R2)의 측벽들 상의 제2 게이트 스페이서막(116)은 전부 제거되는 반면, 핀 스페이서들(FS)은 전부 제거되지 않고, 그의 일부가 제2 게이트 스페이서(SP2) 아래에 남아 있을 수 있다. 제3 예비 리세스 영역들(119)의 형성 후 제2 게이트 스페이서(SP2) 아래 잔존하는 핀 스페이서들(FS)의 일부는 잔류 스페이서들(118, 도 12b 참조)로 정의될 수 있다. 한편, 리세스 영역들(RS)이 형성되는 동안, 게이트 마스크 패턴(109)과 제1 및 제2 게이트 스페이서들(SP1, SP2)도 일부 식각될 수 있다.
본 실시예에서, 제3 예비 리세스 영역들(119)은 제2 예비 리세스 영역들(117)의 측면들(S1, S2) 및 바닥면(BS)을 노출하지 않을 수 있다. 즉, 제2 예비 리세스 영역들(117)의 측면들(S1, S2) 및 바닥면(BS) 상에 희생 매립 패턴(114)이 잔존할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제3 예비 리세스 영역들(119)을 형성하기 위한 이방성 식각 공정의 결과, 제2 예비 리세스 영역들(117)의 바닥면(BS)이 노출될 수 있다. 이에 더하여, 도 18에 도시된 바와 같이, 제3 예비 리세스 영역들(119)은 소자분리 패턴들(102)의 상면 아래로 연장될 수 있다. 즉, 제3 예비 리세스 영역들(119)의 바닥면(BSa)은 소자분리 패턴들(102)의 상면(또는 최상부)보다 낮은 레벨에 위치할 수 있다. 제3 예비 리세스 영역들(119)은 제2 게이트 스페이서(SP2)의 측벽을 따라 깊이 방향으로 연장되어 바닥면(BSa)과 연결되는 측면들을 가질 수 있다. 이하 설명의 편의를 위해, 도 17의 결과물을 기준으로 설명할 것이나, 후술할 반도체 소자의 제조 방법은 도 18의 결과물에도 적용될 수 있다.
도 19를 참조하면, 희생 매립 패턴(114)의 잔부가 제거될 수 있다. 일 실시예에 따르면, 희생 매립 패턴(114)의 잔부를 제거하는 것은, 희생 매립 패턴(114)을 선택적으로 제거하는 등방성 식각 공정을 이용하여 수행될 수 있다. 일 예로, 활성 패턴(AP)이 Si을 포함하고, 희생 매립 패턴(114)이 SiGe을 포함하는 경우, 상기의 등방성 식각 공정은 과초산(C2H4O3)과 불산(HF)이 혼합된 에천트를 이용하여 수행될 수 있다. 이 경우, 활성 패턴(AP)에 대한 희생 매립 패턴(114)의 식각 선택비는 일 예로, 약 10:1 내지 100:1일 수 있다. 이와 같은 식각 선택비는 희생 매립 패턴(114)의 Ge 함량에 따라 달라질 수 있다. 등방성 식각 공정의 결과, 희생 매립 패턴(114)의 잔부가 선택적으로, 그리고 용이하게 제거(즉, 제2 게이트 스페이서(SP2) 아래 부분의 희생 매립 패턴(114)도 용이하게 제거)될 수 있다. 이와 같이 형성된 리세스 영역들(RS)의 형상은 제2 예비 리세스 영역들(117)과 실질적으로 동일할 수 있다. 즉, 리세스 영역들(RS)의 각각은 기판(100)의 상면에 실질적으로 수직한 제1 측면들(S1), 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 제2 측면들(S2), 및 기판(100)의 상면과 실질적으로 평행한 바닥면(BS)을 가질 수 있다. 제2 측면들(S2)은 매우 짧거나, 형성되지 않을 수 있다. 이에 따라, 리세스 영역들(RS)은 직사각형 또는 이와 유사한 형상의 단면을 가질 수 있다. 리세스 영역들(RS)의 바닥면(BS)은 소자분리 패턴들(102)의 상면(혹은 최상부)과 실질적으로 동일한 레벨에 위치할 수 있다. 리세스 영역들(RS)은 제2 게이트 스페이서(SP)의 아래에 위치하는 언더컷 영역(120)을 포함할 수 있다. 언더컷 영역(120)은 도 12b를 참조하여 설명한 소스/드레인 영역들(SD)의 제2 부분(124)의 형상과 실질적으로 동일한 형상을 가질 수 있다.
도 20을 참조하면, 리세스 영역들(RS)의 내면 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)의 물질 및 형성 방법은 도 10a 및 도 10b에서 설명한 바와 동일/유사할 수 있다. 즉, 소스/드레인 영역들(SD)은 리세스 영역들(RS)에 의해 노출된 활성 패턴(AP)을 씨드로 하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 영역들(SD)의 각각은 리세스 영역(RS)을 전부 채우도록 형성될 수 있다. 더하여, 소스/드레인 영역들(SD)은 활성 핀들(AF)의 상면보다 위로 융기될 수 있다. 소스/드레인 영역들(SD)의 구체적 형상은 앞서 도 12a 및 도 12b를 참조하여 설명하였으므로 생략한다.
도 21을 참조하면, 소스/드레인 영역들(SD)이 형성된 기판(100) 상에 하부 층간 절연막(130)이 형성될 수 있다. 이어서, 게이트 마스크 패턴(109), 희생 게이트 패턴(107), 및 식각 정지 패턴(105)이 제거되어, 게이트 스페이서들(GSP) 사이에 갭 영역(140)이 형성될 수 있다. 하부 층간 절연막(130) 및 갭 영역(140)의 형성 방법은 도 11a 및 도 11b를 참조하여 설명한 바와 동일/유사할 수 있다.
다시 도 12a 및 도 12b를 참조하면, 갭 영역(140)을 채우는 게이트 유전 패턴(GD) 및 게이트 전극(GE)이 형성될 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 게이트 전극(GE)의 양 측벽들 상으로 연장되어 게이트 전극(GE)과 게이트 스페이서들(GSP) 사이에 개재될 수 있다. 이어서, 게이트 전극(GE)의 상부가 리세스 되고, 리세스된 게이트 전극(GE)의 상면 상에 게이트 캡핑 패턴(GP)이 형성될 수 있다. 게이트 유전 패턴(GD), 게이트 전극(GE), 및 게이트 캡핑 패턴(GP)의 물질 및 이의 형성 방법은 도 1a 및 도 1b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 22를 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(paSS transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예들에 따른 트랜지스터들은 구동 트랜지스터들(TD1, TD2), 전송 트랜지스터들(TT1, TT2) 및 부하 트랜지스터들(TL1, TL2)중의 하나일 수 있다.
제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제1 구동 트랜지스터(TD1)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제1 전송 트랜지스터(TT1)의 드레인 영역은 제1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제2 구동 트랜지스터(TD2)와 제2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제2 구동 트랜지스터(TD2)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제2 전송 트랜지스터(TT2)의 드레인 영역은 제2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제1 부하 트랜지스터(TL1)의 드레인 영역, 제1 구동 트랜지스터(TD1)의 드레인 영역 및 제1 전송 트랜지스터(TT1)의 소스 영역은 제1 노드(N1)에 해당한다. 제2 부하 트랜지스터(TL2)의 드레인 영역, 제2 구동 트랜지스터(TD2)의 드레인 영역 및 제2 전송 트랜지스터(TT2)의 소스 영역은 제2 노드(N2)에 해당한다. 제1 구동 트랜지스터(TD1)의 게이트 전극(GE) 및 제1 부하 트랜지스터(TL1)의 게이트 전극(GE)은 제2 노드(N2)에 전기적으로 연결되고, 제2 구동 트랜지스터(TD2)의 게이트 전극(GE) 및 제2 부하 트랜지스터(TL2)의 게이트 전극(GE)은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 및 제2 전송 트랜지스터들(TT1, TT2)의 게이트 전극(GE)들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제1 구동 트랜지스터(TD1), 제1 전송 트랜지스터(TT1), 및 제1 부하 트랜지스터(TL1)는 제1 하프 셀(H1)을 구성하고, 제2 구동 트랜지스터(TD2), 제2 전송 트랜지스터(TT2), 및 제2 부하 트랜지스터(TL2)는 제2 하프 셀(H2)을 구성할 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital aSSistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireleSS phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 24를 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
임베디드 메모리(1213)는 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 임베디드 메모리(1213)는 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 임베디드 메모리(1213)는 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 임베디드 메모리(1213)는 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
임베디드 메모리(1213)는 SRAM일 수 있다. SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. SRAM이 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 전자 장치(1200)가 구현될 수 있다. 나아가, SRAM이 반도체 칩(1210)에 임베디드되면, 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
캐시 메모리(1215)는 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 반도체 칩(1210) 위에 실장될 수 있다. 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 캐시 데이터(DATc)는 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐시 메모리(1215)가 이용되는 경우, 프로세서(1211)가 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 캐시 메모리(1215)가 이용되는 경우, 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 24에서, 캐시 메모리(1215)는 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 캐시 메모리(1215)는 프로세서(1211)에 포함되도록 구성될 수 있다. 도 24는 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
프로세서(1211), 임베디드 메모리(1213) 및 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 프로세서(1211), 임베디드 메모리(1213) 및 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
전자 시스템(도 23의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 25는 전자 시스템(도 23의 1100)이 모바일 폰(2000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 23의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판으로부터 돌출되며, 채널 영역 및 소스/드레인 영역을 포함하는 활성 패턴;
    상기 활성 패턴을 가로지르는 게이트 전극;
    상기 게이트 전극의 적어도 하나의 측벽 상의 게이트 스페이서;
    상기 게이트 스페이서와 상기 소스/드레인 영역 사이에 개재된 잔류 스페이서를 포함하되,
    상기 게이트 스페이서는:
    상기 게이트 전극에 인접한 제1 게이트 스페이서; 및
    상기 제1 게이트 스페이서의 측벽 상의 제2 게이트 스페이서를 포함하고,
    상기 소스/드레인 영역은 상기 제2 게이트 스페이서에 인접하고, 상기 소스/드레인 영역은:
    상기 제2 게이트 스페이서에 의해 노출되는 제1 부분; 및
    상기 제1 부분으로부터 상기 채널 영역을 향해 연장되며 상기 제2 게이트 스페이서와 수직적으로 중첩되는 제2 부분을 포함하고,
    상기 잔류 스페이서는, 상기 제2 부분의 하부의 적어도 하나의 측벽을 덮으며,
    상기 채널 영역은 상기 제1 게이트 스페이서와 수직적으로 중첩되지만, 상기 소스/드레인 영역은 상기 제1 게이트 스페이서와 수직적으로 중첩되지 않는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 부분의 상부는, 상기 잔류 스페이서의 최상부보다 더 높은 레벨에 위치하는 반도체 소자.
  3. 제1항에 있어서,
    상기 활성 패턴은 제1 방향으로 연장되고,
    상기 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되며,
    상기 제2 부분의 상부는:
    상기 기판으로부터 멀어짐에 따라 증가하는 폭을 갖는 제1 상부; 및
    상기 기판으로부터 멀어짐에 따라 감소하는 폭을 갖는 제2 상부를 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 부분의 상기 상부는, 상기 제1 상부와 상기 제2 상부 사이의 경계에서 상기 제2 방향으로 최대 폭을 가지고,
    상기 최대 폭은, 상기 제2 부분의 상기 하부의 폭보다 큰 반도체 소자.
  5. 제3항에 있어서,
    상기 제2 상부의 상면은, 상기 기판의 상면에 평행한 반도체 소자.
  6. 제3항에 있어서,
    상기 제2 상부는 위를 향하여 뾰족한 쐐기 형상을 갖는 반도체 소자.
  7. 제1항에 있어서,
    상기 잔류 스페이서는 상기 제1 게이트 스페이서와 동일한 물질을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 및 제2 게이트 스페이서들은 서로 다른 물질을 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 소스/드레인 영역은 복수개의 에피택시얼층들을 포함하는 반도체 소자.
  10. 기판으로부터 돌출되며, 제1 방향으로 연장되는 활성 패턴;
    상기 활성 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 적어도 하나의 측벽 상의 게이트 스페이서; 및
    상기 활성 패턴 상에서 상기 게이트 스페이서와 인접하는 에피택시얼 패턴을 포함하되,
    상기 게이트 스페이서는:
    상기 게이트 전극에 인접한 제1 게이트 스페이서; 및
    상기 제1 게이트 스페이서의 측벽 상의 제2 게이트 스페이서를 포함하고,
    상기 에피택시얼 패턴은 제1 상부, 및 상기 제1 상부 상의 제2 상부를 포함하고,
    상기 제1 및 제2 상부들은 상기 제2 게이트 스페이서와 수직적으로 중첩되며,
    상기 제1 상부는 상기 기판으로부터 멀어짐에 따라 증가하는 폭을 갖고,
    상기 제2 상부는 상기 기판으로부터 멀어짐에 따라 감소하는 폭을 가지며,
    상기 활성 패턴의 채널 영역은 상기 제1 게이트 스페이서와 수직적으로 중첩되지만, 상기 에피택시얼 패턴은 상기 제1 게이트 스페이서와 수직적으로 중첩되지 않는 반도체 소자.
  11. 삭제
  12. 제10항에 있어서,
    상기 제1 및 제2 상부들은 상기 제2 게이트 스페이서에 의해 둘러싸인 반도체 소자.
  13. 제10항에 있어서,
    상기 에피택시얼 패턴과 상기 게이트 스페이서 사이에 개재된 잔류 스페이서를 더 포함하되,
    상기 에피택시얼 패턴은, 상기 제1 상부 아래의 하부를 더 포함하고,
    상기 잔류 스페이서는 상기 하부의 적어도 하나의 측벽을 덮는 반도체 소자.
  14. 제13항에 있어서,
    상기 제1 및 제2 상부들은, 상기 제1 상부와 상기 제2 상부 사이의 경계에서 상기 제2 방향으로 최대 폭을 가지고,
    상기 최대 폭은, 상기 하부의 폭보다 큰 반도체 소자.
  15. 제13항에 있어서,
    상기 제1 및 제2 상부들은, 상기 잔류 스페이서의 최상부보다 더 높은 레벨에 위치하는 반도체 소자.
  16. 기판으로부터 돌출되고, 제1 방향으로 연장되며, 채널 영역 및 소스/드레인 영역을 포함하는 활성 패턴;
    상기 활성 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극의 적어도 하나의 측벽 상의 게이트 스페이서를 포함하되,
    상기 게이트 스페이서는:
    상기 게이트 전극에 인접한 제1 게이트 스페이서; 및
    상기 제1 게이트 스페이서의 측벽 상의 제2 게이트 스페이서를 포함하고,
    상기 소스/드레인 영역은 상기 제2 게이트 스페이서에 인접하고,
    상기 소스/드레인 영역은 하부, 및 상기 하부 상의 상부를 포함하며,
    상기 하부와 상기 상부는, 상기 제2 게이트 스페이서와 수직적으로 중첩되고,
    상기 상부의 상기 제2 방향으로의 폭은, 상기 기판으로부터 멀어짐에 따라 증가하다가 최대 폭에 도달하고 이후 상기 기판으로부터 멀어짐에 따라 감소하고,
    상기 하부의 폭은 상기 최대 폭보다 작으며,
    상기 채널 영역은 상기 제1 게이트 스페이서와 수직적으로 중첩되지만, 상기 소스/드레인 영역은 상기 제1 게이트 스페이서와 수직적으로 중첩되지 않는 반도체 소자.
  17. 제16항에 있어서,
    상기 하부와 상기 제2 게이트 스페이서 사이에 개재된 잔류 스페이서를 더 포함하되,
    상기 잔류 스페이서는 상기 하부의 적어도 하나의 측벽을 덮는 반도체 소자.
  18. 제17항에 있어서,
    상기 상부는, 상기 잔류 스페이서의 최상부보다 더 높은 레벨에 위치하는 반도체 소자.
  19. 제16항에 있어서,
    상기 상부의 상면은, 상기 기판의 상면에 평행한 반도체 소자.
  20. 제16항에 있어서,
    상기 상부는 위를 향하여 뾰족한 쐐기 형상을 갖는 반도체 소자.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391200B2 (en) * 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
KR102328564B1 (ko) 2015-04-14 2021-11-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102376481B1 (ko) * 2015-05-22 2022-03-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
US9812553B1 (en) * 2016-07-21 2017-11-07 International Business Machines Corporation Unipolar spacer formation for finFETs
US9831346B1 (en) * 2016-07-27 2017-11-28 GlobalFoundries, Inc. FinFETs with air-gap spacers and methods for forming the same
KR20180052171A (ko) * 2016-11-09 2018-05-18 삼성전자주식회사 반도체 집적회로 레이아웃의 설계 방법 및 이를 이용한 반도체 소자의 제조방법
US10319832B2 (en) * 2017-04-28 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US20190051565A1 (en) * 2017-08-10 2019-02-14 Globalfoundries Inc. Cmos devices and manufacturing method thereof
US10403551B2 (en) * 2017-11-08 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain features with an etch stop layer
US10483396B1 (en) * 2018-06-11 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interfacial layer between fin and source/drain region
US11075269B2 (en) * 2018-11-30 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20210011834A (ko) 2019-07-23 2021-02-02 삼성전자주식회사 반도체 소자
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090068810A1 (en) 2006-04-26 2009-03-12 United Microelectronics Corp. Method of fabrication of metal oxide semiconductor field effect transistor
US20090095980A1 (en) * 2007-10-16 2009-04-16 Chen-Hua Yu Reducing Resistance in Source and Drain Regions of FinFETs
US20150108544A1 (en) * 2013-01-14 2015-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin Spacer Protected Source and Drain Regions in FinFETs

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176041B2 (en) 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
KR100585157B1 (ko) 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8169024B2 (en) 2009-08-18 2012-05-01 International Business Machines Corporation Method of forming extremely thin semiconductor on insulator (ETSOI) device without ion implantation
US8716797B2 (en) * 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US8361859B2 (en) 2010-11-09 2013-01-29 International Business Machines Corporation Stressed transistor with improved metastability
US8420464B2 (en) 2011-05-04 2013-04-16 International Business Machines Corporation Spacer as hard mask scheme for in-situ doping in CMOS finFETs
US8697522B2 (en) 2011-07-05 2014-04-15 International Business Machines Corporation Bulk finFET with uniform height and bottom isolation
US8685825B2 (en) 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8722501B2 (en) 2011-10-18 2014-05-13 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US9048260B2 (en) 2011-12-31 2015-06-02 Intel Corporation Method of forming a semiconductor device with tall fins and using hard mask etch stops
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US9105654B2 (en) 2012-03-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain profile for FinFET
US20130285019A1 (en) 2012-04-26 2013-10-31 Postech Academy-Industry Foundation Field effect transistor and method of fabricating the same
US20140167163A1 (en) 2012-12-17 2014-06-19 International Business Machines Corporation Multi-Fin FinFETs with Epitaxially-Grown Merged Source/Drains
US8614127B1 (en) 2013-01-18 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8956932B2 (en) 2013-02-25 2015-02-17 International Business Machines Corporation U-shaped semiconductor structure
KR102050779B1 (ko) * 2013-06-13 2019-12-02 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US8895396B1 (en) * 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090068810A1 (en) 2006-04-26 2009-03-12 United Microelectronics Corp. Method of fabrication of metal oxide semiconductor field effect transistor
US20090095980A1 (en) * 2007-10-16 2009-04-16 Chen-Hua Yu Reducing Resistance in Source and Drain Regions of FinFETs
US20150108544A1 (en) * 2013-01-14 2015-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin Spacer Protected Source and Drain Regions in FinFETs

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