KR102200345B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR102200345B1
KR102200345B1 KR1020140079057A KR20140079057A KR102200345B1 KR 102200345 B1 KR102200345 B1 KR 102200345B1 KR 1020140079057 A KR1020140079057 A KR 1020140079057A KR 20140079057 A KR20140079057 A KR 20140079057A KR 102200345 B1 KR102200345 B1 KR 102200345B1
Authority
KR
South Korea
Prior art keywords
pattern
epitaxial
epitaxial pattern
substrate
source
Prior art date
Application number
KR1020140079057A
Other languages
English (en)
Other versions
KR20160001792A (ko
Inventor
박금석
유정호
조진영
구본영
신동석
윤홍식
이병찬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140079057A priority Critical patent/KR102200345B1/ko
Priority to US14/673,519 priority patent/US9553190B2/en
Publication of KR20160001792A publication Critical patent/KR20160001792A/ko
Priority to US15/379,190 priority patent/US10756211B2/en
Application granted granted Critical
Publication of KR102200345B1 publication Critical patent/KR102200345B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 기판으로부터 돌출된 활성 패턴, 상기 활성 패턴을 가로지르는 게이트 구조체 및 상기 게이트 구조체 양 측의 상기 활성 패턴 상에 배치되는 소스/드레인 영역들을 포함하되, 상기 소스/드레인 영역들의 각각은, 상기 활성 패턴과 접하는 제1 에피택시얼 패턴, 및 상기 제1 에피택시얼 패턴 상의 제2 에피택시얼 패턴을 포함하고, 상기 제1 에피택시얼 패턴은 상기 기판과 동일한 격자 상수를 갖는 물질을 포함하고, 상기 제2 에피택시얼 패턴은 상기 제1 에피택시얼 패턴보다 격자 상수가 큰 물질을 포함하는 반도체 소자가 제공된다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(Metal Oxide Semiconductor FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 향상된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 기판으로부터 돌출된 활성 패턴; 상기 활성 패턴을 가로지르는 게이트 구조체; 및 상기 게이트 구조체 양 측의 상기 활성 패턴 상에 배치되는 소스/드레인 영역들을 포함하되, 상기 소스/드레인 영역들의 각각은 상기 활성 패턴과 접하는 제1 에피택시얼 패턴, 및 상기 제1 에피택시얼 패턴 상의 제2 에피택시얼 패턴을 포함하고, 상기 제1 에피택시얼 패턴은 상기 기판과 실질적으로 동일한 격자 상수를 갖는 물질을 포함하고, 상기 제2 에피택시얼 패턴은 상기 제1 에피택시얼 패턴보다 격자 상수가 큰 물질을 포함한다.
일 실시예에 따르면, 상기 활성 패턴은, 상기 소스/드레인 영역들 사이에 개재되고 상기 게이트 구조체의 아래에 위치하는 채널 영역을 포함하되, 상기 게이트 전극은 상기 채널 영역의 상면 및 측면들을 덮고, 상기 채널 영역의 상면은 상기 제1 에피택시얼 패턴의 최상부보다 낮고, 상기 제1 에피택시얼 패턴의 하면보다 높을 수 있다.
일 실시예에 따르면, 상기 제1 에피택시얼 패턴은 상기 활성 패턴에 접하는 제1 부분; 상기 제1 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제2 부분; 및 상기 제2 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제3 부분을 포함하고, 상기 제1 에피택시얼 패턴은 상기 제2 부분과 상기 제3 부분의 경계에서 최대 폭을 가질수 있다.
일 실시예에 따르면, 상기 제2 에피택시얼 패턴은 상기 제2 부분의 양 측벽들, 및 제3 부분의 양 측벽들을 덮을 수 있다.
일 실시예에 따르면, 상기 활성 패턴 양 측의 상기 기판 상에 배치되는 소자 분리 패턴들; 및 상기 소자 분리 패턴들 상에 배치되는 보조 스페이서들을 더 포함하고, 상기 보조 스페이서들은 상기 제1 부분을 덮고, 상기 제2 및 제3 부분들을 노출할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체는 상기 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극의 양 측벽 상의 게이트 스페이서; 및 상기 활성 패턴과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되, 상기 활성 패턴은 제1 방향으로 연장되고, 상기 게이트 전극은 상기 활성 패턴과 교차하는 제2 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 에피택시얼 패턴들은 n형 불순물을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 에피택시얼 패턴은 Si층을 포함하고, 상기 제2 에피택시얼 패턴은 SiGe층을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 에피택시얼 패턴의 Ge 농도는 1 내지 10 atom% 일 수 있다.
일 실시예에 따르면, 상기 게이트 구조체를 덮는 층간 절연막; 및 상기 층간 절연막 및 상기 제2 에피택시얼 패턴을 관통하여 상기 제1 에피택시얼 패턴의 일 부분을 노출하는 콘택 홀들 내에 배치되는 콘택 플러그들 더 포함하고, 상기 노출된 부분의 상면은 상기 기판과 실질적으로 평행한 면을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 에피택시얼 패턴은 상기 활성 패턴과 접하며, 상기 기판으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제1 부분; 및 상기 기판으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제2 부분을 포함하고, 상기 제1 에피택시얼 패턴은 상기 제1 부분과 상기 제2 부분의 경계에서 최대 폭을 갖고, 상기 제2 에피택시얼 패턴은 상기 제1 부분의 양 측벽들, 및 상기 제2 부분의 양 측벽들을 덮을 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 기판으로부터 돌출된 활성 패턴을 형성하는 것; 상기 기판 상에 상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것; 상기 희생 게이트 패턴의 양 측의 상기 활성 패턴 상에 소스/드레인 영역들을 형성하는 것; 및 상기 희생 게이트 패턴을 게이트 전극으로 교체하는 것을 포함하되, 상기 활성 패턴은, 상기 소스/드레인 영역들 사이에 개재되고 상기 희생 게이트 패턴의 아래에 위치하는 채널 영역을 포함하고, 상기 소스/드레인 영역들을 형성하는 것은 상기 활성 패턴을 씨드층으로 하는 선택적 에피택시얼 공정을 수행하여 제1 에피택시얼 패턴을 형성하는 것; 및 상기 제1 에피택시얼 패턴을 씨드층으로 하는 선택적 에피택시얼 공정을 수행하여 제2 에피택시얼 패턴을 형성하는 것을 포함하고, 상기 제1 에피택시얼 패턴은 상기 채널 영역에 인장성 스트레인(tensile strain)을 인가하도록 형성되고, 상기 제2 에피택시얼 패턴은 상기 제1 에피택시얼 패턴보다 작은 표면 거칠기(surface roughness)를 갖도록 형성된다.
일 실시예에 따르면, 상기 제2 에피택시얼 패턴은 상기 기판과 실질적으로 동일한 격자 상수를 갖는 물질을 포함하되, 상기 제2 에피택시얼 패턴을 형성 공정은 상기 제1 에피택시얼 패턴의 형성 공정보다 낮은 압력 조건에서 수행될 수 있다.
일 실시예에 따르면, 상기 제2 에피택시얼 패턴은 SiGe층을 포함하되, 상기 제2 에피택시얼 패턴의 Ge 농도는 1 내지 10 atom% 일 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 에피택시얼 패턴들에 n형 불순물을 도핑하는 것을 더 포함하고, 상기 n형 불순물을 도핑하는 것은, 상기 제1 및 제2 에피택시얼 패턴들의 형성 시에 상기 제1 및 제2 에피택시얼 패턴들을 상기 n형 불순물로 인 시튜 도핑하는 것, 및 상기 제1 및 제2 에피택시얼 패턴들의 형성 후에 상기 제1 및 제2 에피택시얼 패턴들에 n형 불순물을 이온 주입하는 것 중 적어도 하나를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 기판으로부터 돌출된 활성 패턴; 상기 활성 패턴을 가로지르는 게이트 구조체; 및 상기 게이트 구조체 양 측의 상기 활성 패턴 상에 배치되는 소스/드레인 영역들을 포함하되, 상기 활성 패턴은, 상기 소오스/드레인 전극들 사이에 개재되고 상기 게이트 전극의 아래에 위치하는 채널 영역을 포함하고, 상기 소스/드레인 영역들의 각각은, 상기 활성 패턴과 접하며 상기 채널 영역에 인장성 스트레인(tensile strain)을 인가하도록 구성되는 제1 에피택시얼 패턴, 및 상기 제1 에피택시얼 패턴 상의 제2 에피택시얼 패턴을 포함하고, 상기 제2 에피택시얼 패턴은 상기 제1 에피택시얼 패턴보다 격자 상수가 큰 물질을 포함하되, 상기 기판과 다른 물질이다.
일 실시예에 따르면, 상기 제1 및 제2 에피택시얼 패턴들은 n형 불순물을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 에피택시얼 패턴들은 Si층을 포함하고, 상기 제2 에피택시얼 패턴은 SiGe층을 포함하되, 상기 제2 에피택시얼 패턴의 Ge 농도는 1 내지 10 atom% 일 수 있다.
일 실시예에 따르면, 상기 활성 패턴 양 측의 상기 기판 상에 배치되는 소자 분리 패턴들; 및 상기 소자 분리 패턴들 상에 배치되는 보조 스페이서들을 더 포함하고, 상기 제1 에피택시얼 패턴은 상기 보조 스페이서들에 의해 덮히는 하부, 및 상기 보조 스페이서들에 의해 노출되는 상부를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 에피택시얼 패턴은 상기 상부의 측벽을 덮을 수 있다.
본 발명의 실시예들에 따르면, 채널 영역에 인장성 스트레인(tensile strain)을 제공하도록 형성된 제1 에피택시얼 패턴과, 저압 조건 하에 형성된 Si층, 및 SiGe층 중 적어도 하나를 포함하는 제2 에피택시얼 패턴이 순차적으로 적층된 소스/드레인 영역들이 형성될 수 있다. 이에 따라, 소스/드레인 영역들의 측벽의 표면 거칠기(surface roughness)가 개선될 수 있고, 이러한 소스/드레인 영역들을 포함하는 NMOS 트랜지스터의 전기적 특성이 형상될 수 있다. 결과적으로, 신뢰성이 우수한 반도체 소자 및 그의 제조 방법이 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도 이다.
도 1b는 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 2a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 2b 내지 도 9b는 각각 도 2a 내지 도 9a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도들이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 소스/드레인 영역의 표면 거칠기(surface roughness)를 설명하기 위한 도면들로서, 도 6b의 A 부분의 확대도들이다.
도 11a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 11b는 도 11a의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 14는 본 발명의 실시예들에 따른 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 상호 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도 이다. 도 1b는 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 활성 패턴(AP), 및 활성 패턴(AP)을 가로지르는 게이트 구조체(GS)가 제공될 수 있다.
기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 벌크 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 활성 패턴(AP)은 제1 방향으로 연장된 형태일 수 있다. 구체적으로, 활성 패턴(AP)의 장축(long-axis)은 제1 방향(D1)을 따라 위치할 수 있고 활성 패턴(AP)의 단축(short-axis)은 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 위치할 수 있다. 이러한 활성 패턴(AP)은 기판(100)으로부터 기판(100)의 상면에 수직한 방향으로 돌출된 형태일 수 있다. 즉, 활성 패턴(AP)은 제1 방향(D1) 및 제2 방향(D2) 모두에 수직한 제3 방향(D3)으로 돌출될 수 있다. 하나의 활성 패턴(AP)만 도시되었으나, 이에 제한되는 것은 아니다.
게이트 구조체(GS)는 복수 개로 제공될 수 있고, 복수 개의 게이트 구조체들(GS)은 적어도 하나의 활성 패턴(AP)을 가로지를 수 있다. 일 예로, 한 쌍의 게이트 구조체들(GS)은 제1 방향(D1)으로 상호 이격되어 하나의 활성 패턴(AP)을 가로지를 수 있다. 즉, 한 쌍의 게이트 구조체들(GS)은 제1 방향(D1)으로 상호 이격되고, 제2 방향(D2)을 따라 연장될 수 있다. 이하 설명의 편의를 위해, 제1 방향(D1)으로 상호 이격되어 하나의 활성 패턴(AP)을 가로지르는 한 쌍의 게이트 구조체들(GS)을 기준으로 설명한다.
활성 패턴(AP)의 양 측에 소자 분리 패턴들(102)이 배치될 수 있다. 소자 분리 패턴들(102)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 이러한 소자 분리 패턴들(102)은 활성 패턴(AP)의 측벽의 일부를 덮을 수 있다. 즉, 소자 분리 패턴들(102)에 의해 활성 패턴(AP)의 상부가 노출될 수 있다. 소자 분리 패턴들(102)에 의해 노출된 활성 패턴(AP)의 상부는 활성 핀(AF)으로 정의될 수 있다. 활성 핀(AF)은 각각의 게이트 구조체들(GS) 아래에 국소적으로 배치될 수 있다. 즉, 게이트 구조체들(GS)은 활성 패턴(AP)을 가로지르되, 활성 핀(AF)의 상면 및 측면들을 덮을 수 있다. 이하에서, 게이트 구조체들(GS) 아래에 국소적으로 배치되는 활성 핀들(AF)은 채널 영역들(CH)로 지칭될 수 있다.
각각의 게이트 구조체들(GS)은 활성 패턴(AP)을 가로지르는 게이트 전극(140), 게이트 전극(140)의 양 측벽들 상의 게이트 스페이서(112), 및 게이트 전극(140)과 게이트 스페이서(112) 사이의 게이트 유전 패턴(135)을 포함할 수 있다. 게이트 유전 패턴(135)은 게이트 전극(140)과 활성 핀(AF) 사이에도 배치될 수 있고, 활성 핀(AF)으로부터 수평적으로 연장되어 소자 분리 패턴들(102) 각각의 상면을 부분적으로 덮을 수 있다. 이러한 게이트 유전 패턴(135)은 게이트 전극(140)의 바닥면을 따라 연장될 수 있다.
게이트 전극(140)은 적어도 하나의 금속층을 포함할 수 있다. 일 예로, 게이트 전극(140)은 티타늄, 텅스텐, 탄탈륨, 및 알루미늄 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 전극(140)은 순차적으로 적층된 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등)을 포함할 수 있다. 게이트 스페이서(112)는 일 예로, 실리콘 질화물을 포함할 수 있다. 다른 예로, 게이트 스페이서(112)는 SiCN 또는 SiOCN과 같은 low-k 질화물을 포함할 수 있다. 일 실시예에 있어서, 게이트 유전 패턴(135)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 게이트 유전 패턴(135)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다.
한 쌍의 게이트 구조체들(GS) 사이 및 한 쌍의 게이트 구조체들(GS)의 양 측의 활성 패턴(AP) 상에 소스/드레인 영역들(SD)이 배치될 수 있다. 또한, 한 쌍의 게이트 구조체들(GS) 사이 및 한 쌍의 게이트 구조체들(GS)의 양 측의 소자 분리 패턴들(102) 상에 보조 스페이서들(116)이 배치될 수 있다. 보조 스페이서들(116)은 활성 패턴(AP)을 사이에 두고 제2 방향(D2)으로 상호 이격되되, 소스/드레인 영역들(SD)의 하부에 접할 수 있다. 이러한 보조 스페이서들(116) 각각은 제1 방향(D1)을 따라 연장되어, 게이트 스페이서(112)에 접할 수 있다. 상세하게, 보조 스페이서들(116)의 각각은, 이에 인접하는 소스/드레인 영역들(SD)과 소자 분리 패턴 사이의 경계를 따라 연장되어, 게이트 스페이서(112)에 접할 수 있다. 보조 스페이서들(116)은 게이트 스페이서(112)와 동일한 물질을 포함할 수 있다. 일 예로, 보조 스페이서들(116)은 실리콘 질화물 또는 SiCN 또는 SiOCN과 같은 low-k 질화물을 포함할 수 있다.
각각의 소스/드레인 영역들(SD)은 활성 패턴(AP)을 씨드층으로 하여 형성된 제1 에피택시얼 패턴(118), 및 제1 에피택시얼 패턴(118) 상의 제2 에피택시얼 패턴(120)을 포함할 수 있다. 상세하게, 제1 에피택시얼 패턴(118)은 보조 스페이서들(116)에 의해 덮이고, 활성 패턴(AP)에 접하는 제1 부분(P1), 기판(100)으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제2 부분(P2), 및 기판(100)으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제3 부분(P3)을 포함할 수 있다. 제1 부분(P1)은 제2 방향으로 상호 이격된 보조 스페이서들(116) 간의 간격에 상응하는 제1 폭(W1)을 가질 수 있다. 제1 에피택시얼 패턴(118)은 제2 부분(P2)과 제3 부분(P3)의 경계에서 최대 폭인 제2 폭(W2)을 가질 수 있다. 이러한 제1 에피택시얼 패턴(118)의 최상부는, 소스/드레인 영역들(SD) 사이에 개재되는 채널 영역(CH)의 상면보다 높을 수 있다. 또한, 제1 에피택시얼 패턴(118)의 하면은 채널 영역(CH)의 상면보다 낮을 수 있다.
이러한 제1 에피택시얼 패턴(118)을 포함하는 반도체 소자는 NMOS 트랜지스터일 수 있다. 일 실시예에 따르면, NMOS 트랜지스터의 성능을 향상시키기 위해, 제1 에피택시얼 패턴(118)은 기판(100)보다 작은 격자 상수를 갖는 물질 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 물질을 포함할 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 제1 에피택시얼 패턴(118)은 Si보다 격자 상수가 작은 SiC층, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 이에 따라, 제1 에피택시얼 패턴(118)은 채널 영역에 인장성 스트레인(tensile strain)을 제공할 수 있다. 그 결과, NMOS 트랜지스터의 채널 영역에서 다수 캐리어(major carrier)인 전자의 이동도(mobility)가 향상될 수 있다. 이러한 제1 에피택시얼 패턴(118)은 n형 불순물을 포함할 수 있다. 일 예로, n형 불순물은 인(P)을 포함할 수 있다.
보조 스페이서들(116)에 의해 노출되는 제1 에피택시얼 패턴(118)의 측벽 상에 제2 에피택시얼 패턴(120)이 배치될 수 있다. 즉, 제1 에피택시얼 패턴(118)의 제2 및 제3 부분들(P2, P3)의 측벽 상에 제2 에피택시얼 패턴(120)이 배치될 수 있다. 이러한 제2 에피택시얼 패턴(120)의 두께는 1 내지 10nm 일 수 있다. 제2 에피택시얼 패턴(120)은 일 예로, 언도프(undoped) 상태일 수 있다. 다른 예로, 제2 에피택시얼 패턴(120)은 인(P)과 같은 n형 불순물을 포함할 수 있다. 일 실시예에 따르면, 제2 에피택시얼 패턴(120)은 제1 에피택시얼 패턴(118)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 에피택시얼 패턴(118)이 Si층을 포함하는 경우, 제2 에피택시얼 패턴(120) 역시 Si층을 포함할 수 있다. 다른 실시예에 있어서, 제2 에피택시얼 패턴(120)은 제1 에피택시얼 패턴(118) 보다 격자 상수가 큰 물질을 포함할 수 있다. 일 예로, 제1 에피택시얼 패턴(118)이 Si층을 포함하는 경우, 제2 에피택시얼 패턴(120)은 SiGe층을 포함할 수 있다. 이 경우, 제2 에피택시얼 패턴(120)의 Ge의 농도는 약 1 내지 10 atom% 일 수 있다. 또 다른 실시예에 있어서, 제2 에피택시얼 패턴(120)은 상술한 Si층 및 상술한 SiGe층이 차례로 적층된 이중층을 포함할 수 있다.
기판(100) 상에 소스/드레인 영역들(SD)을 덮는 제1 층간 절연막(125)이 배치될 수 있다. 제1 층간 절연막(125)의 상면은 게이트 구조체들(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 이러한 제1 층간 절연막(125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 이에 더해, 제1 층간 절연막(125) 상에 게이트 구조체들(GS)의 상면을 덮는 제2 층간 절연막(145)이 배치될 수 있다. 이러한 제2 층간 절연막(145)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 소스/드레인 영역들(SD)과 접속하는 콘택 플러그들(160)이 배치될 수 있다. 이러한 콘택 플러그들(160)은 제2 층간 절연막(145), 제1 층간 절연막(125), 및 제2 에피택시얼 패턴(120)을 관통하여 제1 에피택시얼 패턴(118)을 노출하는 콘택 홀들(150) 내에 제공될 수 있다. 각각의 콘택 홀들(150)에 의해 노출되는 제1 에피택시얼 패턴(118)의 일부분은 기판(100)의 상면에 실질적으로 평행한 상면을 가질 수 있다. 일 실시예에 따르면, 콘택 홀들(150)에 의해 노출되는 제1 에피택시얼 패턴들(118)과 콘택 플러그들(160) 사이에 실리사이드 패턴(155)이 개재될 수 있다. 실리사이드 패턴(155)은, 일 예로 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 니오븀 실리사이드, 또는 탄탈룸 실리사이드 중의 하나일 수 있다. 도시하지는 않았지만, 제2 층간 절연막(145) 상에 콘택 플러그들(160)과 접속하는 배선들이 배치될 수 있다. 이러한 배선들은 도전 물질을 포함할 수 있다.
도 2a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 2b 내지 도 9b는 각각 도 2a 내지 도 9a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도들이다. 도 10a 및 도 10b는 본 발명의 실시예에 따른 소스/드레인 영역의 표면 거칠기(surface roughness)를 설명하기 위한 도면들로서, 도 6b의 A 부분의 확대도들이다.
도 2a 및 도 2b를 참조하면, 기판(100)을 패터닝하여 활성 패턴(AP)이 형성될 수 있다. 구체적으로, 활성 패턴(AP)은 기판(100) 상에 마스크 패턴(미도시)을 형성하고 이를 식각 마스크로 하는 이방성 식각 공정이 수행되어 형성될 수 있다. 동시에, 활성 패턴(AP)을 정의하는 트렌치들(101)이 기판(100)에 형성될 수 있다. 트렌치들(101)은 제1 방향(D1)으로 연장될 수 있고, 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 상호 이격될 수 있다. 이에 따라, 활성 패턴(AP)은 제1 방향(D1)으로 연장되는 형태로 형성될 수 있다. 도시된 바와 달리, 트렌치들(101)의 폭은 아래로 갈수록 좁아지도록 형성될 수 있으며, 이에 따라, 활성 패턴(AP)의 폭은 위로 갈수록 좁아지도록 형성될 수 있다. 또한, 도시된 바와 달리 활성 패턴(AP)은 복수 개로 제공될 수 있다. 일 예로, 복수의 활성 패턴들(AP)은 제2 방향(D2)으로 상호 이격되고, 제1 방향(D1)으로 연장될 수 있다. 기판(100)은 벌크 실리콘 기판 또는 SOI 기판일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 트렌치들(101) 내에 활성 패턴(AP)의 상부 측벽을 노출하는 소자 분리 패턴들(102)이 형성될 수 있다. 즉, 소자 분리 패턴들(102)의 상면은 활성 패턴(AP)의 상면보다 아래에 위치하도록 형성될 수 있다. 상세하게, 먼저 기판(100) 상에 트렌치들(101)을 채우는 소자 분리막을 형성하고, 활성 패턴(AP) 상에 잔존하는 마스크 패턴(미도시)의 상면이 노출되도록 소자 분리막을 평탄화하는 공정이 수행될 수 있다. 이 후, 평탄화된 소자 분리막의 상부를 리세스하여 활성 패턴(AP)의 상부 측벽을 노출하는 소자 분리 패턴들(102)이 형성될 수 있다. 소자 분리막은 실리콘 산화물을 포함할 수 있으며, CVD(Chmical Vapor Deposition) 공정에 의해 형성될 수 있다. 소자 분리막의 평탄화는 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 이용하여 수행될 수 있다. 평탄화된 소자 분리막의 리세스는 일 예로, 습식 식각 공정을 이용하여 수행될 수 있고, 활성 패턴(AP)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 여기서, 소자 분리 패턴들(102)에 의해 노출되는 활성 패턴(AP)의 상부는 활성 핀(AF)으로 정의될 수 있다. 소자 분리 패턴들(102)의 형성 후 활성 패턴(AP) 상의 마스크 패턴(미도시)은 제거될 수 있다.
도 3a 및 도 3b를 참조하면, 기판(100) 상에 활성 핀(AF)을 가로지르는 식각 정지 패턴(105) 및 식각 정지 패턴(105) 상의 희생 게이트 패턴(107)이 형성될 수 있다.
상세하게, 먼저 기판(100) 상에 활성 핀(AF)을 덮는 식각 정지막 및 희생 게이트막이 차례로 형성될 수 있다. 일 예로, 식각 정지막은 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 희생 게이트막은 CVD(Chemical Vapor Deposition:), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정 등에 의해 형성될 수 있다. 희생 게이트막의 형성 후에 희생 게이트막의 상면은 평탄화될 수 있다. 평탄화된 희생 게이트막 상에 게이트 마스크 패턴(109)을 형성하고, 이를 식각 마스크로 하는 이방성 식각 공정이 수행될 수 있다. 그 결과, 활성 핀(AF)을 가로지르는 희생 게이트 패턴(107)이 형성될 수 있다. 희생 게이트 패턴(107)은 복수 개로 제공될 수 있으며, 적어도 하나의 활성 핀(AF)을 가로지를 수 있다. 일 예로, 한 쌍의 희생 게이트 패턴들(107)은 제1 방향(D1)으로 상호 이격되고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되어 활성 핀(AF)을 가로지를 수 있다. 게이트 마스크 패턴(109)들은 일 예로, 실리콘 질화물을 포함할 수 있다.
희생 게이트 패턴들(107)의 형성 후, 한 쌍의 희생 게이트 패턴들(107) 사이 및 한 쌍의 희생 게이트 패턴들(107) 양 측의 식각 정지막이 제거되어, 각각의 희생 게이트 패턴들(107) 아래에 식각 정지 패턴(105)이 형성될 수 있다. 이러한 식각 정지 패턴(105)들은 희생 게이트 패턴들(107)의 바닥면을 따라 연장되어, 소자 분리 패턴들(102)의 상면의 일부를 덮을 수 있다.
희생 게이트 패턴들(107)이 활성 핀(AF)을 가로지르도록 형성됨에 따라, 활성 핀(AF)에 채널 영역들(CH) 및 희생 영역들(SR)이 정의될 수 있다. 여기서, 채널 영역들(CH)은 희생 게이트 패턴들(107)의 아래에 위치하는 활성 패턴(AP)의 일부분이고, 희생 영역은 한 쌍의 희생 게이트 패턴들(107) 사이 및 한 쌍의 희생 게이트 패턴들(107) 양 측에 위치하고 채널 영역들(CH)에 의해 수평적으로 분리된 활성 핀(AF)의 다른 부분들이다. 이러한 식각 정지 패턴(105), 희생 게이트 패턴(107), 및 게이트 마스크 패턴(109)은 희생 게이트 구조체(SGS)를 구성할 수 있다.
도 4a 및 도 4b를 참조하면, 희생 게이트 구조체들(SGS)의 양 측벽 상에 게이트 스페이서들(112)이 형성될 수 있다. 상세하게, 게이트 스페이서들(112)은 희생 게이트 구조체들(SGS)이 형성된 기판(100) 상에 게이트 스페이서막을 콘포말하게 형성하고, 희생 게이트 구조체들(SGS)의 상면을 노출하는 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 이러한 식각 공정의 결과, 활성 핀(AF)의 희생 영역들(SR)의 상면 및 희생 영역들(SR) 양 측의 소자 분리 패턴들(102)의 상면이 노출될 수 있다. 이에 더하여, 희생 영역들(SR)의 양 측벽 상에 게이트 스페이서막이 잔존하여 핀 스페이서들(114)이 형성될 수 있다. 게이트 스페이서막은 일 예로, 실리콘 질화물을 포함할 수 있다. 다른 예로, 게이트 스페이서막은 SiCN 또는 SiOCN과 같은 low-k 질화물을 포함할 수 있다. 이러한 게이트 스페이서막은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 건식 또는 습식 식각 공정이 수행되어 활성 핀(AF)의 희생 영역들(SR, 도 4a 및 도 4b 참조)이 제거될 수 있다. 일 실시예에 따르면, 희생 영역들(SR, 도 4a 및 도 4b 참조)의 제거를 위한 식각 공정은 핀 스페이서들(114, 도 4a 및 도 4b 참조)에 대해 상대적으로 높은 식각 선택비를 갖는 식각 조건을 이용하여 수행될 수 있다. 이러한 식각 공정이 진행되는 동안, 핀 스페이서들(114, 도 4a 및 도 4b 참조)의 식각량은 상대적으로 적을 수 있다. 이에 따라, 희생 영역들(SR)이 제거된 후에도 핀 스페이서들(114)의 일부가 소자 분리 패턴들(102) 상에 남을 수 있다. 이에 따라, 핀 스페이서들(114, 도 4a 및 도 4b 참조)로부터 보조 스페이서들(116)이 형성될 수 있다. 이러한 보조 스페이서들(116)은 한 쌍의 희생 게이트 구조체들(SGS) 사이 및 한 쌍의 희생 게이트 구조체들(SGS) 양 측의 소자 분리 패턴들(102) 상에 각각 형성될 수 있고, 활성 패턴(AP)을 사이에 두고 제2 방향(D2)으로 상호 이격될 수 있다. 또한, 보조 스페이서들(116) 각각은, 인접하는 활성 패턴(AP)과 소자 분리 패턴(102) 사이의 경계를 따라 연장되어 게이트 스페이서들(112)에 접할 수 있다. 이에 따라, 보조 스페이서들(116)은 한 쌍의 희생 게이트 구조체들(SGS) 사이 및 한 쌍의 희생 게이트 구조체들(SGS) 양 측의 활성 패턴(AP) 상에 그루브들(117)을 정의할 수 있다. 그루브들(117)은 제2 방향으로 제1 폭(W1)을 가질 수 있다.
도 6a 및 도 6b를 참조하면, 한 쌍의 희생 게이트 구조체들(SGS) 사이 및 한 쌍의 희생 게이트 구조체들(SGS) 양 측의 활성 패턴(AP) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 즉, 활성 핀(AF)의 희생 영역들(SR, 도 4a 및 도 4b 참조)이 제거된 위치에 소스/드레인 영역들(SD)이 형성될 수 있다. 이러한 소스/드레인 영역들(SD) 각각은 순차적으로 형성된 제1 에피택시얼 패턴(118) 및 제2 에피택시얼 패턴(120)을 포함할 수 있다.
상세하게, 기판(100) 상에 활성 패턴(AP)을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장((Selective Epitaxial Growth) 공정이 수행되어 제1 에피택시얼 패턴(118)이 형성될 수 있다. 이러한 제1 에피택시얼 패턴(118)은 그루브들(117)을 채우도록 형성될 수 있다. 그루브들(117)을 정의하는 보조 스페이서들(116)은 그루브들(117) 내에 형성되는 제1 에피택시얼 패턴(118)의 수직적 성장(즉, 제1 에피택시얼 패턴(118)의 (100)면의 성장)을 용이하게 할 수 있다. 이는 질화물로 형성되는 보조 스페이서들(116)의 측벽 상에서 제1 에피택시얼 패턴(118)을 구성하는 입자들의 수직적 이동이 증가하기 때문이다. 일 실시예에 따르면, 제1 에피택시얼 패턴(118)은 그루브들(117) 내를 채우는 제1 부분(P1), 기판(100)으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제2 부분(P2), 및 기판(100)으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제3 부분(P3)을 포함할 수 있다. 이 경우, 제1 에피택시얼 패턴(118)의 제1 부분(P1)은 그루브들(117) 각각의 제1 폭(W1)에 상응하는 폭을 가질 수 있다. 또한, 제1 에피택시얼 패턴들(118)은 제2 부분(P2)과 제3 부분(P3)의 경계에서 최대 폭인 제2 폭(W2)을 가질 수 있다.
이러한 제1 에피택시얼 패턴(118)을 포함하는 반도체 소자는 NMOS 트랜지스터일 수 있다. 일 실시예에 따르면, NMOS 트랜지스터의 성능을 향상시키기 위해, 제1 에피택시얼 패턴(118)은 기판(100)보다 작은 격자 상수를 갖는 물질 또는 기판(100)과 동일한 물질로 형성될 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 제1 에피택시얼 패턴(118)은 Si보다 격자 상수가 작은 SiC층, 또는 기판(100)과 동일한 물질인 Si층을 포함할 수 있다. 이에 따라, 제1 에피택시얼 패턴(118)은 활성 핀(AF)의 채널 영역에 인장력(tensile force)을 제공할 수 있다. 그 결과, NMOS 트랜지스터의 채널 영역에서 다수 캐리어(major carrier)인 전자의 이동도(mobility)가 향상될 수 있다.
이어서, 제1 에피택시얼 패턴(118) 상에 제2 에피택시얼 패턴(120)이 형성될 수 있다. 구체적으로, 제2 에피택시얼 패턴(120)은 제1 에피택시얼 패턴(118)의 제2 및 제3 부분들(P2, P3)의 측벽을 덮도록 형성될 수 있다. 즉, 제2 에피택시얼 패턴(120)은 제1 에피택시얼 패턴(118)의 제2 및 제3 부분들(P2, P3)의 측벽 프로파일을 따라 형성될 수 있다. 일 실시예에 있어서, 제2 에피택시얼 패턴(120)은 제1 에피택시얼 패턴(118)을 씨드층으로 하는 선택적 에피택시얼 공정에 의해 형성될 수 있다. 이러한 제2 에피택시얼 패턴(120)의 형성 공정은 제1 에피택시얼 패턴(118)의 형성 공정과 동일 챔버(chamber)에서 순차적으로 진행될 수 있다.
일 실시예에 따르면, 제2 에피택시얼 패턴(120)은 제1 에피택시얼 패턴(118)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 에피택시얼 패턴(118)이 Si층을 포함하는 경우, 제2 에피택시얼 패턴(120) 역시 Si층을 포함할 수 있다. 이 경우, 제2 에피택시얼 패턴(120)의 형성 공정은 제1 에피택시얼 패턴(118)의 형성 공정과 인 시튜(in situ)로 진행되되, 제1 에피택시얼 패턴(118)의 형성 공정보다 낮은 압력 조건 하에서 수행될 수 있다. 예를 들면, 제1 에피택시얼 패턴(118)의 형성 공정은 200 내지 300torr의 압력 하에 수행되고, 제2 에피택시얼 패턴(120)의 형성 공정은 1 내지 10torr의 압력 하에 수행될 수 있다.
다른 실시예에 있어서, 제2 에피택시얼 패턴(120)은 제1 에피택시얼 패턴(118)보다 격자 상수가 큰 물질을 포함할 수 있다. 일 예로, 제1 에피택시얼 패턴(118)이 Si층을 포함하는 경우, 제2 에피택시얼 패턴(120)은 SiGe층을 포함할 수 있다. 이 경우, 제2 에피택시얼 패턴(120)의 Ge의 농도는 약 1 내지 10 atom% 일 수 있다. 또 다른 실시예에 있어서, 제2 에피택시얼 패턴(120)은 상술한 Si층 및 상술한 SiGe층이 차례로 적층된 이중층을 포함할 수 있다.
일반적으로, 기판은 단결정 실리콘을 포함할 수 있고, 소스/드레인들은 기판을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 이 경우, 소스/드레인들은 실리콘 결정 구조의 (100)면 및 (110)면을 따라 성장할 수 있고, 소스/드레인들의 측벽들은 (111)면을 이룰 수 있다. 이는 결정면 및 결정 방향에 따른 소스/드레인들의 성장 속도가 서로 다르기 때문이다. 한편, Si의 경우 결정면 및 결정 방향에 따른 성장 속도의 차이가 SiGe에 비하여 상대적으로 크지 않다. 따라서, 소스/드레인들이 Si 에피택시얼층으로 형성되는 경우, 소스/드레인들이 SiGe 에피택시얼층으로 형성되는 경우에 비하여 소스/드레인들의 측벽들이 (111)면을 이루도록 제어하는 것이 용이하지 않을 수 있다. 즉, Si 에피택시얼층으로 형성된 소스/드레인들의 경우, 소스/드레인들의 측벽들이 완벽한 (111)면을 이루도록 구현하는 것이 어려울 수 있다. 이러한 이유로, Si 에피택시얼층으로 형성된 소스/드레인들의 경우 (111)면을 이루는 측벽의 표면 거칠기(surface roughness)는 SiGe 에피택시얼층으로 형성된 소스/드레인들의 그것보다 상대적으로 불량할 수 있다.
본 발명의 소스/드레인 영역들(SD)이 상술한 제1 및 제2 에피택시얼 패턴들(118, 120)로 형성됨으로써, 소스/드레인 영역들(SD)이 제1 에피택시얼 패턴(118)으로만 형성된 경우에 비해, 소스/드레인 영역들(SD)의 표면 거칠기(surface)가 개선될 수 있다. 상세하게, 도 10b에 도시된 바와 같이, 만일 본 발명의 소스/드레인 영역들(SD)이 제1 에피택시얼 패턴(118), 일 예로, Si층으로만 형성된다면, 소스/드레인 영역들(SD)의 일 표면은 울퉁불퉁 또는 웨이브(wave) 진 표면을 가질 수 있다. 이는 앞서 설명한 Si 에페택시얼층의 특성에 기인한 것일 수 있다. 반면에, 도10a와 같이 본 발명의 실시예에 따라 소스/드레인 영역들(SD)이 제1 및 제2 에피택시얼 패턴(120)으로 형성된 경우, 소스/드레인 영역들(SD)의 일 표면은 도 10b의 경우 보다 더 평평할 수 있다. 구체적으로, 소스/드레인 영역들(SD)의 국소적 거칠기(local roughness), 즉, 소스/드레인 영역들(SD)의 일 단면에서의 표면 거칠기는 7.1nm(도 10b의 경우)에서 0.8nm(도 10a의 경우) 수준으로 개선될 수 있다. 뿐만 아니라, 복수의 소스/드레인 영역들(SD) 간의 국소적 변이(local variation)는 7.7nm(도 10b의 경우)에서 2.1nm(도 10a의 경우) 수준으로 개선될 수 있다. 여기서, 국소적 거칠기(local roughness)는, 채널 영역(CH)과 게이트 유전 패턴(135) 간의 계면의 수평 연장선(119i)으로부터 도 10a 및 도10b의 소스/드레인 영역들(SD) 일 표면들(119a, 119b)까지의 수직 높이들(h1i, h2i, 여기서, i=1,2,...,n)을 일정 간격(n)으로 측정하여 각각 구하고, 이를 3시그마 기준으로 환산한 값이다. 또한, 국소적 변이(local variation)는 복수의 소스/드레인 영역들(SD) 각각의 국소적 거칠기(local roughness)를 구하고, 이를 3시그마 기준으로 환산한 값이다. 상술한 바와 같이, 소스/드레인 영역들(SD)의 표면 거칠기(surface loughness)가 개선됨에 따라, 이러한 소스/드레인 영역들(SD)을 포함하는 NMOS 트랜지스터의 전기적 특성이 형상될 수 있다.
도 7a 및 도 7b를 참조하면, 소스/드레인 영역들(SD)이 형성된 기판(100) 상에 제1 층간 절연막(125)이 형성될 수 있다. 제1 층간 절연막(125)은 소스/드레인 영역들(SD) 및 희생 게이트 구조체들(SGS)을 덮도록 형성될 수 있다. 이러한 제1 층간 절연막(125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 이 후, 희생 게이트 패턴들(107, 도 6a 및 도 6b 참조)의 상면이 노출될 때까지 제1 층간 절연막(125)을 평탄화하는 공정이 수행될 수 있다. 이러한 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다.
이어서, 도 6a 및 도 6b의 희생 게이트 패턴들(107) 및 식각 정지 패턴들(105)이 제거될 수 있다. 이에 따라, 게이트 스페이서들(112) 사이의 활성 핀(AF)의 채널 영역들(CH)을 노출하는 갭 영역들(130)이 형성될 수 있다. 갭 영역들(130)은 제2 방향(D2)으로 연장될 수 있다. 이러한 갭 영역들(130)은 도 6a 및 도 6b의 희생 게이트 패턴들(107) 및 식각 정지 패턴들(105)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 각각의 갭 영역들(130) 내에 게이트 유전 패턴(135) 및 게이트 전극(140)이 차레로 형성될 수 있다. 먼저, 갭 영역들(130)이 형성된 기판(100)의 전면 상에 게이트 유전막이 형성될 수 있다. 게이트 유전막은 갭 영역들(130)을 전부 채우지 않도록 콘포말하게 형성될 수 있다. 즉, 게이트 유전막은 채널 영역들(CH)을 덮으며, 갭 영역들(130)에 의해 노출되는 게이트 스페이서들(112)의 측벽 및 제1 층간 절연막(125)의 상면으로 연장될 수 있다. 일 실시예에 있어서, 게이트 유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질로 형성될 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 이러한 게이트 유전막은 CVD 공정 또는 ALD 공정을 수행하여 형성될 수 있다.
이어서, 게이트 유전막 상에 갭 영역들(130)을 채우는 게이트 전극막을 형성하고, 제1 층간 절연막(125)의 상면이 노출되도록 게이트 전극막 및 게이트 유전막을 평탄화하는 공정이 수행될 수 있다. 그 결과, 각각의 갭 영역들(130) 내에 게이트 유전 패턴(135) 및 게이트 전극(140)이 국소적으로 형성될 수 있다. 이러한 게이트 유전 패턴(135) 및 게이트 전극(140)은 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 있어서, 게이트 전극막은 적어도 하나의 금속층을 포함할 수 있다. 일 예로, 게이트 전극막은 티타늄, 텅스텐, 탄탈륨, 및 알루미늄 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 전극막은 순차적으로 적층된 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등)을 포함할 수 있다. 상술한 게이트 전극(140), 게이트 스페이서(112), 및 게이트 유전 패턴(135)은 게이트 구조체(GS)를 구성할 수 있다.
도 9a 및 도 9b를 참조하면, 게이트 전극(140)이 형성된 기판(100) 상에 제2 층간 절연막(145)이 형성될 수 있다. 제2 층간 절연막(145)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 이러한 제2 층간 절연막(145)은 CVD 공정에 의해 형성될 수 있다.
이어서, 제2 층간 절연막(145) 및 제1 층간 절연막(125)을 관통하여 소스/드레인 영역들(SD)을 노출하는 콘택 홀들(150)이 형성될 수 있다. 구체적으로, 콘택 홀들(150)은 제2 층간 절연막(145) 상에 콘택 홀들(150)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정이 수행되어 형성될 수 있다. 이러한 식각 공정은 콘택 홀들(150)에 노출되는 소스/드레인 영역들(SD)의 상부를 부분적으로 식각하는 것을 더 포함할 수 있다. 이에 따라, 소스/드레인 영역들(SD) 각각은 기판(100)의 상면에 실질적으로 평행하고, 콘택 홀(150)에 노출되는 상면을 가질 수 있다. 상세하게, 콘택 홀(150) 형성을 위한 식각 공정의 진행 시, 각각의 콘택 홀(150)에 의해 노출되는 제2 에피택시얼 패턴(120)의 일부가 제거되고, 제거된 제2 에피택시얼 패턴(120) 아래의 제1 에피택시얼 패턴(118)이 부분적으로 식각될 수 있다. 그 결과, 콘택 홀(150)에 노출되는 제1 에피택시얼 패턴(118)의 일부분은 평탄화된 상면을 가질 수 있다.
다시 도 1a 및 도 1b를 참조하면, 각각의 콘택 홀들(150)에 의해 노출되는 소스/드레인 영역(SD)의 상면에 실리사이드 패턴(155)이 형성될 수 있다. 이러한 실리사이드 패턴(155)은 콘택 홀(150)에 의해 노출되는 제1 에피택시얼 패턴(118)과 금속의 반응에 의해 형성될 수 있다. 일 예로, 실리사이드 패턴(155)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 니오븀 실리사이드, 또는 탄탈룸 실리사이드 중의 하나일 수 있다.
이어서, 콘택 홀들(150) 내에 실리사이드 패턴들(155)과 접속하는 콘택 플러그들(160)이 형성될 수 있다. 구체적으로, 콘택 플러그들(160)은 콘택 홀들(150)이 형성된 기판(100) 상에 콘택 홀들(150)을 채우도록 도전성 물질막을 형성하고, 제2 층간 절연막(145)의 상면을 노출하는 평탄화 공정을 수행하여 형성될 수 있다. 도전성 물질막은 금속 물질(예를 들면, 텅스텐)을 포함할 수 있다. 일 실시예에 있어서, 도전성 물질막을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 증착하는 것을 포함할 수 있다. 도시하지는 않았지만, 제2 층간 절연막(145) 상에 콘택 플러그들(160)과 접속하는 배선들이 형성될 수 있다. 이러한 배선들은 도전 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 채널 영역에 인장성 스트레인(tensile strain)을 제공하도록 형성된 제1 에피택시얼 패턴(118)과, 저압 조건 하에 형성된 Si층, 및 SiGe층 중 적어도 하나를 포함하는 제2 에피택시얼 패턴(120)이 순차적으로 적층된 소스/드레인 영역들(SD)이 형성될 수 있다. 이에 따라, 소스/드레인 영역들(SD)의 표면 거칠기(surface roughness)가 개선될 수 있고, 이러한 소스/드레인 영역들(SD)을 포함하는 NMOS 트랜지스터의 전기적 특성이 형상될 수 있다. 결과적으로, 신뢰성이 우수한 반도체 소자 및 그의 제조 방법이 제공될 수 있다.
도 11a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 11b는 도 11a의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 선에 따른 단면도이다. 도 11a 및 도 11b의 반도체 소자는 보조 스페이서들(116)의 존부에 따른 제1 에피택시얼 패턴(118)의 형상의 차이를 제외하고는, 도 1a 및 도 1b의 반도체 소자와 동일하다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 11a 및 도 11b를 참조하면, 한 쌍의 게이트 구조체들(GS) 사이 및 한 쌍의 게이트 구조체들(GS)의 양 측의 활성 패턴(AP) 상에 소스/드레인 영역들(SDa)이 배치될 수 있다. 각각의 소스/드레인 영역들(SDa)은 활성 패턴(AP)을 씨드층으로 하여 형성된 제1 에피택시얼 패턴(118a), 및 제1 에피택시얼 패턴(118a) 상의 제2 에피택시얼 패턴(120a)을 포함할 수 있다. 상세하게, 제1 에피택시얼 패턴(118a)은 상기 활성 패턴(AP)과 접하며, 상기 활성 패턴(AP)으로부터 멀어질수록 실질적으로 증가하는 폭을 갖는 제1 부분(P1a), 및 상기 활성 패턴(AP)으로부터 멀어질수록 실질적으로 감소하는 폭을 갖는 제2 부분(P2a)을 포함할 수 있다. 이에 따라, 제1 에피택시얼 패턴(118a)은 제1 부분(P1a)과 제2 부분(P2a)의 경계에서 최대 폭인 제3 폭(W3)을 가질 수 있다. 제2 에피택시얼 패턴(120a)은 제1 에피택시얼 패턴(118a)의 제1 및 제2 부분들(P1a, P2a)의 양 측벽들을 덮을 수 있다. 이러한 제1 및 제2 에피택시얼 패턴들(118a, 120a)은 도 1a 및 도 1b의 제1 및 제2 에피택시얼 패턴들(118, 120)들과 동일 물질 및 동일 방법으로 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 도 5a 및 도 5b의 형성 공정에서, 희생 영역들(SR, 도 4a 및 도 4b 참조)의 제거 시에 핀 스페이서들(114, 도 4a 및 도 4b 참조)이 전부 제거되는 것을 제외하면, 도 1a 내지 도 9a, 및 도 1b 내지 도 9b에서 설명한 반도체 소자의 제조 방법과 동일할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 12를 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(pass transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예에 따른 전계 효과 트랜지스터는 구동 트랜지스터들(TD1, TD2), 및 부하 트랜지스터들(TL1, TL2) 중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극(140) 및 제 1 부하 트랜지스터(TL1)의 게이트 전극(140)은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극(140) 및 제 2 부하 트랜지스터(TL2)의 게이트 전극(140)은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극(140)들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 소자 및 그 제조 방법에 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 13의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 14는 전자 시스템(도 13의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 13의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판으로부터 돌출된 활성 패턴;
    상기 활성 패턴을 가로지르는 게이트 구조체;
    상기 게이트 구조체 양 측의 상기 활성 패턴 상에 배치되는 소스/드레인 영역들로서, 상기 소스/드레인 영역들 각각은 상기 활성 패턴과 접하는 제1 에피택시얼 패턴, 및 상기 제1 에피택시얼 패턴 상의 제2 에피택시얼 패턴을 포함하는 것;
    상기 게이트 구조체를 덮는 층간 절연막; 및
    상기 층간 절연막 및 상기 제2 에피택시얼 패턴을 관통하여, 상기 제1 에피택시얼 패턴의 일 부분과 접촉하는 콘택 플러그들을 포함하되,
    상기 제1 에피택시얼 패턴은 상기 기판과 동일한 격자 상수를 갖는 물질을 포함하고,
    상기 제2 에피택시얼 패턴은 상기 제1 에피택시얼 패턴보다 격자 상수가 큰 물질을 포함하고,
    상기 콘택 플러그들과 접촉하는 상기 제1 에피택시얼 패턴의 일 부분은 상기 기판의 상면과 실질적으로 평행한 면을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 활성 패턴은, 상기 소스/드레인 영역들 사이에 개재되고 상기 게이트 구조체의 아래에 위치하는 채널 영역을 포함하되,
    상기 게이트 구조체는 상기 채널 영역의 상면 및 측면들을 덮고,
    상기 채널 영역의 상면은 상기 제1 에피택시얼 패턴의 최상부보다 낮고, 상기 제1 에피택시얼 패턴의 하면보다 높은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 에피택시얼 패턴은:
    상기 활성 패턴에 접하는 제1 부분;
    상기 제1 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 증가하는 폭을 갖는 제2 부분; 및
    상기 제2 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 감소하는 폭을 갖는 제3 부분을 포함하고,
    상기 제1 에피택시얼 패턴은 상기 제2 부분과 상기 제3 부분의 경계에서 최대 폭을 갖는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제2 에피택시얼 패턴은 상기 제2 부분의 양 측벽들, 및 제3 부분의 양 측벽들을 덮는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 활성 패턴 양 측의 상기 기판 상에 배치되는 소자 분리 패턴들; 및
    상기 소자 분리 패턴들 상에 배치되는 보조 스페이서들을 더 포함하고,
    상기 보조 스페이서들은 상기 제1 부분을 덮고, 상기 제2 및 제3 부분들을 노출하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 에피택시얼 패턴은 Si층을 포함하고,
    상기 제2 에피택시얼 패턴은 SiGe층을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제2 에피택시얼 패턴의 Ge 농도는 1 내지 10 atom% 인 반도체 소자.
  8. 기판으로부터 돌출된 활성 패턴을 형성하는 것;
    상기 기판 상에 상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것;
    상기 희생 게이트 패턴의 양 측의 상기 활성 패턴 상에 소스/드레인 영역들을 형성하는 것;
    상기 희생 게이트 패턴 및 상기 소스/드레인 영역들을 덮는 제1 층간 절연막을 형성하는 것;
    상기 희생 게이트 패턴을 게이트 전극으로 교체하는 것;
    상기 게이트 전극 및 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 것;
    상기 제1 및 제2 층간 절연막들을 관통하여 상기 소스/드레인 영역들을 노출하는 콘택 홀들을 형성하는 것; 및
    상기 콘택 홀들을 채우며 상기 소스/드레인 영역들과 접촉하는 콘택 플러그들을 형성하는 것을 포함하되,
    상기 활성 패턴은, 상기 소스/드레인 영역들 사이에 개재되고 상기 희생 게이트 패턴의 아래에 위치하는 채널 영역을 포함하고,
    상기 소스/드레인 영역들을 형성하는 것은:
    상기 활성 패턴을 씨드층으로 하는 선택적 에피택시얼 공정을 수행하여 제1 에피택시얼 패턴을 형성하는 것; 및
    상기 제1 에피택시얼 패턴을 씨드층으로 하는 선택적 에피택시얼 공정을 수행하여 제2 에피택시얼 패턴을 형성하는 것을 포함하고,
    상기 콘택 플러그들은 상기 제1 에피택시얼 패턴의 일 부분과 접촉하고,
    상기 콘택 플러그들과 접촉하는 상기 제1 에피택시얼 패턴의 일 부분은 상기 기판의 상면과 실질적으로 평행한 면을 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제2 에피택시얼 패턴은 상기 기판과 동일한 격자 상수를 갖는 물질을 포함하되,
    상기 제2 에피택시얼 패턴을 형성 공정은 상기 제1 에피택시얼 패턴의 형성 공정보다 낮은 압력 조건에서 수행되는 반도체 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제2 에피택시얼 패턴은 SiGe층을 포함하되,
    상기 제2 에피택시얼 패턴의 Ge 농도는 1 내지 10 atom% 인 반도체 소자의 제조 방법.
KR1020140079057A 2014-06-26 2014-06-26 반도체 소자 및 그 제조방법 KR102200345B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140079057A KR102200345B1 (ko) 2014-06-26 2014-06-26 반도체 소자 및 그 제조방법
US14/673,519 US9553190B2 (en) 2014-06-26 2015-03-30 Semiconductor devices including source/drain regions having multiple epitaxial patterns
US15/379,190 US10756211B2 (en) 2014-06-26 2016-12-14 Semiconductor devices including source/drain regions having multiple epitaxial patterns

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140079057A KR102200345B1 (ko) 2014-06-26 2014-06-26 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20160001792A KR20160001792A (ko) 2016-01-07
KR102200345B1 true KR102200345B1 (ko) 2021-01-11

Family

ID=54931422

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140079057A KR102200345B1 (ko) 2014-06-26 2014-06-26 반도체 소자 및 그 제조방법

Country Status (2)

Country Link
US (2) US9553190B2 (ko)
KR (1) KR102200345B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899268B2 (en) * 2015-03-11 2018-02-20 Globalfoundries Inc. Cap layer for spacer-constrained epitaxially grown material on fins of a FinFET device
WO2018208285A1 (en) * 2017-05-09 2018-11-15 Intel Corporation Transistor arrangements with uneven gate-drain surfaces
US10685884B2 (en) 2017-07-31 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including a Fin-FET and method of manufacturing the same
US11462436B2 (en) 2017-11-30 2022-10-04 Intel Corporation Continuous gate and fin spacer for advanced integrated circuit structure fabrication
KR102492300B1 (ko) * 2017-12-07 2023-01-27 삼성전자주식회사 반도체 소자
KR102543178B1 (ko) * 2018-03-23 2023-06-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법
KR102567631B1 (ko) * 2018-08-03 2023-08-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11222980B2 (en) * 2019-07-18 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130248948A1 (en) * 2012-03-21 2013-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/Drain Profile for FinFET

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8263451B2 (en) 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8937353B2 (en) 2010-03-01 2015-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Dual epitaxial process for a finFET device
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
KR20130000212A (ko) 2011-06-22 2013-01-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
KR101912582B1 (ko) 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9076759B2 (en) * 2013-01-10 2015-07-07 United Microelectronics Corp. Semiconductor device and manufacturing method of the same
US9490346B2 (en) * 2014-06-12 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130248948A1 (en) * 2012-03-21 2013-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/Drain Profile for FinFET

Also Published As

Publication number Publication date
US20170092767A1 (en) 2017-03-30
US9553190B2 (en) 2017-01-24
US20150380553A1 (en) 2015-12-31
US10756211B2 (en) 2020-08-25
KR20160001792A (ko) 2016-01-07

Similar Documents

Publication Publication Date Title
US10867997B2 (en) Semiconductor device
KR102259080B1 (ko) 반도체 소자 및 그 제조방법
KR102114761B1 (ko) 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
US11133392B2 (en) Semiconductor device
US9673099B2 (en) Method of fabricating integrated circuit devices
KR102200345B1 (ko) 반도체 소자 및 그 제조방법
KR101909091B1 (ko) 반도체 장치 및 그 제조 방법
US10714472B2 (en) Semiconductor devices and methods of fabricating the same
KR102317651B1 (ko) 반도체 소자 및 이의 제조 방법
KR102191219B1 (ko) 반도체 소자 및 이의 제조 방법
KR102317646B1 (ko) 반도체 소자 및 이의 제조 방법
KR102455149B1 (ko) 반도체 소자의 제조 방법
KR102395073B1 (ko) 반도체 소자
KR20150000546A (ko) 반도체 소자 및 이의 제조 방법
KR102307207B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
US9773869B2 (en) Semiconductor device and method of fabricating the same
US20160365274A1 (en) Methods of fabricating semiconductor device
US10084051B2 (en) Semiconductor devices including field effect transistors and methods of fabricating the same
CN115083907A (zh) 制造半导体器件的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant