KR102114761B1 - 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 - Google Patents

반도체 디바이스를 제조하는 방법 및 반도체 디바이스 Download PDF

Info

Publication number
KR102114761B1
KR102114761B1 KR1020180051890A KR20180051890A KR102114761B1 KR 102114761 B1 KR102114761 B1 KR 102114761B1 KR 1020180051890 A KR1020180051890 A KR 1020180051890A KR 20180051890 A KR20180051890 A KR 20180051890A KR 102114761 B1 KR102114761 B1 KR 102114761B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
source
drain
epitaxial layer
Prior art date
Application number
KR1020180051890A
Other languages
English (en)
Other versions
KR20190024600A (ko
Inventor
훙-리 치앙
유-린 양
이-쉥 첸
차오-칭 쳉
스주-웨이 후앙
추-치앙 첸
치-리앙 첸
타-펜 구오
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/800,940 external-priority patent/US10699956B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190024600A publication Critical patent/KR20190024600A/ko
Application granted granted Critical
Publication of KR102114761B1 publication Critical patent/KR102114761B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H01L29/66795—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H01L21/823431—
    • H01L29/41791—
    • H01L29/42392—
    • H01L29/7848—
    • H01L29/7855—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

방법에서, 그 내부에 제1 반도체층과 제2 반도체층이 교대로 적층되는 핀 구조체가 형성된다. 핀 구조체 위에 희생 게이트 구조체가 형성된다. 제1 반도체층은 희생 게이트 구조체에 의해 덮이지 않는, 핀 구조체의 소스/드레인 영역에서 에칭되고, 그럼으로써, 제2 반도체층이 노출되는 제1 소스/드레인 영역을 형성한다. 유전체층이 제1 소스/드레인 공간에서 형성됨으로써, 노출된 제2 반도체층을 덮는다. 유전체층과 제2 반도체층의 부분은 에칭됨으로써 제2 소스/드레인 공간을 형성한다. 소스/드레인 에피택셜층이 제2 소스/드레인 공간 내에 형성된다. 제2 반도체층 중 적어도 하나는 소스/드레인 에피택셜층과 접촉하고, 제2 반도체층 중 적어도 하나는 소스/드레인 에피택셜층으로부터 분리된다.

Description

반도체 디바이스를 제조하는 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
관련 출원에 대한 상호 참조
본 출원은 그 각각의 전체 내용이 여기에 참조로 포함된, 2017년 8월 30일에 출원된 미국 가특허 출원 제62/552,164호의 우선권을 주장하는, 2017년 12월 15일에 출원된 미국 특허 출원 제15/800,940호의 부분 계속 출원이다.
본 개시는 반도체 집적 회로의 제조 방법에 대한 것으로, 더 상세하게는 핀형 전계 효과 트랜지스터(fin field effect transistor; FinFET) 및/또는 게이트 올 어라운드(gate-all-around; GAA) FET를 포함하는 반도체 디바이스를 제조하는 방법 및, 반도체 디바이스에 대한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드(node)로 진행됨에 따라, 제조 및 디자인 문제 모두로부터의 난제로 인해서, 핀펫(FinFET) 및 게이트 올 어라운드(GAA) FET을 포함하는, 다중 게이트 핀 전계 효과 트랜지스터(FET)와 같은, 3-차원적인 디자인의 개발이 초래되었다. FinFET에서, 게이트 전극은 게이트 유전체층을 사이에 두고 채널 영역의 3개 측면에 인접하게 배치된다. 게이트 구조체는 3개의 표면 상에서 핀을 둘러싸므로(랩핑(wrapping)), 트랜지스터는 기본적으로 핀 또는 채널 영역을 통과하는 전류를 제어하는 3개의 게이트를 가진다. 불행히도, 채널의 제4 측면, 바닥부는 게이트 전극으로부터 멀리 떨어져 있어서 근접한 게이트의 제어하에 있지 않다. 대조적으로, GAA FET의 경우, 채널 영역의 모든 측면이 게이트 전극에 의해 둘러싸여 있고, 이는 채널 영역에 더 완전한 공핍을 허용하여 더 급격한 서브-문턱 전류 스윙(sub-threshold current swing)(SS) 및 더 작은 드레인 유도 배리어 감소(drain induced barrier lowering; DIBL)에 기인하여 단채널 효과 감소를 가져온다. 트랜지스터 크기가 10~15 nm 미만의 기술 노드로 계속적으로 축소됨에 따라 GAA FET의 추가적인 개량이 요구된다.
본 발명은 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 여러 가지 특징부가 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 이용된다는 것을 강조하는 바이다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 FET 디바이스의 단면도를 도시한다.
도 2는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 여러 단계(stage) 중 하나를 도시한다.
도 3은 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 4는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 5a는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다. 도 5b는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다. 도 5c는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다. 도 5d는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다. 도 5e는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 6은 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 7은 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 8은 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 9는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 10은 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 11은 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 12a, 12b, 12b 및 12d는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 여러 단계 중 하나를 도시한다.
도 13a, 13b, 13c, 13d, 13e 및 13f는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 14는 도 13a 내지 13f에 도시된 구조체를 제조하기 위한 다양한 에칭 동작을 도시한다.
도 15는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 16은 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 17은 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 18은 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 19는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 20은 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 21a, 21b, 21c 및 21d는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 22는 본 개시의 또 다른 실시예에 따른 반도체 FET 디바이스의 단면도를 도시한다.
도 23은 본 개시의 또 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 24는 본 개시의 또 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 25a, 25b, 25c, 25d, 25e 및 25f는 본 개시의 또 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계 중 하나를 도시한다.
도 26은 본 개시의 실시예에 따른 반도체 FET 디바이스를 사용하는 NOR 회로를 도시한다.
도 27은 본 개시의 실시예에 따른 반도체 FET 디바이스를 사용하는 NAND 회로를 도시한다.
도 28a는 본 개시의 실시예에 따라 반도체 FET 디바이스의 단면도를 도시하고, 도 28b는 반도체 FET 디바이스를 사용하는 레이아웃을 도시한다.
도 29a는 본 개시의 실시예에 따라 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀 도면을 도시하고, 도 29b는 SRAM 셀을 위한 다양한 트랜지스터 특성을 도시한다.
도 30은 본 개시의 또 다른 실시예에 따른 반도체 FET 디바이스의 단면도를 도시한다.
하기의 개시는 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다는 것을 이해해야 한다. 컴포넌트 및 배열의 특정 실시예 또는 예시는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 요소의 치수는 개시된 범위 또는 값에 제한되지 않고, 프로세스 조건 및/또는 장치의 요구되는 특성에 종속될 수 있다. 또한, 이어지는 설명에서 제2 특징부 상에 또는 위에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 다양한 특징부는 간략함 및 명확성을 위해 상이한 크기로 임의로 도시될 수 있다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다. 추가로, "~로 구성된다"란 표현은 "포함하다" 또는 "이루어지다"를 의미할 수 있다. 본 개시에서, 어구 “A, B, 및 C 중 하나”는 “A, B 및/또는 C” (A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하고, 다르게 설명되지 않는다면, A로부터 하나의 요소, B로부터 하나의 요소, 그리고 C로부터 하나의 요소를 의미하지 않는다.
GAA FET에서, 채널 영역을 구성하는 각각의 반도체 와이어의 치수(예를 들면, 단면적)를 변경시키고, 그리고/또는 기판 위에 수직으로 배열된 반도체 와이어의 수를 변경시킴으로써 조정될 수 있다. 하지만, 하나의 반도체 칩 내에 상이한 수의 반도체 와이어(wire)를 갖는 GAA FET를 제조하는 것은 일반적으로 어렵다.
본 개시에서, GAA FET이 구동 전류는, 소스/드레인 에피택셜층에 전기적으로 연결된 반도체 와이어의 수를 변경시킴으로써 변조된다. 본 개시에서, 소스/드레인은 소스 및/또는 드레인을 지칭한다. 본 개시에서, 다르게 설명되지 않는 한, 소스와 드레인은 호환적으로 사용되며 그 구조체는 실질적으로 동일하다는 것이 주목된다.
도 1은 본 개시의 실시예에 따른 반도체 FET 디바이스의 단면도를 도시한다.
도 1에 도시된 바와 같이, 제1 GAA FET(Q1)과 제2 GAA FET(Q2)가 기판(10) 위에 배치된다. 제1 GAA FET와 제2 GAA FET 각각에서, 반도체 와이어(25)가 반도체 기판(10) 위에 제공되고, Z 방향(기판(10)의 주면의 법선 방향)을 따라서 수직으로 배열된다. 일부 실시예에서, 기판(10)은 적어도 그 표면부에 단결정 반도체층을 포함한다. 기판(10)은 한정되는 것은 아니지만, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 및 InP와 같은 단결정 반도체 물질을 포함할 수 있다. 특정 실시예에서, 기판(10)은 결정질 Si로 구성된다.
기판(10)은 그 표면 영역에 하나 이상의 버퍼층(미도시)을 포함할 수 있다. 버퍼층은 격자 상수를 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로 점진적으로 변화시키는 역할을 할 수 있다. 버퍼층은 한정되는 것은 아니지만, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은 에피택셜 성장된 단결정 반도체 물질로부터 형성될 수 있다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층을 포함한다. SiGe 버퍼층의 게르마늄 농도는 최저층의 버퍼층의 경우의 30 원자% 게르마늄으로부터 최상층의 버퍼층의 경우의 70 원자% 게르마늄까지 증가할 수 있다.
제1 GAA FET와 제2 GAA FET 각각에서, 채널 층인 반도체 와이어(25)가 기판(10) 위에 배치된다. 일부 실시예에서, 반도체 와이어(25)는 기판(10)으로부터 돌출하는 핀 구조체(미도시됨) 위에 배치된다. 채널층(25) 각각은 게이트 유전체층(53)과 게이트 전극층(58)에 의해 둘러싸인다. 일부 실시예에서, 게이트 유전체층(53)은 계면층(52)과 하이-k 유전체층(54)을 포함한다. 게이트 구조체는 게이트 유전체층(53), 게이트 전극층(58), 및 측벽 스페이서(32)를 포함한다. 비록 도 1이 반도체 와이어(25)를 도시하지만, 반도체 와이어(25)의 수는 4개로 제한되지 않고, 최소 한 개 또는 4개를 초과할 수 있고, 아마도 최대 15개일 수 있다.
본 개시의 특정 실시예에서, 게이트 유전체층(53)과 게이트 전극(58) 사이에 하나 이상의 일함수 조절층(56)이 개재된다.
제1 GAA FET와 제2 GAA FET 각각에서, 소스/드레인 에피택셜층(40)은 기판(10) 위에 배치된다. 소스/드레인 에피택셜층(40)은 채널층(25)과 직접 접촉하고, 내부 스페이서로서의 유전체층(35)과 게이트 유전체층(53)에 의해 게이트 전극층(58)으로부터 분리된다. 유전체층(35)은 로우-k(SiO2의 유전 상수보다 더 낮은 로우 유전 상수) 물질로 제조된다. 로우-k 물질은 SiOC, SiOCN, 유기 물질 또는 다공 물질, 또는 임의의 다른 적절한 물질을 포함한다.
층간 유전체(interlayer dielectric; ILD)층(36)은 S/D 에피택셜층(40) 위에 배치되고, 전도성 콘택층(60)은 S/D 에피택셜층(40) 상에 배치되며, ILD층(36)을 통과하는 전도성 플러그(65)는 전도성 콘택층(60) 위에 배치된다. 전도성 콘택층(60)은 전도성 물질의 하나 이상의 층을 포함한다. 일부 실시예에서, 전도성 콘택층(60)은, 예를 들면, WSi, NiSi, TiSi 또는 CoSi 또는 다른 적절한 실리사이드 물질과 같은, 실리사이드층을 포함한다.
제1 GAA FET(Q1)와 제2 GAA FET(Q2)는 소스/드레인 영역을 제외하고는 실질적으로 동일한 구조체를 가진다. 도 1에 도시된 바와 같이, 제1 GAA FET(Q1)의 소스/드레인 에피택셜층(40)이 반도체 와이어(25)와 물리적으로 그리고 전기적으로 접촉하는 한편, GAA FET(Q2)의 소스/드레인 에피택셜층(40)은 반도체 와이어(25)의 단지 일부와만 물리적으로 그리고 전기적으로 접촉한다. 일부 실시예에서, 도 1에 도시된 바와 같이, 제2 GAA FET(Q2)의 소스/드레인 에피택셜층(40)은 4개의 반도체 와이어(25) 중 두 개와 물리적으로 그리고 전기적으로 접촉한다. 다른 말로 하자면, 제2 GAA FET(Q2)의 반도체 와이어(25) 중 적어도 하나는, 그 위에 배치된 소스/드레인 에피택셜층(40)으로부터 유전체층(35)에 의해 전기적으로 분리된다.
특정 실시예에서, 제1 GAA FET(Q1)의 반도체 와이어(25) 중 적어도 하나는, 그 위에 배치된 소스/드레인 에피택셜층(40)으로부터 유전체층(35)에 의해 전기적으로 분리된다. 이러한 경우에, 제1 GAA FET(Q1) 내에서 소스/드레인 에피택셜층(40)과 접촉하는 반도체 와이어(25)의 수는, 제2 GAA FET(Q2) 내의 소스/드레인 에피택셜층(40)과 접촉하는 반도체 와이어(25)의 수와 동일하거나 이와 상이하다.
도 1에 도시된 바와 같이, 반도체 와이어 중 하나 이상이 소스/드레인 영역 내의 소스/드레인 에피택셜층(40)과 접촉하지 않을 때, 소스/드레인 에피택셜층(40)과 접촉하지 않는 반도체 와이어(25) 중 하나 이상은 게이트 유전체층(53)과 게이트 전극층(58)으로 둘러싸인다.
반도체 와이어(25) 중 하나 이상은 소스/드레인 에피택셜층(40)으로부터 전기적으로 분리되고, 이들은 소스/드레인 에피택셜층과 접촉하는 나머지 반도체 와이어(25)보다 기판(10)에 더 가까이 위치된다.
일부 실시예에서, 반도체 와이어(25) 중 두 개 이상은 소스/드레인 에피택셜층(40)으로부터 전기적으로 분리된다. 다른 실시예에서, 반도체 와이어(25) 중 단지 하나만이 소스/드레인 에피택셜층(40)과 접촉한다.
소스/드레인 에피택셜층(40)과 접촉하는 반도체 와이어(25)의 수를 조정함으로써, GAA GET의 구동 전류를 조정하는 것이 가능하다. 이 수가 더 클 때, 구동 전류가 증가하고, 이 수가 더 작을 때, 입력 커패시턴스가 감소될 수 있으며, 동작 속도가 증가될 수 있다.
위에서 설명된 바와 같이, 도 1은 GAA FET를 도시한다. 하지만, 그 구조가 반드시 트랜지스터로서 기능하지는 않는다. 일부 실시예에서, 도 1에 도시된 구조체는 저항기로서 기능할 수 있다. 이러한 경우에서, 게이트 전극은 고정된 전위, 예를 들면, Vdd (예를 들면, 양의 전원), 1/2Vdd 또는 Vss (예를 들면, 접지)에 결합된다. 저항값은 소스/드레인 에피택셜층(40)과 접촉하는 반도체 와이어(25)의 수를 조정함으로써 조정될 수 있다. 예를 들면, 소스/드레인 에피택셜층(40)을 접촉하는 반도체 와이어(25)의 수가 1일 때, 소스와 드레인간의 저항값이 4R이라고 가정하면, 소스/드레인 에피택셜층(40)을 접촉하는 반도체 와이어(25)의 수가 각각 2, 3, 및 4일 때, 저항값 2R, 1.25R 및 R이 얻어질 수 있다.
반도체 디바이스는 격리 절연층(쉘로우 트렌치 격리부(shallow trench isolation; STI)라고 또한 칭함)(15)을 더 포함한다(도 5a를 참조함). 일부 실시예에서, 기판(10)의 상부 표면으로부터 격리 절연층의 높이는 제1 GAA FET(Q1)와 제2 GAA FET(Q2)간에 상이하다. 깊은 소스/드레인 에피택셜층(40)을 갖는, 제1 GAA FET(Q1) 주위의 격리 절연층(15-1)의 높이는, 쉘로우 소스/드레인 에피택셜층(40)을 갖는, 제1 GAA FET(Q2) 주위의 격리 절연층(15-2)의 높이보다 작다. 다른 말로 하자면, 상이한 수의 와이어를 갖는 GAA FET는 상이한 두께(높이)를 갖는 격리 절연층에 의해 둘러싸인다. 일부 실시예에서, GAA FET에서 사용되는 와이어의 수가 더 작을수록, 격리 절연층은 더 높다(더 두껍다). 일부 실시예에서, 격리 절연층의 상부 표면은 소스/드레인 에피택셜층(40)의 하단부와, 소스/드레인 에피택셜층(40) 또는 기판과 접촉하지 않는 반도체 와이어(25) 사이의 레벨에 위치된다.
도 2 내지 21d는 본 개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계를 도시한다. 도 2 내지 21d에 도시된 프로세스의 이전, 도중 및 이후에 추가적인 동작이 제공될 수 있으며, 아래 설명되는 동작 중 일부는 방법의 추가적인 실시예를 위해 대체 또는 제거될 수 있는 것으로 이해된다. 동작/프로세스의 순서는 상호 변경 가능할 수 있다. 도 1에 대해 설명된 전술한 실시예와 동일하거나 유사한 물질, 구성, 치수 및/또는 프로세스는 도 2 내지 21d의 실시예에서 채용될 수 있고, 그 상세한 설명은 생략될 수 있다. GAA FET를 제조하는 일반적인 방법은 미국 특허 출원 제15/157,139호, 특허 출원 제15/064,402호, 및/또는 특허 출원 제15,098,073호에서 발견될 수 있고, 이들 각각의 전체 내용이 참조로서 여기서 통합된다.
도 2에 예시된 바와 같이, 실리콘 기판(10) 내로 불순물 이온(도펀트)(12)이 주입되어 웰(well) 영역을 형성한다. 이온 주입은 펀치-스루 효과(punch-through effect)를 방지하기 위해 수행된다. 기판(10)은 불순물로 적절하게 도핑된 다양한 영역들(예를 들면, p형 또는 n형 전도체)을 포함할 수 있다. 도펀트(12)는 예컨대, n형 핀 FET용의 붕소(BF2)와 p형 핀 FET용의 인이다.
이후, 도 3에 도시된 바와 같이, 기판(10) 위에 적층된 반도체층이 형성된다. 적층된 반도체층은 제1 반도체층(20)과 제2 반도체층(25)을 포함한다. 또한, 적층된 층 위에 마스크 층(16)이 형성된다.
제1 반도체층(20)과 제2 반도체층(25)은 상이한 격자 상수를 가지는 물질로 구성되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다.
일부 실시예에서, 제1 반도체층(20)과 제2 반도체층(25)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 일 실시예에서, 제1 반도체층(20)은 Si1-xGex이고, 여기서 x는 약 0.3보다 크거나, Ge (x=1.0)이며, 제2 반도체층(25)은 Si 또는 Si1-yGey이며, 여기서 y는 약 0.4보다 작고 x>y이다. 본 개시에서, "M 화합물" 또는 "M계 화합물"은 화합물의 주성분이 M이라는 의미이다.
또 다른 실시예에서, 제2 반도체층(25)은 Si1-yGey이고, 여기서 y는 약 0.3보다 크거나, Ge이며, 제1 반도체층(20)은 Si 또는 Si1-xGex이며, 여기서 x는 약 0.4보다 작고 x<y이다. 또 다른 실시예에서, 제1 반도체층(20)은 Si1-xGex로 제조되고, 여기서 x는 약 0.3 내지 약 0.8의 범위 내에 있으며, 제2 반도체층(25)은 Si1-yGey로 제조되고, 여기서 y는 약 0.1 내지 약 0.4의 범위 내에 있다.
도 3에서, 제1 반도체층(20)의 4개의 층과 제2 반도체층(25)의 4개의 층이 배치된다. 그러나, 층의 수는 4개에 한정되지 않으며, 1개 층(각 층)까지 작을 수 있고, 일부 실시예에서는 제1 반도체층과 제2 반도체층 각각이 2~10개 층으로 형성된다. 적층된 층의 수를 조정하는 것에 의해 GAA FET 디바이스의 구동 전류가 조정될 수 있다.
제1 반도체층(20)과 제2 반도체층(25)은 기판(10) 위에 에피택셜하게 형성된다. 제1 반도체층(20)의 두께는 제2 반도체층(25)의 두께 이상일 수 있고, 일부 실시예에서 약 2 nm 내지 약 20 nm의 범위 내에 있으며, 다른 실시예에서 약 5 nm 내지 약 15 nm의 범위 내에 있다. 일부 실시예에서 제2 반도체층(25)의 두께는 약 2 nm 내지 약 20 nm의 범위 내에 있으며, 다른 실시예에서 약 5 nm 내지 약 15 nm의 범위 내에 있다. 제1 반도체층(20) 각각의 두께는 동일하거나 변할 수 있다.
일부 실시예에서, 하단의 제1 반도체층(기판(10)에 가장 가까운 층)은 나머지 제1 반도체층들보다 두껍다. 하단의 제1 반도체층의 두께는 일부 실시예에서 약 10 nm~약 50 nm의 범위에 있고, 다른 실시예에서 20 nm~40 nm의 범위에 있다.
일부 실시예에서, 마스크 층(16)은 제1 마스크 층(16A)과 제2 마스크 층(16B)을 포함한다. 제1 마스크 층(16A)은 열 산화로 형성될 수 있는, 실리콘 산화물로 제조된 패드 산화물 층이다. 제2 마스크 층(16B)은 저압 CVD(LPCVD)와 플라즈마 증강된 CVD(PECVD)를 포함하는 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 질화물(SiN)로 구성된다. 마스크 층(16)은 포토-리소그래피 및 에칭을 포함하는 패터닝 동작을 이용하는 것에 의해 마스크 패턴으로 패터닝된다.
다음에, 도 4에 예시된 바와 같이, 제1 반도체층(20)과 제2 반도체층(25)의 적층된 층이 패터닝된 마스크 층(16)을 이용하는 것에 의해 패터닝됨으로써, X 방향으로 연장되는 핀 구조체(29) 내에 적층된 층이 형성된다. 도 4에서, Y 방향으로 2개의 핀 구조체(29)가 배열된다. 그러나, 핀 구조체의 수는 2개로 한정되지 않으며, 1개까지 작을 수 있고 3개 이상일 수 있다. 일부 실시예에서, 패터닝 동작에서 패턴 충실도를 향상시키기 위해 핀 구조체(29)의 양측에 하나 이상의 더미 핀 구조체가 형성된다. 도 4에 도시된 바와 같이, 핀 구조체(29)는 적층된 반도체층(20, 25)으로 구성된 상부 부분과 웰 부분(11)을 가진다.
핀 구조체의 상부의 Y 방향 폭(W1)은 일부 실시예에서 약 10 nm 내지 약 40 nm의 범위에 있고, 다른 실시예에서 약 20 nm 내지 약 30 nm의 범위에 있다. 핀 구조체의 Z 방향 높이(H1)는 약 100 nm 내지 약 200 nm의 범위에 있다.
적층형 핀 구조체(29)는 임의의 적절한 방법에 의해 패터닝될 수 있다. 　예를 들면, 이중-패터닝 프로세스 또는 다중-패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 이용하여 구조체들이 패터닝될 수 있다. 　일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬(self-aligned) 프로세스를 조합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 　예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 　스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층을 따라 형성된다. 　희생층은 이후 제거되며, 나머지 스페이서를 이용하여 적층형 핀 구조체(29)를 패터닝한다.
핀 구조체(29)가 형성된 후, 한 층 이상의 절연 물질의 층을 포함하는 절연 물질층이 기판 위에 형성됨으로써 핀 구조체가 절연층 내에 완전 매입된다. 절연층을 위한 절연 물질은 LPCVD(저압 화학적 기상 퇴적), 플라즈마-CVD 또는 유동성 CVD로 형성된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCN, 불소-도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 물질을 포함할 수 있다. 절연층의 형성 후에 어닐링 동작이 수행될 수 있다. 이후, 화학적 기계적 연마(CMP) 방법 및/또는 에치-백 방법과 같은 평탄화 동작이 수행되어 최상부 제2 반도체층(25)의 상부면이 절연 물질층으로부터 노출된다. 일부 실시예에서, 절연 물질층의 형성 이전에 핀 구조체 위에 핀 라이너 층(13)이 형성된다. 핀 라이너 층(13)은 SiN 또는 실리콘 질화물계 물질(예를 들면, SiON, SiCN, 또는 SiOCN)로 제조된다.
일부 실시예에서, 핀 라이너 층(13)은 기판(10)과 핀 구조체(11)의 하단 부분의 측벽 위에 형성된 제1 핀 라이너 층과, 제1 핀 라이너 층 상에 형성된 제2 핀 라이너 층을 포함한다. 각각의 라이나 층은 일부 실시예에서 약 1 nm 내지 약 20 nm의 두께를 가진다. 일부 실시예에서, 제1 핀 라이너 층은 실리콘 산화물을 포함하고 약 0.5 nm와 약 5 nm 사이의 두께를 가지며, 제2 핀 라이너 층은 실리콘 질화물을 포함하고 약 0.5 nm와 약 5 nm 사이의 두께를 가진다. 라이너 층은 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD), 또는 원자층 퇴적(ALD)과 같은 하나 이상의 프로세스를 통해 퇴적될 수 있지만, 임의의 허용 가능한 프로세스이 사용될 수 있다.
이후, 도 5a에 도시된 바와 같이, 격리층(15)을 형성하도록 절연 물질층이 리세싱되어, 핀 구조체(29)의 상부 부분이 노출된다. 이 동작에 의해, 핀 구조체(29)는 쉘로우 트렌치 격리부(shallow trench isolation; STI)로도 지칭되는, 격리 절연층에 의해 서로 분리된다. 격리 절연층(15)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물 등의 로우-k 유전체, 다공질 탄소 도핑된 실리콘 이산화물 등의 극저-k 유전체, 폴리이미드 등의 폴리머, 이들의 조합 등과 같은 적절한 유전체 물질로 구성될 수 있다. 일부 실시예에서, 격리 절연층(15)은 CVD, 유동성 CVD(flowable CVD; FCVD), 또는 스핀-온-유리 프로세스와 같은 프로세스를 통해 형성되지만, 임의의 허용 가능한 프로세스가 사용될 수 있다.
도 5a에 도시된 실시예에서, 격리 절연층(15)은 핀 구조체(웰층(11))의 상부 부분이 노출될 때까지 리세싱된다. 다른 실시예에서, 핀 구조체(11)의 상부는 노출되지 않는다. 제1 반도체층(20)은 후속으로 부분적으로 제거되는 희생층이며, 제2 반도체층(25)은 후속하여 GAA FET의 채널층으로서 반도체 와이어 내로 형성된다.
일부 실시예에서, 도 5b 내지 5e에 도시된 바와 같이, 격리 절연층(15)이 상이한 높이로 형성된다. 위에서 설명된 바와 같이, 격리 절연층(15)을 위한 절연 물질이 핀 구조체(F1 및 F2) 위에 형성되고, 그런 다음, 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 방법 및/또는 에칭백 방법과 같은, 평탄화 동작이 수행되어, 핀 구조체(F1 및 F2)의 최상위 제2 반도체층(25)의 상부 표면이 도 5b에 도시된 바와 같이, 격리 절연층(15)으로부터 노출된다.
그런 다음, 도 5c에 도시된 바와 같이, 마스크층(7), 예를 들면, 포토 레지스트층이 핀 구조체(F1) 위에 형성되고, 핀 구조체(F2) 주위의 격리 절연 물질은, 사용된 와이어 수에 따라 설계된 레벨까지 리세싱되어, 깊은 격리 절연층(15-1)을 형성한다. 후속적으로, 마스크층(7)이 제거된다. 더 나아가, 도 5d에 도시된 바와 같이, 마스크층(8), 예를 들면, 포토 레지스트층이 핀 구조체(F2) 위에 형성되고, 핀 구조체(F1) 주위의 격리 절연 물질은, 사용된 와이어 수에 따라 설계된 레벨까지 리세싱되어, 얕은 격리 절연층(15-2)을 형성한다. 후속적으로, 마스크층(8)이 제거되고, 다라서, 도 5e에 도시된 구조체가 얻어진다. 에칭 동작의 순서는 상호교환적일 수 있다.
격리 절연층(15) (또는 상이한 두께를 가진 격리 절연층)이 형성된 후, 도 6에 도시된 바와 같이 희생(더미) 게이트 구조체(38)가 형성된다. 도 6은 노출된 핀 구조체(29) 위에 희생 게이트 구조체(38)가 형성된 후의 구조체를 예증한다. 희생 게이트 구조체(38)는 채널 영역이 될 핀 구조체의 부분 위에 형성된다. 희생 게이트 구조체(38)는 GAA FET의 채널 영역을 규정한다. 희생 게이트 구조체(38)는 희생 게이트 유전체층(31)과 희생 게이트 전극층(30)을 포함한다. 희생 게이트 유전체층(31)은 실리콘 산화물계 물질과 같은, 한 층 이상의 절연 물질을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 희생 게이트 유전체층(31)의 두께는 일부 실시예에서 약 1 nm 내지 약 5 nm의 범위에 있다.
희생 게이트 구조체(38)는 핀 구조체 위에 희생 게이트 유전체층(31)을 퇴적하는 제1 블랭킷에 의해 형성된다. 이후 핀 구조체가 희생 게이트 전극 층 내에 완전히 매입되도록 희생 게이트 전극이 희생 게이트 유전체층 상에와 핀 구조체 위에 블랭킷 퇴적된다. 희생 게이트 전극층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 희생 게이트 전극층의 두께는 일부 실시예에서 약 100 nm 내지 약 200nm의 범위에 있다. 일부 실시예에서, 희생 게이트 전극층은 평탄화 동작을 거친다. 희생 게이트 유전체층과 희생 게이트 전극층은 LPCVD와 PECVD를 포함하는 CVD, PVD, ALD, 또는 다른 적절한 프로세스를 이용하여 퇴적된다. 후속으로, 희생 게이트 전극층 위에 마스크 층이 형성된다. 마스크 층은 패드 SiN 층(33)과 실리콘 산화물 마스크 층(34)을 포함한다.
다음에, 도 6에 예시된 바와 같이 마스크 층에 대해 패터닝 동작이 수행되어 희생 게이트 전극층이 희생 게이트 구조체(38) 내로 패터닝된다. 희생 게이트 구조체는 희생 게이트 유전체층(31), 희생 게이트 전극층(30)(예, 폴리 실리콘), 패드 SiN 층(33) 및 실리콘 산화물 마스크층(34)을 포함한다. 희생 게이트 구조체를 패터닝하는 것에 의해, 제1 및 제2 반도체층의 적층된 층들이 희생 게이트 구조체의 대향 측부 상에서 부분적으로 노출됨으로써 도 6에 예시된 바와 같이 소스/드레인(S/D) 영역을 규정한다. 도 6에서, 하나의 희생 게이트 구조체가 형성되지만, 희생 게이트 구조체의 수는 1개로 한정되지 않는다. 일부 실시예에서 2개 이상의 희생 게이트 구조체가 X 방향으로 배열된다. 소정의 실시예에서, 패턴의 충실도를 향상시키기 위해 희생 게이트 구조체의 양측에 하나 이상의 더미 희생 게이트 구조체가 형성된다.
또한, 도 7에 도시된 바와 같이 측벽 스페이서(32)를 위한 커버층이 희생 게이트 구조체(38) 위에 형성된다. 커버층(32)이 컨포멀한 방식으로 퇴적되어, 커버층(32)은 예를 들면, 측벽, 수평 표면, 및 희생 게이트 구조체의 상단과 같은, 수직 표면 상에서 각각 실질적으로 동일한 두께를 갖도록 형성된다. 일부 실시예에서, 커버층(32)은 약 5 nm 내지 약 20 nm 범위의 두께를 갖는다. 커버층(32)은 SiN, SiON 및 SiCN 중 하나 이상 또는 임의의 다른 적절한 유전체 물질을 포함한다. 커버층(32)은 ALD, 또는 CVD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
특정 실시예에서, 커버층(32)이 형성되기 전에, 절연 물질로 제조된 추가적인 커버층(47)은 노출된 핀 구조체 및 희생 게이트 구조체(38) 위에 컨포멀하게 형성된다. 이러한 경우에, 추가적인 커버층과 상기 커버층은 상이한 물질로 제조되어, 이들 커버층 중 하나가 선택적으로 에칭될 수 있다. 추가적인 커버층(47)은 SiOC 및/또는 SiOCN과 같은, 로우-k 유전체 물질 또는 임의의 다른 적절한 유전체 물질을 포함하고, ALD 또는 CVD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
비록 도 2 내지 7은, 그 내부에 하나의 희생 게이트 구조체가 두 개의 핀 구조체 위에 배치되는 구조체를 도시하지만, 이 구조체는 하나의 희생 게이트 구조체에 제한되지 않는다. 일부 실시예에서, 두 개 이상의 희생 게이트 구조체가 하나 이상의 핀 구조체 위에 배치된다. 또한, 도 7에 도시된 구조체 중 두 개 이상은 반도체 기판 상의 상이한 영역(예를 들면, p형 영역 및/또는 n형 영역) 내에 배치된다.
도 8은 커버층(측벽 스페이서)(32)이 형성된 후에 X 방향을 따라서 단면도를 도시한다. 도 8에서 그리고 그 후에, 희생 게이트 구조체(38)의 상부 부분과 세부 구조는 간략함으로 위해 도시되지 않는다. 도 8 내지 11 그리고 15 내지 18에서, 단지 하나의 GAA FET가 예증되지만, 두 개 이상의 GAA FET - 이들 각각은 도 12a 내지 13f 그리고 21a 내지 21d에 도시된 바와 같은 상이한 소스/드레인 구성들을 가짐 - 가 동일한 기판(10) 상에서 제조될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 커버층(32)의 하단 부분이 이방성 에칭에 의해 제거됨으로써, 측벽 스페이서(32)를 형성한다. 일부 실시예에서, 최상부 제2 반도체층(25)의 상부 부분이 약간 에칭된다. 다른 실시예에서, 최상부 반도체층(25)은 실질적으로 에칭되지 않는다.
후속적으로, 도 10에 도시된 바와 같이, 소스/드레인 영역 내의 제1 반도체층(20)은 하나 이상의 리소그래피와 에칭 동작을 사용하여 제거됨으로써, 제1 S/D 공간(21)을 형성한다. 일부 실시예에서, 기판(10)(또는 핀 구조체(11)의 하단 부분)이 또한 부분적으로 에칭된다. 또한, 일부 실시예에서, 제1 반도체층(20)은 X 방향에서 측방향으로 에칭된다. 일부 실시예들에 있어, 제1 반도체층(20)의 에칭량은 약 2 nm 내지 약 10 nm 범위를 갖는다. 제1 반도체층(20)이 Ge 또는 SiGe이고 제2 반도체층(25)이 Si인 경우, 제1 반도체층(20)은 한정되는 것은 아니지만 암모늄 수산화물(NH4OH), 테트라메틸암모늄 수산화물(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 칼륨 수산화물(KOH) 용액과 같은, 습식 에천트를 사용함으로써 선택적으로 에칭될 수 있다.
그런 다음, 도 11에 도시된 바와 같이, 유전체층(35)이 제1 반도체층(20)의 측방향 단부 상에 그리고 제1 S/D 공간(21) 내의 제2 반도체층(25) 상에 형성된다. 유전체층(35)은, 실리콘 산화물, 실리콘 산화질화물, 불소-도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물(SiOC, SiOCN)과 같은 로우-k 유전체, 다공질 탄소 도핑된 실리콘 이산화물과 같은 극저-k 유전체, 폴리이미드와 같은 중합체, 이들의 조합 등과 같은 적절한 유전체 물질로 제조된다. 일부 실시예에서, 유전체층(35)은 로우-k 유전체 물질의 하나 이상의 층을 포함한다. 일부 실시예에서, 유전체층(35)은, 제1 S/D 공간(21)을 완전히 충전하도록 형성되고 또한 측벽 스페이서(32) 상에 형성된다. 유전체층(35)은, 비록 임의의 허용가능한 프로세스가 활용될 수 있지만, CVD, 유동성 CVD(flowable CVD; FCVD), ALD, 또는 스핀-온-유리 프로세스와 같은 프로세스를 통해 형성될 수 있다.
일부 실시예에서, 유전체층(35)을 형성하기 전에, 절연층이 제1 반도체층(20)의 측방향 단부 상에 그리고 제2 반도체층(25) 상에 컨포멀하게 형성된다. 절연층은 후속적인 채널 형성 동작에서 에칭 정지층으로서 기능한다. 절연층은 실리콘 질화물(SiN)과 실리콘 산화물(SiO2) 중 하나를 포함하고, 약 0.5 nm 내지 약 3.0 nm 범위의 두께를 갖는다. 다른 실시예에서, 절연층은 약 1.0 nm 내지 약 2.0 nm 범위의 두께를 갖는다. 절연층은 ALD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
유전체층(35)이 형성된 후에, 소스/드레인 영역은 도 12a 내지 12d에 도시된 바와 같이 제2 S/D 공간(22)을 형성하도록 에칭된다. 요구되는 구동 전류(또는 저항)에 따라, 제2 S/D 공간(22)의 깊이와 격리 절연층(15)의 두께가 조정된다. 예를 들면, 도 12a의 경우에서, 유전체층(35)과 단지 최상부 제2 반도체층(25)만이 에칭되는 반면에, 나머지 제2 반도체층(25)은 유전체층(35) 내에 매립된 채로 남는다. 격리 절연층(15)의 상부 표면은 S/D 공간(22)의 하단부 아래에 위치된다. 일부 실시예에서, 격리 절연층(15)의 상부 표면은 S/D 공간(22)의 하단부 바로 아래 제2 반도체 와이어(25) 위에 위치된다. 다른 실시예에서, 격리 절연층(15)의 상부 표면은 S/D 공간(22)의 하단부 두번째 아래 제2 반도체 와이어(25) 위에 위치된다. 도 12b의 경우에서, 두 개의 상부 제2 반도체층(25)과 유전체층(35)이 에칭되어 제2 S/D 공간 내의 두 개의 상부 제2 반도체층(25)의 단부를 노출시킨다. 격리 절연층(15)의 상부 표면은 S/D 공간(22)의 하단부 아래에 위치된다. 일부 실시예에서, 격리 절연층(15)의 상부 표면은 S/D 공간(22)의 하단부 바로 아래 제2 반도체 와이어(25) 위에 위치된다. 다른 실시예에서, 격리 절연층(15)의 상부 표면은 S/D 공간(22)의 하단부 두번째 아래 제2 반도체 와이어(25) 위에 위치된다. 유사하게, 도 12c의 경우에서, 상단으로부터 3개의 제2 반도체층(25)과 유전체층(35)이 에칭되어 제2 S/D 공간(22) 내의 3개의 제2 반도체층(25)의 단부를 노출시킨다. 격리 절연층(15)의 상부 표면은 S/D 공간(22)의 하단부 아래에 위치된다. 일부 실시예에서, 격리 절연층(15)의 상부 표면은 S/D 공간(22)의 하단부 바로 아래 제2 반도체 와이어(25) 위에 위치된다. 다른 실시예에서, 격리 절연층(15)의 상부 표면은 기판(10) 위에 위치된다. 도 12d의 경우에서, 유전체층(35)과 제2 반도체층(25)이 에칭되어, 제2 반도체층(25) 모두의 단부가 제2 S/D 공간(22) 내에서 노출된다. 격리 절연층(15)의 상부 표면은 S/D 공간(22)의 하단부 아래에 위치된다. 일부 실시예에서, 격리 절연층(15)의 상부 표면은 기판(10) 위에 위치된다. 일부 실시예에서, 도 12a 내지 12d 내에 도시된 구조체 모두는 (하나의 반도체 칩 상의) 동일한 기판(10) 상에 제공된다. 다른 실시예에서, 도 12a 내지 12d 내에 도시된 구조체의 일부만이 동일한 기판(10) 상에서 제공된다. 도 12a 내지 12d의 구조체는 하나 이상의 리소그래피와 에칭 동작에 의해 형성될 수 있다.
도 13a 내지 13f는, 제2 S/D 공간(22)이 수직으로 배열된 6개의 제2 반도체층(25)을 갖는 디바이스 내에서 형성된 후의 구조체를 도시한다. 일부 실시예에서, 도 13a 내지 13f 내에 도시된 구조체 모두는 동일 기판(10) 상에서 제공되고, 다른 실시예에서, 도 13a 내지 13f에 도시된 구조체의 일부만이 동일한 기판(10) 상에서 제공된다. 도 12a 내지 12d의 구조체는 하나 이상의 리소그래피와 에칭 동작에 의해 형성될 수 있다.
도 14는 일부 실시예에 따라, 동일 기판 상에 도 13a 내지 13f에 도시된 구조체를 제조하기 위한 하나 이상의 리소그래피와 에칭 동작을 도시한다. 도 13a 내지 13f에 도시된 구조체 모두를 제조하기 위해, 최대 3개의 리소그래피/에칭 동작이 수행될 수 있다. 예를 들면, 1-와이어 콘택 구조체, 3-와이어 콘택 구조체, 및 5-와이어 콘택 구조체 각각을 위한 제1, 제3, 및 제5 S/D 영역은, 최상단 제2 반도체층(25)의 단부를 절단하고 노출시키기 위한 에칭 깊이에 대응하지만, 그 다음의 제2 반도체층(25)에 도달하지는 않는, 깊이 D까지의 제1 에칭 동작을 거친다. 2-와이어 콘택 구조체, 4-와이어 콘택 구조체, 및 6-와이어 콘택 구조체 각각을 위한 제2, 제4, 및 제6 S/D 영역은 예를 들면, 리소그래피 동작에 의해 형성된 포토레지스트에 의해 덮인다. 그런 다음, 제1, 제4, 및 제5 S/D 영역이 덮이는 한편, 제2, 제3, 및 제6 S/D 영역은 깊이 2D까지 제2 에칭 동작을 거친다. 또한, 제1, 제2, 및 제3 S/D 영역이 덮이는 한편, 제4, 제5, 및 제6 S/D 영역은 깊이 3D까지 제3 에칭 동작을 거친다. 제1 에칭 동작 내지 제3 에칭 동작이 순서는 임의의 순서일 수 있다.
리소그래피/에칭 동작의 수는 제2 반도체층(25)의 수에 따라 변한다. 제2 반도체층(25)의 수가 1 내지 3일 때, 리소그래피/에칭 동작의 수는 2(깊이 D와 2D의 에칭 동작)일 수 있고, 제2 반도체층(25)의 수가 4 내지 7일 때, 리소그래피/에칭 동작의 수는 3(깊이 D, 2D 및 4D의 에칭 동작)일 수 있으며, 제2 반도체층(25)의 수가 8 내지 13일 때, 리소그래피/에칭 동작의 수는 4(깊이 D, 2D, 4D, 및 6D의 에칭 동작)일 수 있다.
제2 S/D 공간(22)이 형성된 후, 도 15에 도시된 바와 같이 소스/드레인 에피택셜층(40)이 형성된다. 하기의 도면들에서, 도 12c에 도시된 구조체(3-와이어 콘택의 경우)가 형성된 후의 제조 동작이 설명된다. 하지만, 동일한 동작이 도 12a, 12b, 12d 및 13a 내지 13f에 도시된 구조체에 적용될 수 있다.
소스/드레인 에피택셜층(40)은 n-채널 FET용의 한 층 이상의 Si, SiP, SiC 및 SiCP 또는 p-채널 FET용의 Si, SiGe, Ge의 한 층 이상을 포함한다. p-채널 FET용으로 소스/드레인에 붕소(B)도 함유될 수 있다. 소스/드레인 에피택셜층(40)은 CVD, ALD 또는 분자 빔 에피택시(molecular beam epitaxy; MBE)를 사용하는 에피택셜 성장 방법에 의해 형성된다. 도 15에 도시된 바와 같이, 소스/드레인 에피택셜층(40)은 제2 반도체층(25)과 접촉하게 형성된다.
그런 다음, 도 16에 도시된 바와 같이, 층간 유전체(interlayer dielectric; ILD)층(36)이 S/D 에피택셜층(40) 위에 형성된다. ILD 층(36)을 위한 물질은 Si, O, C 및/또는 H를 포함하는, 실리콘 산화물, SiCOH 및 SiOC와 같은 화합물을 포함한다. 중합체와 같은 유기 물질이 ILD 층(36) 용도로 사용될 수 있다. ILD 층(36)이 형성된 후, 희생 게이트 전극층(30)의 상부가 노출되도록 CMP와 같은 평탄화 동작이 수행된다.
그런 다음, 도 17에 도시된 바와 같이, 희생 게이트 전극층(30)과 희생 게이트 유전체층(31)을 포함하는 희생 게이트 구조체(38)가 제거됨으로써, 게이트 공간(39)을 형성한다. ILD 층(36)은 희생 게이트 구조체의 제거 중에 S/D 에피택셜층(40)을 보호한다. 희생 게이트 구조체는 플라즈마 건식 및/또는 습식 에칭을 이용하여 제거될 수 있다. 희생 게이트 전극층(30)이 폴리 실리콘이고 ILD 층(36)이 실리콘 산화물인 경우, 희생 게이트 전극층(30)을 선택적으로 제거하기 위해 TMAH 용액과 같은 습식 에천트가 사용될 수 있다. 이후 희생 게이트 유전체층(31)이 플라즈마 건식 에칭 및/또는 습식 에칭에 의해 제거된다.
도 18에 도시된 바와 같이, 희생 게이트 구조체가 제거된 후, 제1 반도체층(20)이 제거됨으로써, 채널 영역으로서, 제2 반도체층(25)의 와이어를 형성한다. 제1 반도체층(20)은 전술한 바와 같이 제2 반도체층(25)에 대해 제1 반도체층(20)을 선택적으로 에칭할 수 있는 에천트를 사용하여 제거 또는 에칭될 수 있다. 일부 실시예에서, 유전체층(35)이 형성되기 전에 절연층이 형성될 때, 제1 반도체층(20)의 에칭은 절연층에서 정지된다.
제2 반도체층(25)의 반도체 와이어가 형성된 후, 도 19에 예시된 바와 같이, 각각의 채널층(제2 반도체층(25)의 와이어) 주위에 게이트 유전체층(53)이 형성되고, 게이트 유전체층(53) 상에 게이트 전극층(58)이 형성된다.
일부 실시예에서, 게이트 유전체층(53)은 계면층(52)과 하이-k 유전체층(54)을 포함한다. 계면층(52)은 일부 실시예에서 화학적으로 형성된 실리콘 산화물이다. 특정 실시예에서, 하이-k 유전체층(54)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질, 및/또는 이들의 조합과 같은, 유전체 물질의 하나 이상의 층을 포함한다.
하이-k 게이트 유전체층(54)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 하이-k 게이트 유전체층(54)은 각각의 채널층 주위에 균일한 두께를 갖는 게이트 유전체층이 형성되는 것을 보장하기 위해 ALD와 같은 높은 수준으로 컨포멀한(conformal) 퇴적 프로세스를 이용하여 형성된다. 일 실시예에서, 하이-k 게이트 유전체층(54)의 두께는 약 1 nm 내지 약 6 nm의 범위 내에 있다.
게이트 전극층(58)은 각 채널층을 둘러싸도록 게이트 유전체층(53) 상에 형성된다. 게이트 전극층(58)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 물질 및/또는 이들의 조합과 같은 일층 이상의 전도성 물질을 포함한다.
게이트 전극층(58)은 CVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 전극층은 ILD 층(36)의 상부 표면 위에도 퇴적된다. ILD 층(46) 위에 형성된 게이트 유전체층과 게이트 전극층은 이후 예컨대 CMP를 이용하는 것에 의해 ILD 층(36)의 상단 표면이 드러날 때까지 평탄화된다. 일부 실시예에서, 평탄화 동작 이후, 게이트 전극층(58)이 리세싱되고, 리세싱된 게이트 전극층(58) 위에 캡 절연층(미도시됨)이 형성된다. 캡 절연층은 예컨대, SiN과 같은, 하나 이상의 실리콘 질화물 기반 물질층을 포함한다. 캡 절연층은 절연 물질의 퇴적 후 평탄화 동작에 의해 형성될 수 있다.
특정 실시예에서, 하나 이상의 일함수 조정층(56)은 게이트 유전체층(53)과 게이트 전극층(58) 사이에 개재된다. 일 함수 조정층(56)은 TiN, TaN, TiAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, 또는 TiAlC로 된 단일층, 또는 이들 물질로 된 2층 이상의 다층과 같은, 전도성 물질로 제조된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조절층으로서 사용되고, p-채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조절층으로서 사용된다. 일함수 조정층(56)은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 또한, 일함수 조정층(56)은 상이한 금속층들을 사용할 수 있는 n-채널 FET와 p-채널 FET에 대해 별도로 형성될 수 있다.
후속적으로, 콘택 홀(hole, 37)은 건식 에칭을 사용해서 ILD층(36) 내에 형성되고, 그럼으로써 도 20에 도시된 바와 같이, S/D 에피택셜층(40)의 상부 부분을 노출시킨다. 일부 실시예에서, S/D 에피택셜층(40) 위에 실리사이드 층이 형성된다. 실리사이드 층은 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중 하나 이상을 포함한다. 그런 다음, 전도성 콘택층(60)이 콘택 홀 내에 형성되고, 그런 다음, 도 21a 내지 21d에 도시된 바와 같이, 전도성 콘택 플러그(65)가 전도성 콘택층(60) 상에 형성된다. 도 21a, 21b, 21c, 및 21d는 각각 도 12d, 12c, 12c 및 12a에 대응한다. 격리 절연층(15)의 상부 표면은 S/D 에피택셜층(40)의 하단부 아래에 위치된다. 일부 실시예에서, 격리 절연층(15)의 상부 표면은, S/D 에피택셜층(40)의 하단부 바로 아래의 제2 반도체 와이어(25) 위에, S/D 에피택셜층(40)의 하단부 두 번째 아래의 제2 반도체 와이어(25) 위에, 또는 기판의 상부 표면 위에 위치된다.
전도성 접촉층(60)은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적절한 프로세스에 의해 형성된 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 하나 이상을 포함한다. 전도성 콘택 플러그(65)는 ALD, PVD, CVD, e-빔 증발, 또는 다른 적절한 프로세스에 의해 형성된 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 하나 이상을 포함한다.
GAA FET는 콘택/비아, 상호 연결 금속층, 유전체층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 프로세스들을 거친다.
도 22는 본 개시의 또 다른 실시예에 따른 반도체 FET 디바이스의 단면도를 도시한다. 도 1 내지 21d에 대해 설명된 전술한 실시예와 동일하거나 유사한 물질, 구성, 치수 및/또는 프로세스는 도 22의 실시예에서 채용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 22의 실시예에서, 제1 반도체층(20)은 채널 영역(반도체 와이어)으로서 활용된다. 일 실시예에서, 도 22의 구조체는 p형 GAA FET이다. 일부 실시예에 있어서, 제1 반도체층(20)은 Si1 - xGex로 제조되고, 0 < x ≤ 1.0 이다. 특정 실시예에서, 0.3 ≤ x ≤ 0.8 이다. 소스/드레인 에피택셜층(41)은 Si, SiGe, 및 Ge의 하나 이상의 층을 포함한다. 도 22가 2-와이어 콘택 케이스의 구조체를 도시하지만, 소스/드레인 에피택셜층(41)에 연결된 반도체 와이어(20)의 수는 2로 제한되지는 않는다. 제1 반도체층(20)이 채널 영역으로서 활용되는 곳에서, 위에서 설명된 것과 실질적으로 동일한 제조 동작이 적용될 수 있다.
도 23 내지 25f는 본 개시의 또 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계를 도시한다. 도 23 내지 25f에 도시된 프로세스 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 아래 설명되는 동작 중 일부는 방법의 추가적인 실시예를 위해 대체 또는 제거될 수 있는 것으로 이해된다. 동작/프로세스의 순서는 상호 변경 가능할 수 있다. 도 1 내지 22에 대해 설명된 전술한 실시예와 동일하거나 유사한 물질, 구성, 치수 및/또는 프로세스는 도 23a 내지 25f의 실시예에서 채용될 수 있고, 그 상세한 설명은 생략될 수 있다.
전술된 실시예에서, 제2 S/D 공간(22)이 형성될 때, 제2 반도체층(25)의 하나 이상이 유전체층(35)과 함께 에칭된다. 이 실시예에서, 유전체층(35)이 선택적으로 에칭됨으로써, 도 23에 도시된 바와 같이, 제2 S/D 공간(23)을 가로지르도록 제2 반도체층(25) 중 하나 이상을 노출시킨다. 도 23에서, 4-와이어 콘택 구조체와 2-와이어 콘택 구조체가 동일한 기판(10) 상에 형성된다. 그러나, 실시예는 이 구성에 제한되지 않는다. 그런 다음, 도 15 내지 21d를 참조해 설명된 유사하거나 동일한 동작이 수행되며, 도 24에 도시된 구조체가 얻어질 수 있다. 도 25a 내지 25d는, 6개의 제2 반도체층(25)이 채용되는 경우를 도시한다.
도 26과 27은 상이한 구동 전류 용량을 갖는 GAA FET의 응용을 도시한다. 도 1 내지 25에 대해 설명된 전술한 실시예와 동일하거나 유사한 물질, 구성, 치수 및/또는 프로세스는 도 26 및 27의 실시예에서 채용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 26은 NOR 회로를 도시하고, 도 27은 NAND 회로를 도시한다. 도 26에 도시된 NOR 회로에서, 트랜지스터(M3 및 M4)(예를 들면, p형 트랜지스터)가 직렬로 연결되는 한편, 트랜지스터(M1 및 M2)(예를 들면, n형 트랜지스터)는 Vdd와 Vss (접지) 사이에 병렬로 연결된다. 따라서, 트랜지스터(M3 및 M4)는 트랜지스터(M1 및 M2)보다 더 큰 전류 용량을 요구한다. 이 이유 때문에, 일부 실시예에서, 트랜지스터 M1 및 M2가 소스/드레인 에피택셜층에 연결된 두 개의 반도체 와이어를 갖는 GAA FET를 사용하는 반면에, 트랜지스터 M3 및 M4는 소스/드레인 에피택셜층에 연결된 네 개의 반도체 와이어를 갖는 GAA FET를 사용한다. 소스/드레인 에피택셜층에 연결된 반도체 와이어의 수는 디바이스 요건에 기초해 조정될 수 있다.
대조적으로, 도 27에 도시된 NAND 회로에서, 트랜지스터(M1 및 M2)(예를 들면, n형 트랜지스터)가 Vdd와 Vss (접지) 사이에 직렬로 연결되는 반면에, 트랜지스터(M3 및 M4)(예를 들면, p형 트랜지스터)가 병렬로 연결된다. 따라서, 트랜지스터(M1 및 M2)는 트랜지스터(M3 및 M4)보다 더 큰 전류 용량을 요구한다. 이 이유 때문에, 일부 실시예에서, 트랜지스터 M3 및 M4가 소스/드레인 에피택셜층에 연결된 두 개의 반도체 와이어를 갖는 GAA FET를 사용하는 반면에, 트랜지스터 M1 및 M2는 소스/드레인 에피택셜층에 연결된 네 개의 반도체 와이어를 갖는 GAA FET를 사용한다. 소스/드레인 에피택셜층에 연결된 반도체 와이어의 수는 디바이스 요건에 기초해 조정될 수 있다.
도 26 및 27에 도시된 바와 같이. 본 개시에서, GAA FET의 구동 전류 용량은, 제2 S/D 공간의 에칭 깊이를 조정함으로써 달성될 수 있는, 소스/드레인 에피택셜층에 연결된 반도체 와이어의 수를 조정함으로써 쉽게 조정될 수 있다.
도 28a 내지 29b는 상이한 구동 전류 용량을 갖는 GAA FET의 또 다른 응용을 도시한다. 도 1 내지 27에 대해 설명된 전술한 실시예와 동일하거나 유사한 물질, 구성, 치수 및/또는 프로세스는 도 28a 및 28b의 실시예에서 채용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 28b는 도 20a에 도시된 회로도에 대응하는 SRAM 유닛 셀 레이아웃을 도시하고, 도 28a는 도 28b의 단면도를 자르는 트랜지스터(TR3 및 TR6)에 대응한다.
도 28a에서, 두 개의 GAA FET(TR3 및 TR6)는 드레인 에피택셜층(40B)을 포함하는 하나의 드레인 영역을 공유한다. SRAM 유닛 셀에서, 트랜지스터(TR3)는 풀 다운 트랜지스터이고, 트랜지스터(TR6)는 통과 게이트 트랜지스터이며, 이들 모두는 예를 들면, n형 트랜지스터이다.
이 실시예에서, GAA FET(TR3)의 활성 반도체 와이어(25)(채널 영역)의 수와 GAA FET(TR6)의 활성 반도체 와이어(25)(채널 영역)의 수는 상이하다. 일부 실시예에서, GAA FET(TR3)가 3개의 활성 반도체 와이어(25)를 포함하는 반면에, GAA FET(TR6)는 4개의 활성 반도체 와이어(25)를 포함한다. 유사하거나 동일한 구조체는, 또 다른 풀 다운 트랜지스터와 통과 게이트 트랜지스터인, 트랜지스터(TR1 및 TR5)에 적용된다. 도 28a에 도시된 바와 같이, 소스 구조체는 공통 드레인에 대해 비대칭이다. 풀업 트랜지스터(TR2 및 TR4)(p형 트랜지스터)의 활성 와이어의 수는 풀다운 트랜지스터(TR1 및 TR3) 및/또는 통과 게이트 트랜지스터(TR5 및 TR6)의 활성 와이어의 수와 동일하거나 상이할 수 있다.
SRAM 디바이스에서, 풀다운 트랜지스터는 일반적으로 통과 게이트 트랜지스터와 동일하거나 더 높은 구동 전류 용량을 요구하고, 풀업 트랜지스터보다 높은 구동 전류 용량을 요구하며, 통과 게이트 트랜지스터는 풀업 트랜지스터와 동일하거나 더 높은 구동 전류 용량을 일반적으로 요구한다. 도 29a 및 29b는 SRAM 디바이스 내의 이들 트랜지스터를 위해 구동 전류 용량의 비율의 일부 구성을 도시한다. 도 29b가 다양한 비율의 구동 전류 용량을 도시하지만, 도 29b는 소스/드레인 에피택셜층에 연결된 활성 반도체 와이어의 수(또는 수의 비율)를 보여주기 위해 또한 읽혀질 수 있다.
도 30은 상이한 구동 전류 용량을 갖는 GAA FET의 또 다른 응용을 도시한다. 도 1 내지 28b에 대해 설명된 전술한 실시예와 동일하거나 유사한 물질, 구성, 치수 및/또는 프로세스는 도 30의 실시예에서 채용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 30의 구조체에서, GAA FET(Q11)는 웰층(11A) 위에 배치된 4개의 제2 반도체 와이어(25)를 포함하는 반면에, GAA FET(Q12)는 웰층(11B) 위에 배치된 2개의 제2 반도체 와이어(25)를 포함한다. GAA FET(Q11)를 위한 격리 절연층(15-3)은 GAA FET(Q12)를 위한 격리 절연층(15-4)보다 더 얇다. 일부 실시예에서, 격리 절연층(15-3)의 상부 표면은 핀 구조체의 웰층(11A)의 상부 표면과 실질적으로 동일하고, 격리 절연층(15-4)의 상부 표면은 핀 구조체의 웰층(11B)의 상부 표면과 실질적으로 동일하다.
신호 대 잡음 마진(판독/홀드)은, 구동 용량에서 PD/PG 비가 더 높거나 풀업 트랜지스터의 구동 용량이 더 높을 때 향상될 수 있다. 구동 용량에서의 PG/PU 비가 더 높을 때 기록 마진이 향상될 수 있다. 소스/드레인 에피택셜층에 연결된 활성 반도체 와이어의 수를 조정함으로써, SRAM 셀 내의 GAA FET의 구동 전류 용량이 쉽게 조정될 수 있다. 또한, SRAM 셀 내의 소스/드레인 에피택셜층에 연결된 활성 반도체 와이어의 수를 감소시키는 것은 또한 입력 커패시턴스를 감소시키고 회로의 전력 및 속도를 더 향상시킬 수 있다. 본 실시예와 함께 GAA FET를 사용함으로써, 복수의 핀을 갖는 FinFET을 사용하는 SRAM 셀과 비교해 약 6%만큼 SRAM 셀 면적을 감소시키는 것이 가능하다.
여기에 설명된 다양한 실시예들 및 예시들은 기존 기술에 비해 여러 가지 이점을 제공한다. 예를 들면, 본 개시에서, 소스/드레인 에피택셜층에 연결된 활성 반도체 와이어의 수를 조정함으로써, GAA FET의 구동 전류 용량 및 입력 커패시턴스가 쉽게 조정될 수 있다. 또한, 제조 동작의 수를 최소화하고 반도체 디바이스의 크기를 감소시키는 것이 가능하다.
모든 장점들이 기본적으로 여기에 논의된 것은 아니며 모든 실시예 또는 예시에 대해 특정 장점이 요구되는 것이 아니며, 다른 실시예 또는 예시가 상이한 장점들을 제공할 수 있는 것으로 이해될 것이다.
본 개시의 양상에 따라, 반도체 디바이스를 제조하는 방법에서, 제1 반도체층과 제2 반도체층이 교대로 적층되고 격리 절연층으로부터 돌출하는, 핀 구조체가 형성된다. 핀 구조체 위에 희생 게이트 구조체가 형성된다. 제1 반도체층은 희생 게이트 구조체에 의해 덮이지 않는, 핀 구조체의 소스/드레인 영역에서 에칭되고, 그럼으로써, 제2 반도체층이 노출되지 않는 제1 소스/드레인 공간을 형성한다. 유전체층이 제1 소스/드레인 공간에서 형성됨으로써, 노출된 제2 반도체층을 덮는다. 유전체층과 제2 반도체층의 부분은 에칭됨으로써 제2 소스/드레인 공간을 형성한다. 소스/드레인 에피택셜층이 제2 소스/드레인 공간 내에 형성된다. 제2 반도체층 중 적어도 하나는 소스/드레인 에피택셜층과 접촉하고, 제2 반도체층 중 적어도 하나는 그 위에 배치된 소스/드레인 에피택셜층으로부터 유전체층에 의해 분리된다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 유전체 물질은 로우-k 유전체 물질을 포함한다. 상기 또는 하기 실시예 중 하나 이상에서, 소스/드레인 에피택셜층이 형성된 후에, 희생 게이트 구조체가 제거됨으로써 핀 구조체의 일부분을 노출시키고, 제1 반도체층이 노출된 핀 구조체로부터 제거됨으로써, 제2 반도체층을 포함하는 채널층을 형성하며, 게이트 유전체층과 게이트 전극층이 채널층 주위에 형성된다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 게이트 전극층은, 소스/드레인 에피택셜층으로부터 분리된 제2 반도체층 중 적어도 하나를 둘러싼다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 소스/드레인 에피택셜층으로부터 분리된 제2 반도체층 중 적어도 하나는, 소스/드레인 에피택셜층과 접촉하는 나머지 제2 반도체층보다 기판에 더 가까이 위치된다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 제2 반도체층 중 두 개 이상이 소스/드레인 에피택셜층으로부터 분리된다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 제2 반도체층 중 단지 하나만이 소스/드레인 에피택셜층과 접촉한다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 제1 반도체층은 SiGe로 제조되며, 제2 반도체층은 Si로 제조된다.
본 개시의 또 다른 양상에 따라, 반도체 디바이스를 제조하는 방법에서, 제1 반도체층과 제2 반도체층이 교대로 적층되고 격리 절연층으로부터 돌출하는, 핀 구조체가 형성된다. 핀 구조체 위에 희생 게이트 구조체가 형성된다. 제1 반도체층은 희생 게이트 구조체에 의해 덮이지 않는, 핀 구조체의 소스/드레인 영역에서 에칭되고, 그럼으로써, 제2 반도체층이 노출되지 않는 제1 소스/드레인 영역을 형성한다. 유전체층이 소스/드레인 영역에서 형성됨으로써, 노출된 제2 반도체층을 덮는다. 유전체층이 에칭됨으로써, 제2 소스/드레인 공간을 형성하며, 제2 반도체층 중 적어도 하나는 제2 소스/드레인 공간 내에 노출되고 이 공간을 가로지른다. 소스/드레인 에피택셜층이 제2 소스/드레인 공간 내에 형성된다. 제2 소스/드레인 공간 내에 노출된 제2 반도체층 중 적어도 하나는 소스/드레인 에피택셜층과 접촉하고, 제2 반도체층 중 적어도 하나는 그 위에 배치된 소스/드레인 에피택셜층으로부터 유전체층에 의해 분리된다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 유전체층은 로우-k 유전체 물질을 포함한다. 상기 또는 하기 실시예 중 하나 이상에서, 소스/드레인 에피택셜층이 형성된 후에, 희생 게이트 구조체가 제거됨으로써 핀 구조체의 일부분을 노출시키고, 제1 반도체층이 노출된 핀 구조체로부터 제거됨으로써, 제2 반도체층을 포함하는 채널층을 형성하며, 게이트 유전체층과 게이트 전극층이 채널층 주위에 형성된다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 게이트 전극층은, 소스/드레인 에피택셜층으로부터 분리된 제2 반도체층 중 적어도 하나를 둘러싼다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 소스/드레인 에피택셜층으로부터 분리된 제2 반도체층 중 적어도 하나는, 소스/드레인 에피택셜층과 접촉하는 나머지 제2 반도체층보다 기판에 더 가까이 위치된다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 제2 반도체층 중 두 개 이상이 소스/드레인 에피택셜층으로부터 분리된다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 제2 반도체층 중 단지 하나만이 소스/드레인 에피택셜층과 접촉한다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 제1 반도체층은 SiGe로 제조되며, 제2 반도체층은 Si로 제조된다.
본 출원의 또 다른 양상에 따라, 반도체 디바이스를 제조하는 방법에서, 제1 핀 구조체 및 제2 핀 구조체가 형성되며, 이들 두 개의 핀 구조체에서는 제1 반도체층과 제2 반도체층이 교대로 적층되고 격리 절연층으로부터 돌출한다. 제1 희생 게이트 구조체가 제1 핀 구조체 위에 형성되고, 제2 희생 게이트 구조체는 제2 핀 구조체 위에 형성된다. 제1 반도체층은, 제1 희생 게이트 구조체에 의해 덮이지 않는, 제1 핀 구조체의 제1 소스/드레인 영역으로부터 제거되고, 제1 반도체층은, 제2 희생 게이트 구조체에 의해 덮이지 않는, 제2 핀 구조체의 제2 소스/드레인 영역으로부터 제거된다. 제1 절연층은 제1 소스/드레인 영역과 제2 소스/드레인 영역 내에 제2 반도체층 주위에 형성된다. 유전체층과 제2 반도체층의 부분은 제1 소스/드레인 영역에서 에칭됨으로써, 제1 소스/드레인 공간을 형성한다. 유전체층과 제2 반도체층의 부분은 제2 소스/드레인 영역에서 에칭됨으로써, 제2 소스/드레인 공간을 형성한다. 제1 소스/드레인 에피택셜층이 제1 소스/드레인 공간 내에 형성되고, 제2 소스/드레인 에피택셜층은 제2 소스/드레인 공간 내에 형성된다. 제1 소스/드레인 영역 내의 제1 소스/드레인 에피택셜층과 접촉하는 제2 반도체층의 수는, 제2 소스/드레인 영역 내의 제2 소스/드레인 에피택셜층과 접촉하는 제2 반도체층의 수와는 상이하다. 제1 핀 구조체를 둘러싸는 격리 절연층의 두께는 제2 핀 구조체를 둘러싸는 격리 절연층의 두께와는 상이하다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 유전체층은 로우-k 유전체 물질을 포함한다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 제1 반도체층은 SiGe로 제조되며, 제2 반도체층은 Si로 제조된다. 상기 또는 하기 실시예 중 하나 이상에서, 제1 핀 구조체 내의 제2 반도체층의 전체 수는 제1 핀 구조체 내의 제2 반도체층의 전체 수와 동일하며, 제2 반도체층의 전체 수는 3 내지 15의 범위이다.
본 개시의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서, 제1 반도체층과 제2 반도체층이 교대로 적층된 핀 구조체가 형성된다. 핀 구조체 위에 희생 게이트 구조체가 형성된다. 제1 반도체층은 희생 게이트 구조체에 의해 덮이지 않는, 핀 구조체의 소스영역과 드레인 영역에서 에칭되고, 그럼으로써, 제1 소스 공간과 제1 드레인 공간을 형성하며, 이들 공간 모두에서 제2 반도체층은 노출된다. 유전체층은 제1 소스 공간과 제1 드레인 공간에서 형성됨으로써, 노출된 제2 반도체층을 덮는다. 유전체층과 제2 반도체층의 부분이 에칭됨으로써 제2 소스 공간과 제2 드레인 공간을 형성한다. 소스 에피택셜층이 제2 소스 공간 내에 형성되고, 드레인 에피택셜층은 제2 드레인 공간 내에 형성된다. 제1 소스/드레인 영역 내의 소스 에피택셜층과 접촉하는 제2 반도체층의 수는, 드레인 영역 내의 드레인 에피택셜층과 접촉하는 제2 반도체층의 수와는 상이하다.
본 개시의 하나의 양상에 따라서, 반도체 디바이스는 기판 위에 배치된 제1 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET)와, 기판 위에 배치된 제2 GAA FET를 포함한다. 제1 GAA FET와 제2 GAA FET 각각은 기판 위에 수직으로 배열된 반도체 와이어, 반도체 와이어 중 하나 이상과 접촉하는 소스/드레인 에피택셜층, 반도체 와이어의 각각의 채널 영역 상에 배치되고 각각의 채널 영역을 둘러싸는 게이트 유전체층, 및 게이트 유전체층 상에 배치되고 각각의 채널 영역을 둘러싸는 게이트 전극층을 포함한다. 제1 GAA FET와 제2 GAA FET 중 적어도 하나 내에서, 반도체 와이어 중 적어도 하나는 그 위에 배치된 소스/드레인 에피택셜층으로부터 유전체층에 의해 분리된다. 제1 GAA FET를 둘러싸는 격리 절연층의 두께는 제2 GAA FET를 둘러싸는 격리 절연층의 두께와는 상이하다. 상기 또는 하기의 실시예 중 하나 이상에서, 제1 GAA FET 내의 소스/드레인 에피택셜층과 접촉하는 반도체 와이어의 수는, 제2 GAA FET 내의 소스/드레인 에피택셜층과 접촉하는 반도체 와이어의 수와는 상이하다. 제1 GAA FET를 둘러싸는 격리 절연층의 두께는 제2 GAA FET를 둘러싸는 격리 절연층의 두께보다 작다. 상기 또는 하기의 실시예 중 하나 이상에서, 유전체 물질은 로우-k 유전체 물질을 포함한다. 상기 또는 하기의 실시예 중 하나 이상에서, 제1 GAA FET 내의 소스/드레인 에피택셜층과 접촉하는 반도체 와이어의 수는, 제2 GAA FET 내의 소스/드레인 에피택셜층과 접촉하는 반도체 와이어의 수보다 크며, 제2 GAA FET 내에서, 반도체 와이어의 적어도 하나는 그 위에 배치된 소스/드레인 에피택셜층으로부터 유전체층에 의해 분리된다. 상기 또는 하기의 실시예 중 하나 이상에서, 게이트 전극층은, 제2 GAA FET 내의 소스/드레인 에피택셜층으로부터 분리된 제2 반도체 와이어 중 적어도 하나를 둘러싼다. 상기 또는 하기의 실시예 중 하나 이상에서, 소스/드레인 에피택셜층으로부터 분리된 반도체층 중 적어도 하나는, 소스/드레인 에피택셜층과 접촉하는 나머지 하나 이상의 반도체 와이어보다 기판에 더 가까이 위치된다. 상기 또는 하기의 실시예 중 하나 이상에서, 제2 GAA FET 내에서, 반도체 와이어 중 두 개 이상은 소스/드레인 에피택셜층으로부터 분리된다. 상기 또는 하기의 실시예 중 하나 이상에서, 제2 GAA FET 내에서, 반도체 와이어 중 단지 하나만이 소스/드레인 에피택셜층과 접촉한다. 상기 또는 하기의 실시예 중 하나 이상에서, 제1 GAA FET 내에서, 반도체 와이어 중 적어도 하나는 그 위에 배치된 소스/드레인 에피택셜층으로부터 유전체층에 의해 분리된다. 상기 또는 하기의 실시예 중 하나 이상에서, 제1 GAA FET 내에서, 반도체 와이어 모두는 소스/드레인 에피택셜층과 접촉한다. 상기 또는 하기의 실시예 중 하나 이상에서, 제1 GAA FET 내의 소스/드레인 에피택셜층과 접촉하는 반도체 와이어의 수는, 제2 GAA FET 내의 소스/드레인 에피택셜층과 접촉하는 반도체 와이어의 수와 동일하다.
본 개시의 또 다른 양상에 따라, 반도체 디바이스는, 기판 위에 수직으로 배열된 반도체 디바이스, 반도체 와이어 중 하나 이상과 접촉하는 소스/드레인 에피택셜층, 반도체 와이어의 각각의 채널 영역 상에 배치되고 각각의 채널 영역을 둘러싸는 게이트 유전체층, 및 게이트 유전체층 상에 배치되고 각각의 채널 영역을 둘러싸는 게이트 전극층을 포함한다. 반도체 와이어 중 적어도 하나는 그 위에 배치된 소스/드레인 에피택셜층으로부터 유전체층에 의해 분리된다. 상기 또는 하기의 실시예 중 하나 이상에서, 게이트 전극층은, 제2 GAA FET 내의 소스/드레인 에피택셜층으로부터 분리된 제2 반도체 와이어 중 적어도 하나를 둘러싼다. 상기 또는 하기의 실시예 중 하나 이상에서, 반도체 와이어 중 두 개 이상은 소스/드레인 에피택셜층으로부터 유전체층에 의해 분리된다.
본 개시의 또 다른 양상에 따라, 반도체 디바이스는 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET)를 포함한다. GAA FET는, 기판 위에 수직으로 배열된 반도체 선, 반도체 와이어 중 하나 이상과 접촉하는 소스 에피택셜층, 반도체 와이어 중 하나 이상과 접촉하는 드레인 에피택셜층, 반도체 와이어의 각 채널 영역 상에 배치되고 이를 둘러싸는 게이트 유전체층, 및 게이트 유전체층 상에 배치되고 각각의 채널 영역을 둘러싸는 게이트 전극층을 포함한다. 소스 에피택셜층과 접촉하는 반도체층의 수는, 드레인 에피택셜층과 접촉하는 반도체 와이어의 수와는 상이하다. 상기 또는 하기의 실시예 중 하나 이상에서, 반도체 와이어 중 적어도 하나는 소스 에피택셜층 및 드레인 에피택셜층 중 적어도 하나로부터 유전체층에 의해 분리된다. 상기의 실시예 또는 하기의 실시예 중 하나 이상에서, 게이트 전극층은, 소스 및 드레인 에피택셜층 중 적어도 하나로부터 분리된 제2 반도체층 중 적어도 하나를 둘러싼다. 상기 또는 하기의 실시예 중 하나 이상에서, 반도체 와이어 모두는 소스 에피택셜층과 접촉한다. 상기 또는 하기의 실시예 중 하나 이상에서, 반도체 와이어 중 적어도 하나는 유전체층에 의해 소스 에피택셜층으로부터 분리되고, 반도체 와이어 중 두 개 이상은 소스 에피택셜층으로부터 분리된다. 상기 또는 하기의 실시예 중 하나 이상에서, 반도체 와이어 중 단지 하나만이 소스 에피택셜층과 접촉한다.
본 개시의 또 다른 양상에 따라, 반도체 디바이스는, 기판 위에 수직으로 배열된 반도체 와이어, 반도체 와이어 중 하나 이상의 반도체 와이어의 각각의 소스/드레인 영역 주위를 둘러싸는 소스/드레인 에피택셜층, 반도체 와이어의 각각의 채널 영역 상에 배치되고 각각의 채널 영역을 둘러싸는 게이트 유전체층, 및 게이트 유전체층 상에 배치되고 각각의 채널 영역을 둘러싸는 게이트 전극층을 포함한다. 반도체 와이어 중 적어도 하나는 그 위에 배치된 소스/드레인 에피택셜층으로부터 유전체층에 의해 분리된다.
이상의 설명은 당업자가 본 개시의 여러 양태들을 잘 이해할 수 있도록 여러 실시예 또는 예시의 특징부들의 개요를 설명한 것이다. 당업자는, 자신이 본 명세서에서 소개된 실시예 또는 예시의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며 그리고 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들.
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
핀(fin) 구조체를 형성하는 단계 - 상기 핀 구조체 내에서 제1 반도체층과 제2 반도체층이 교대로 적층되고 격리 절연층으로부터 돌출함 -;
상기 핀 구조체 위에 희생 게이트 구조체를 형성하는 단계;
상기 희생 게이트 구조체에 의해 덮이지 않는, 상기 핀 구조체의 소스/드레인 영역에 있는 상기 제1 반도체층을 에칭함으로써, 그 내부에서 상기 제2 반도체층이 노출되는 제1 소스/드레인 공간을 형성하는 단계;
상기 제1 소스/드레인 공간에 유전체층을 형성함으로써 상기 노출된 제2 반도체층을 덮는 단계;
상기 유전체층과 상기 제2 반도체층의 부분을 에칭함으로써 제2 소스/드레인 공간을 형성하는 단계; 및
상기 제2 소스/드레인 공간 내에 소스/드레인 에피택셜층을 형성하는 단계
를 포함하고,
상기 제2 반도체층 중 적어도 하나는 상기 소스/드레인 에피택셜층과 접촉하고,
상기 제2 반도체층 중 적어도 하나는 그 위에 배치된 상기 소스/드레인 에피택셜층으로부터 상기 유전체층에 의해 분리되며,
상기 격리 절연층의 상부 표면은 상기 소스/드레인 에피택셜층의 하단부 아래의 레벨에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 유전체층은 로우-k 유전체 물질을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
상기 소스/드레인 에피택셜층이 형성된 후에,
상기 희생 게이트 구조체를 제거함으로써, 상기 핀 구조체의 일부분을 노출시키는 단계;
상기 노출된 핀 구조체로부터 상기 제1 반도체층을 제거함으로써, 상기 제2 반도체층을 포함하는 채널층을 형성하는 단계; 및
상기 채널층 주위에 게이트 유전체층과 게이트 전극층을 형성하는 단계
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 3에 있어서,
상기 게이트 전극층은, 상기 소스/드레인 에피택셜층으로부터 분리된 상기 제2 반도체층 중 적어도 하나를 둘러싸는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 1에 있어서,
상기 소스/드레인 에피택셜층으로부터 분리된 상기 제2 반도체층 중 적어도 하나는, 상기 소스/드레인 에피택셜층과 접촉하는 나머지 제2 반도체층보다 기판에 더 가까이 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 1에 있어서,
상기 제2 반도체층 중 두 개 이상은 상기 소스/드레인 에피택셜층으로부터 분리되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 6에 있어서,
상기 제2 반도체층 중 하나만이 상기 소스/드레인 에피택셜층과 접촉하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 반도체층은 SiGe로 제조되고,
상기 제2 반도체층은 Si로 제조되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 반도체 디바이스를 제조하는 방법에 있어서,
핀 구조체를 형성하는 단계 - 상기 핀 구조체 내에서 제1 반도체층과 제2 반도체층이 교대로 적층되고 격리 절연층으로부터 돌출함 -;
상기 핀 구조체 위에 희생 게이트 구조체를 형성하는 단계;
상기 희생 게이트 구조체에 의해 덮이지 않는, 상기 핀 구조체의 소스/드레인 영역에 있는 상기 제1 반도체층을 에칭함으로써, 그 내부에서 상기 제2 반도체층이 노출되는 제1 소스/드레인 공간을 형성하는 단계;
상기 소스/드레인 영역에 유전체층을 형성함으로써 상기 노출된 제2 반도체층을 덮는 단계;
상기 유전체층을 에칭함으로써, 제2 소스/드레인 공간을 형성하는 단계 - 상기 제2 반도체층 중 적어도 하나는 상기 제2 소스/드레인 공간 내에 노출되고 이 공간을 가로지름 -; 및
상기 제2 소스/드레인 공간 내에 소스/드레인 에피택셜층을 형성하는 단계
를 포함하고,
상기 제2 소스/드레인 공간 내에 노출된 상기 제2 반도체층 중 상기 적어도 하나는 상기 소스/드레인 에피택셜층과 접촉하고,
상기 제2 반도체층 중 적어도 하나는 그 위에 배치된 상기 소스/드레인 에피택셜층으로부터 상기 유전체층에 의해 분리되며,
상기 격리 절연층의 상부 표면은 상기 소스/드레인 에피택셜층의 하단부 아래의 레벨에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 9에 있어서,
상기 유전체층은 로우-k 유전체 물질을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 9에 있어서,
상기 소스/드레인 에피택셜층이 형성된 후에,
상기 희생 게이트 구조체를 제거함으로써, 상기 핀 구조체의 일부분을 노출시키는 단계;
상기 노출된 핀 구조체로부터 상기 제1 반도체층을 제거함으로써, 상기 제2 반도체층을 포함하는 채널층을 형성하는 단계; 및
상기 채널층 주위에 게이트 유전체층과 게이트 전극층을 형성하는 단계
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 11에 있어서,
상기 게이트 전극층은, 상기 소스/드레인 에피택셜층으로부터 분리된 상기 제2 반도체층 중 적어도 하나를 둘러싸는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 9에 있어서,
상기 소스/드레인 에피택셜층으로부터 분리된 상기 제2 반도체층 중 적어도 하나는, 상기 소스/드레인 에피택셜층과 접촉하는 나머지 제2 반도체층보다 기판에 더 가까이 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 9에 있어서,
상기 반도체층 중 두 개 이상은 상기 소스/드레인 에피택셜층으로부터 분리되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 실시예 14에 있어서,
상기 제2 반도체층 중 하나만이 상기 소스/드레인 에피택셜층과 접촉하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 9에 있어서,
상기 제1 반도체층은 SiGe로 제조되고,
상기 제2 반도체층은 Si로 제조되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 반도체 디바이스에 있어서,
기판 위에 배치된 제1 게이트 올 어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor; GAA FET); 및
기판 위에 배치된 제2 GAA FET를 포함하고,
상기 제1 GAA FET와 상기 제2 GAA FET 각각은,
상기 기판 위에 수직으로 배열된 반도체 와이어(wires);
상기 반도체 와이어 중 하나 이상과 접촉하는 소스/드레인 에피택셜층;
상기 반도체 와이어의 각 채널 영역 상에 배치되고 상기 각 채널 영역을 둘러싸는 게이트 유전체층; 및
상기 게이트 유전체층 상에 배치되고 상기 각 채널 영역을 둘러싸는 게이트 전극층
을 포함하고,
상기 제1 GAA FET와 상기 제2 GAA FET 중 적어도 하나 내에서, 상기 반도체 와이어 중 적어도 하나가 그 위에 배치된 상기 소스/드레인 에피택셜층으로부터 유전체층에 의해 분리되며,
상기 제1 GAA FET를 둘러싸는 격리 절연층의 두께는 상기 제2 GAA FET를 둘러싸는 격리 절연층의 두께와는 상이한 것인, 반도체 디바이스.
실시예 18. 실시예 17에 있어서,
상기 제1 GAA FET 내의 상기 소스/드레인 에피택셜층과 접촉하는 상기 반도체 와이어의 수는, 상기 제2 GAA FET 내의 상기 소스/드레인 에피택셜층과 접촉하는 상기 반도체 와이어의 수보다 크고,
상기 제1 GAA FET를 둘러싸는 격리 절연층의 두께는 상기 제2 GAA FET를 둘러싸는 격리 절연층의 두께보다 작은 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
상기 유전체층은 로우-k 유전체 물질을 포함하는 것인, 반도체 디바이스.
실시예 20. 실시예 18에 있어서,
상기 제1 GAA FET 내의 상기 소스/드레인 에피택셜층과 접촉하는 상기 반도체 와이어의 수는, 상기 제2 GAA FET 내의 상기 소스/드레인 에피택셜층과 접촉하는 상기 반도체 와이어의 수보다 크고,
상기 제2 GAA FET 내에서, 상기 반도체 와이어 중 적어도 하나는 그 위에 배치된 상기 소스/드레인 에피택셜층으로부터 유전체층에 의해 분리되는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    핀(fin) 구조체를 형성하는 단계 - 상기 핀 구조체 내에서 제1 반도체층과 제2 반도체층이 교대로 적층되고 격리 절연층으로부터 돌출함 -;
    상기 핀 구조체 위에 희생 게이트 구조체를 형성하는 단계;
    상기 희생 게이트 구조체에 의해 덮이지 않는, 상기 핀 구조체의 소스/드레인 영역에 있는 상기 제1 반도체층을 에칭함으로써, 그 내부에서 상기 제2 반도체층이 노출되는 제1 소스/드레인 공간을 형성하는 단계;
    상기 제1 소스/드레인 공간에 유전체층을 형성함으로써 상기 노출된 제2 반도체층을 덮는 단계;
    상기 유전체층과 상기 제2 반도체층의 부분을 에칭함으로써 제2 소스/드레인 공간을 형성하는 단계; 및
    상기 제2 소스/드레인 공간 내에 소스/드레인 에피택셜층을 형성하는 단계
    를 포함하고,
    상기 제2 반도체층 중 적어도 하나는 상기 소스/드레인 에피택셜층과 접촉하고,
    상기 제2 반도체층 중 적어도 하나는 상기 유전체층에 의해 상기 소스/드레인 에피택셜층의 하단부로부터 분리되며,
    상기 격리 절연층의 상부 표면은 상기 소스/드레인 에피택셜층의 하단부 아래의 레벨에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 유전체층은 로우-k 유전체 물질을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 소스/드레인 에피택셜층이 형성된 후에,
    상기 희생 게이트 구조체를 제거함으로써, 상기 핀 구조체의 일부분을 노출시키는 단계;
    상기 노출된 핀 구조체로부터 상기 제1 반도체층을 제거함으로써, 상기 제2 반도체층을 포함하는 채널층을 형성하는 단계; 및
    상기 채널층 주위에 게이트 유전체층과 게이트 전극층을 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  4. 제3항에 있어서,
    상기 게이트 전극층은, 상기 소스/드레인 에피택셜층으로부터 분리된 상기 제2 반도체층 중 적어도 하나를 둘러싸는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 소스/드레인 에피택셜층으로부터 분리된 상기 제2 반도체층 중 적어도 하나는, 상기 소스/드레인 에피택셜층과 접촉하는 나머지 제2 반도체층보다 기판에 더 가까이 위치되는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 제2 반도체층 중 두 개 이상은 상기 소스/드레인 에피택셜층으로부터 분리되는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제6항에 있어서,
    상기 제2 반도체층 중 하나만이 상기 소스/드레인 에피택셜층과 접촉하는 것인, 반도체 디바이스를 제조하는 방법.
  8. 제1항에 있어서,
    상기 제1 반도체층은 SiGe로 제조되고,
    상기 제2 반도체층은 Si로 제조되는 것인, 반도체 디바이스를 제조하는 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    핀 구조체를 형성하는 단계 - 상기 핀 구조체 내에서 제1 반도체층과 제2 반도체층이 교대로 적층되고 격리 절연층으로부터 돌출함 -;
    상기 핀 구조체 위에 희생 게이트 구조체를 형성하는 단계;
    상기 희생 게이트 구조체에 의해 덮이지 않는, 상기 핀 구조체의 소스/드레 인 영역에 있는 상기 제1 반도체층을 에칭함으로써, 그 내부에서 상기 제2 반도체층이 노출되는 제1 소스/드레인 공간을 형성하는 단계;
    상기 소스/드레인 영역에 유전체층을 형성함으로써 상기 노출된 제2 반도체층을 덮는 단계;
    인접한 제2 반도체층들 사이에 있는 상기 유전체층을 부분적으로 에칭함으로써, 제2 소스/드레인 공간을 형성하는 단계 - 상기 제2 반도체층 중 적어도 하나는 상기 제2 소스/드레인 공간 내에 노출되고 이 공간을 가로지름 -; 및
    상기 제2 소스/드레인 공간 내에 소스/드레인 에피택셜층을 형성하는 단계
    를 포함하고,
    상기 제2 소스/드레인 공간 내에 노출된 상기 제2 반도체층 중 상기 적어도 하나는 상기 소스/드레인 에피택셜층과 접촉하고,
    상기 제2 반도체층 중 적어도 하나는 상기 소스/드레인 에피택셜층에 접속하지 않고, 상기 유전체층에 의해 상기 소스/드레인 에피택셜층의 하단부로부터 분리되며,
    상기 격리 절연층의 상부 표면은 상기 소스/드레인 에피택셜층의 하단부 아래의 레벨에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 배치된 제1 게이트 올 어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor; GAA FET); 및
    기판 위에 배치된 제2 GAA FET를 포함하고,
    상기 제1 GAA FET와 상기 제2 GAA FET 각각은,
    상기 기판 위에 수직으로 배열된 반도체 와이어(wires);
    상기 반도체 와이어 중 하나 이상과 접촉하는 소스/드레인 에피택셜층;
    상기 반도체 와이어의 각 채널 영역 상에 배치되고 상기 각 채널 영역을 둘러싸는 게이트 유전체층; 및
    상기 게이트 유전체층 상에 배치되고 상기 각 채널 영역을 둘러싸는 게이트 전극층
    을 포함하고,
    상기 제1 GAA FET와 상기 제2 GAA FET 중 적어도 하나 내에서, 상기 반도체 와이어 중 적어도 하나가 유전체층에 의해 상기 소스/드레인 에피택셜층의 하단부로부터 분리되며,
    상기 제1 GAA FET를 둘러싸는 격리 절연층의 두께는 상기 제2 GAA FET를 둘러싸는 격리 절연층의 두께와는 상이하고,
    상기 제1 GAA FET 내의 상기 소스/드레인 에피택셜층과 접촉하는 상기 반도체 와이어의 수는, 상기 제2 GAA FET 내의 상기 소스/드레인 에피택셜층과 접촉하는 상기 반도체 와이어의 수보다 크고,
    상기 제1 GAA FET를 둘러싸는 격리 절연층의 두께는 상기 제2 GAA FET를 둘러싸는 격리 절연층의 두께보다 작은 것인, 반도체 디바이스.
KR1020180051890A 2017-08-30 2018-05-04 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 KR102114761B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201762552164P 2017-08-30 2017-08-30
US62/552,164 2017-08-30
US15/800,940 US10699956B2 (en) 2017-08-30 2017-11-01 Method of manufacturing a semiconductor device and a semiconductor device
US15/800,940 2017-11-01
US15/885,359 US10403550B2 (en) 2017-08-30 2018-01-31 Method of manufacturing a semiconductor device and a semiconductor device
US15/885,359 2018-01-31

Publications (2)

Publication Number Publication Date
KR20190024600A KR20190024600A (ko) 2019-03-08
KR102114761B1 true KR102114761B1 (ko) 2020-05-27

Family

ID=65437478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180051890A KR102114761B1 (ko) 2017-08-30 2018-05-04 반도체 디바이스를 제조하는 방법 및 반도체 디바이스

Country Status (4)

Country Link
US (2) US10403550B2 (ko)
KR (1) KR102114761B1 (ko)
CN (1) CN109427905B (ko)
TW (1) TWI722291B (ko)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355102B2 (en) * 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10720494B2 (en) * 2018-01-22 2020-07-21 Globalfoundries Inc. Field-effect transistors with airgaps
JP7030666B2 (ja) * 2018-09-20 2022-03-07 株式会社東芝 半導体装置
US12002810B2 (en) * 2018-09-28 2024-06-04 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using bottom-up approach
US11063041B2 (en) * 2018-10-31 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device including a power supply line and method of forming the same
US10825919B2 (en) * 2019-02-21 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with inner spacer last process
US11038058B2 (en) * 2019-04-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
CN110690290B (zh) * 2019-09-18 2020-12-22 华东师范大学 一种非对称栅氧结构的纳米片环栅场效应晶体管
US11031292B2 (en) * 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
KR102723850B1 (ko) 2019-10-14 2024-10-29 삼성전자주식회사 반도체 장치
US11424165B2 (en) * 2019-10-16 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices having different gate dielectric thickness within one transistor
US11296227B2 (en) * 2019-10-16 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
CN112750782A (zh) * 2019-10-30 2021-05-04 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
US11621195B2 (en) * 2019-10-30 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
KR102284479B1 (ko) * 2019-10-31 2021-08-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스트레서를 갖는 반도체 디바이스의 구조체 및 형성 방법
US11201225B2 (en) 2019-10-31 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with stressor
CN112951912B (zh) * 2019-12-10 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11444200B2 (en) * 2019-12-26 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with isolating feature and method for forming the same
DE102020129004A1 (de) 2019-12-26 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur mit isolierendem element und verfahren zum bilden derselben
US11362096B2 (en) 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
DE102020110792B4 (de) 2019-12-27 2022-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur mit Finnenstruktur und mehreren Nanostrukturen und Verfahren zum Bilden derselben
US11410889B2 (en) * 2019-12-31 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN111180519B (zh) * 2020-01-06 2024-02-23 中国科学院微电子研究所 一种半导体器件及其制备方法、集成电路及电子设备
CN111180520B (zh) * 2020-01-06 2024-02-20 中国科学院微电子研究所 半导体器件及其制备方法、集成电路及电子设备
US11404417B2 (en) * 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11621341B2 (en) 2020-03-16 2023-04-04 Nanya Technology Corporation Semiconductor device and method for fabricating the same
JP7360979B2 (ja) * 2020-03-19 2023-10-13 東京エレクトロン株式会社 基板処理方法及び基板処理装置
CN113497036B (zh) * 2020-03-19 2024-04-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11450738B2 (en) * 2020-03-27 2022-09-20 Intel Corporation Source/drain regions in integrated circuit structures
DE102020119940A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfachgatetransistorstruktur
US11495661B2 (en) 2020-04-07 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including gate barrier layer
KR20210129904A (ko) 2020-04-21 2021-10-29 삼성전자주식회사 반도체 장치
TWI769683B (zh) * 2020-04-29 2022-07-01 台灣積體電路製造股份有限公司 半導體結構與其製造方法
DE102020122139B4 (de) * 2020-04-29 2022-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102021103178A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Rundum-gate-transistorvorrichtung und fertigungsverfahren
US11670723B2 (en) 2020-05-12 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon channel tempering
DE102020131030A1 (de) 2020-05-12 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Siliziumkanal-anlassen
US11670692B2 (en) 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail
US11257712B2 (en) * 2020-05-13 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact formation methods and devices
DE102021109275A1 (de) * 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around-vorrichtungen mit selbstausgerichteter abdeckung zwischen kanal und rückseitiger leistungsschiene
US11532702B2 (en) * 2020-05-19 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structures for leakage prevention
DE102021108221A1 (de) * 2020-05-26 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Kanalkonfiguration zur Verbesserung der Leistung eines Multigate-Bauelements und Verfahren zur Fertigung davon
CN111599765A (zh) * 2020-05-29 2020-08-28 上海华力集成电路制造有限公司 一种鳍式场效应晶体管及其制造方法
DE102021106285A1 (de) * 2020-06-05 2021-12-09 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-struktur und verfahren
US11699735B2 (en) 2020-06-05 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US11508736B2 (en) 2020-06-08 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming different types of devices
US11502200B2 (en) * 2020-06-19 2022-11-15 Globalfoundries U.S. Inc. Transistor device having sidewall spacers contacting lower surfaces of an epitaxial semiconductor material
US11728171B2 (en) * 2020-06-25 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with metal gate fill structure
US11742247B2 (en) 2020-07-17 2023-08-29 Synopsys, Inc. Epitaxial growth of source and drain materials in a complementary field effect transistor (CFET)
US11915984B2 (en) 2020-07-17 2024-02-27 Synopsys, Inc. Forming a wrap-around contact to connect a source or drain epitaxial growth of a complimentary field effect transistor (CFET) to a buried power rail (BPR) of the CFET
US12080608B2 (en) 2020-07-17 2024-09-03 Synopsys, Inc. Self-limiting manufacturing techniques to prevent electrical shorts in a complementary field effect transistor (CFET)
US11710634B2 (en) 2020-07-17 2023-07-25 Synopsys, Inc. Fabrication technique for forming ultra-high density integrated circuit components
KR20220051884A (ko) * 2020-10-19 2022-04-27 삼성전자주식회사 반도체 소자
US20220149176A1 (en) * 2020-11-12 2022-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures and methods of forming same
KR20220079730A (ko) * 2020-12-04 2022-06-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20220086217A (ko) 2020-12-16 2022-06-23 삼성전자주식회사 반도체 장치
US11502081B2 (en) * 2021-01-14 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN112908853B (zh) * 2021-01-27 2022-08-16 复旦大学 Gaa晶体管及其制备方法、电子设备
WO2022170605A1 (zh) * 2021-02-10 2022-08-18 华为技术有限公司 一种集成电路及其制作方法、场效应晶体管
US12087633B2 (en) * 2021-04-29 2024-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate field-effect transistors and methods of forming the same
US11764277B2 (en) * 2021-06-04 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
US20230028900A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with nanostructure transistors and bottom dielectric insulators
US20230031490A1 (en) * 2021-07-30 2023-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Strained nanosheets on silicon-on-insulator substrate
US20230178600A1 (en) * 2021-12-08 2023-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device Structure and Method for Forming the Same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150340365A1 (en) * 2014-05-22 2015-11-26 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9257545B2 (en) * 2013-09-12 2016-02-09 Globalfoundries Inc. Stacked nanowire device with variable number of nanowire channels
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10164012B2 (en) * 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9627540B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9899269B2 (en) * 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US10121870B1 (en) 2017-08-31 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with strain-relaxed buffer
US10090193B1 (en) 2017-11-16 2018-10-02 Globalfoundries Inc. Integrated circuit structure incorporating a stacked pair of field effect transistors and a buried interconnect and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150340365A1 (en) * 2014-05-22 2015-11-26 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
US20190067125A1 (en) 2019-02-28
TWI722291B (zh) 2021-03-21
KR20190024600A (ko) 2019-03-08
US20190393102A1 (en) 2019-12-26
TW201913821A (zh) 2019-04-01
CN109427905A (zh) 2019-03-05
US10403550B2 (en) 2019-09-03
CN109427905B (zh) 2023-06-23
US11195763B2 (en) 2021-12-07

Similar Documents

Publication Publication Date Title
KR102114761B1 (ko) 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
US11728222B2 (en) Complementary MOS FETS vertically arranged and including multiple dielectric layers surrounding the MOS FETS
US10811518B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
US11664380B2 (en) Semiconductor device and method of manufacturing the same
US11177179B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
US10943832B2 (en) Semiconductor device and manufacturing method thereof
TWI647749B (zh) 半導體裝置及其製造方法
US11489063B2 (en) Method of manufacturing a source/drain feature in a multi-gate semiconductor structure
KR20200066224A (ko) 반도체 디바이스의 제조 방법 및 반도체 디바이스
US12074168B2 (en) Semiconductor device and method of manufacturing the same
TWI850946B (zh) 半導體裝置及半導體裝置的製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20180504

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190619

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200225

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20200519

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20200520

End annual number: 3

Start annual number: 1

PG1601 Publication of registration