KR102492300B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 상기 기판의 상면으로부터 수직하게 돌출되고; 및 상기 제1 활성 패턴의 상부에 형성된 제1 리세스를 채우는 제1 소스/드레인 패턴을 포함한다. 상기 제1 소스/드레인 패턴은, 제1 반도체 패턴 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하고, 상기 제1 반도체 패턴은, 제1 면, 제2 면 및 상기 제1 면과 상기 제2 면이 만나 정의되는 제1 모서리를 가지며, 상기 제2 반도체 패턴은 상기 제1 반도체 패턴의 상기 제1 면 및 상기 제2 면을 덮고, 상기 제2 반도체 패턴은 상기 제1 모서리를 노출한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터들을 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상되고 집적도가 향상된 반도체 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자는, 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 상기 기판의 상면으로부터 수직하게 돌출되고; 및 상기 제1 활성 패턴의 상부에 형성된 제1 리세스를 채우는 제1 소스/드레인 패턴을 포함할 수 있다. 상기 제1 소스/드레인 패턴은, 제1 반도체 패턴 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하고, 상기 제1 반도체 패턴은, 제1 면, 제2 면 및 상기 제1 면과 상기 제2 면이 만나 정의되는 제1 모서리를 가지며, 상기 제2 반도체 패턴은 상기 제1 반도체 패턴의 상기 제1 면 및 상기 제2 면을 덮고, 상기 제2 반도체 패턴은 상기 제1 모서리를 노출할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 상기 기판의 상면으로부터 수직하게 돌출되고; 및 상기 제1 활성 패턴의 상부에 형성된 제1 리세스를 채우는 제1 소스/드레인 패턴을 포함할 수 있다. 상기 제1 소스/드레인 패턴은, 상기 기판의 상면에 수직한 제1 면을 갖고, 상기 제1 소스/드레인 패턴은, 제1 반도체 패턴 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하며, 상기 제1 반도체 패턴은, 상기 제1 소스/드레인 패턴의 중심으로부터 멀어지는 방향으로 수평적으로 돌출되는 제1 모서리를 포함하고, 상기 제1 반도체 패턴의 상기 제1 모서리는, 상기 제1 소스/드레인 패턴의 상기 제1 면에 인접할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 메모리 셀을 포함할 수 있다. 상기 메모리 셀은: 제1 및 제2 액세스 트랜지스터들; 제1 및 제2 풀-업 트랜지스터들; 및 제1 및 제2 풀-다운 트랜지스터들을 포함하고, 상기 제1 풀-업 트랜지스터의 제1 소스/드레인 패턴과 상기 제1 풀-다운 트랜지스터의 제2 소스/드레인 패턴은 제1 방향으로 서로 이격되고, 상기 제1 소스/드레인 패턴은, 상기 제2 소스/드레인 패턴을 바라보는 제1 면을 갖고, 상기 제1 소스/드레인 패턴의 상기 제1 면은, 상기 기판의 상면에 수직할 수 있다.
본 발명에 따른 반도체 소자는, 인접하는 소스/드레인 패턴들이 서로 분리될 수 있는 충분한 마진을 가질 수 있다. 이로써, 본 발명에 따른 반도체 소자는 전기적 특성이 향상되고 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2f는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다.
도 3, 도 5, 도 7, 도 9 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4a, 도 6a, 도 8a, 도 10a 및 도 12a는 각각 도 3, 도 5, 도 7, 도 9 및 도 11의 A-A'선에 따른 단면도들이다.
도 4b, 도 6b, 도 8b, 도 10b 및 도 12b는 각각 도 3, 도 5, 도 7, 도 9 및 도 11의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c, 도 10c 및 도 12c는 각각 도 5, 도 7, 도 9 및 도 11의 C-C'선에 따른 단면도들이다.
도 12d, 도 12e 및 도 12f는 각각 도 11의 D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다.
도 13은 본 발명의 제1 소스/드레인 패턴의 형성 방법을 설명하기 위한 것으로, 도 9의 B-B'선에 따른 단면도이다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 15a, 도 15b, 도 15c 및 도 15d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, C-C'선, D-D'선 및 F-F'선에 따른 단면도들이다.
도 16은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도로서, 도 3의 회로도에 따른 에스램 셀을 나타낸 것이다.
도 18a 내지 도 18c는 각각 도 17의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2f는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2f를 참조하면, 기판(100)은 제1 영역(RG1) 및 제2 영역(RG2)을 포함할 수 있다. 제1 영역(RG1) 및 제2 영역(RG2)은 서로 이격된 기판(100) 상의 영역들일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
제1 및 제2 영역들(RG1, RG2)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역의 일부일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 및 제2 영역들(RG1, RG2)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다.
반면, 제1 및 제2 영역들(RG1, RG2)은 데이터를 저장하기 위한 메모리 셀 영역의 일부일 수 있다. 일 예로, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 제1 및 제2 영역들(RG1, RG2)은 상기 메모리 셀 트랜지스터들 중 하나를 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
제1 영역(RG1) 상에 제2 방향(D2)으로 연장되는 제1 활성 패턴(AP1)이 제공될 수 있다. 제2 영역(RG2) 상에 제2 방향(D2)으로 연장되는 제2 활성 패턴(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분일 수 있다.
기판(100)의 상부에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 소자 분리막(ST)이 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽들을 직접 덮을 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 소자 분리막(ST) 사이로 돌출된 핀(fin) 형태를 가질 수 있다.
제1 활성 패턴(AP1)의 상부에 제1 채널 영역(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 제1 리세스들(RS1)이 형성되어 있을 수 있다. 제1 리세스들(RS1)은 제1 채널 영역(CH1)에 비해 낮게 리세스될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 리세스들(RS1)을 채울 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 채널 영역(CH1)은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 채널 영역(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 제2 리세스들(RS2)이 형성되어 있을 수 있다. 제2 리세스들(RS2)은 제2 채널 영역(CH2)에 비해 낮게 리세스될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 리세스들(RS2)을 채울 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다. 제2 채널 영역(CH2)은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은, 제1 및 제2 채널 영역들(CH1, CH2)의 상면들과 동일하거나 더 높은 레벨에 위치할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 영역(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소인 실리콘을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 제1 활성 패턴(AP1) 상의 게이트 전극(GE)은 제1 채널 영역(CH1)과 수직적으로 중첩될 수 있다. 제1 활성 패턴(AP1) 상의 게이트 전극(GE)은 제1 채널 영역(CH1)의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2c 참조). 제2 활성 패턴(AP2) 상의 게이트 전극(GE)은 제2 채널 영역(CH2)과 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2) 상의 게이트 전극(GE)은 제2 채널 영역(CH2)의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2f 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 층간 절연막(110)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, DD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
도시되진 않았지만, 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 콘택이 제공될 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 콘택들 사이에 실리사이드층들이 개재될 수 있다. 다시 말하면, 콘택들은 실리사이드층들을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드층들은 금속-실리사이드(Metal-Silicide)를 포함할 수 있다.
도 2a 및 도 2b을 다시 참조하여, 제1 소스/드레인 패턴(SD1)에 대해 구체적으로 설명한다. 제1 소스/드레인 패턴(SD1)은 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 제2 방향(D2)으로의 단면에서, 제1 반도체 패턴(SP1)은 U자 형태를 가질 수 있다 (도 2a 참조). 일 예로, 제1 반도체 패턴(SP1)은 콘포말하게 형성되어, 리세스 영역(RS)의 내측벽 상에서 일정한 두께를 가질 수 있다.
제2 반도체 패턴(SP2)이 제1 반도체 패턴(SP1) 상에 제공될 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)의 내측벽을 덮을 수 있다. 제2 반도체 패턴(SP2)은 제1 리세스(RS1)를 채울 수 있다. 제2 반도체 패턴(SP2)의 부피는, 제1 및 제3 반도체 패턴들(SP1, SP3) 각각의 부피보다 클 수 있다. 제3 반도체 패턴(SP3)이 제2 반도체 패턴(SP2) 상에 제공될 수 있다. 제3 반도체 패턴(SP3)은 노출된 제2 반도체 패턴(SP2)의 표면들(즉, 후술할 제1 내지 제4 면들(FA1-FA4))을 덮을 수 있다.
각각의 제1 및 제2 반도체 패턴들(SP1, SP2)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 기판(100)이 실리콘(Si)을 포함할 경우, 제1 및 제2 반도체 패턴들(SP1, SP2)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 게르마늄(Ge)의 격자 상수는 실리콘(Si)의 격자 상수보다 더 클 수 있다.
제1 반도체 패턴(SP1)은 기판(100)과 제2 반도체 패턴(SP2) 사이에 개재된 버퍼층일 수 있다. 제1 반도체 패턴(SP1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제1 반도체 패턴(SP1)의 게르마늄(Ge)의 함량은 15 at% 내지 25 at%일 수 있다. 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 함량은 제1 반도체 패턴(SP1)의 게르마늄(Ge)의 함량보다 클 수 있다. 일 예로, 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 함량은 25 at% 내지 75 at%일 수 있다.
제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)을 보호하기 위한 캡핑층일 수 있다. 제3 반도체 패턴(SP3)은 기판(100)과 동일한 반도체 원소를 포함할 수 있다. 일 예로, 제3 반도체 패턴(SP3)은 단결정 실리콘(Si)을 포함할 수 있다. 제3 반도체 패턴(SP3)의 실리콘(Si)의 함량은 95 at% 내지 100 at%일 수 있다.
제2 반도체 패턴(SP2)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 제2 반도체 패턴(SP2) 내의 상기 불순물 함량은, 각각의 제1 및 제3 반도체 패턴들(SP1, SP3) 내의 불순물 함량보다 더 클 수 있다.
도 2b를 다시 참조하여 제1 방향(D1)으로의 단면에서 나타나는 제1 소스/드레인 패턴(SD1)을 설명한다. 제1 소스/드레인 패턴(SD1)은 제1 면(PFA1), 제2 면(PFA2) 및 제3 면(PFA3)을 포함할 수 있다. 제3 면(PFA3)은 제1 면(PFA1)과 제2 면(PFA2) 사이에 위치할 수 있다. 다시 말하면, 제3 면(PFA3)이 제1 면(PFA1)과 제2 면(PFA2)을 연결할 수 있다. 제1 면(PFA1), 제2 면(PFA2) 및 제3 면(PFA3)은 서로 다른 결정면일 수 있다. 예를 들어, 제1 면(PFA1)은 (110) 면일 수 있고, 제2 면(PFA2)은 (100)면일 수 있으며, 제3 면(PFA3)은 (111) 면일 수 있다. 제1 면(PFA1)은 기판(100)의 상면에 수직할 수 있다. 제2 면(PFA2)은 기판(100)의 상면에 평행할 수 있다.
제1 소스/드레인 패턴(SD1)은 5개 이상의 면들을 포함하는 다각형 형태를 가질 수 있다. 일 예로, 제1 소스/드레인 패턴(SD1)은 두 개의 (110) 면, 한 개의 (110) 면 및 네 개의 (111) 면들을 포함할 수 있다.
제1 소스/드레인 패턴(SD1)의 제2 반도체 패턴(SP2)은 제1 면(FA1), 제2 면(FA2), 제3 면(FA3) 및 제4 면(FA4)을 포함할 수 있다. 제2 반도체 패턴(SP2)의 제1 내지 제4 면들(FA1-FA4)은 서로 동일한 결정면일 수 있다. 제2 반도체 패턴(SP2)의 제1 내지 제4 면들(FA1-FA4)은 모두 (111) 면일 수 있다. 일 예로, 제2 반도체 패턴(SP2)은 (111) 면들 만을 포함할 수 있다.
제2 반도체 패턴(SP2)의 제3 면(FA3) 및 제4 면(FA4)에 의해 제1 모서리(SE1)가 정의될 수 있다. 제1 모서리(SE1)는 제2 반도체 패턴(SP2)의 중심으로부터 멀어지는 방향으로 수평적으로 돌출될 수 있다. 제1 모서리(SE1)는 제1 방향(D1)으로 돌출될 수 있다.
제2 반도체 패턴(SP2)의 제2 면(FA2) 및 제3 면(FA3)에 의해 제2 모서리(SE2)가 정의될 수 있다. 제2 모서리(SE2)는 제2 반도체 패턴(SP2)의 중심으로부터 멀어지는 방향으로 수직적으로 돌출될 수 있다. 제2 모서리(SE2)는 제3 방향(D3)으로 돌출될 수 있다.
제3 반도체 패턴(SP3)이 제2 반도체 패턴(SP2)의 제1 내지 제4 면들(FA1-FA4)을 직접 덮을 수 있다. 제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)의 제1 및 제2 모서리들(SE1, SE2)을 덮지 않을 수 있다. 제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)의 제1 및 제2 모서리들(SE1, SE2)을 노출시킬 수 있다. 제3 반도체 패턴(SP3)의 노출된 표면들은, 제1 소스/드레인 패턴(SD1)의 제1 내지 제3 면들(PFA1, PFA2, PFA3)일 수 있다.
제1 소스/드레인 패턴(SD1)은 제2 반도체 패턴(SP2)의 제1 모서리(SE1)가 위치한 레벨에서 제1 방향(D1)으로 최대폭(W1)을 가질 수 있다. 제1 소스/드레인 패턴(SD1)의 최대폭(W1)은 제2 반도체 패턴(SP2)의 최대폭과 실질적으로 동일할 수 있다.
도 2d 및 도 2e을 다시 참조하여, 제2 소스/드레인 패턴(SD2)에 대해 구체적으로 설명한다. 제2 소스/드레인 패턴(SD2)은 단일의 반도체 층으로 구성될 수 있다. 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소를 포함할 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 실리콘(Si)을 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은, 제2 소스/드레인 패턴(SD2)이 n형을 갖도록 하는 불순물(예를 들어, 인)을 포함할 수 있다.
도 2e를 다시 참조하여 제1 방향(D1)으로의 단면에서 나타나는 제2 소스/드레인 패턴(SD2)을 설명한다. 제2 소스/드레인 패턴(SD2)은 제1 면(NFA1), 제2 면(NFA2) 및 제3 면(NFA3)을 포함할 수 있다. 제3 면(NFA3)은 제1 면(NFA1)과 제2 면(NFA2) 사이에 위치할 수 있다. 다시 말하면, 제3 면(NFA3)이 제1 면(NFA1)과 제2 면(NFA2)을 연결할 수 있다. 제1 면(NFA1), 제2 면(NFA2) 및 제3 면(NFA3)은 서로 다른 결정면일 수 있다. 예를 들어, 제1 면(NFA1)은 (110) 면일 수 있고, 제2 면(NFA2)은 (100)면일 수 있으며, 제3 면(NFA3)은 (111) 면일 수 있다. 제1 면(NFA1)은 기판(100)의 상면에 수직할 수 있다. 제2 면(NFA2)은 기판(100)의 상면에 평행할 수 있다.
제2 소스/드레인 패턴(SD2)은 5개 이상의 면들을 포함하는 다각형 형태를 가질 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 두 개의 (110) 면, 한 개의 (110) 면 및 네 개의 (111) 면들을 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은, 서로 대향하는(opposite to) 제1 면들(NFA1) 사이에서 제1 방향(D1)으로 최대폭(W2)을 가질 수 있다.
도 3, 도 5, 도 7, 도 9 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4a, 도 6a, 도 8a, 도 10a 및 도 12a는 각각 도 3, 도 5, 도 7, 도 9 및 도 11의 A-A'선에 따른 단면도들이다. 도 4b, 도 6b, 도 8b, 도 10b 및 도 12b는 각각 도 3, 도 5, 도 7, 도 9 및 도 11의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c, 도 10c 및 도 12c는 각각 도 5, 도 7, 도 9 및 도 11의 C-C'선에 따른 단면도들이다. 도 12d, 도 12e 및 도 12f는 각각 도 11의 D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다. 도 13은 본 발명의 제1 소스/드레인 패턴의 형성 방법을 설명하기 위한 것으로, 도 9의 B-B'선에 따른 단면도이다.
도 3, 도 4a 및 도 4b를 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 갖는 기판(100)이 제공될 수 있다. 기판(100)의 상부를 패터닝하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 제1 영역(RG1) 및 제2 영역(RG2) 상에 각각 형성될 수 있다. 구체적으로 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 상기 마스크 패턴들을 식각 마스크로 기판(100)을 이방성 식각하는 것, 및 상기 마스크 패턴들을 제거하는 것을 포함할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100) 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 상기 절연막을 리세스할 수 있다.
도 5 및 도 6a 내지 도 6c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
게이트 스페이서들(GS)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성될 수 있다. 다시 말하면, 상기 스페이서막이 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성되어, 상기 이방성 식각 공정 이후에 잔류할 수 있다.
상기 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 7 및 도 8a 내지 도 8c를 참조하면, 제2 영역(RG2)을 덮는 제1 마스크막(MP1)이 형성될 수 있다. 제1 마스크막(MP1)은 제1 영역(RG1)을 노출할 수 있다.
제1 영역(RG1) 상의 제1 활성 패턴(AP1)의 상부가 부분적으로 식각되어, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스들(RS1)을 형성하는 것은, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하는 것을 포함할 수 있다. 상기 식각 공정 동안, 제1 활성 패턴(AP1)의 양 측벽들 상의 게이트 스페이서들(GS)은 제거될 수 있다. 상기 식각 공정 동안, 노출된 소자 분리막(ST)이 리세스될 수 있다. 상기 식각 공정 동안, 제2 영역(RG2)은 제1 마스크막(MP1)에 의해 보호될 수 있다.
도 9 및 도 10a 내지 도 10c를 참조하면, 제1 리세스들(RS1)을 채우는 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 구체적으로, 제1 소스/드레인 패턴들(SD1)을 형성하는 것은, 제1 리세스들(RS1)의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하는 것을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 영역(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 기판(100)의 제1 반도체 원소보다 큰 격자 상수를 갖는 제2 반도체 원소를 포함할 수 있다. 일 예로, 상기 제1 반도체 원소는 실리콘일 수 있고, 상기 제2 반도체 원소는 게르마늄일 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 순차적으로 형성된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함할 수 있다.
제1 반도체 패턴(SP1)은 제1 활성 패턴(AP1)의 제1 리세스(RS1)의 내측벽을 씨드층으로 하는 제1 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 제1 반도체 패턴(SP1)은 저농도의 상기 제2 반도체 원소를 함유할 수 있다. 제1 반도체 패턴(SP1)은 인-시추 방식에 의해 저농도의 불순물로 도핑될 수 있다. 또는 제1 반도체 패턴(SP1)이 형성된 이후, 제1 반도체 패턴(SP1)은 저농도의 불순물로 도핑될 수 있다. 일 예로, 제1 반도체 패턴(SP1)은 보론(B)이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제1 반도체 패턴(SP1)의 게르마늄(Ge)의 함량은 15 at% 내지 25 at%일 수 있다.
상기 제1 선택적 에피택시얼 성장 공정은 후술할 제2 선택적 에피택시얼 성장 공정보다 높은 압력 조건에서 수행될 수 있다. 일 예로, 상기 제1 선택적 에피택시얼 성장 공정은 공정은 50 Torr 내지 250 Torr의 압력 하에서 수행될 수 있다. 이에 따라, 제1 반도체 패턴(SP1)은 제1 리세스(RS1)의 내측벽 상에 콘포말하게 형성될 수 있다.
제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)을 씨드층으로 하는 제2 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)보다 높은 농도를 갖는 제2 반도체 원소를 함유할 수 있다. 제2 반도체 패턴(SP2)은 인-시추 방식에 의해 고농도의 불순물로 도핑될 수 있다. 또는 제2 반도체 패턴(SP2)이 형성된 이후, 제2 반도체 패턴(SP2)은 고농도의 불순물로 도핑될 수 있다. 일 예로, 제2 반도체 패턴(SP2)은 보론(B)이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 함량은 25 at% 내지 75 at%일 수 있다.
상기 제2 선택적 에피택시얼 성장 공정은 상기 제1 선택적 에피택시얼 성장 공정보다 낮은 압력 조건에서 수행될 수 있다. 일 예로, 상기 제2 선택적 에피택시얼 성장 공정은 10 Torr 내지 50 Torr 압력 하에서 수행될 수 있다.
제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)을 씨드층으로 하는 제3 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 제3 반도체 패턴(SP3)은 기판(100)과 동일한 제1 반도체 원소를 함유할 수 있다. 일 예로, 제3 반도체 패턴(SP3)은 단결정 실리콘(Si)을 포함할 수 있다. 상술한 제1 내지 제3 선택적 에피택시얼 성장 공정들은 동일 챔버 내에서 순차적으로 수행될 수 있다.
도 13을 참조하면, 제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)을 완전히 덮도록 형성될 수 있다. 예를 들어, 제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)의 제1 및 제2 모서리들(SE1, SE2)을 덮을 수 있다. 제1 소스/드레인 패턴(SD1)은, (111) 면인 제3 면(PFA3)만을 포함할 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 방향(D1)으로의 최대폭(W1')을 가질 수 있다.
도 10b를 다시 참조하면, 제3 반도체 패턴(SP3)이 부분적으로 식각되어, 제1 소스/드레인 패턴(SD1)에 제1 면(PFA1) 및 제2 면(PFA2)이 추가로 형성될 수 있다. 제1 면(PFA1)은 (110) 면일 수 있고, 제2 면(PFA2)은 (100)면일 수 있다.
구체적으로, 제3 반도체 패턴(SP3)을 부분적으로 식각하는 것은, 제1 면(PFA1)(즉, (110) 면)에 대한 식각률이 제3 면(PFA3)(즉, (111) 면)에 대한 식각률보다 더 큰 식각 공정을 이용할 수 있다. 제3 반도체 패턴(SP3)을 부분적으로 식각하는 것은, 제2 면(PFA2)(즉, (100) 면)에 대한 식각률이 제3 면(PFA3)(즉, (111) 면)에 대한 식각률보다 더 큰 식각 공정을 이용할 수 있다. 상기 식각 공정 동안, 제1 면(PFA1)에 대한 식각률은 제3 면(PFA3)에 대한 식각률보다 10배 이상 클 수 있다. 상기 식각 공정 동안, 제2 면(PFA2)에 대한 식각률은 제3 면(PFA3)에 대한 식각률보다 10배 이상 클 수 있다.
제3 반도체 패턴(SP3)을 부분적으로 식각하는 것은, 제2 반도체 패턴(SP2)의 제1 및 제2 모서리들(SE1, SE2)이 노출될 때까지 수행될 수 있다. 상기 식각 공정 동안 제1 및 제2 반도체 패턴들(SP1, SP2)은 실질적으로 식각되지 않을 수 있다. 상기 식각 공정 이후의 제1 소스/드레인 패턴(SD1)의 최대폭(W1)은, 상기 식각 공정 이전의 제1 소스/드레인 패턴(SD1)의 최대폭(W1')보다 작아질 수 있다.
상기 식각 공정은 건식 식각 공정 또는 습식 식각 공정일 수 있다. 건식 식각 공정의 경우, HCl, Cl2 또는 이들의 조합을 포함하는 식각 가스를 이용할 수 있다. 상기 식각 가스는 저메인(Germane, GeH4)을 추가로 포함할 수 있다. 습식 식각의 경우, 실리콘에 대한 식각률이 실리콘 산화물에 대한 식각률보다 20배 이상 큰 식각액을 이용할 수 있다.
상기 식각 공정은, 상술한 제1 내지 제3 선택적 에피택시얼 성장 공정들이 수행된 후 동일 챔버 내에서 순차적으로 수행될 수 있다. 다른 예로, 상기 식각 공정은, 상술한 제1 내지 제3 선택적 에피택시얼 성장 공정들이 수행된 후 다른 챔버에 옮겨져서 수행될 수 있다.
도 11 및 도 12a 내지 도 12f를 참조하면, 제2 영역(RG2)을 덮는 제1 마스크막(MP1)이 제거될 수 있다. 제1 영역(RG1)을 덮는 제2 마스크막(MP2)이 형성될 수 있다. 제2 마스크막(MP2)은 제2 영역(RG2)을 노출할 수 있다.
제2 영역(RG2) 상의 제2 활성 패턴(AP2)의 상부가 부분적으로 식각되어, 제2 리세스들(RS2)이 형성될 수 있다. 상기 식각 공정 동안, 제1 영역(RG1)은 제2 마스크막(MP2)에 의해 보호될 수 있다.
제2 리세스들(RS2)을 채우는 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴들(SD2)을 형성하는 것은, 제2 리세스들(RS2)의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 영역(CH2)이 정의될 수 있다. 각각의 제2소스/드레인 패턴들(SD2)은 단일의 반도체 층으로 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소와 동일한 실리콘을 포함할 수 있다.
제2 소스/드레인 패턴들(SD2)이 부분적으로 식각되어, 각각의 제2 소스/드레인 패턴들(SD2)에 제1 면(NFA1) 및 제2 면(NFA2)이 추가로 형성될 수 있다. 이로써, 각각의 제2 소스/드레인 패턴들(SD2)은 제1 내지 제3 면들(NFA1, NFA2, NFA3)을 포함할 수 있다.
구체적으로, 제2 소스/드레인 패턴들(SD2)을 부분적으로 식각하는 것은, 제1 면(NFA1)(즉, (110) 면)에 대한 식각률이 제3 면(NFA3)(즉, (111) 면)에 대한 식각률보다 더 큰 식각 공정을 이용할 수 있다. 제2 소스/드레인 패턴들(SD2)을 부분적으로 식각하는 것은, 제2 면(NFA2)(즉, (100) 면)에 대한 식각률이 제3 면(NFA3)(즉, (111) 면)에 대한 식각률보다 더 큰 식각 공정을 이용할 수 있다. 제2 소스/드레인 패턴들(SD2)을 부분적으로 식각하는 것은, 앞서 제3 반도체 패턴(SP3)을 부분적으로 식각하는 것과 실질적으로 동일한 식각 공정을 이용할 수 있다.
도 1 및 도 2a 내지 도 2f를 다시 참조하면, 제1 영역(RG1)을 덮는 제2 마스크막(MP2)이 제거될 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 상기 평탄화 공정 동안, 게이트 스페이서들(GS)의 상부들이 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다. 게이트 전극들(GE)을 형성하는 것은, 희생 패턴들(PP)을 선택적으로 제거하는 것, 및 각각의 희생 패턴들(PP)이 제거된 빈 공간 내에 게이트 유전 패턴(GI) 및 게이트 전극(GE)을 형성하는 것을 포함할 수 있다.
게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 콘포멀하게 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 이용하여 형성될 수 있다.
게이트 전극들(GE)의 상부들이 리세스될 수 있다. 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 이용하여 형성될 수 있다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 14a 및 도 14b를 참조하면, 제1 소스/드레인 패턴(SD1)은 제4 반도체 패턴(SP4)을 더 포함할 수 있다. 제4 반도체 패턴(SP4)은 제1 및 제2 반도체 패턴들(SP1, SP2) 사이에 개재될 수 있다. 제4 반도체 패턴(SP4)은 제1 반도체 패턴(SP1)의 내측벽을 덮을 수 있다. 제2 방향(D2)으로의 단면에서, 제4 반도체 패턴(SP4)의 상면은 U자 형태를 가질 수 있다. 제2 반도체 패턴(SP2)의 부피는 제1, 제3 및 제4 반도체 패턴들(SP1, SP3, SP4) 각각의 부피보다 클 수 있다.
제4 반도체 패턴(SP4)의 게르마늄(Ge)의 함량은 제1 반도체 패턴(SP1)의 게르마늄(Ge)의 함량보다 클 수 있다. 일 예로, 제4 반도체 패턴(SP4)의 게르마늄(Ge)의 함량은 25 at% 내지 50 at%일 수 있다. 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 함량은 제4 반도체 패턴(SP4)의 게르마늄(Ge)의 함량보다 클 수 있다. 일 예로, 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 함량은 51 at% 내지 75 at%일 수 있다.
도 15a, 도 15b, 도 15c 및 도 15d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, C-C'선, D-D'선 및 F-F'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2b, 도 2e 및 도 15a 내지 도 15d를 참조하면, 제1 활성 패턴(AP1)의 제1 채널 영역(CH1)은 수직적으로 적층된 복수의 제1 채널 패턴들(CP1)을 포함할 수 있다. 제2 활성 패턴(AP2)의 제2 채널 영역(CH2)은 수직적으로 적층된 복수의 제2 채널 패턴들(CP2)을 포함할 수 있다.
제1 채널 패턴들(CP1)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 제1 채널 패턴들(CP1)은 서로 수직적으로 중첩될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CP1)의 측벽들과 직접 접촉할 수 있다. 다시 말하면, 제1 채널 패턴들(CP1)은, 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다. 제1 채널 패턴들(CP1)의 개수는 3개로 예시되어 있으나, 이들의 개수는 특별히 제한되지 않는다. 제1 채널 패턴들(CP1)은 서로 동일한 두께를 가질 수 있으며, 또는 서로 다른 두께를 가질 수 있다.
제1 채널 패턴들(CP1)은 서로 실질적으로 동일한 반도체 물질을 포함할 수 있다. 일 예로, 제1 채널 패턴들(CP1)은 실리콘, 게르마늄 및 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 제2 채널 패턴들(CP2)에 대한 구체적인 설명은 상술한 제1 채널 패턴들(CP1)과 실질적으로 동일 또는 유사할 수 있다.
제1 활성 패턴(AP1) 상의 게이트 전극(GE)은, 각각의 제1 채널 패턴들(CP1)을 둘러쌀 수 있다 (도 15b 참조). 다시 말하면, 제1 활성 패턴(AP1) 상의 게이트 전극(GE)은, 제1 채널 패턴들(CP1) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다. 게이트 전극(GE)과 제1 채널 패턴들(CP1) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다.
제2 활성 패턴(AP2) 상의 게이트 전극(GE)은, 각각의 제2 채널 패턴들(CP2)을 둘러쌀 수 있다 (도 15d 참조). 다시 말하면, 제2 활성 패턴(AP2) 상의 게이트 전극(GE)은, 제2 채널 패턴들(CP2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 게이트 전극(GE)과 제2 채널 패턴들(CP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다.
제1 소스/드레인 패턴들(SD1)과 게이트 전극(GE) 사이에 절연 패턴들(IP)이 개재될 수 있다. 제2 소스/드레인 패턴들(SD2)과 게이트 전극(GE) 사이에 절연 패턴들(IP)이 개재될 수 있다. 절연 패턴들(IP)은 수직적으로 이격된 제1 채널 패턴들(CP1) 사이, 및 수직적으로 이격된 제2 채널 패턴들(CP2) 사이에 개재될 수 있다. 절연 패턴들(IP)은, 게이트 전극들(GE)을 제1 및 제2 소스/드레인 패턴들(SD1, SD2)로부터 전기적으로 절연시킬 수 있다. 일 예로, 절연 패턴들(IP)은 실리콘 질화막을 포함할 수 있다.
본 실시예에 따른 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 구체적인 형태 및 설명은 앞서 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 것과 실질적으로 동일 또는 유사할 수 있다.
도 16은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들일 수 있다. 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 및 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 및 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 게이트 및 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 및 제2 풀-다운 트랜지스터(TD2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 게이트 및 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 액세스 트랜지스터(TA1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 액세스 트랜지스터(TA1)의 제2 소스/드레인은 제1 비트 라인(BL1)에 연결될 수 있다. 제2 액세스 트랜지스터(TA2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 액세스 트랜지스터(TA2)의 제2 소스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 에스램 셀이 구현될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도로서, 도 3의 회로도에 따른 에스램 셀을 나타낸 것이다. 도 18a 내지 도 18c는 각각 도 17의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16, 도 17 및 도 18a 내지 도 18c를 참조하면, 기판(100)의 상에 적어도 하나의 에스램 셀이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다.
제1 활성 패턴들(AP1) 각각의 상부에 제1 채널 영역들(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제2 활성 패턴들(AP2) 각각의 상부에 제2 채널 영역들(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 제1 내지 제4 게이트 전극들(GE1-GE4)이 제공될 수 있다. 제2 게이트 전극(GE2)과 제4 게이트 전극(GE4)은 제1 방향(D1)으로 나란히 정렬될 수 있다. 제2 게이트 전극(GE2)과 제4 게이트 전극(GE4) 사이에 절연막(IL)이 개재되어, 이들을 서로 분리시킬 수 있다. 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3)은 제1 방향(D1)으로 나란히 정렬될 수 있다. 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3) 사이에 절연막(IL)이 개재되어, 이들을 서로 분리시킬 수 있다.
각각의 제1 내지 제4 게이트 전극들(GE1-GE4) 양 측에, 제1 내지 제8 활성 콘택들(AC1-AC8)이 제공될 수 있다. 제1 내지 제8 활성 콘택들(AC1-AC8)은 제1 층간 절연막(110)의 상부를 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속될 수 있다. 제1 내지 제8 활성 콘택들(AC1-AC8)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 제1 내지 제8 활성 콘택들(AC1-AC8)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
제3 게이트 전극(GE3) 상에 제1 게이트 콘택(GC1)이 제공될 수 있고, 제2 게이트 전극(GE2) 상에 제2 게이트 콘택(GC2)이 제공될 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2)은 제1 층간 절연막(110)의 상부, 게이트 스페이서들(GS) 및 게이트 캐핑 패턴(GP)을 관통하여 제3 및 제2 게이트 전극들(GE3, GE2)에 각각 접속될 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2)의 상면은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2)의 바닥면들은 제1 내지 제8 활성 콘택들(AC1-AC8)의 바닥면들보다 더 높이 위치할 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2)은 제1 내지 제8 활성 콘택들(AC1-AC8)과 동일한 물질을 포함할 수 있다. 다시 말하면, 제1 게이트 콘택(GC1)은 제2 활성 콘택(AC2)과 일체로 연결되어 하나의 도전 구조체를 구성할 수 있다. 제2 게이트 콘택(GC2)은 제5 활성 콘택(AC5)과 일체로 연결되어 하나의 도전 구조체를 구성할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 및 제1 내지 제4 게이트 전극들(GE1-GE4)은 메모리 트랜지스터들을 구성할 수 있다. 도 17에 나타난 메모리 트랜지스터들은, 앞서 도 16을 참조하여 설명한 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다.
도 18b를 다시 참조하면, 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인 패턴(SD2)과 제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 패턴(SD1)은 서로 제1 방향(D1)으로 이격될 수 있다. 제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 패턴(SD1)과 제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 패턴(SD1)은 서로 제1 방향(D1)으로 이격될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 패턴(SD1)과 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인 패턴(SD2)은 서로 제1 방향(D1)으로 이격될 수 있다. 다시 말하면, 인접하는 소스/드레인 패턴들(SD1, SD2)은 서로 직접 접촉하지 못할 수 있다.
제1 및 제2 풀-업 트랜지스터들(TU1, TU2)의 제1 소스/드레인 패턴들(SD1) 각각은, 그와 인접하는 소스/드레인 패턴(SD1 또는 SD2)을 바라보는 제1 면(PFA1)을 가질 수 있다. 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2)의 제2 소스/드레인 패턴들(SD2) 각각은, 그와 인접하는 소스/드레인 패턴(SD1 또는 SD2)을 바라보는 제1 면(NFA1)을 가질 수 있다. 제1 소스/드레인 패턴들(SD1) 각각의 제1 면(PFA1)은 기판(100)의 상면에 수직할 수 있다. 제2 소스/드레인 패턴들(SD2) 각각의 제1 면(NFA1)은 기판(100)의 상면에 수직할 수 있다.
본 발명의 실시예들에 따르면, 앞서 도 10b 및 도 13을 참조하여 설명한 바와 같이 제3 반도체 패턴(SP3)이 부분적으로 식각되어 제1 소스/드레인 패턴(SD1)의 최대 폭이 줄어들 수 있다. 앞서 도 12e를 참조하여 설명한 바와 같이 제2 소스/드레인 패턴(SD2)이 부분적으로 식각되어 제2 소스/드레인 패턴(SD2)의 최대 폭이 줄어들 수 있다. 본 발명의 실시예들에 따른 반도체 소자는, 인접하는 소스/드레인 패턴들(SD1, SD2)이 서로 분리될 수 있는 충분한 마진을 가질 수 있다. 본 발명의 실시예들에 따른 반도체 소자에는, 인접하는 소스/드레인 패턴들(SD1, SD2)이 서로 직접 접촉하여 형성되는 브릿지(bridge)가 존재하지 않을 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (25)

  1. 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 상기 기판의 상면으로부터 수직하게 돌출되고; 및
    상기 제1 활성 패턴의 상부에 형성된 제1 리세스를 채우는 제1 소스/드레인 패턴을 포함하되,
    상기 제1 소스/드레인 패턴은, 제2 반도체 패턴 및 상기 제2 반도체 패턴 상의 제3 반도체 패턴을 포함하고,
    상기 제2 반도체 패턴은, 제1 면, 제2 면 및 상기 제1 면과 상기 제2 면이 만나 정의되는 제1 모서리를 가지며,
    상기 제3 반도체 패턴은 상기 제2 반도체 패턴의 상기 제1 면 및 상기 제2 면을 덮고,
    상기 제3 반도체 패턴은 상기 제1 모서리를 노출하며,
    상기 제1 모서리는 상기 제1 소스/드레인 패턴의 중심으로부터 멀어지는 방향으로 수평적으로 돌출되는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 기판은 제1 반도체 원소를 포함하고,
    상기 제1 소스/드레인 패턴은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함하며,
    상기 제2 반도체 패턴 내의 상기 제2 반도체 원소의 함량은, 상기 제3 반도체 패턴 내의 상기 제2 반도체 원소의 함량보다 큰 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 소스/드레인 패턴은, 상기 제2 반도체 패턴과 상기 제1 리세스 사이의 제1 반도체 패턴을 더 포함하고,
    상기 제2 반도체 패턴 내의 상기 제2 반도체 원소의 함량은, 상기 제1 반도체 패턴 내의 상기 제2 반도체 원소의 함량보다 큰 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 반도체 패턴의 상기 제1 및 제2 면들 각각은 (111) 면인 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 소스/드레인 패턴은 제1 면, 제2 면 및 제3 면을 갖고,
    상기 제1 소스/드레인 패턴의 상기 제3 면은, 상기 제1 소스/드레인 패턴의 상기 제1 및 제2 면들을 서로 연결하고,
    상기 제1 소스/드레인 패턴의 상기 제1 내지 제3 면들은 서로 다른 결정면인 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 소스/드레인 패턴의 상기 제1 면은 (110) 면이고,
    상기 제1 소스/드레인 패턴의 상기 제2 면은 (100)면이며,
    상기 제1 소스/드레인 패턴의 상기 제3 면은 (111)면인 반도체 소자.
  9. 제1항에 있어서,
    상기 기판의 상면으로부터 수직하게 돌출된 제2 활성 패턴; 및
    상기 제2 활성 패턴의 상부에 형성된 제2 리세스를 채우는 제2 소스/드레인 패턴을 더 포함하되,
    상기 제2 소스/드레인 패턴은 제1 면, 제2 면 및 제3 면을 갖고,
    상기 제2 소스/드레인 패턴의 상기 제3 면은, 상기 제2 소스/드레인 패턴의 상기 제1 및 제2 면들을 서로 연결하고,
    상기 제2 소스/드레인 패턴의 상기 제1 내지 제3 면들은 서로 다른 결정면이며,
    상기 제1 및 제2 소스/드레인 패턴들은 서로 다른 도전형을 갖는 반도체 소자.
  10. 제9항에 있어서,
    상기 제2 소스/드레인 패턴은 단일의 반도체 층으로 구성되는 반도체 소자.
  11. 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 상기 기판의 상면으로부터 수직하게 돌출되고; 및
    상기 제1 활성 패턴의 상부에 형성된 제1 리세스를 채우는 제1 소스/드레인 패턴을 포함하되,
    상기 제1 소스/드레인 패턴은, 상기 기판의 상면에 수직한 제1 면을 갖고,
    상기 제1 소스/드레인 패턴은, 제2 반도체 패턴 및 상기 제2 반도체 패턴 상의 제3 반도체 패턴을 포함하며,
    상기 제2 반도체 패턴은, 상기 제1 소스/드레인 패턴의 중심으로부터 멀어지는 방향으로 수평적으로 돌출되는 제1 모서리를 포함하고,
    상기 제1 모서리는 상기 제3 반도체 패턴의 양 부분들 사이에 위치하며,
    상기 제2 반도체 패턴의 상기 제1 모서리는, 상기 제1 소스/드레인 패턴의 상기 제1 면에 인접하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 반도체 패턴은, 상기 제1 모서리를 정의하는 제1 면 및 제2 면을 더 갖고,
    상기 제3 반도체 패턴은, 상기 제2 반도체 패턴의 상기 제1 및 제2 면들을 덮으며 상기 제2 반도체 패턴의 상기 제1 모서리를 노출하는 반도체 소자.
  13. 제11항에 있어서,
    상기 기판은 제1 반도체 원소를 포함하고,
    상기 제1 소스/드레인 패턴은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함하며,
    상기 제2 반도체 패턴 내의 상기 제2 반도체 원소의 함량은, 상기 제3 반도체 패턴 내의 상기 제2 반도체 원소의 함량보다 큰 반도체 소자.
  14. 제11항에 있어서,
    상기 제1 소스/드레인 패턴은 제2 면 및 제3 면을 추가로 갖고,
    상기 제1 소스/드레인 패턴의 상기 제2 면은 상기 기판의 상면과 평행하며,
    상기 제1 소스/드레인 패턴의 상기 제3 면은, 상기 제1 소스/드레인 패턴의 상기 제1 및 제2 면들을 서로 연결하는 반도체 소자.
  15. 제11항에 있어서,
    상기 기판의 상면으로부터 수직하게 돌출된 제2 활성 패턴; 및
    상기 제2 활성 패턴의 상부에 형성된 제2 리세스를 채우는 제2 소스/드레인 패턴을 더 포함하되,
    상기 제2 소스/드레인 패턴은, 상기 기판의 상면에 수직한 제1 면을 갖고,
    상기 제1 및 제2 소스/드레인 패턴들은 서로 다른 도전형을 갖는 반도체 소자.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 핀을 포함하는 기판, 상기 핀은 상기 기판의 상면으로부터 수직하게 돌출되고; 및
    상기 핀의 상부에 형성된 리세스를 채우는 소스/드레인 패턴을 포함하되,
    상기 소스/드레인 패턴은, 제2 반도체 패턴 및 상기 제2 반도체 패턴 상의 제3 반도체 패턴을 포함하고,
    상기 제2 반도체 패턴은, 제1 면, 제2 면 및 상기 제1 면과 상기 제2 면이 만나 정의되는 제1 모서리를 가지며,
    상기 제3 반도체 패턴은 상기 제2 반도체 패턴의 상기 제1 면 및 상기 제2 면을 덮고,
    상기 제1 모서리는 상기 소스/드레인 패턴의 중심으로부터 멀어지는 제1 방향으로 수평적으로 돌출되며,
    상기 소스/드레인 패턴은 상기 제1 모서리가 위치한 레벨에서 상기 제1 방향으로 최대폭을 갖고,
    상기 소스/드레인 패턴의 상기 최대폭은, 상기 제2 반도체 패턴의 상기 제1 방향으로의 최대폭과 동일한 반도체 소자.
  22. 제21항에 있어서,
    상기 제1 모서리와 상기 제3 반도체 패턴은 상기 소스/드레인 패턴의 제1 면을 형성하고,
    상기 소스/드레인 패턴의 상기 제1 면은 상기 기판의 상기 상면에 수직한 반도체 소자.
  23. 제21항에 있어서,
    상기 제2 반도체 패턴은, 제3 면 및 상기 제2 면과 상기 제3 면이 만나 정의되는 제2 모서리를 갖고,
    상기 제3 반도체 패턴은 상기 제3 면을 덮고 상기 제2 모서리를 노출하며,
    상기 제2 모서리는 상기 소스/드레인 패턴의 중심으로부터 멀어지는 제2 방향으로 수직적으로 돌출되는 반도체 소자.
  24. 제21항에 있어서,
    상기 기판은 제1 반도체 원소를 포함하고,
    상기 소스/드레인 패턴은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함하며,
    상기 제2 반도체 패턴 내의 상기 제2 반도체 원소의 함량은, 상기 제3 반도체 패턴 내의 상기 제2 반도체 원소의 함량보다 큰 반도체 소자.
  25. 제24항에 있어서,
    상기 소스/드레인 패턴은, 상기 제2 반도체 패턴과 상기 리세스 사이의 제1 반도체 패턴을 더 포함하고,
    상기 제2 반도체 패턴 내의 상기 제2 반도체 원소의 함량은, 상기 제1 반도체 패턴 내의 상기 제2 반도체 원소의 함량보다 큰 반도체 소자.
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