KR20200000720A - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 활성 패턴 상의 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 게이트 전극의 일 측에 인접하고; 및 상기 소스/드레인 패턴을 노출하는 콘택홀 내에 제공된 활성 콘택을 포함한다. 상기 활성 콘택은: 상기 콘택홀의 내측벽을 덮는 콘택 스페이서; 상기 콘택홀의 하부에 제공된 제1 콘택; 및 상기 제1 콘택 상의 제2 콘택을 포함하고, 상기 제2 콘택의 상면은 상기 콘택 스페이서의 상면과 공면을 이룬다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 집적도 및 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 활성 패턴 상의 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 게이트 전극의 일 측에 인접하고; 및 상기 소스/드레인 패턴을 노출하는 콘택홀 내에 제공된 활성 콘택을 포함할 수 있다. 상기 활성 콘택은: 상기 콘택홀의 내측벽을 덮는 콘택 스페이서; 상기 콘택홀의 하부에 제공된 제1 콘택; 및 상기 제1 콘택 상의 제2 콘택을 포함할 수 있다. 상기 제2 콘택의 상면은 상기 콘택 스페이서의 상면과 공면을 이룰 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 활성 패턴 상의 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 게이트 전극의 일 측에 인접하고; 상기 소스/드레인 패턴과 전기적으로 연결되는 활성 콘택; 및 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함할 수 있다. 상기 활성 콘택은, 상기 소스/드레인 패턴 상의 제1 콘택, 및 상기 제1 콘택 상의 제2 콘택을 포함하고, 상기 제2 콘택의 상면은 상기 게이트 콘택의 상면과 공면을 이루고, 상기 제1 콘택의 상면은 상기 게이트 콘택의 바닥면보다 더 낮을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 활성 패턴 상의 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 게이트 전극의 일 측에 인접하고; 및 상기 소스/드레인 패턴을 노출하는 콘택홀 내에 제공된 활성 콘택을 포함할 수 있다. 상기 활성 콘택은: 상기 콘택홀의 하부에 제공된 제1 콘택; 상기 제1 콘택 상의 제2 콘택; 및 상기 제1 콘택 상에서 상기 콘택홀을 채우는 절연막을 포함하고, 상기 제1 콘택의 상기 제1 방향으로의 최대폭은 제1 폭이고, 상기 제2 콘택의 상기 제1 방향으로의 최대폭은 제2 폭이며, 상기 제1 폭은 상기 제2 폭보다 클 수 있다.
본 발명에 따른 반도체 소자는, 로직 셀의 크기를 줄여 소자의 집적도를 향상시킬 수 있다. 게이트 콘택과 인접하는 활성 콘택을 이중 콘택 구조로 형성함으로써, 게이트 콘택과 활성 콘택간의 쇼트를 방지하고 소자의 신뢰성을 향상시킬 수 있다.
도 1은 도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4, 도 6a, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c, 도 10c, 도 12c 및 도 14c는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다.
도 15 내지 도 20 각각은 본 발명의 실시예들에 따른 활성 콘택을 설명하기 위한 것으로, 도 2a의 M 영역 및 도 2b의 N영역을 도시한 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 기판(100)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
일 실시예로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP1, AP2)이 제공될 수 있다. 활성 패턴들(AP1, AP2)은 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1)과 NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 절연 물질, 예를 들어 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 영역(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 영역(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2c 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은, 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 배치될 수 있다. 구체적으로, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 또는 제2 소스/드레인 패턴(SD1, SD2)을 노출하는 콘택홀(CNH)이 정의될 수 있다. 활성 콘택(AC)은 콘택홀(CNH) 내에 배치될 수 있다. 활성 콘택(AC)은 한 쌍의 게이트 전극들(GE) 사이에 배치될 수 있다.
각각의 활성 콘택들(AC)은, 제1 콘택(CT1), 제1 콘택(CT1) 상의 제2 콘택(CT2), 콘택 스페이서(CSP) 및 절연막(MIL)을 포함할 수 있다. 콘택 스페이서(CSP)는 콘택홀(CNH)의 내측벽을 콘포멀하게 덮을 수 있다.
콘택홀(CNH)의 하부에 제1 콘택(CT1)이 제공될 수 있다. 제1 콘택(CT1)은 제1 배리어 패턴(BM1) 및 제1 도전 패턴(FM1)을 포함할 수 있다. 제1 배리어 패턴(BM1)은, 제1 도전 패턴(FM1)과 콘택 스페이서(CSP) 사이 및 제1 도전 패턴(FM1)과 제1 또는 제2 소스/드레인 패턴(SD1, SD2) 사이에 개재될 수 있다. 제1 배리어 패턴(BM1)은 제1 도전 패턴(FM1)의 양 측벽들 및 바닥면을 덮을 수 있다. 제1 배리어 패턴(BM1)은 제1 도전 패턴(FM1)의 상면을 덮지 않을 수 있다. 일 예로, 제1 배리어 패턴(BM1)의 상면은 제1 도전 패턴(FM1)의 상면과 공면을 이룰 수 있다. 제1 콘택(CT1)의 상면은 게이트 전극(GE)의 상면보다 더 낮을 수 있다.
콘택홀(CNH)의 상부에 제2 콘택(CT2) 및 절연막(MIL)이 제공될 수 있다. 절연막(MIL)은 제2 콘택(CT2)과 콘택 스페이서(CSP) 사이에 개재될 수 있다. 제2 콘택(CT2)은 제1 콘택(CT1)의 상면과 접촉할 수 있다. 제2 콘택(CT2)의 바닥면은 게이트 전극(GE)의 상면보다 더 낮을 수 있다. 제2 콘택(CT2)의 상면은, 콘택 스페이서(CSP)의 상면, 절연막(MIL)의 상면 및 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
제1 배리어 패턴(BM1)은 금속 질화막, 예를 들어 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제1 도전 패턴(FM1)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다. 제2 콘택(CT2)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다. 일 예로, 제2 콘택(CT2)은 제1 도전 패턴(FM1)과는 다른 금속 물질을 포함할 수 있다. 제1 도전 패턴(FM1)은 텅스텐을 포함할 수 있고, 제2 콘택(CT2)은 코발트를 포함할 수 있다. 콘택 스페이서(CSP)는 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 절연막(MIL)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 2b를 다시 참조하면, 제1 콘택(CT1)의 제1 방향(D1)으로의 최대폭은 제1 폭(W1)일 수 있고, 제2 콘택(CT2)의 제1 방향(D1)으로의 최대폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 더 클 수 있다. 제1 콘택(CT1)의 제2 방향(D2)으로의 폭 역시 제2 콘택(CT2)의 제2 방향(D2)으로의 폭보다 더 클 수 있다.
제1 콘택(CT1)은 제1 방향(D1)으로 서로 인접하는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 일 예로, 제1 부분(P1)은 한 쌍의 제1 활성 패턴들(AP1) 중 하나 상에 배치될 수 있고, 제2 부분(P2)은 한 쌍의 제1 활성 패턴들(AP1) 중 다른 하나 상에 배치될 수 있다. 제2 콘택(CT2)은 제1 콘택(CT1)의 제1 부분(P1) 또는 제2 부분(P2) 상에 배치될 수 있다. 앞서 설명한 바와 같이 제1 폭(W1)은 제2 폭(W2)보다 더 크기 때문에, 제2 콘택(CT2)은 제1 콘택(CT1)의 제1 부분(P1) 및 제2 부분(P2) 중 어느 하나 상에 배치될 수 있다.
도 1 및 도 2a 내지 도 2c를 다시 참조하면, 제1 또는 제2 소스/드레인 패턴(SD1, SD2)과 제1 콘택(CT1) 사이에 실리사이드층(미도시)이 개재될 수 있다. 활성 콘택(AC)은 상기 실리사이드층을 통해 제1 또는 제2 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 상기 실리사이드층은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴들(GP)을 관통하여, 게이트 전극들(GE)과 전기적으로 연결되는 게이트 콘택들(GC)이 배치될 수 있다. 각각의 게이트 콘택들(GC)은, 제2 배리어 패턴(BM2), 제2 도전 패턴(FM2) 및 콘택 스페이서(CSP)를 포함할 수 있다. 제2 배리어 패턴(BM2)은, 제2 도전 패턴(FM2)과 콘택 스페이서(CSP) 사이 및 제2 도전 패턴(FM2)과 게이트 전극(GE) 사이에 개재될 수 있다. 제2 배리어 패턴(BM2)은 제2 도전 패턴(FM2)의 양 측벽들 및 바닥면을 덮을 수 있다. 제2 배리어 패턴(BM2)은 제2 도전 패턴(FM2)의 상면을 덮지 않을 수 있다.
제2 배리어 패턴(BM2)은 금속 질화막을 포함할 수 있다. 제2 도전 패턴(FM2)은 금속 물질을 포함할 수 있다. 게이트 콘택(GC)의 콘택 스페이서(CSP)는 활성 콘택(AC)의 콘택 스페이서(CSP)와 실질적으로 동일한 물질을 포함할 수 있다.
게이트 콘택(GC)은 게이트 전극(GE)의 상면과 접할 수 있다. 게이트 콘택(GC)의 바닥면은 활성 콘택(AC)의 제1 콘택(CT1)의 상면보다 높을 수 있다. 게이트 콘택(GC)의 바닥면은 활성 콘택(AC)의 제2 콘택(CT2)의 바닥면보다 높을 수 있다. 게이트 콘택(GC)의 상면은 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
본 발명의 일 실시예로, 적어도 하나의 게이트 콘택(GC)은 제1 또는 제2 활성 패턴(AP1, AP2) 상에 배치될 수 있다. 게이트 콘택(GC)은 활성 콘택(AC)과 제2 방향(D2)으로 인접할 수 있다. 이하, 게이트 콘택(GC) 및 그와 인접하는 활성 콘택(AC)간의 관계를 상세히 설명한다.
일 예로, 활성 콘택(AC)의 제1 부분(P1)이 게이트 콘택(GC)과 제2 방향(D2)으로 인접할 수 있다. 활성 콘택(AC)의 제2 콘택(CT2)은 제2 부분(P2) 상에 배치될 수 있다. 다시 말하면, 활성 콘택(AC)의 제2 콘택(CT2)은 게이트 콘택(GC)과 오프셋되도록 배치될 수 있다.
평면적 관점에서, 활성 콘택(AC)의 제2 콘택(CT2)은 게이트 콘택(GC)과 최소 이격 거리(ML)로 이격될 수 있다. 이로써 게이트 콘택(GC)과 제2 콘택(CT2)간의 전기적 쇼트가 방지될 수 있다. 만약 활성 콘택(AC)의 제2 콘택(CT2)이 제1 부분(P1) 상에 배치될 경우, 게이트 콘택(GC)과 제2 콘택(CT2)간의 거리가 매우 가까워져 이들간의 전기적 쇼트가 발생할 수 있다.
추가적으로, 앞서 설명한 바와 같이 게이트 콘택(GC)의 바닥면은 활성 콘택(AC)의 제1 콘택(CT1)의 상면보다 높을 수 있다. 따라서, 게이트 콘택(GC)과 제1 콘택(CT1)간의 전기적 쇼트가 방지될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 배치될 수 있다. 제3 층간 절연막(130) 내에 배선들(MI) 및 비아들(VI)이 제공될 수 있다. 비아들(VI)은 배선들(MI)과 활성 및 게이트 콘택들(AC, GC) 사이에 개재되어, 이들을 서로 수직적으로 연결할 수 있다. 배선들(MI) 및 비아들(VI)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 게이트 콘택들(GC)을 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 배치함으로써, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 거리를 줄일 수 있다. 로직 셀의 제1 방향(D1)으로의 길이가 줄어듦으로써, 결과적으로 반도체 소자의 집적도를 향상시킬 수 있다.
게이트 콘택(GC)과 인접하는 활성 콘택(AC)은, 제1 콘택(CT1) 및 제2 콘택(CT2)을 포함하는 이중 콘택 구조를 가질 수 있다. 제1 콘택(CT1)은 게이트 콘택(GC)보다 아래에 위치할 수 있고, 제2 콘택(CT2)은 게이트 콘택(GC)과 실질적으로 동일한 레벨에 위치할 수 있다. 제2 콘택(CT2)을 게이트 콘택(GC)과 엇갈리게 배치하여, 제2 콘택(CT2)과 게이트 콘택(GC)간의 최소 이격 거리(ML)를 확보할 수 있다. 결과적으로, 게이트 콘택(GC)과 활성 콘택(AC)간의 쇼트를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4, 도 6a, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c, 도 10c, 도 12c 및 도 14c는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다.
도 3 및 도 4를 참조하면, 기판(100)의 상부를 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 제1 활성 패턴들(AP1)이 형성된 PMOSFET 영역(PR) 및 제2 활성 패턴들(AP2)이 형성된 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)를 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 5 및 도 6a 내지 도 6c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들은, 소자 분리막(ST) 및 희생 패턴들(PP)에 의해 덮이지 않고 노출된 부분일 수 있다.
게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 7 및 도 9a 내지 도 9c를 참조하면, 제1 활성 패턴들(AP1) 각각의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 희생 패턴들(PP) 각각의 양측에 한 쌍의 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴들(AP1)의 상부들을 식각하여, 제1 리세스 영역들을 형성할 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 각각의 양 측벽들 상의 게이트 스페이서들(GS)이 함께 제거될 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다.
제1 활성 패턴들(AP1)의 상기 제1 리세스 영역들의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여, 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 제1 채널 영역(CH1)은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴들(AP2) 각각의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 희생 패턴들(PP) 각각의 양측에 한 쌍의 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴들(AP2)의 상부들을 식각하여, 제2 리세스 영역들을 형성할 수 있다. 제2 활성 패턴들(AP2)의 상기 제2 리세스 영역들의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 제2 채널 영역(CH2)은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 9 및 도 10a 내지 도 10c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 유전 패턴(GI)은 상기 빈 공간을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다.
게이트 전극(GE)은 상기 빈 공간을 완전히 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물 및 금속 물질 중 적어도 하나를 포함할 수 있다.
후속으로, 게이트 전극(GE)의 상부가 리세스될 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 11 및 도 12a 내지 도 12c를 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120)은 CVD 공정에 의해 형성될 수 있다.
제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 노출하는 콘택홀들(CNH)이 형성될 수 있다. 콘택홀들(CNH) 각각의 내측벽을 덮는 콘택 스페이서(CSP)가 형성될 수 있다. 콘택 스페이서(CSP)를 형성하는 것은, 콘택홀들(CNH)의 내측벽들을 덮는 콘택 스페이서막을 콘포멀하게 형성하는 것, 및 상기 콘택 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 콘택 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
콘택홀들(CNH) 각각의 하부를 채우는 제1 콘택(CT1)이 형성될 수 있다. 제1 콘택(CT1)은 제1 또는 제2 소스/드레인 패턴(SD1, SD2)과 접촉할 수 있다. 제1 콘택(CT1)을 형성하는 것은, 제1 배리어 패턴(BM1) 및 제1 도전 패턴(FM1)을 형성하는 것을 포함할 수 있다. 구체적으로, 콘택홀들(CNH)을 채우는 제1 배리어막이 형성될 수 있다. 제1 배리어막 상에 콘택홀들(CNH)을 채우는 제1 도전막이 형성될 수 있다. 제1 배리어막 및 제1 도전막을 리세스하여, 제1 배리어 패턴(BM1) 및 제1 도전 패턴(FM1)이 각각 형성될 수 있다. 제1 배리어막은 금속 질화막을 포함할 수 있고, 제1 도전막은 금속 물질을 포함할 수 있다.
도 13 및 도 14a 내지 도 14c를 참조하면, 기판(100) 상에 절연막(MIL)이 형성될 수 있다. 절연막(MIL)은 콘택홀들(CNH)을 채울 수 있다. 절연막(MIL)은 제1 콘택들(CT1)의 상면들을 덮을 수 있다. 절연막(MIL)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
절연막(MIL)을 패터닝하여, 각각의 콘택홀들(CNH) 내에 서브 콘택홀(sCNH)이 형성될 수 있다. 서브 콘택홀(sCNH)은 제1 콘택(CT1)의 상면을 노출할 수 있다. 서브 콘택홀(sCNH)은 제1 콘택(CT1)의 제1 부분(P1) 또는 제2 부분(P2)을 노출할 수 있다.
도 1 및 도 2a 내지 도 2c를 다시 참조하면, 서브 콘택홀들(sCNH)을 채우는 제2 콘택들(CT2)이 형성될 수 있다. 제2 층간 절연막(120)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 이로써, 제1 콘택(CT1) 및 제2 콘택(CT2)을 포함하는 활성 콘택(AC)이 형성될 수 있다.
제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여, 게이트 전극들(GE)과 전기적으로 연결되는 게이트 콘택들(GC)이 형성될 수 있다. 게이트 콘택(GC)을 형성하는 것은, 앞서 제1 콘택(CT1)을 형성하는 것과 유사할 수 있다. 즉 게이트 콘택(GC)을 형성하는 것은, 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 게이트 전극(GE)의 상면을 노출하는 콘택홀을 형성하는 것, 상기 콘택홀의 내측벽 상에 콘택 스페이서(CSP)를 형성하는 것, 및 제2 배리어 패턴(BM2) 및 제2 도전 패턴(FM2)을 형성하는 것을 포함할 수 있다. 일 실시예로, 게이트 콘택(GC)은 제1 콘택(CT1)과 함께 형성될 수 있다. 다른 실시예로, 게이트 콘택(GC)은 활성 콘택(AC)과는 별도의 공정으로 형성될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 활성 콘택들(AC) 및 게이트 콘택들(GC)과 전기적으로 연결되는 배선들(MI)이 형성될 수 있다.
도 15 내지 도 20 각각은 본 발명의 실시예들에 따른 활성 콘택을 설명하기 위한 것으로, 도 2a의 M 영역 및 도 2b의 N영역을 도시한 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 15를 참조하면, 제1 도전 패턴(FM1)의 상면(FMt)은 제1 배리어 패턴(BM1)의 상면(BMt)보다 낮을 수 있다. 제2 콘택(CT2)의 바닥면(CTb)은 제1 배리어 패턴(BM1)의 상면(BMt)보다 낮을 수 있다. 본 실시예에 따른 활성 콘택(AC)은, 제1 도전 패턴(FM1)이 제1 배리어 패턴(BM1)에 비해 더 많이 리세스됨으로써 형성될 수 있다.
도 16을 참조하면, 제2 콘택(CT2)이 제1 콘택(CT1)의 중심으로부터 오프셋될 수 있다. 제1 배리어 패턴(BM1)은 일 측에 제1 상면(BMt1)을 가질 수 있고, 반대측에 제2 상면(BMt2)을 가질 수 있다. 제1 배리어 패턴(BM1)의 제2 상면(BMt2)은 제2 콘택(CT2)과 접할 수 있다. 제1 배리어 패턴(BM1)의 제2 상면(BMt2)은 제1 상면(BMt1)보다 낮을 수 있다.
도 17을 참조하면, 제1 도전 패턴(FM1)의 상면(FMt)은 제1 배리어 패턴(BM1)의 상면(BMt)보다 높을 수 있다. 제2 콘택(CT2)의 바닥면(CTb)은 제1 배리어 패턴(BM1)의 상면(BMt)보다 높을 수 있다. 제1 배리어 패턴(BM1)의 상면(BMt)보다 높이 위치하는 제1 도전 패턴(FM1)의 상부 측벽이 절연막(MIL)에 의해 덮일 수 있다. 본 실시예에 따른 활성 콘택(AC)은, 제1 배리어 패턴(BM1)이 제1 도전 패턴(FM1)에 비해 더 많이 리세스됨으로써 형성될 수 있다.
도 18을 참조하면, 제1 도전 패턴(FM1)의 상면(FMt)은 제1 배리어 패턴(BM1)의 상면(BMt)보다 높을 수 있다. 제1 도전 패턴(FM1)의 상부(UP)가 제1 배리어 패턴(BM1)의 상면(BMt)을 덮을 수 있다. 다시 말하면, 제1 도전 패턴(FM1)의 단면은 T자 형태를 가질 수 있다. 본 실시예에 따른 활성 콘택(AC)을 형성하는 것은, 제1 배리어 패턴(BM1)을 형성하는 것, 제1 배리어 패턴(BM1) 상에 제1 도전막을 형성하는 것, 및 상기 제1 도전막을 리세스하여 제1 도전 패턴(FM1)을 형성하는 것을 포함할 수 있다.
도 19를 참조하면, 제2 콘택(CT2)은 제3 배리어 패턴(BM3) 및 제3 도전 패턴(FM3)을 포함할 수 있다. 제3 배리어 패턴(BM3)은 제3 도전 패턴(FM3)과 콘택 스페이서(CSP) 사이 및 제3 도전 패턴(FM3)과 제1 콘택(CT1) 사이에 개재될 수 있다. 제3 배리어 패턴(BM3)은 제3 도전 패턴(FM3)의 양 측벽들 및 바닥면을 덮을 수 있다. 제3 배리어 패턴(BM3)은 제3 도전 패턴(FM3)의 상면을 덮지 않을 수 있다. 제3 배리어 패턴(BM3)은 금속 질화막을 포함할 수 있다. 제3 도전 패턴(FM3)은 금속 물질을 포함할 수 있다.
도 20을 참조하면, 제1 콘택(CT1) 내의 제1 배리어 패턴(BM1)이 생략될 수 있다. 다시 말하면, 제1 콘택(CT1)은 하나의 금속 물질로 이루어질 수 있다. 제2 콘택(CT2)은 제3 배리어 패턴(BM3) 및 제3 도전 패턴(FM3)을 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 활성 패턴을 포함하는 기판;
    상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극;
    상기 활성 패턴 상의 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 게이트 전극의 일 측에 인접하고; 및
    상기 소스/드레인 패턴을 노출하는 콘택홀 내에 제공된 활성 콘택을 포함하되,
    상기 활성 콘택은:
    상기 콘택홀의 내측벽을 덮는 콘택 스페이서;
    상기 콘택홀의 하부에 제공된 제1 콘택; 및
    상기 제1 콘택 상의 제2 콘택을 포함하고,
    상기 제2 콘택의 상면은 상기 콘택 스페이서의 상면과 공면을 이루는 반도체 소자.
  2. 제1항에 있어서,
    상기 활성 콘택은, 상기 제2 콘택과 상기 콘택 스페이서 사이에 개재된 절연막을 더 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 콘택의 상기 제1 방향으로의 최대폭은 제1 폭이고,
    상기 제2 콘택의 상기 제1 방향으로의 최대폭은 제2 폭이며,
    상기 제1 폭은 상기 제2 폭보다 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 콘택은 배리어 패턴 및 도전 패턴을 포함하고,
    상기 배리어 패턴은, 상기 도전 패턴과 상기 콘택 스페이서 사이 및 상기 도전 패턴과 상기 소스/드레인 패턴 사이에 개재되는 반도체 소자.
  5. 제4항에 있어서,
    상기 배리어 패턴의 상면의 레벨은 상기 도전 패턴의 상면의 레벨과 다른 반도체 소자.
  6. 제4항에 있어서,
    상기 도전 패턴의 상면은 상기 배리어 패턴의 상면보다 높고,
    상기 도전 패턴의 상부는 상기 배리어 패턴의 상면을 덮는 반도체 소자.
  7. 제4항에 있어서,
    상기 배리어 패턴은 그의 일 측에 제1 상면 및 그의 반대측에 제2 상면을 갖고,
    상기 제2 콘택은 상기 제2 상면과 접하며,
    상기 제2 상면은 상기 제1 상면보다 낮은 반도체 소자.
  8. 제1항에 있어서,
    상기 게이트 전극과 전기적으로 연결되는 게이트 콘택을 더 포함하되,
    상기 제1 콘택은, 상기 제1 방향으로 서로 인접하는 제1 부분 및 제2 부분을 포함하고,
    상기 제1 부분은 상기 게이트 콘택과 상기 제1 방향과 교차하는 제2 방향으로 인접하며,
    상기 제2 콘택은 상기 제2 부분 상에 배치되는 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 콘택의 상면은 상기 게이트 콘택의 상면과 공면을 이루고,
    상기 제1 콘택의 상면은 상기 게이트 콘택의 바닥면보다 더 낮은 반도체 소자.
  10. 제1항에 있어서,
    상기 활성 콘택과 전기적으로 연결되는 배선; 및
    상기 활성 콘택과 상기 배선 사이에 개재되어 이들을 수직적으로 연결하는 비아를 더 포함하는 반도체 소자.
  11. 활성 패턴을 포함하는 기판;
    상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극;
    상기 활성 패턴 상의 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 게이트 전극의 일 측에 인접하고;
    상기 소스/드레인 패턴과 전기적으로 연결되는 활성 콘택; 및
    상기 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함하되,
    상기 활성 콘택은, 상기 소스/드레인 패턴 상의 제1 콘택, 및 상기 제1 콘택 상의 제2 콘택을 포함하고,
    상기 제2 콘택의 상면은 상기 게이트 콘택의 상면과 공면을 이루고,
    상기 제1 콘택의 상면은 상기 게이트 콘택의 바닥면보다 더 낮은 반도체 소자.
  12. 제11항에 있어서,
    상기 활성 콘택은 상기 소스/드레인 패턴을 노출하는 콘택홀 내에 제공되고,
    상기 활성 콘택은:
    상기 콘택홀의 내측벽을 덮는 콘택 스페이서; 및
    상기 제2 콘택과 상기 콘택 스페이서 사이에 개재된 절연막을 더 포함하는 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 콘택의 상기 제1 방향으로의 최대폭은 제1 폭이고,
    상기 제2 콘택의 상기 제1 방향으로의 최대폭은 제2 폭이며,
    상기 제1 폭은 상기 제2 폭보다 큰 반도체 소자.
  14. 제11항에 있어서,
    상기 제1 콘택은, 상기 제1 방향으로 서로 인접하는 제1 부분 및 제2 부분을 포함하고,
    상기 제1 부분은 상기 게이트 콘택과 상기 제1 방향과 교차하는 제2 방향으로 인접하며,
    상기 제2 콘택은 상기 제2 부분 상에 배치되는 반도체 소자.
  15. 제11항에 있어서,
    상기 제1 콘택은 배리어 패턴 및 도전 패턴을 포함하고,
    상기 배리어 패턴은, 상기 도전 패턴과 상기 콘택 스페이서 사이 및 상기 도전 패턴과 상기 소스/드레인 패턴 사이에 개재되는 반도체 소자.
  16. 활성 패턴을 포함하는 기판;
    상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극;
    상기 활성 패턴 상의 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 게이트 전극의 일 측에 인접하고; 및
    상기 소스/드레인 패턴을 노출하는 콘택홀 내에 제공된 활성 콘택을 포함하되,
    상기 활성 콘택은:
    상기 콘택홀의 하부에 제공된 제1 콘택;
    상기 제1 콘택 상의 제2 콘택; 및
    상기 제1 콘택 상에서 상기 콘택홀을 채우는 절연막을 포함하고,
    상기 제1 콘택의 상기 제1 방향으로의 최대폭은 제1 폭이고,
    상기 제2 콘택의 상기 제1 방향으로의 최대폭은 제2 폭이며,
    상기 제1 폭은 상기 제2 폭보다 큰 반도체 소자.
  17. 제16항에 있어서,
    상기 절연막은 상기 제1 콘택의 상면 및 상기 제2 콘택의 측벽을 덮는 반도체 소자.
  18. 제16항에 있어서,
    상기 활성 콘택은 상기 소스/드레인 패턴을 노출하는 콘택홀 내에 제공되고,
    상기 활성 콘택은, 상기 콘택홀의 내측벽을 덮는 콘택 스페이서를 더 포함하며,
    상기 절연막은 제2 콘택과 상기 콘택 스페이서 사이에 개재된 반도체 소자.
  19. 제16항에 있어서,
    상기 게이트 전극과 전기적으로 연결되는 게이트 콘택을 더 포함하되,
    상기 제1 콘택은, 상기 제1 방향으로 서로 인접하는 제1 부분 및 제2 부분을 포함하고,
    상기 제1 부분은 상기 게이트 콘택과 상기 제1 방향과 교차하는 제2 방향으로 인접하며,
    상기 제2 콘택은 상기 제2 부분 상에 배치되는 반도체 소자.
  20. 제19항에 있어서,
    상기 제2 콘택의 상면은 상기 게이트 콘택의 상면과 공면을 이루고,
    상기 제1 콘택의 상면은 상기 게이트 콘택의 바닥면보다 더 낮은 반도체 소자.
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