CN110875237B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，包括：提供基底；在基底上形成第一栅极结构和源漏掺杂层，源漏掺杂层位于第一栅极结构两侧；在基底表面形成覆盖源漏掺杂层的介质层；在介质层内形成暴露出源漏掺杂层的第一沟槽，第一沟槽包括第二区和位于第二区上的第一区，第一区顶部尺寸大于第一区底部尺寸，第二区最大尺寸小于等于第一区底部尺寸，第一区侧壁倾斜，第一区侧壁与基底表面之间的夹角为第一角度，第一角度为钝角；在第一沟槽第二区内形成第一导电结构；之后，在第一沟槽第一区内形成绝缘层，绝缘层材料和介质层材料不同；以绝缘层为掩膜，在介质层内形成暴露出第一栅极结构的凹槽；在凹槽内形成第二导电结构。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。
从功能上将存储器分为随机存储器(RAM，Random Access Memory)和只读存储器(ROM，Read Only Memory)。随机存储器工作时，可以随时从任何一个指定的地址读出数据，也可以随时将数据写入任何一个指定的存储单元。随机存储器的读写操作方便，使用灵活。
随机存储器可以分为静态随机存储器(SRAM)和动态随机存储器 (DRAM)。其中，静态随机存储器利用带有正反馈的触发器来实现存储数据，主要依靠持续的供电来保持数据的完整性。静态随机存储器在使用过程中不需要刷新。静态随机存储器已被广泛应用在计算机的高速缓存和频繁的数据处理中。
然而，现有技术中静态随机存储器的电学性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底；在所述基底上形成第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧；在所述基底表面形成介质层，所述介质层覆盖源漏掺杂层；在介质层内形成暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括第二区和位于第二区上的第一区，所述第一区顶部尺寸大于所述第一区底部尺寸，所述第二区最大尺寸小于等于所述第一区底部尺寸，所述第一区侧壁倾斜，所述第一区侧壁与基底表面之间的夹角为第一角度，所述第一角度为钝角；在第一沟槽第二区内形成第一导电结构；形成第一导电结构后，在第一沟槽第一区内形成绝缘层，所述绝缘层材料和介质层材料不同；以绝缘层为掩膜，在介质层内形成暴露出第一栅极结构的凹槽；在所述凹槽内形成第二导电结构。
可选的，所述介质层的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述绝缘层的材料包括：碳化硅、氮碳化硅或碳氧化硅。
可选的，所述相邻绝缘层之间的最小距离为60nm～80nm。
可选的，所述绝缘层边缘与同一侧的所述第一导电结构边缘的距离为 3nm～8nm。
可选的，所述第一沟槽第一区顶部尺寸与所述第一沟槽第一区底部尺寸的差为5nm～10nm。
可选的，所述第一沟槽第一区的深度与第一沟槽的深度的比例为1:4～1:3。
可选的，所述第一沟槽第一区的深度为200nm～350nm。
可选的，所述第一沟槽第二区侧壁与基底表面之间的角度为第二角度，所述第二角度小于等于第一角度。
可选的，所述第一角度的角度为95度到115度。
可选的，所述第二角度的角度为90度～115度。
可选的，所述第一角度与第二角度相等；所述第一沟槽的形成方法包括：对介质层进行第一刻蚀，在介质层内形成第一沟槽，所述第一沟槽侧壁倾斜，所述第一沟槽侧壁与基底表面之间的角度为第一角度。
可选的，所述第二角度小于第一角度；所述第一沟槽和第一导电结构的形成方法包括：在介质层内形成初始第一沟槽，所述初始第一沟槽暴露出源漏掺杂层，所述初始第一沟槽侧壁与基底表面之间的角度为第二角度；在所述初始第一沟槽内形成第一导电结构，所述第一导电结构顶部表面低于介质层顶部表面，第一导电结构暴露出来的初始第一沟槽为初始第一沟槽顶部区；形成第一导电结构后，对初始第一沟槽顶部区两侧的介质层顶部和侧壁进行第二刻蚀，使得初始第一沟槽顶部区侧壁倾斜，形成第一沟槽第一区，所述第一沟槽第一区底部表面与第一导电结构顶部表面齐平，所述第一沟槽第一区侧壁与基底表面之间的角度为第一角度，所述第一角度大于所述第二角度，所述第一区顶部尺寸大于所述第一区底部尺寸。
可选的，所述第一导电结构的形成方法包括：在初始第一沟槽内和介质层上形成初始第一导电材料层；平坦化所述初始第一导电材料层，在初始第一沟槽内形成初始第一导电结构；回刻蚀去除部分所述初始第一导电结构，形成所述第一导电结构。
可选的，所述第二角度小于第一角度；所述第一沟槽的形成方法包括：在介质层内形成初始第一沟槽，所述初始第一沟槽暴露出源漏掺杂层，所述初始第一沟槽侧壁与基底表面之间的角度为第二角度；在所述初始第一沟槽内形成保护层，所述保护层顶部表面低于介质层顶部表面，所述保护层暴露出来的初始第一沟槽为初始第一沟槽顶部区；形成保护层后，对初始第一沟槽顶部区两侧的介质层顶部和侧壁进行第三刻蚀，使得初始第一沟槽顶部区侧壁倾斜，形成第一沟槽第一区，所述第一沟槽第一区底部表面与保护层顶部表面齐平，所述第一沟槽第一区侧壁与基底表面之间的角度为第一角度，所述第一角度大于所述第二角度，所述第一区顶部尺寸大于所述第一区底部尺寸；形成第一沟槽第一区后，去除保护层，形成第一沟槽第二区。
可选的，所述保护层的材料包括：有机材料。
可选的，所述保护层的形成方法包括：在初始第一沟槽内和介质层上形成初始保护材料层；平坦化所述初始保护材料层，直至暴露出介质层表面，形成初始保护层；回刻蚀去除部分初始保护层，形成所述保护层。
可选的，所述基底包括相邻的器件区，各所述基底器件区上还具有第一鳍部，且分别位于相邻器件区内的第一鳍部相邻；所述第一栅极结构横跨相邻器件区，且所述第一栅极结构覆盖相邻的第一鳍部部分顶部和侧壁表面；所述源漏掺杂层位于器件区的第一栅极结构两侧的第一鳍部内。
本发明还提供一种采用上述任一项方法所形成的半导体器件，包括：基底；位于所述基底上的第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧；位于所述基底表面的介质层，所述介质层覆盖源漏掺杂层；位于介质层内暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括第二区和位于第二区上的第一区，所述第一区顶部尺寸大于所述第一区底部尺寸，所述第二区最大尺寸小于所述第一区底部尺寸，所述第一区侧壁倾斜，所述第一区侧壁与基底表面之间的夹角为第一角度，所述第一角度为钝角；位于第一沟槽第二区内的第一导电结构；位于第一沟槽第一区内的绝缘层，所述绝缘层材料和介质层材料不同；位于绝缘层之间的介质层内的第二导电结构，所述第二导电结构与第一栅极结构相连接。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，在第一沟槽第一区内形成绝缘层，在第一沟槽第二区内形成第一导电结构，第一沟槽第一区顶部尺寸大于第一区底部尺寸，第一沟槽第二区最大尺寸小于第一沟槽第一区底部尺寸，则第一导电结构尺寸小于绝缘层顶部。由于通过绝缘层为掩膜形成了所述凹槽，即绝缘层顶部的位置决定了第二导电结构的位置，则第一导电结构和第二导电结构之间的距离大于零，因此，第一导电结构和第二导电结构之间隔离较好。由此可见，通过控制第一区顶部尺寸和所述第一区底部尺寸，能够调整第一导电结构和第二导电结构之间的最小距离，防止第一导电结构和第二导电结构之间漏电。同时，所述绝缘层覆盖第一导电结构顶部表面，能防止第一导电结构和第二导电结构之间短接。综上，使得半导体器件的性能得到提升。
附图说明
图1至图2是一种SRAM器件实施例的结构示意图；
图3至图17是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
图1至图2是一种SRAM器件实施例的结构示意图。
请参考图1和图2，图1为半导体器件的俯视图，图2为在图1中切割线 M-M1的剖面图，衬底100，所述衬底100包括相邻的器件区A，所述相邻器件区A沿轴S-S1镜像连接，所述器件区A衬底100表面具有鳍部110和隔离层101，所述隔离层101覆盖部分鳍部110侧壁，且相邻器件区A的鳍部110 相邻；横跨相邻器件区A的相邻鳍部110的栅极结构120；位于器件区A栅极结构120两侧的鳍部110内的源漏掺杂层130，且相邻器件区A的至少一个源漏掺杂层130相邻；位于衬底上的介质层140，所述介质层140覆盖源漏掺杂层130顶部表面以及栅极结构120顶部和侧壁表面；位于介质层140内的第一导电结构150和第二导电结构，所述第一导电结构150横跨源漏掺杂层130，覆盖部分源漏掺杂层130顶部和侧壁表面，所述第二导电结构160覆盖部分第一栅极结构120顶部表面。
上述半导体器件中，第一导电结构用于连接第一金属互连层和源漏掺杂层，第二导电结构用于连接第一金属互连层与栅极结构。形成第一导电结构后，形成第二导电结构，形成第二导电结构的过程中，需要用到光刻工艺形成沟槽，因为光刻工艺的精度限制，容易导致沟槽的位置发生偏差，使得沟槽与相邻的两个第一导电结构150之间的距离不相等，若所述第二导电结构 160与所述第一导电结构150之间介质层过薄时，容易漏电；尤其是当所述沟槽发生严重偏移时，还容易导致第一导电结构150和第二导电结构之间发生桥接，从而导致所形成的半导体器件性能不佳。
在此基础上，本发明提供一种半导体器件的形成方法，在介质层内形成第一沟槽，所述第一沟槽第一区顶部尺寸大于第一区底部尺寸，所述第一沟槽第二区最大尺寸小于第一区底部尺寸，在第一沟槽第二区内形成第一导电结构，在第一沟槽第二区内形成绝缘层，由于通过绝缘层为掩膜形成了所述凹槽，即绝缘层顶部的位置决定了第二导电结构的位置，则第一导电结构和第二导电结构之间的距离大于零，因此，第一导电结构和第二导电结构之间隔离较好。由此可见，通过控制第一区顶部尺寸和所述第一区底部尺寸，能够调整第一导电结构和第二导电结构之间的最小距离，防止第一导电结构和第二导电结构之间漏电。同时，绝缘层覆盖第一导电结构表面，防止第一导电结构与第二导电结构短接，所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图17是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图3和图4，图3为半导体器件的俯视图，图4为图3中切割线 N-N1的截面示意图，提供基底。
本实施例中，所述基底包括相邻的器件区I。
图3中仅示出了所述半导体器件中相邻的两个器件区I，所述器件区I沿轴S2-S3镜像分布。
本实施例中，所述器件区I用于形成静态随机存取存储器。
在其他实施例中，所述器件区用于形成PMOS晶体管或者NMOS晶体管。
所述基底包括半导体衬底200。
所述半导体衬底200的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料，其中硅材料包括单晶硅、多晶硅或非晶硅。所述半导体衬底200 还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料。
本实施例中，所述半导体衬底200的材料为单晶硅。
各所述基底器件区上还具有第一鳍部，且分别位于相邻器件内的第一鳍部相邻。
本实施例中，所述半导体衬底200器件区I上具有第一鳍部201，且分别位于相邻器件区I内的第一鳍部201相邻。
在所述基底上形成第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧。
本实施例中，所述第一栅极结构210横跨相邻器件区I的相邻第一鳍部201，且所述第一栅极结构210覆盖相邻的第一鳍部201部分顶部和侧壁表面；所述源漏掺杂层250位于器件区I的第一栅极结构210两侧的第一鳍部201 内，且相邻器件区I内至少一个源漏掺杂层250相邻。
本实施例中，还包括：在所述衬底200器件区I上形成第二栅极结构220，所述第二栅极结构220横跨第一鳍部201覆盖第一鳍部201部分顶部和侧壁表面；所述源漏掺杂层250还位于第二栅极结构220两侧的第一鳍部201内。
本实施例中，第一鳍部201作为传输晶体管和下拉晶体管的一个鳍部。
在一实施例中，还包括：在相邻器件区Ⅰ第一鳍部201两侧的衬底200 表面形成第二鳍部，所述第二栅极结构220横跨第一鳍部201和第二鳍部，覆盖部分第二鳍部顶部和侧壁表面。所述第二鳍部作为上拉晶体管的鳍部。
在其他实施例中，所述第二鳍部作为其他晶体管的鳍部，所述晶体管为 NMOS晶体管或者PMOS晶体管。
本实施例中，所述第一鳍部201和第二鳍部通过图形化所述半导体衬底 200而形成。在其它实施例中，可以是：在所述半导体衬底200上形成第一鳍部材料层，然后图形化所述第一鳍部材料层，从而形成第一鳍部201和第二鳍部。
本实施例中，第一鳍部201和第二鳍部的材料为单晶硅。在其它实施例中，第一鳍部201的材料为单晶锗硅或者其它半导体材料。
本实施例中，还包括：在所述半导体衬底200上形成隔离层202，所述隔离层202由一器件区I延伸至相邻器件区I，所述隔离层202覆盖第一鳍部201 和第二鳍部的部分侧壁表面。所述隔离层202的材料包括氧化硅。
本实施例中，所述第一栅极结构210和第二栅极结构220包括位于栅介质层和位于栅介质层上的栅极层。所述栅介质层的材料为高K(K大于3.9) 介质材料，所述栅极层的材料为金属，如钨。
所述第一栅极结构210的顶部具有第一栅保护层211。
所述第二栅极结构220的顶部具有第二栅保护层221。
本实施例中，所述介质层230包括第一层间介质层231和第二层间介质层232，所述第一层介质层231覆盖第一栅极结构210和第二栅极结构220侧壁，所述第二层介质层232覆盖第一栅极结构210和第二栅极结构220顶部表面。
所述第一栅极结构210的形成方法包括：在器件区I的衬底200上形成由一器件区延伸至相邻器件区的第一伪栅极结构，所述第一伪栅极结构横跨相邻两个器件区I的第一鳍部201；形成覆盖衬底200、第一鳍部201顶部和侧壁以及伪第一栅极结构侧壁的第一层介质层231，所述第一层介质层231由一器件区I延伸至相邻器件区I；形成第一层介质层231后，去除第一伪栅极结构，在第一层介质层231内形成第一栅开口；在所述第一栅开口内形成所述第一栅极结构210。
本实施例中，形成第一栅极结构210的过程中形成所述第二栅极结构220，所述第二栅极结构220的形成方法包括：在器件区I的衬底200上形成第二伪栅极结构，所述第二伪栅极结构横跨器件区I的第一鳍部201；去除第二伪栅极结构，在第一层介质层231内形成第二栅开口；在所述第二栅开口内形成所述第二栅极结构220。
本实施例中，还包括：形成第一侧墙241和第二侧墙242，第一侧墙241 位于第一栅极结构210的侧壁，第二侧墙242位于第二栅极结构220的侧壁，第一栅极结构210的顶部表面和第一侧墙241的顶部表面齐平，第二栅极结构220的顶部表面和第二侧墙242的顶部表面齐平；所述第一层间介质层231 覆盖第一侧墙241的侧壁和第二侧墙242的侧壁，所述第二层间介质层232 还位于第一侧墙241和第二侧墙242上。
本实施例中，形成第一层介质层231之前，在第一伪栅极结构和第二伪栅极结构两侧的第一鳍部201内形成源漏掺杂层250，所述源漏掺杂层250的形成方法包括：分别在第一伪栅极结构和第二伪栅极结构两侧的第一鳍部201 内形成凹槽；在所述凹槽内外延形成所述源漏掺杂层250。
本实施例中，第一栅极结构210和第二栅极结构220共用源漏。
在其它实施例中，第一栅极结构和第二栅极结构不共用源漏。
在其他实施例中，所述源漏掺杂层250采用离子注入工艺而形成。
其他实施例中，在衬底200上形成横跨第一鳍部201的第一栅极结构210；形成第一栅极结构210后，在第一栅极结构210两侧的第一鳍部201内形成源漏掺杂层250。
形成第一栅极结构210和第二栅极结构220后，在所述半导体衬底200 表面形成由一器件区延伸至相邻器件区的第二层介质层232。
所述第二层介质层232用于层间隔离。
所述第二层介质层232覆盖隔离层202表面、第一鳍部201表面、第一栅极结构210顶部表面、第二栅极结构220顶部表面和源漏掺杂层250顶部和侧壁表面。
所述第一层介质层231或第二层介质层232的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在介质层内形成暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括第二区和位于第二区表面的第一区，所述第一区顶部尺寸大于所述第一区底部尺寸，所述第二区最大尺寸小于所述第一区底部尺寸，所述第一区侧壁倾斜，所述第一区侧壁与基底表面之间的夹角为第一角度b，所述第一角度b为钝角。
参考图5，在介质层230内形成初始第一沟槽260，所述初始第一沟槽260 暴露出源漏掺杂层250。
本实施例中，所述初始第一沟槽260暴露出源漏掺杂层250部分顶部表面和部分侧壁表面，所述初始第一沟槽260贯穿第一层介质层231和第二层介质层232，还暴露出隔离层202部分顶部表面。
所述初始第一沟槽260为后续形成第一沟槽提供空间。
所述初始第一沟槽260侧壁与半导体衬底200表面之间的角度为第二角度a。
所述第二角度a的角度为90度～115度。
本实施例中，所述第二角度为90度，所述初始第一沟槽260侧壁平行于基底法线延伸方向。
其他实施例中，所述第二角度a为钝角，所述初始第一沟槽260侧壁倾斜。
在一实施例中，所述第一角度b与第二角度a相等，所述第一沟槽第二区侧壁与第一沟槽第二区侧壁平行。
所述第一沟槽的形成方法包括：对介质层进行第一刻蚀，在介质层内形成第一沟槽，所述第一沟槽侧壁倾斜，所述第一沟槽侧壁与基底表面之间的角度为第一角度。
所述第一刻蚀的工艺包括：干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的气体包括CF4和CH3F，CF4的流量为20sccm～200sccm，CH3F的流量为20sccm～50sccm，源射频功率为200瓦～500瓦，腔室压强为1torr～10torr。
控制刻蚀气体的比例，能够使得所刻蚀的介质层侧壁发生倾斜，使得所形成的第一沟槽侧壁倾斜。
在其他实施例中，所述第二角度a小于第一角度b，所述第一沟槽第二区侧壁与第一沟槽第二区侧壁不平行。
本实施例中，所述第二角度a的角度为90度，所述第一沟槽第二区侧壁平行于基底法线延伸方向。
参考图6、图7和图8，图6与图5剖面方向一致，图7为半导体器件的俯视图，图8为沿图7中A-A1方向的剖面图，在初始第一沟槽260内形成初始第一导电结构270，所述初始第一导电结构270顶部表面和介质层230顶部表面齐平。
所述初始第一导电结构270覆盖部分源漏掺杂层250顶部和侧壁。
所述初始第一导电结构270为后续形成第一导电结构提供材料。
形成所述初始第一导电结构270的方法包括：在初始第一沟槽260内和介质层230上形成初始第一导电材料层(未图示)；平坦化所述初始第一导电材料层，直至暴露出介质层230顶部表面，在初始第一沟槽260内形成所述初始第一导电结构270。
所述初始第一导电结构270的材料包括：为金属，如钨、钴、钛或镍。
本实施例中，所述初始第一导电结构270的材料为钨。
形成初始第一导电材料层的工艺为沉积工艺，如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
参考图9和图10，图9与图6剖面方向一致，图10与图8剖面方向一致，形成初始第一导电结构270后，回刻蚀去除部分所述初始第一导电结构270，形成第一导电结构271，所述第一导电结构271顶部表面低于介质层230顶部表面。
第一导电结构271暴露出来的初始第一沟槽为初始第一沟槽顶部区262。
形成第一导电结构271过程中，形成初始第一沟槽顶部区262，所述初始第一沟槽顶部区262位于第一导电结构271上。
回刻蚀去除部分所述初始第一导电结构270的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
本实施例中，回刻蚀去除部分所述初始第一导电结构270的工艺为干法刻蚀工艺。
所述初始第一沟槽260包括顶部区和位于顶部区底部的底部区。
所述初始第一沟槽顶部区262为后续形成第一沟槽第一区提供空间，
所述初始第一沟槽底部区为第一沟槽第二区提供空间。
所述第一导电结构271位于初始第一沟槽270底部区内，即位于第一沟槽第二区内。
参考图11和图12，图11与图9剖面方向一致，图12与图10剖面方向一致，形成第一导电结构271后，对初始第一沟槽底顶部区262两侧的介质层230顶部和侧壁进行第二刻蚀，使得初始第一沟槽顶部区262侧壁倾斜，形成第一沟槽第一区263。
所述第一沟槽第一区263底部表面与第一导电结构271顶部表面齐平，所述第一沟槽第一区263侧壁与基底表面之间的角度为第一角度b，所述第一角度b大于所述第二角度a，所述第一沟槽第一区263顶部尺寸大于所述第一沟槽第一区263底部尺寸。
所述第一角度b的角度为95度到115度。
所述初始第一沟槽260底部区即为第一沟槽第二区，所述第一导电结构 271位于第一沟槽第二区内。
所述第一沟槽第一区263和第一沟槽第二区共同沟槽第一沟槽。
所述第二刻蚀的工艺包括：干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的气体包括NH3气体和NF3气体，NH3气体的流量为10sccm～500sccm， NF3气体的流量为3sccm～60sccm，源射频功率为15瓦～50瓦，腔室压强为 1torr～10torr。
控制刻蚀气体的比例，能够使得所刻蚀的介质层侧壁发生倾斜，使得所形成的第一沟槽第一区侧壁倾斜。控制NH3气体和NF3气体的比例，能够使得所述刻蚀气体对第一导电结构和介质层的刻蚀选择比，能够减小对第一导电结构的损伤。
所述相邻第一沟槽第一区263之间的距离为60nm～80nm。
后续在第一沟槽第一区内形成绝缘层，相邻器件区相邻第一沟槽第一区 263之间的距离决定了相邻器件区相邻绝缘层之间的距离。由于通过绝缘层为掩膜形成了所述凹槽，即绝缘层顶部的位置决定了第二导电结构的位置，相邻器件区相邻绝缘层之间的距离决定了后续形成第二导电结构的尺寸，距离过短，第二导电结构尺寸较小，无法满足器件需求；距离过大，器件整体尺寸较大，不利于器件微小化发展趋势。
所述第一沟槽第一区顶部尺寸与所述第一沟槽第一区底部尺寸的差为 5nm～10nm。
所述第一沟槽第一区263边缘与同一侧的所述第一沟槽第二区边缘的距离为3nm～8nm。
所述第一沟槽第一区263边缘与同一侧的所述第一沟槽第二区边缘的距离，决定了所述绝缘层边缘与同一侧的所述第一导电结构边缘的距离，即决定了后续形成的第二导电结构与第一导电结构271之间的距离。
由于相邻第一沟槽第二区之间的尺寸一定，所述第一沟槽第一区263尺寸与所述第一沟槽第二区尺寸的差过大，则第一沟槽第一区263尺寸较大，位于第一沟槽之间的介质层的尺寸较小，位于相邻第一沟槽之间的介质层内的第二导电结构尺寸过小，所形成的半导体器件的性能不佳；所述第一沟槽第一区263尺寸与所述第一沟槽第二区尺寸的差过小，第一沟槽第一区边缘与同一侧的所述第一沟槽第二区边缘的距离较小，后续形成的第一导电结构和第二导电结构之间的介质层的厚度较小，第一导电结构和第二导电结构之间的介质层230容易被击穿，从而导致第一导电结构和第二导电结构之间发生漏电。
所述第一沟槽第一区的深度与第一沟槽的深度的比例为1:4～1:3。
所述第一沟槽第一区263的深度为200nm～350nm。
所述第一沟槽第一区263内后续形成绝缘层，所述第一沟槽第一区263 的深度决定了后续形成的绝缘层的厚度，所述绝缘层厚度过薄，绝缘效果有限，第一导电结构容易与第二导电结构之间发生漏电；第一沟槽第一区263 的深度过高，则第一导电结构尺寸过小，所形成的半导体器件性能不佳。
在一实施例中，所述第二角度a小于第一角度b；所述第一沟槽的形成方法包括：在介质层内形成初始第一沟槽，所述初始第一沟槽暴露出源漏掺杂层，所述初始第一沟槽侧壁与基底表面之间的角度为第二角度；在所述初始第一沟槽内形成保护层，所述保护层顶部表面低于介质层顶部表面，所述保护层暴露出来的初始第一沟槽为初始第一沟槽顶部区；形成保护层后，对初始第一沟槽顶部区两侧的介质层顶部和侧壁进行第三刻蚀，使得初始第一沟槽顶部区侧壁倾斜，形成第一沟槽第一区，所述第一沟槽第一区底部表面与保护层顶部表面齐平，所述第一沟槽第一区侧壁与基底表面之间的角度为第一角度，所述第一角度大于所述第二角度，所述第一区顶部尺寸大于所述第一区底部尺寸；形成第一沟槽第一区后，去除保护层，形成第一沟槽第二区。
所述保护层的材料包括：有机材料。
所述保护层的形成方法包括：在初始第一沟槽内和介质层上形成初始保护材料层；平坦化所述初始保护材料层，直至暴露出介质层表面，形成初始保护层；回刻蚀去除部分初始保护层，形成所述保护层。
参考图13和图14，图13与图11剖面方向一致，图14与图12剖面方向一致，在第一沟槽第一区263内形成绝缘层203，所述绝缘层203覆盖第一导电结构271，所述绝缘层203顶部表面和介质层230顶部表面齐平。
所述绝缘层203侧壁倾斜，所述绝缘层203侧壁与半导体衬底200法线方向之间的夹角为第一角度，所述第一角度为钝角，所述第一角度的角度为5 度到30度。
所述绝缘层203顶部尺寸大于底部尺寸。
所述相邻绝缘层203之间的距离为60nm～80nm。
所述绝缘层203边缘与同一侧的所述第一导电结构边缘的距离为 3nm～8nm。
所述绝缘层203材料和介质层230材料不同，相邻器件区的至少一个绝缘层203相邻。
所述绝缘层203的材料包括：碳化硅、氮碳化硅或碳氧化硅。
所述绝缘层203的形成方法包括：形成第一导电结构270后，在第一沟槽第一区263内和介质层230表面形成初始绝缘层(未图示)；平坦化所述初始绝缘层，直至暴露出介质层230顶部表面，在第一沟槽第一区263内形成所述绝缘层203。
所述绝缘层203材料和介质层材料不同，在后续刻蚀介质层230形成凹槽的过程中，选择对介质层和绝缘层刻蚀选择比大的气体，能够保护绝缘层下方的介质层，确保第一导电结构271与后续凹槽内形成的第二导电结构之间的最小距离大于零。
本实施例中，所述绝缘层203的材料为碳化硅。
所述绝缘层203覆盖第一导电结构271顶部表面，防止第一导电结构271 和后续形成的第二导电结构之间短接。
形成绝缘层203后，在相邻绝缘层203之间的介质层230内形成第二导电结构，所述第二导电结构与第一栅极结构210相连接。
参考图15和图16，图15与图13剖面方向一致，图16与图14剖面方向一致，在介质层230和绝缘层203上形成掩膜层204，所述掩膜层204暴露出部分介质层230表面；以所述掩膜层204和绝缘层203为掩膜，刻蚀介质层 230，在介质层内形成凹槽280。
所述凹槽280暴露出第一栅极结构210部分顶部表面。
具体为，刻蚀相邻第一沟槽顶部区261边缘之间的第二层介质层232，直至暴露出第一栅极结构210顶部表面，在相邻第一沟槽顶部区261之间第二层介质层232内形成凹槽280。
所述凹槽280为后续形成第二导电结构提供空间。
参考图17，图17与图16剖面方向一致，在所述凹槽280内形成第二导电结构290，所述第二导电结构290与第一栅极结构210相连接。
所述第二导电结构290覆盖部分第一栅极结构210顶部表面和侧壁表面。
形成第二导电结构290之前，还包括：去除凹槽280暴露出的第一栅极结构210顶部的第一栅保护层211。
所述第二导电结构290的形成方法包括：在所述凹槽280内和介质层230 上形成第二导电材料层(未图示)；平坦化所述第二导电材料层，直至露出介质层230顶部表面，在凹槽280内形成所述第二导电结构290。
所述第二导电结构290的材料为金属，如钨、钴、钛或镍。
本实施例中，所述第二导电结构290的材料为钨。
形成第二导电材料层的工艺为沉积工艺，如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在第一沟槽第一区263内形成绝缘层203，在第一沟槽第二区内形成第一导电结构271，第一沟槽第一区263顶部尺寸大于底部尺寸，第一沟槽第二区最大尺寸小于第一沟槽第一区263底部尺寸，则第一导电结构271尺寸小于绝缘层203顶部尺寸。由于通过绝缘层203为掩膜形成了所述凹槽，即绝缘层203顶部的位置决定了第二导电结构290的位置，则第一导电结构271和第二导电结构290之间的距离大于零，因此，第一导电结构271和第二导电结构290之间隔离较好。由此可见，通过控制第一沟槽第一区263顶部尺寸和所述第一沟槽第一区263底部尺寸，能够调整第一导电结构271和第二导电结构290之间的最小距离，防止第一导电结构271和第二导电结构290之间漏电。同时，所述绝缘层203覆盖第一导电结构271顶部表面，能防止第一导电结构271和第二导电结构290之间短接。综上，使得半导体器件的性能得到提升。
本发明还提供一种采用上述任一项方法所形成的半导体器件，参考图17，包括：半导体衬底200；位于所述半导体衬底200上的第一栅极结构210和源漏掺杂层250，所述源漏掺杂层250位于第一栅极结构210两侧；位于所述半导体衬底200表面的介质层230，所述介质层230覆盖源漏掺杂层250；位于介质层230内暴露出源漏掺杂层250的第一沟槽，所述第一沟槽包括第二区和位于第二区上的第一区，所述第一区顶部尺寸大于所述第一区底部尺寸，所述第二区最大尺寸小于所述第一区底部尺寸，所述第一区侧壁倾斜，所述第一区侧壁与半导体衬底法线方向之间的夹角为第一角度，所述第一角度为钝角；位于第一沟槽第二区内的第一导电结构271；位于第一沟槽第一区内的绝缘层203，所述绝缘层203材料和介质层230材料不同；位于绝缘层203之间的介质层230内的第二导电结构290，所述第二导电结构290与第一栅极结构210相连接。
所述半导体衬底200参照前述实施例的内容，不再详述。
所述第一导电结构271的结构和位置参考前述实施例的内容，不再详述。
所述第二导电结构290的材料和位置参考前述实施例的内容，不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧；
在所述基底表面形成介质层，所述介质层覆盖源漏掺杂层；
在介质层内形成暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括第二区和位于第二区上的第一区，所述第一区顶部尺寸大于所述第一区底部尺寸，所述第二区最大尺寸小于等于所述第一区底部尺寸，所述第一区侧壁倾斜，所述第一区侧壁与基底表面之间的夹角为第一角度，所述第一角度为钝角；在第一沟槽第二区内形成第一导电结构；
形成第一导电结构后，在第一沟槽第一区内形成绝缘层，所述绝缘层材料和介质层材料不同；
以绝缘层为掩膜，在介质层内形成暴露出第一栅极结构的凹槽；
在所述凹槽内形成第二导电结构。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述介质层的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述绝缘层的材料包括：碳化硅、氮碳化硅或碳氧化硅。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述相邻绝缘层之间的最小距离为60nm～80nm。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层边缘与同一侧的所述第一导电结构边缘的距离为3nm～8nm。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽第一区顶部尺寸与所述第一沟槽第一区底部尺寸的差为5nm～10nm。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽第一区的深度与第一沟槽的深度的比例为1:4～1:3。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述第一沟槽第一区的深度为200nm～350nm。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽第二区侧壁与基底表面之间的角度为第二角度，所述第二角度小于等于第一角度。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第一角度的角度为95度到115度。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第二角度的角度为90度～115度。
12.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第一角度与第二角度相等；所述第一沟槽的形成方法包括：对介质层进行第一刻蚀，在介质层内形成第一沟槽，所述第一沟槽侧壁倾斜，所述第一沟槽侧壁与基底表面之间的角度为第一角度。
13.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第二角度小于第一角度；所述第一沟槽和第一导电结构的形成方法包括：在介质层内形成初始第一沟槽，所述初始第一沟槽暴露出源漏掺杂层，所述初始第一沟槽侧壁与基底表面之间的角度为第二角度；在所述初始第一沟槽内形成第一导电结构，所述第一导电结构顶部表面低于介质层顶部表面，第一导电结构暴露出来的初始第一沟槽为初始第一沟槽顶部区；形成第一导电结构后，对初始第一沟槽顶部区两侧的介质层顶部和侧壁进行第二刻蚀，使得初始第一沟槽顶部区侧壁倾斜，形成第一沟槽第一区，所述第一沟槽第一区底部表面与第一导电结构顶部表面齐平，所述第一沟槽第一区侧壁与基底表面之间的角度为第一角度，所述第一角度大于所述第二角度，所述第一区顶部尺寸大于所述第一区底部尺寸。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述第一导电结构的形成方法包括：在初始第一沟槽内和介质层上形成初始第一导电材料层；平坦化所述初始第一导电材料层，在初始第一沟槽内形成初始第一导电结构；回刻蚀去除部分所述初始第一导电结构，形成所述第一导电结构。
15.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第二角度小于第一角度；所述第一沟槽的形成方法包括：在介质层内形成初始第一沟槽，所述初始第一沟槽暴露出源漏掺杂层，所述初始第一沟槽侧壁与基底表面之间的角度为第二角度；在所述初始第一沟槽内形成保护层，所述保护层顶部表面低于介质层顶部表面，所述保护层暴露出来的初始第一沟槽为初始第一沟槽顶部区；形成保护层后，对初始第一沟槽顶部区两侧的介质层顶部和侧壁进行第三刻蚀，使得初始第一沟槽顶部区侧壁倾斜，形成第一沟槽第一区，所述第一沟槽第一区底部表面与保护层顶部表面齐平，所述第一沟槽第一区侧壁与基底表面之间的角度为第一角度，所述第一角度大于所述第二角度，所述第一区顶部尺寸大于所述第一区底部尺寸；形成第一沟槽第一区后，去除保护层，形成第一沟槽第二区。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述保护层的材料包括：有机材料。
17.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述保护层的形成方法包括：在初始第一沟槽内和介质层上形成初始保护材料层；平坦化所述初始保护材料层，直至暴露出介质层表面，形成初始保护层；回刻蚀去除部分初始保护层，形成所述保护层。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底包括相邻的器件区，各所述基底器件区上还具有第一鳍部，且分别位于相邻器件区内的第一鳍部相邻；所述第一栅极结构横跨相邻器件区，且所述第一栅极结构覆盖相邻的第一鳍部部分顶部和侧壁表面；所述源漏掺杂层位于器件区的第一栅极结构两侧的第一鳍部内。
19.一种采用权利要求1至18任一项方法所形成的半导体器件，其特征在于，包括：
基底；
位于所述基底上的第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧；
位于所述基底表面的介质层，所述介质层覆盖源漏掺杂层；
位于介质层内暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括第二区和位于第二区上的第一区，所述第一区顶部尺寸大于所述第一区底部尺寸，所述第二区最大尺寸小于所述第一区底部尺寸，所述第一区侧壁倾斜，所述第一区侧壁与基底表面之间的夹角为第一角度，所述第一角度为钝角；
位于第一沟槽第二区内的第一导电结构；
位于第一沟槽第一区内的绝缘层，所述绝缘层材料和介质层材料不同；
位于绝缘层之间的介质层内的第二导电结构，所述第二导电结构与第一栅极结构相连接。
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