JP4346782B2 - 半導体素子のコンタクトパッド形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子に関し、特にコンタクトパッド形成時に工程マージンを十分に確保し、工程が単純化された半導体素子のコンタクトパッド形成方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化に従ってサブミクロン以下の微細パターンが要求され、これを実現するための研究が進められている。
【０００３】
特に、セルトランジスタでビットラインとドレインとを電気的に連結するためのビットラインコンタクトと、ストレージノードとソースとを連結するためのストレージノードコンタクトとの形成において、アラインマージンを確保するために使用されるコンタクトパッドの形成では、０．１μｍ程度の微細パターンが要求されているが、フォトリソグラフィ工程の限界のため難しい問題となっている。
【０００４】
以下、 添付図面を基に従来技術の半導体素子のコンタクトパッド形成方法について説明する。
図１は、従来技術の半導体素子のレイアウト図であり、図２ａ、図２ｂ、図３ａ、図３ｂは図１のＡ−Ａ’線におけるコンタクトパッド形成方法を説明するための工程断面図である。
【０００５】
従来技術のコンタクトパッド形成工程は、異方性エピタキシャル成長を用いたもので、図１に示すように、素子隔離領域１３に形成されたフィールド酸化膜により区画される活性領域１２と、活性領域１２の短軸方向に配置されるワードライン１１とが設けられる。そして、ワードライン１１の両側の活性領域にはコンタクトパッド１４が形成され、一方のコンタクトパッド１４にはビットラインコンタクト１５が形成され、他方のコンタクトパッド１４にはストレージノードコンタクト１６が形成される。
【０００６】
このような平面構成を有する半導体メモリ素子のコンタクトパッド形成工程を図１のＡ−Ａ’線における断面構成を示す図２ａ、図２ｂ、図３ａ、図３ｂに基づいて説明する。
【０００７】
まず、図２ａに示すように、半導体基板１の素子隔離領域にフィールド酸化膜２を形成して活性領域を定義する。
そして、所定の間隔で複数個のワードライン１１を形成し、ワードライン１１の側面および上面を覆う側壁絶縁層３を形成する。
【０００８】
側壁絶縁層３を形成する前に低濃度のイオン注入工程を行い、側壁絶縁層３を形成した後、高濃度のイオン注入工程を行ってワードライン１１両側の半導体基板１の表面内にソース／ドレイン領域（図示しない）を形成する。
【０００９】
次いで、図２ｂに示すように、異方性エピタキシャル成長工程でワードライン１１の両側に露出している半導体基板１を選択的に成長させて、コンタクトパッド１４を形成する。
【００１０】
ここで、コンタクトパッド１４を形成するための工程として異方性エピタキシャル成長工程を採択する理由は、シリコン層を等方性で成長させた場合には、シリコン層の側面成長により、隣接するコンタクトパッド１４が接合される場合が生じるためである。
【００１１】
そして、図３ａに示すように、全面に層間絶縁層４を形成し、その層間絶縁層４にビットラインコンタクトパッドを選択的にオープンさせ、フラグ層およびビットライン５を形成する。
【００１２】
次いで、図３ｂに示すように、ビットライン５を含む全面に新たな層間絶縁層６を形成し、その層間絶縁層６にストレージノードコンタクトパッドを選択的にオープンさせ、プラグ層およびストレージノード７を形成する。
【００１３】
異方性エピタキシャル成長によるコンタクトパッド形成とは異なる方法の一つとして、フラグ層の形成前に、ワードラインの間にポリシリコンを満たし、コンタクトパッド領域のみのポリシリコンが残るようにポリシリコンの一部を選択的に除去する方法がある。しかし、この方法では工程が複雑であり効率的ではない。
【００１４】
【発明が解決しようとする課題】
従来技術のコンタクトパッド形成方法は次のような問題があった。
異方性エピタキシャル成長のために使用する装備の真空度は１．０Ｅ９〜１．０Ｅ１０Ｔｏｒｒ程度に維持されるべきであるが、これは装備および工程の維持管理面で一般的なエピタキシャル成長に比べて不利である。
【００１５】
そして、ＣＯＢ構造のＤＲＡＭでは、ビットラインはセルの活性領域上を通らず、隣接する活性領域間を通る。この際、ビットラインが活性領域と連結されるためには、活性領域上に形成されるコンタクトパッドがビットラインの形成位置まで拡張される必要がある。
【００１６】
したがって、異方性エピタキシャル成長時には、コンタクトパッドの拡張を考慮して工程を行わなければならない。そのため、工程および素子の構造は複雑となる。
【００１７】
本発明はこのような従来技術の問題を解決するために成されたもので、その目的は、コンタクトパッド形成時に工程マージンを十分に確保し、工程が単純化された半導体素子のコンタクトパッド形成方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために請求項１に記載の発明による半道体素子のコンタクトパッド形成方法は、半導体基板に素子隔離層を形成して活性領域を定義する段階と；前記活性領域を横切る複数個のワードラインを形成する段階と；全面に絶縁層を形成し、活性領域上のストレージノードコンタクト領域、ビットラインコンタクト領域及びビットラインコンタクト領域に接する素子隔離層上の絶縁層を選択的に除去してエピタキシャル成長遮断層を形成する段階と；前記エピタキシャル成長遮断層をマスクとして用いてエピタキシャル成長工程を行い、ストレージノードコンタクトパッドを形成するとともに、ビットラインコンタクト領域で成長したエピタキシャル層が素子隔離層上の一部に側面拡大成長するようにしてビットラインコンタクトパッドを形成する段階とを備え、前記エピタキシャル成長遮断層は、第１方向の一側面と一側面とは反対の他側面が活性領域と素子隔離領域との境界に配置され、第１方向に直交する第２方向の一側面と一側面とは反対の他側面がワードラインに接するように形成されることを要旨とする。
【００１９】
請求項２に記載の発明は、コンタクトパッドは等方性エピタキシャル成長工程により形成されることを要旨とする。
【００２０】
請求項３に記載の発明による半導体素子のコンタクトパッド形成方法は、セル領域および周辺回路領域を含む半導体基板の素子隔離領域にＳＴＩ（Shallow Trench Isolation)工程で素子隔離層を形成し、活性領域を区画する段階と；前記活性領域を横切るワードラインを形成する段階と；前記ワードラインが形成された全面に第１絶縁層を形成し、周辺回路領域にフォトマスク層を形成し、エッチバックしてセル領域のワードライン両側面にゲート側壁を形成する段階と；全面に第２絶縁層および第３絶縁層を形成し、第３絶縁層を平坦化する段階と；ビットラインコンタクト部分およびそれと接した拡大成長領域、及びストレージノードコンタクト部分を除いた第３絶縁層上にフォトマスク層を形成し、フォトマスク層から露出された第３絶縁層を選択的に食刻してエピタキシャル成長遮断層を形成する段階と；前記エピタキシャル成長遮断層を用いて等方性エピタキシャル成長を進行し、コンタクトパッドを形成する段階と備え、前記エピタキシャル成長時、ビットラインコンタクト領域のエピタキシャル成長層がある一方に側面拡大成長することによりエピタキシャル成長層の一部分が素子隔離層上に位置し、前記エピタキシャル成長遮断層は、第１方向の一側面と一側面とは反対の他側面が活性領域と素子隔離領域との境界に配置され、第１方向に直交する第２方向の一側面と一側面とは反対の他側面がワードラインに接するように形成されることを要旨とする。
【００２１】
請求項４に記載の発明は、エピタキシャル成長は７８０〜９００℃の温度、２０〜１００Ｔｏｒｒの圧力で１００〜１０００sccmのＤＣＳ、１００〜５００sccmのＨＣｌ、１０〜４０slmのＨ2ガスを使用して進行することを要旨とする。
【００２３】
【発明の実施の形態】
以下、添付図面を参照して本発明の一実施形態の半導体素子のコンタクトパッド形成について詳細に説明する。
【００２４】
図４ａ〜図４ｃ、図５ａ〜図５ｃ、図６ａ〜図６ｃ、図７ａ〜図７ｃ、図８ａ〜図８ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図である（各図において周辺回路領域は図示しない）。
【００２５】
図４ｂ、図５ｂ、図６ｂ、図７ｂ、図８ｂは図４ａ、図５ａ、図６ａ、図７ａ、図８ａのレイアウト図におけるＢ−Ｂ’線の断面構成図であり、図４ｃ、図５ｃ、図６ｃ、図７ｃ、図８ｃは図４ａ、図５ａ、図６ａ、図７ａ、図８ａのレイアウト図におけるＣ−Ｃ’線の断面構成図である。
【００２６】
本発明の一実施形態におけるコンタクトパッド形成工程は、まず、図４ａ〜図４ｃに示すように、半導体基板３１を素子隔離領域３０１と活性領域３００に区画し、素子隔離領域３０１にＳＴＩ（Shallow Trench Isolation)工程で素子隔離層３２を形成する。
【００２７】
素子隔離層３２は、素子隔離領域３０１を一定の深さで食刻してトレンチを形成し、全面にＣＶＤ工程で酸化膜を蒸着により形成した後、ＣＭＰ(Chemical Mechanical Polishing)工程でその酸化膜を平坦化させることにより形成される。
【００２８】
そして、図５ａ〜図５ｃに示すように、活性領域３００の短軸方向に横切るワードライン３３を形成する。ワードライン３３は、素子隔離層３２が形成された半導体基板３１の全面にゲート酸化膜３３ａ、導電膜３３ｂ、キャッピング層３３ｃを順に形成した後、フォトリソグラフィ工程でそれらの層を選択的に食刻することにより形成される。
【００２９】
導電膜３３ｂはバリア層を含み、周辺回路領域には動作電圧の大きい素子を形成するためのゲート電極層が形成される。
以後、図示はしないが、セル領域のゲート電極層の両側における半導体基板３１の表面内にソース／ドレインを形成するための不純物注入工程が行われる。
【００３０】
次いで、図６ａ，図６ｂ、図６ｃに示すように、ワードライン３３が形成された全面に側壁形成用絶縁層としての第１絶縁層３４を形成する。そして、周辺回路領域の第１絶縁層３４上にフォトマスク層（図示しない）を形成し、エッチバックしてセル領域のワードライン３３両側面にゲート側壁３４ａを形成する。次いで、ゲート側壁３４ａが形成されたセル領域および周辺回路領域の全面に第２絶縁層３５を形成する。第２絶縁層３５は窒化膜を使用する。
【００３１】
そして、第２絶縁層３５上にＣＶＤ工程で酸化膜を蒸着により形成して、第３絶縁層３６を形成する。第３絶縁層３６は蒸着後、セル領域の第２絶縁層３５が露出しない程度に平坦化される。平坦化工程はＣＭＰ工程で行う。
【００３２】
そして、図７ａ、図７ｂ、図７ｃに示すように、ビットラインコンタクト部分Iそしてストレージノードコンタクト部分IIを除いた第３絶縁層３６上にフォトマスク層（図示しない）を形成し、露出された第３絶縁層３６を選択的に食刻する。
【００３３】
第３絶縁層３６の食刻工程は、その下部の第２絶縁層３５との高い食刻選択比を利用してセルフアラインコンタクト（ＳＡＣ）工程で行う。
このような選択的食刻工程に後続するエピタキシャル成長時に側面拡大成長を押さえる抑制層が形成される。抑制層、即ちエピタキシャル成長遮断層３７は図６ａでＲ１、Ｒ２、Ｒ３、Ｒ４部分に形成される。
【００３４】
ここで、エピタキシャル成長時にストレージノードコンタクト部分IIでは、Ｒ１、Ｒ２部分のエピタキシャル成長遮断層３７とワードライン３３が側面拡大成長抑制層として作用する。
【００３５】
そして、ビットラインコンタクト部分Iでは、Ｒ３、Ｒ４部分のエピタキシャル成長遮断層３７とワードライン３３が側面拡大成長抑制層として作用する。
ビットラインコンタクト部分Iで活性領域３００を除いた部分は、ビットラインが活性領域３００上を通らず、隣接する活性領域３００間を通る場合、ビットラインコンタクトが良好に形成されるようにエピタキシャル層が側面拡大成長する部分である。
【００３６】
エピタキシャル成長遮断層３７は、第１方向の一側面とその一側面と反対の他側面が活性領域３００と素子隔離領域３０１との境界に配列され、第１方向に直交する第２方向の一側面とその一側面の反対の他側面がワードライン３３に接するようにして形成される。
【００３７】
すなわち、ビットラインがコンタクトされる部分を除き、ワードライン３３の通らない活性領域３００に接するようにして素子隔離層３２上にはエピタキシャル成長遮断層３７が形成される。
【００３８】
続いて、図８ａ、図８ｂ、図８ｃに示すように、エピタキシャル成長遮断層３７を用いて選択的に一般的な等方性エピタキシャル成長を進行し、コンタクトパッド３８を形成する。
【００３９】
この際、エピタキシャル成長工程は７８０〜９００℃の温度、２０〜１００Ｔｏｒｒの圧力で行われ、１００〜１０００sccmのＤＣＳ、１００〜５００sccmのＨＣｌ、１０〜４０slmのＨ2ガスを使用する。
【００４０】
そして、エピタキシャル成長時、ビットラインコンタクト領域のエピタキシャル成長層はある一方に側面拡大成長し、図９に示すように、エピタキシャル成長層の一部分が素子隔離層３２上に位置する。そして、コンタクトパッド３８の形成が完了すると、周辺回路部のゲート電極の両側面にゲート側壁３９を形成し、イオン注入工程を行ってソース／ドレイン（図示しない）を形成する。
【００４１】
次いで、ストレージノードおよびビットライン形成工程を行う。
ここで、ビットラインはビットライン活性領域３００上ではなく、隣接する活性領域３００間の領域に、ワードライン３３と平行に形成される。そして、ビットラインの一部はコンタクトパッドの側面拡大成長部分（図８ａのア、図９のカ部分）上を通る。
【００４２】
図９のサ部分は実際にエピタキシャル成長が起こる部分である。
図９は図８ａのＤ−Ｄ’線における断面でのコンタクトパッド拡張原理を示す断面構成図である。
【００４３】
ビットラインを形成する前にシリサイド工程を行って、周辺回路部の活性領域とセル領域のコンタクトパッド部分にメタルシリサイドを選択的に形成してもよい。この工程は、周辺回路部で金属配線と活性領域間のコンタクト抵抗を減少させ、セル領域でコンタクトパッドと金属配線間のコンタクト抵抗を減少させる。
【００４４】
本発明の一実施形態の半導体素子のコンタクトパッド形成方法では、ストレージノードコンタクト部分とビットラインコンタクト部分のパッドを同時に形成することができる。更に、最初に区画された活性領域ではビットラインとコンタクトできないコンタクトパッドは、エピタキシャル成長時、側面拡大成長することにより、ビットラインとコンタクトすることができる。
【００４５】
【発明の効果】
上述した本発明による半導体素子のコンタクトパッド形成方法は次のような効果がある。
【００４６】
請求項１および４は、シリコンエピタキシャル成長技術を４ギガ以上の高集積素子に適用してコンタクトパッドを形成するので、工程数を減少させことができる。
【００４７】
請求項２および５は、工程条件が複雑な異方性エピタキシャル成長でない等方性エピタキシャル成長工程を行い、装備の維持管理および量産適用可能性面で有利である。
【００４８】
請求項３および６は、セルフアライン工程でコンタクトパッドを形成するので、コンタクトサイズ減少による抵抗増加の問題を回避することができる。
【図面の簡単な説明】
【図１】 従来技術の半導体素子のレイアウト図
【図２】 ａ、ｂは図１のＡ−Ａ’線におけるコンタクトパッド形成方法を説明するための工程断面図
【図３】 ａ、ｂは図１のＡ−Ａ’線におけるコンタクトパッド形成方法を説明するための工程断面図
【図４】 ａ〜ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図
【図５】 ａ〜ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図
【図６】 ａ〜ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図
【図７】 ａ〜ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図
【図８】 ａ〜ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図
【図９】 図８ａのＤ−Ｄ’線における断面でのコンタクトパッドの拡張原理を示す断面構成図
【符号の説明】
３００：活性領域 ３０１：素子隔離領域
３１：半導体基板 ３２：素子隔離層
３３：ワードライン ３３ａ：ゲート酸化膜
３３ｂ：導電膜 ３３ｃ：キャッピング層
３４：第１絶縁層 ３５：第２絶縁層
３６：第３絶縁層 ３７：エピタキシャル成長遮断層
３８：コンタクトパッド
【発明の属する技術分野】
本発明は半導体素子に関し、特にコンタクトパッド形成時に工程マージンを十分に確保し、工程が単純化された半導体素子のコンタクトパッド形成方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化に従ってサブミクロン以下の微細パターンが要求され、これを実現するための研究が進められている。
【０００３】
特に、セルトランジスタでビットラインとドレインとを電気的に連結するためのビットラインコンタクトと、ストレージノードとソースとを連結するためのストレージノードコンタクトとの形成において、アラインマージンを確保するために使用されるコンタクトパッドの形成では、０．１μｍ程度の微細パターンが要求されているが、フォトリソグラフィ工程の限界のため難しい問題となっている。
【０００４】
以下、 添付図面を基に従来技術の半導体素子のコンタクトパッド形成方法について説明する。
図１は、従来技術の半導体素子のレイアウト図であり、図２ａ、図２ｂ、図３ａ、図３ｂは図１のＡ−Ａ’線におけるコンタクトパッド形成方法を説明するための工程断面図である。
【０００５】
従来技術のコンタクトパッド形成工程は、異方性エピタキシャル成長を用いたもので、図１に示すように、素子隔離領域１３に形成されたフィールド酸化膜により区画される活性領域１２と、活性領域１２の短軸方向に配置されるワードライン１１とが設けられる。そして、ワードライン１１の両側の活性領域にはコンタクトパッド１４が形成され、一方のコンタクトパッド１４にはビットラインコンタクト１５が形成され、他方のコンタクトパッド１４にはストレージノードコンタクト１６が形成される。
【０００６】
このような平面構成を有する半導体メモリ素子のコンタクトパッド形成工程を図１のＡ−Ａ’線における断面構成を示す図２ａ、図２ｂ、図３ａ、図３ｂに基づいて説明する。
【０００７】
まず、図２ａに示すように、半導体基板１の素子隔離領域にフィールド酸化膜２を形成して活性領域を定義する。
そして、所定の間隔で複数個のワードライン１１を形成し、ワードライン１１の側面および上面を覆う側壁絶縁層３を形成する。
【０００８】
側壁絶縁層３を形成する前に低濃度のイオン注入工程を行い、側壁絶縁層３を形成した後、高濃度のイオン注入工程を行ってワードライン１１両側の半導体基板１の表面内にソース／ドレイン領域（図示しない）を形成する。
【０００９】
次いで、図２ｂに示すように、異方性エピタキシャル成長工程でワードライン１１の両側に露出している半導体基板１を選択的に成長させて、コンタクトパッド１４を形成する。
【００１０】
ここで、コンタクトパッド１４を形成するための工程として異方性エピタキシャル成長工程を採択する理由は、シリコン層を等方性で成長させた場合には、シリコン層の側面成長により、隣接するコンタクトパッド１４が接合される場合が生じるためである。
【００１１】
そして、図３ａに示すように、全面に層間絶縁層４を形成し、その層間絶縁層４にビットラインコンタクトパッドを選択的にオープンさせ、フラグ層およびビットライン５を形成する。
【００１２】
次いで、図３ｂに示すように、ビットライン５を含む全面に新たな層間絶縁層６を形成し、その層間絶縁層６にストレージノードコンタクトパッドを選択的にオープンさせ、プラグ層およびストレージノード７を形成する。
【００１３】
異方性エピタキシャル成長によるコンタクトパッド形成とは異なる方法の一つとして、フラグ層の形成前に、ワードラインの間にポリシリコンを満たし、コンタクトパッド領域のみのポリシリコンが残るようにポリシリコンの一部を選択的に除去する方法がある。しかし、この方法では工程が複雑であり効率的ではない。
【００１４】
【発明が解決しようとする課題】
従来技術のコンタクトパッド形成方法は次のような問題があった。
異方性エピタキシャル成長のために使用する装備の真空度は１．０Ｅ９〜１．０Ｅ１０Ｔｏｒｒ程度に維持されるべきであるが、これは装備および工程の維持管理面で一般的なエピタキシャル成長に比べて不利である。
【００１５】
そして、ＣＯＢ構造のＤＲＡＭでは、ビットラインはセルの活性領域上を通らず、隣接する活性領域間を通る。この際、ビットラインが活性領域と連結されるためには、活性領域上に形成されるコンタクトパッドがビットラインの形成位置まで拡張される必要がある。
【００１６】
したがって、異方性エピタキシャル成長時には、コンタクトパッドの拡張を考慮して工程を行わなければならない。そのため、工程および素子の構造は複雑となる。
【００１７】
本発明はこのような従来技術の問題を解決するために成されたもので、その目的は、コンタクトパッド形成時に工程マージンを十分に確保し、工程が単純化された半導体素子のコンタクトパッド形成方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために請求項１に記載の発明による半道体素子のコンタクトパッド形成方法は、半導体基板に素子隔離層を形成して活性領域を定義する段階と；前記活性領域を横切る複数個のワードラインを形成する段階と；全面に絶縁層を形成し、活性領域上のストレージノードコンタクト領域、ビットラインコンタクト領域及びビットラインコンタクト領域に接する素子隔離層上の絶縁層を選択的に除去してエピタキシャル成長遮断層を形成する段階と；前記エピタキシャル成長遮断層をマスクとして用いてエピタキシャル成長工程を行い、ストレージノードコンタクトパッドを形成するとともに、ビットラインコンタクト領域で成長したエピタキシャル層が素子隔離層上の一部に側面拡大成長するようにしてビットラインコンタクトパッドを形成する段階とを備え、前記エピタキシャル成長遮断層は、第１方向の一側面と一側面とは反対の他側面が活性領域と素子隔離領域との境界に配置され、第１方向に直交する第２方向の一側面と一側面とは反対の他側面がワードラインに接するように形成されることを要旨とする。
【００１９】
請求項２に記載の発明は、コンタクトパッドは等方性エピタキシャル成長工程により形成されることを要旨とする。
【００２０】
請求項３に記載の発明による半導体素子のコンタクトパッド形成方法は、セル領域および周辺回路領域を含む半導体基板の素子隔離領域にＳＴＩ（Shallow Trench Isolation)工程で素子隔離層を形成し、活性領域を区画する段階と；前記活性領域を横切るワードラインを形成する段階と；前記ワードラインが形成された全面に第１絶縁層を形成し、周辺回路領域にフォトマスク層を形成し、エッチバックしてセル領域のワードライン両側面にゲート側壁を形成する段階と；全面に第２絶縁層および第３絶縁層を形成し、第３絶縁層を平坦化する段階と；ビットラインコンタクト部分およびそれと接した拡大成長領域、及びストレージノードコンタクト部分を除いた第３絶縁層上にフォトマスク層を形成し、フォトマスク層から露出された第３絶縁層を選択的に食刻してエピタキシャル成長遮断層を形成する段階と；前記エピタキシャル成長遮断層を用いて等方性エピタキシャル成長を進行し、コンタクトパッドを形成する段階と備え、前記エピタキシャル成長時、ビットラインコンタクト領域のエピタキシャル成長層がある一方に側面拡大成長することによりエピタキシャル成長層の一部分が素子隔離層上に位置し、前記エピタキシャル成長遮断層は、第１方向の一側面と一側面とは反対の他側面が活性領域と素子隔離領域との境界に配置され、第１方向に直交する第２方向の一側面と一側面とは反対の他側面がワードラインに接するように形成されることを要旨とする。
【００２１】
請求項４に記載の発明は、エピタキシャル成長は７８０〜９００℃の温度、２０〜１００Ｔｏｒｒの圧力で１００〜１０００sccmのＤＣＳ、１００〜５００sccmのＨＣｌ、１０〜４０slmのＨ2ガスを使用して進行することを要旨とする。
【００２３】
【発明の実施の形態】
以下、添付図面を参照して本発明の一実施形態の半導体素子のコンタクトパッド形成について詳細に説明する。
【００２４】
図４ａ〜図４ｃ、図５ａ〜図５ｃ、図６ａ〜図６ｃ、図７ａ〜図７ｃ、図８ａ〜図８ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図である（各図において周辺回路領域は図示しない）。
【００２５】
図４ｂ、図５ｂ、図６ｂ、図７ｂ、図８ｂは図４ａ、図５ａ、図６ａ、図７ａ、図８ａのレイアウト図におけるＢ−Ｂ’線の断面構成図であり、図４ｃ、図５ｃ、図６ｃ、図７ｃ、図８ｃは図４ａ、図５ａ、図６ａ、図７ａ、図８ａのレイアウト図におけるＣ−Ｃ’線の断面構成図である。
【００２６】
本発明の一実施形態におけるコンタクトパッド形成工程は、まず、図４ａ〜図４ｃに示すように、半導体基板３１を素子隔離領域３０１と活性領域３００に区画し、素子隔離領域３０１にＳＴＩ（Shallow Trench Isolation)工程で素子隔離層３２を形成する。
【００２７】
素子隔離層３２は、素子隔離領域３０１を一定の深さで食刻してトレンチを形成し、全面にＣＶＤ工程で酸化膜を蒸着により形成した後、ＣＭＰ(Chemical Mechanical Polishing)工程でその酸化膜を平坦化させることにより形成される。
【００２８】
そして、図５ａ〜図５ｃに示すように、活性領域３００の短軸方向に横切るワードライン３３を形成する。ワードライン３３は、素子隔離層３２が形成された半導体基板３１の全面にゲート酸化膜３３ａ、導電膜３３ｂ、キャッピング層３３ｃを順に形成した後、フォトリソグラフィ工程でそれらの層を選択的に食刻することにより形成される。
【００２９】
導電膜３３ｂはバリア層を含み、周辺回路領域には動作電圧の大きい素子を形成するためのゲート電極層が形成される。
以後、図示はしないが、セル領域のゲート電極層の両側における半導体基板３１の表面内にソース／ドレインを形成するための不純物注入工程が行われる。
【００３０】
次いで、図６ａ，図６ｂ、図６ｃに示すように、ワードライン３３が形成された全面に側壁形成用絶縁層としての第１絶縁層３４を形成する。そして、周辺回路領域の第１絶縁層３４上にフォトマスク層（図示しない）を形成し、エッチバックしてセル領域のワードライン３３両側面にゲート側壁３４ａを形成する。次いで、ゲート側壁３４ａが形成されたセル領域および周辺回路領域の全面に第２絶縁層３５を形成する。第２絶縁層３５は窒化膜を使用する。
【００３１】
そして、第２絶縁層３５上にＣＶＤ工程で酸化膜を蒸着により形成して、第３絶縁層３６を形成する。第３絶縁層３６は蒸着後、セル領域の第２絶縁層３５が露出しない程度に平坦化される。平坦化工程はＣＭＰ工程で行う。
【００３２】
そして、図７ａ、図７ｂ、図７ｃに示すように、ビットラインコンタクト部分Iそしてストレージノードコンタクト部分IIを除いた第３絶縁層３６上にフォトマスク層（図示しない）を形成し、露出された第３絶縁層３６を選択的に食刻する。
【００３３】
第３絶縁層３６の食刻工程は、その下部の第２絶縁層３５との高い食刻選択比を利用してセルフアラインコンタクト（ＳＡＣ）工程で行う。
このような選択的食刻工程に後続するエピタキシャル成長時に側面拡大成長を押さえる抑制層が形成される。抑制層、即ちエピタキシャル成長遮断層３７は図６ａでＲ１、Ｒ２、Ｒ３、Ｒ４部分に形成される。
【００３４】
ここで、エピタキシャル成長時にストレージノードコンタクト部分IIでは、Ｒ１、Ｒ２部分のエピタキシャル成長遮断層３７とワードライン３３が側面拡大成長抑制層として作用する。
【００３５】
そして、ビットラインコンタクト部分Iでは、Ｒ３、Ｒ４部分のエピタキシャル成長遮断層３７とワードライン３３が側面拡大成長抑制層として作用する。
ビットラインコンタクト部分Iで活性領域３００を除いた部分は、ビットラインが活性領域３００上を通らず、隣接する活性領域３００間を通る場合、ビットラインコンタクトが良好に形成されるようにエピタキシャル層が側面拡大成長する部分である。
【００３６】
エピタキシャル成長遮断層３７は、第１方向の一側面とその一側面と反対の他側面が活性領域３００と素子隔離領域３０１との境界に配列され、第１方向に直交する第２方向の一側面とその一側面の反対の他側面がワードライン３３に接するようにして形成される。
【００３７】
すなわち、ビットラインがコンタクトされる部分を除き、ワードライン３３の通らない活性領域３００に接するようにして素子隔離層３２上にはエピタキシャル成長遮断層３７が形成される。
【００３８】
続いて、図８ａ、図８ｂ、図８ｃに示すように、エピタキシャル成長遮断層３７を用いて選択的に一般的な等方性エピタキシャル成長を進行し、コンタクトパッド３８を形成する。
【００３９】
この際、エピタキシャル成長工程は７８０〜９００℃の温度、２０〜１００Ｔｏｒｒの圧力で行われ、１００〜１０００sccmのＤＣＳ、１００〜５００sccmのＨＣｌ、１０〜４０slmのＨ2ガスを使用する。
【００４０】
そして、エピタキシャル成長時、ビットラインコンタクト領域のエピタキシャル成長層はある一方に側面拡大成長し、図９に示すように、エピタキシャル成長層の一部分が素子隔離層３２上に位置する。そして、コンタクトパッド３８の形成が完了すると、周辺回路部のゲート電極の両側面にゲート側壁３９を形成し、イオン注入工程を行ってソース／ドレイン（図示しない）を形成する。
【００４１】
次いで、ストレージノードおよびビットライン形成工程を行う。
ここで、ビットラインはビットライン活性領域３００上ではなく、隣接する活性領域３００間の領域に、ワードライン３３と平行に形成される。そして、ビットラインの一部はコンタクトパッドの側面拡大成長部分（図８ａのア、図９のカ部分）上を通る。
【００４２】
図９のサ部分は実際にエピタキシャル成長が起こる部分である。
図９は図８ａのＤ−Ｄ’線における断面でのコンタクトパッド拡張原理を示す断面構成図である。
【００４３】
ビットラインを形成する前にシリサイド工程を行って、周辺回路部の活性領域とセル領域のコンタクトパッド部分にメタルシリサイドを選択的に形成してもよい。この工程は、周辺回路部で金属配線と活性領域間のコンタクト抵抗を減少させ、セル領域でコンタクトパッドと金属配線間のコンタクト抵抗を減少させる。
【００４４】
本発明の一実施形態の半導体素子のコンタクトパッド形成方法では、ストレージノードコンタクト部分とビットラインコンタクト部分のパッドを同時に形成することができる。更に、最初に区画された活性領域ではビットラインとコンタクトできないコンタクトパッドは、エピタキシャル成長時、側面拡大成長することにより、ビットラインとコンタクトすることができる。
【００４５】
【発明の効果】
上述した本発明による半導体素子のコンタクトパッド形成方法は次のような効果がある。
【００４６】
請求項１および４は、シリコンエピタキシャル成長技術を４ギガ以上の高集積素子に適用してコンタクトパッドを形成するので、工程数を減少させことができる。
【００４７】
請求項２および５は、工程条件が複雑な異方性エピタキシャル成長でない等方性エピタキシャル成長工程を行い、装備の維持管理および量産適用可能性面で有利である。
【００４８】
請求項３および６は、セルフアライン工程でコンタクトパッドを形成するので、コンタクトサイズ減少による抵抗増加の問題を回避することができる。
【図面の簡単な説明】
【図１】 従来技術の半導体素子のレイアウト図
【図２】 ａ、ｂは図１のＡ−Ａ’線におけるコンタクトパッド形成方法を説明するための工程断面図
【図３】 ａ、ｂは図１のＡ−Ａ’線におけるコンタクトパッド形成方法を説明するための工程断面図
【図４】 ａ〜ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図
【図５】 ａ〜ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図
【図６】 ａ〜ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図
【図７】 ａ〜ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図
【図８】 ａ〜ｃは本発明の一実施形態のコンタクトパッド形成方法を説明するためのレイアウト図および工程断面図
【図９】 図８ａのＤ−Ｄ’線における断面でのコンタクトパッドの拡張原理を示す断面構成図
【符号の説明】
３００：活性領域 ３０１：素子隔離領域
３１：半導体基板 ３２：素子隔離層
３３：ワードライン ３３ａ：ゲート酸化膜
３３ｂ：導電膜 ３３ｃ：キャッピング層
３４：第１絶縁層 ３５：第２絶縁層
３６：第３絶縁層 ３７：エピタキシャル成長遮断層
３８：コンタクトパッド
Claims (4)
- 半導体基板に素子隔離層を形成して活性領域を区画する段階と；
前記活性領域を横切る複数個のワードラインを形成する段階と；
全面に絶縁層を形成し、活性領域上のストレージノードコンタクト領域、ビットラインコンタクト領域、及びビットラインコンタクト領域に接する素子隔離層上の絶縁層を選択的に除去してエピタキシャル成長遮断層を形成する段階と；
前記エピタキシャル成長遮断層をマスクとして用いてエピタキシャル成長工程を行い、ストレージノードコンタクトパッドを形成するとともに、ビットラインコンタクト領域で成長したエピタキシャル層が素子隔離層上の一部に側面拡大成長するようにしてビットラインコンタクトパッドを形成する段階と備え、
前記エピタキシャル成長遮断層は、第１方向の一側面と一側面とは反対の他側面が活性領域と素子隔離領域との境界に配置され、第１方向に直交する第２方向の一側面と一側面とは反対の他側面がワードラインに接するように形成されることを特徴とする半導体素子のコンタクトパッド形成方法。 - コンタクトパッドは等方性エピタキシャル成長工程により形成されることを特徴とする請求項１記載の半導体素子のコンタクトパッド形成方法。
- セル領域および周辺回路領域を含む半導体基板の素子隔離領域にＳＴＩ（Shallow Trench Isolation)工程で素子隔離層を形成し、活性領域を区画する段階と；
前記活性領域を横切るワードラインを形成する段階と；
前記ワードラインが形成された全面に第１絶縁層を形成し、周辺回路領域にフォトマスク層を形成し、エッチバックしてセル領域のワードライン両側面にゲート側壁を形成する段階と；
全面に第２絶縁層および第３絶縁層を形成し、第３絶縁層を平坦化する段階と；
ビットラインコンタクト部分およびそれと接した拡大成長領域、及びストレージノードコンタクト部分を除いた第３絶縁層上にフォトマスク層を形成し、フォトマスク層から露出された第３絶縁層を選択的に食刻してエピタキシャル成長遮断層を形成する段階と；
前記エピタキシャル成長遮断層を用いて等方性エピタキシャル成長を進行し、コンタクトパッドを形成する段階と備え、
前記エピタキシャル成長時、ビットラインコンタクト領域のエピタキシャル成長層がある一方に側面拡大成長することによりエピタキシャル成長層の一部分が素子隔離層上に位置し、
前記エピタキシャル成長遮断層は、第１方向の一側面と一側面とは反対の他側面が活性領域と素子隔離領域との境界に配置され、第１方向に直交する第２方向の一側面と一側面とは反対の他側面がワードラインに接するように形成されることを特徴とする半導体素子のコンタクトパッド形成方法。 - エピタキシャル成長は７８０〜９００℃の温度、２０〜１００Ｔｏｒｒの圧力で１００〜１０００sccmのＤＣＳ、１００〜５００sccmのＨＣｌ、１０〜４０slmのＨ 2 ガスを使用して進行することを特徴とする請求項３記載の半導体素子のコンタクトバッド形成方法。
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