JP2004040117A - ダマシーンゲート及びエピタキシャル工程を利用した半導体メモリー装置及びその製造方法 - Google Patents

ダマシーンゲート及びエピタキシャル工程を利用した半導体メモリー装置及びその製造方法 Download PDF

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Abstract

【課題】ビットラインコンタクトのオーバーレイマージンを充分に確保することができる半導体メモリー装置及びその製造方法を提供。
【解決手段】本発明の半導体メモリー装置の製造方法は、半導体基板上に互いに一定間隔離れた複数個の犠牲ゲートを形成する段階と；前記犠牲ゲートの間の露出された基板上に第１導電膜を形成する段階と；前記第１導電膜及び犠牲ゲートが露出するように基板上に第１層間絶縁膜を形成する段階と；複数個の犠牲ゲートを除去して複数個の開口部を形成する段階と；複数個の開口部内に複数個のゲートを形成する段階と；各ゲート上部にキャッピング層を形成する段階と；前記第１導電膜上に第２導電膜を形成する段階と；基板全面に第２層間絶縁膜を形成する段階と；前記第２層間絶縁膜を食刻して第２導電膜を露出させるビットラインコンタクトを形成する段階と；を含む。
【選択図】図２５

Description

　本発明は、半導体メモリー装置に関するもので、更に詳しくはダマシーンゲート工程及びシリコンエピタキシャル工程を利用して層間絶縁膜のボイドによるパッドブリッジ防止、コンタクト抵抗減少及びビットラインコンタクトのオーバーレイマージンを充分に確保することができる半導体メモリー装置及びその製造方法に関するものである。
　半導体素子の大きさが縮小されることによりセルピッチ（ｃｅｌｌ　ｐｉｔｃｈ）が減少して、セルピッチの減少により層間絶縁膜のギャップフィル不良によるボイド発生、セル‐コンタクトのオープン不良、セルコンタクト抵抗の増加、そしてビットラインコンタクトのオーバーレイマージン減少等がもっとも深刻になっている。
　図１、図３、図５、及び図７は、従来の半導体メモリー装置の製造方法を説明する為の断面図であり、図２、図４、図６、及び図８は、従来の半導体メモリー装置の製造方法を説明するための平面図を示すためのものである。この時、図１、図３、図５、及び図７は、図８のＩＡ−ＩＡ′線による工程断面図を図示したものである。
　図１及び図２を参照すると、半導体基板１００は非活性領域１０１と活性領域１０５とに区分され、通常的にＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）工程を遂行して半導体基板１００の非活性領域１０１に素子分離膜１１０を形成する。
　図３及び図４を参照すると、半導体基板１００上に前記活性領域１０５と交差するゲート１２０を形成する。即ち、基板全面にゲート絶縁膜１２１、ポリシリコン膜１２３、タングステン膜１２５、キャッピング用窒化膜１２７を順次に蒸着し、ゲート形成用マスク（図面上には図示されてない）を利用してパターニングしてゲート１２０を形成する。続いて、前記ゲート１２０の側壁に窒化膜からなるスペーサ１３０を形成する。
　図５及び図６を参照すると、基板全面に第１層間絶縁膜１４０を蒸着した後、通常的なセルフアラインコンタクト工程を遂行してセルフアラインコンタクト（ＳＡＣ：ｓｅｌｆ−ａｌｉｇｅｎｄ　ｃｏｎｔａｃｔ）１５０を形成し、ＳＡＣコンタクトパッド用導電膜、例えばポリシリコン膜を蒸着した後、化学機械的研磨工程（ＣＭＰ）またはエッチングバック工程を遂行してＳＡＣコンタクトパッド１６０を形成する。
　図７及び図８を参照すると、基板全面に第２層間絶縁膜１７０を蒸着した後、パターニングして、前記ＳＡＣコンタクトパッド１６０のうち、ビットラインと連結されるＳＡＣコンタクトパッドが露出するようにビットラインコンタクト１８０を形成する。以後、通常的なビットライン、ストレージノードコンタクト、キャパシティー及び金属配線工程を順次に遂行して従来のＤＲＡＭ素子を製造する。
　前記したような従来のＤＲＡＭ素子の製造方法は、素子の大きさの縮小によるセルピッチの減少により次のような問題点が発生した。一つ目、第１層間絶縁膜をギャップフィルする時、ギャップフィル不良によるボイドが発生してパッド間のブリッジ‐フェールが発生した。二つ目、ＳＡＣコンタクトのオープン領域が減少してオープン不良が発生し、ＳＡＣコンタクトパッドとアクティブ領域との接触面積が減少、そして界面処理によるセルコンタクト抵抗が増加した。三つ目、ゲートスペーサの厚みが減少してゲートとＳＡＣコンタクトパッドとの間に漏洩電流が発生した。四つ目、ビットラインコンタクトのオーバーレイマージンが減少した。
　本発明の目的は、前記したように従来技術の問題点を解決するためであり、本発明はダマシーンゲート工程とシリコンエピタキシャル工程とを利用して層間絶縁膜のボイド発生によるパッド間ブリッジ発生を防止できる半導体メモリー装置及びその製造方法を提供する事にその目的がある。
　本発明の他の目的は、ゲートスペーサを誘電特性が優秀なゲート絶縁膜に形成することにより、ゲートとコンタクトパッドとの間の漏洩電流を防止することのできる半導体メモリー装置及びその製造方法を提供することにある。
　本発明の他の目的は、オープン領域減少及び界面処理によるコンタクト抵抗の増加を防止し、コンタクトオープン不良を防止することができる半導体メモリー装置及びその製造を提供することにある。
　本発明のまた他の目的は、ビットラインコンタクトのオーバーレイマージンを充分に確保することができる半導体メモリー装置及びその製造方法を提供する事にある。
　このような目的を達成する為の本発明は、半導体基板上に形成され、その上部にキャッピグ層を具備したゲートと；前記ゲート下部及び側壁に形成された絶縁膜と；前記ゲートの間に形成され、前記絶縁膜に囲まれている第１導電膜と；前記第１導電膜及びゲートが露出するように基板全面に形成された第１層間絶縁膜と；前記露出された第１導電膜上に形成された第２導電膜と；基板全面に形成されて、前記第２導電膜を露出させるビットラインコンタクトを具備した第２層間絶縁膜と；を含む半導体メモリー装置を提供することを特徴とする。
　第１導電膜及び第２導電膜は、エピタキシャルシリコン層としてコンタクトパッドに作用し、第２導電膜は前記ゲートとオーバーラップするように半球形の構造をもつ。絶縁膜は熱酸化膜または高誘電膜で構成される。望ましいことは、ゲートの下部に形成された部分はゲート絶縁膜で、前記ゲート絶縁膜とゲートスペーサとの間の厚みの差が７ｎｍ以下である。
　また、本発明は半導体基板上に一定間隔離れている犠牲ゲートを形成する段階と；前記犠牲ゲート間の露出された基板上に第１導電膜を形成する段階と；前記第１導電膜及び犠牲ゲートが露出するように基板全面に第１層間絶縁膜を形成する段階と；前記犠牲ゲートを除去して開口部を形成する段階と；前記開口部内にゲートを形成する段階と；前記ゲート上部にキャッピングを形成する段階と；前記露出された第１導電膜上に第２導電膜を形成する段階と；基板全面に第２層間絶縁膜を形成する段階と；前記第２層間絶縁膜を食刻して第２導電膜を露出させるビットラインコンタクトを形成する段階と；を含む半導体メモリー装置の製造方法を提供することを特徴とする。
　望ましくは、犠牲ゲートは窒化膜になっていて、第１導電膜は望ましくはシリコン膜を異方性エピタキシャル成長させて形成して、第２導電膜は望ましくは等方性エピタキシャル成長させて前記ゲートとオーバーラップできるよう半球形に形成する。
　望ましくは、前記ゲートを形成する方法は基板全面に絶縁膜を形成する段階と；その上にゲート電極物質を蒸着する段階と；前記絶縁膜及びゲート電極物質をＣＭＰする段階と；を含める事である。前記絶縁膜はゲート下部及び側壁に形成されて、前記第１導電膜を取り囲み、熱酸化工程または他の蒸着工程による蒸着された酸化膜、または蒸着工程による蒸着された高誘電膜からなる。
　望ましくは、キャッピング層を形成する工程は、ゲートの一部分を食刻する工程と；シリコン基板上に絶縁膜を増着する工程と；前記絶縁膜をエッチングバックしてキャッピング層を形成する工程と；で成り立つ。
　前記したような本発明の実施例によると、犠牲ゲートを形成した後、コンタクトパッド用シリコン膜をエピタキシャル成長させ層間絶縁膜を形成することにより、層間絶縁膜のギャップフィル不良によるボイドの発生を防ぐことができて、コンタクトオープン領域の減少によるオープン不良を防ぎ、活性領域とコンタクトパッドとの間の接触面積減少及び界面処理によるコンタクト抵抗を減少させて、ビットラインコンタクトのオーバーレイマージンを向上させることができる。
　以下、本発明を更に詳しく説明する為に本発明による実施例を添付図面を参照してより詳しく説明することとする。
　図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２５は、本発明の実施例による半導体メモリー装置の製造方法を説明する為の断面図を図示したもので、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、及び図２６は、本発明の実施例による半導体メモリー装置の製造方法を説明する為の平面図を図示したものである。この時、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５は、図２６のＩＩＡ−ＩＩＡ′線による断面構造を図示したものである。
　図９及び図１０を参照すると、半導体基板２００は、非活性領域２０１と活性領域２０５とで限定される。前記半導体基板２００の非活性領域２０１に通常的なＳＴＩ工程を遂行してＳＴＩ素子分離膜２１０を形成する。前記ＳＴＩ素子分離膜２１０により隣り合うアクティブ領域２０５を分離させる。
　図１１及び図１２を参照すると、基板全面に犠牲酸化工程を通じて酸化膜を形成し、その上に窒化膜を蒸着する。ゲート形成マスク（図面上には図示されてない）を利用して前記窒化膜及び酸化膜をパターニングし、犠牲ゲート（ｄｉｓｐｏｓａｂｌｅ　ｇａｔｅ）２２０を形成する。この時、犠牲ゲート２２０は前記活性領域２０５と交差するよう形成されるが、後続工程で形成されるゲートと同一な形態で形成される。前記犠牲ゲート２２０の形成によりアクティブ領域２０５のうち、コンタクトパッドが形成される部分を露出させる開口部２２５が形成される。
　図１３及び図１４を参照にすると、開口部２２５により露出したアクティブ領域２０５上にコンタクトパッド用の第１シリコン膜２３１を異方性（ａｎｉｓｏｔｒｏｐｉｃ）エピタキシャル成長させる。図１５及び図１６を参照すると、基板全面に第１層間絶縁膜２４０を蒸着した後、ＣＭＰして平坦化させる。本発明の実施例では、コンタクトパッド用の第１シリコン膜２３１を形成した後に、第１層間絶縁膜２４０を形成することにより、層間絶縁膜のボイド発生によるパッド間ブリッジ‐フェールを防ぐことができ、またコンタクトオープン領域の減少によるオープン不良及び活性領域とコンタクトパッドとの接触面積減少及び界面処理によるコンタクト抵抗の増加を防ぐことができる。
　図１７及び図１８を参照すると、犠牲ゲート絶縁膜を含めた前記犠牲ゲート２２０を除去して開口部２４５を形成する。図１９及び図２０を参照すると、熱酸化工程を通じて酸化膜２５０を成長させ、基板全面にゲート電極物質を蒸着した後、ＣＭＰして犠牲ゲート２２０の除去により形成された開口部２４５にダマシーンゲート２６０を形成する。前記酸化膜２５０の形成によりダマシーンゲートの両側面及び第１シリコン膜２３１が前記酸化膜２５０により包まれる。
　前記ゲート２６０は、ポリシリコン膜とタングステンのような金属膜との積層構造、タングステンのような金属膜の単一構造、ポリシリコン膜とシリサイド膜との積層構造などさまざまな構造を持つことができる。前記酸化膜２５０は熱酸化工程を通じて形成する代わりに酸化膜２５０またはＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５などのような高誘電膜を蒸着して形成することもできる。
　前記酸化膜２５０のうち、ゲート２６０の下部に形成された部分２５１はゲート絶縁膜としての役割を遂行し、ゲート２６０の側壁に形成された部分は、ゲートスペーサとして作用する。この時、前記酸化膜２５０は、１０Åまたは２００Åの厚みで形成されるが、ゲート２６０下部に形成された部分２５１とゲート２６０側壁に形成された部分２５３とは７ｎｍ以内の厚み差を持つ。これはゲート２６０下部に形成された部分２５１とゲート２６０の側壁に形成された部分２５３とが一回の熱酸化工程または蒸着工程により同時に形成されるが、熱酸化工程時には、シリコン基板２０１と第１シリコン膜２３１との間のドーピング差により酸化速度が変わり厚み差が発生するからであり、蒸着工程時にはシリコン基板２０１と第１シリコン膜２３１との間のステップカバーレージ差により厚み差が発生するからである。
　本発明の実施例では、熱酸化工程により酸化膜２５０でできているゲート絶縁膜とゲートスペーサとを同時に形成することによって、ゲート絶縁膜及びゲートスペーサが同一な厚さで形成され、また、ゲートスペーサで誘電特性（ｄｉｅｌｅｃｔｒｉｃ　ｑｕａｌｉｔｙ）が優秀な熱酸化膜を形成することによって、ゲートと後続工程で形成されるコンタクトパッドとの漏洩電流を防ぐことができる。
　図２１及び図２２を参照すると、ゲート２６０をエッチングバックして一部分を除去し、酸化膜または窒化膜のような絶縁膜を装着した後、ＣＭＰしてゲート２６０上部にキャッピング層２７０を形成する。
　図２３及び図２４を参照すると、前記キャッピング層２７０の形成により露出された第１シリコン膜２３１に第２シリコン膜２３３を等方性（ｉｓｏｔｒｏｐｉｃ）エピタキシャル成長させて第１及び第２シリコン膜２３１、２３３でできているコンタクトパッド２３０を形成する。この時、前記第２シリコン膜２３３は等方性エピタキシャルさせて半球形態で形成されるので、コンタクトの大きさよりもコンタクトパッド２３０は拡張形成されてゲート２６０とオーバーラップされる。従って、後続のビットラインコンタクト形成時、オーバーレイマージンを充分に確保することができる。
　図２５及び図２６を参照すると、基板全面に第２層間絶縁膜２８０を蒸着した後、コンタクトパッド２３０のうち、ビットラインに連結されるコンタクトパッドが露出するようにビットラインコンタクト２９０を形成する。
　図面上には図示されてないが、後続のビットライン工程、ストレージノードコンタクト工程、キャパシティー工程及び金属配線工程などを進行して本発明のＤＲＡＭ素子を製造する。
従来の半導体メモリー装置の製造方法を説明するための断面図である。 従来の半導体メモリー装置の製造方法を説明するための平面図である。 従来の半導体メモリー装置の製造方法を説明するための断面図である。 従来の半導体メモリー装置の製造方法を説明するための平面図である。 従来の半導体メモリー装置の製造方法を説明するための断面図である。 従来の半導体メモリー装置の製造方法を説明するための平面図である。 従来の半導体メモリー装置の製造方法を説明するための断面図である。 従来の半導体メモリー装置の製造方法を説明するための平面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための断面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための平面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための断面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための平面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための断面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための平面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための断面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための平面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための断面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための平面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための断面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための平面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための断面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための平面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための断面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための平面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための断面図である。 本発明の実施例によるダマシーンゲート工程及びシリコンエピタキシャル工程を利用した半導体メモリー装置の製造方法を説明するための平面図である。
符号の説明
　２００　　　半導体基板
　２０１　　　非活性領域
　２０５　　　活性領域
　２１０　　　ＳＴＩ素子分離膜
　２２０　　　犠牲ゲート
　２３１、２３３　　　シリコン膜
　２４０、２８０　　　層間絶縁膜
　２５０　　　熱酸化膜
　２６０　　　ゲート
　２７０　　　ゲートキャッピング層
　２９０　　　ビットラインコンタクト

Claims (16)

  1. 　半導体基板上に形成され、各々その上部にキャッピング層を備えた複数個のゲートと；
    　前記ゲート下部及び側壁に形成された絶縁膜と；
    　前記ゲート間の基板上に形成され、前記絶縁膜によりお互いに分離された第１導電膜と；
    　前記第１導電膜及びゲートが露出するように基板全面に形成された第１層間絶縁膜と；
    　前記第１導電膜上に形成された第２導電膜と；
    　基板全面に形成されて、前記第２導電膜を露出させるビットラインコンタクトを備えた第２層間絶縁膜と；
    を含むことを特徴とする半導体メモリー装置。
  2. 　請求項１記載の半導体メモリー装置において、
    　前記第２導電膜は半球形の構造を持って、複数個のゲートの中で隣接するゲートとオーバーラップできるように形成されていることを特徴とする半導体メモリー装置。
  3. 　請求項１記載の半導体メモリー装置において、
    　前記第１導電膜及び第２導電膜はエピタキシャルシリコン膜として、コンタクトパッドに作用することを特徴とする半導体メモリー装置。
  4. 　請求項１記載の半導体メモリー装置において、
    　前記絶縁膜は熱酸化膜であることを特徴とする半導体メモリー装置。
  5. 　請求項１記載の半導体メモリー装置において、
    　前記絶縁膜は高誘電膜であることを特徴とする半導体メモリー装置。
  6. 　請求項１記載の半導体メモリー装置において、
    　前記絶縁膜中、各ゲート下部に形成された部分はゲート絶縁膜として作用し、各ゲートの側壁に形成された部分はゲートスペーサとして作用して、ゲート絶縁膜とゲートスペーサとが７ｎｍ以内の厚み差で形成されていることを特徴とする半導体メモリー装置。
  7. 　半導体基板上に互いに一定間隔離れた複数個の犠牲ゲートを形成する段階と；
    　複数個の犠牲ゲート間の露出された基板上に第１導電膜を形成する段階と；
    　前記第１導電膜及びに犠牲ゲートが露出できるように基板上に第１層間絶縁膜を形成する段階と；
    　複数個の犠牲ゲートを除去して複数個の開口部を形成する段階と；
    　複数個の開口部内に複数個のゲートを形成する段階と；
    　前記各ゲート上部にキャピング層を形成する段階と；
    　前記第１導電膜上に第２導電膜を形成する段階と；
    　基板全面に第２層間絶縁膜を形成する段階と；
    　前記第２層間絶縁膜を食刻して第２導電膜を露出させるビットラインコンタクトを形成する段階と；
    を含むことを特徴とする半導体メモリー装置の製造方法。
  8. 　請求項７記載の半導体メモリー装置の製造方法において、
    　前記複数個の犠牲ゲートを形成する段階は、窒化膜を利用して複数個の犠牲ゲートを形成する段階を含むことを特徴とする半導体メモリー装置の製造方法。
  9. 　請求項７記載の半導体メモリー装置の製造方法において、
    　第１導電膜を形成する段階は、異方性エピタキシャル成長工程を通じて成長されるシリコン膜を利用して第１導電膜を形成する段階を含むことを特徴とする半導体メモリー装置の製造方法。
  10. 　請求項７記載の半導体メモリー装置の製造方法において、
    　第２導電膜を形成する段階は等方性エピタキシャル成長工程を通じて成長されたシリコン膜を利用して第２導電膜を形成する段階を含み、
    　前記シリコン膜は複数個のゲート中、隣接するゲートとオーバーラップできるように半球形構造を持つことを特徴とする半導体メモリー装置の製造方法。
  11. 　請求項７記載の半導体メモリー装置の製造方法において、
    　第１導電膜及び第２導電膜を形成する段階は、コンタクトパッドに作用する第１導電膜及び第２導電膜を形成する段階を含むことを特徴とする半導体メモリー装置の製造方法。
  12. 　請求項７記載の半導体メモリー装置の製造方法において、
    　複数個のゲートを形成する段階は、
    　基板全面に絶縁膜を形成する段階と；
    　前記絶縁膜上にゲート電極物質を蒸着する段階と；
    　前記絶縁膜及びゲート電極物質をＣＭＰする段階と；
    を含むことを特徴とする半導体メモリー装置の製造方法。
  13. 　請求項１２記載の半導体メモリー装置の製造方法において、
    　前記絶縁膜を形成する段階は、
    　各ゲートの下部にゲート絶縁膜を形成する段階と；
    　各ゲートの側壁にゲートスペーサを形成する段階と；
    　前記ゲート絶縁膜及びゲートスペーサの厚みの差が７ｎｍ以下と成るように前記ゲート絶縁膜及びゲートスペーサを形成する段階と；
    を含むことを特徴とする半導体メモリー装置。
  14. 　請求項１３記載の半導体メモリー装置の製造方法において、
    　ゲート絶縁膜を形成する段階とゲートスペーサを形成する段階とは、熱酸化工程による酸化膜を形成する段階を含むことを特徴とする半導体メモリー装置の製造方法。
  15. 　請求項１３記載の半導体メモリー装置の製造方法において、
    　ゲート絶縁膜を形成する段階とゲートスペーサを形成する段階とは、蒸着工程による高誘電膜を形成する段階を含むことを特徴とする半導体メモリー装置の製造方法。
  16. 　請求項７記載の半導体メモリー装置の製造方法において、
    　前記各ゲート上部にキャッピング層を形成する段階は、
    　各ゲートの一部分を食核する段階と；
    　基板全面に絶縁膜を蒸着する段階と；
    　前記絶縁膜をエッチングバックしてキャッピング層を形成する段階と；
    を含むことを特徴とする半導体メモリー装置の製造方法。
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