JP2004228570A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板５０上に第１絶縁層５２が形成される。前記第１絶縁層上に、導電層パターン５４及び第２絶縁層パターン５６を含む配線５８が形成される。各配線の側壁のシリコン酸化物系の物質からなったコンタクトパターン６２が形成される。その側壁に形成されたコンタクトスペーサ６４を含み、第３絶縁層パターン６０ａの外周面に接しながら前記第１絶縁層を貫通して前記第１絶縁層の下部領域を露出させるコンタクトホール６６を限定するコンタクトパターンがそれぞれ配線の上に形成される。配線パターニングに使用される第２絶縁層パターンの厚さを最小限に縮めることができて配線と配線との間のギャップ埋立てマージンを増加させることができる。また、配線の側壁に誘電率が小さいシリコン酸化物からなったスペーサを形成することによって、配線の間の寄生キャパシタンスを減少することができる。
【選択図】 図９

Description

本発明は半導体装置及びその製造方法に関し、より詳細にはダイナミックランダムアクセスメモリー（以下、ドラム（ＤＲＡＭ）と称する）装置及びその製造方法に関するものである。
半導体装置の製造技術が発達し、メモリー装置に対する応用が拡大するにつれて、高容量を有するメモリー装置が開発されてきた。特に、１つのキャパシターと１つのトランジスターとでメモリーセルが構成されるドラム装置はその集積度が著しく向上してきた。
半導体装置の集積度が増加するにつれて、素子と素子または層と層を高導電性薄膜で連結するコンタクトホールの大きさは減少する反面、層間絶縁膜の厚さは増加している。従って、コンタクトホールのアスペクト比（即ち、ホールの直径に対するホールの長さの比）が増加してフォトリソグラフィ工程でコンタクトホールの整列マージンが減少することで、既存のコンタクト形成方法では微細な大きさのコンタクトホールを形成することが難しくなった。
これによって、ドラム装置ではコンタクトホールのアスペクト比を減少させるためにランディングパッド（ｌａｎｄｉｎｇ Ｐａｄ）を使用しており、０．１μｍ以下のパターン大きさでは自己整列コンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）構造を用いて整列マージンの減少による短絡発生の問題を解決している。
図１乃至図３は従来の方法による自己整列コンタクト構造を有するドラム装置の製造方法を示すための断面図である。
図１を参照すると、半導体基板１０上にゲート電極及びソース／ドレーン領域で構成されたＭＯＳトランジスター（図示せず）を形成する。前記ゲート電極はゲート絶縁膜、シリコン窒化物からなるゲートキャッピング層及びシリコン窒化物からなるゲート側壁スペーサを含む。
前記ＭＯＳトランジスターが形成された基板１０の全面にシリコン酸化物からなる第１層間絶縁膜１２を形成した後、化学機械的研摩工程またはエッチバック工程によって前記第１層間絶縁膜１２を平坦化させる。その後、シリコン酸化物に対して高い食刻選択比を有する食刻条件で前記第１層間絶縁膜１２を食刻して前記ゲート電極に対して自己整列されながら前記ソース／ドレーン領域を露出させるコンタクトホール１３を形成する。
前記第１層間絶縁膜１２及びコンタクトホール１３上にドーピングされたポリシリコン層を蒸着した後、ＣＭＰまたはエッチバック工程を通じて前記ポリシリコン層をノード分離して前記ソース／ドレーン領域上にパッド電極１４を形成する。
続いて、前記第１層間絶縁膜１２及び前記パッド電極１４上にシリコン酸化物からなる第２層間絶縁膜１６を約１０００〜３０００Åの厚さで蒸着した後、ＣＭＰまたはエッチバック工程で前記第２層間絶縁膜１６を平坦化する。
一般のフォトリソグラフィ工程によって前記第２層間絶縁膜１６を部分的に食刻してドレーン領域上のパッド電極を露出させるビットラインコンタクトホール（図示せず）を形成した後、前記ビットラインコンタクトホールを埋立てるように導電物質からなるビットラインコンタクトプラグ（図示せず）を形成する。前記ビットラインコンタクトプラグはドレーン領域上のパッド電極に連結される。
前記ビットラインコンタクトプラグ及び第２層間絶縁膜１６上にダングステンを約４００〜８００Åの厚さで蒸着して導電層を形成し、前記導電層上にシリコン窒化物を約３０００Åの厚さで厚く蒸着してビットラインマスク層を形成する。続いて、フォトリソグラフィ工程で前記ビットラインマスク層及び導電層を食刻してビットラインマスク層パターン２０及び導電層パターン１８からなるビットライン２２を形成する。前記ビットライン２２はビットラインコンタクトプラグに連結される。
図２を参照すると、前記ビットライン２２及び第２層間絶縁膜１６上にシリコン窒化膜を蒸着しこれを異方性食刻して前記ビットライン２２の側壁にシリコン窒化物からなるビットラインスペーサ２４を形成する。
図３を参照すると、前記結果物の全面にＰＢＳＧ（ｂｏｒｏｐｈｏｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）酸化物またはＣＶＤ（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化物からなる第３層間絶縁膜２６を蒸着した後、ＣＭＰまたはエッチバック工程で前記第３層間絶縁膜２６を平坦化させる。
その後、フォトリソグラフィ工程で前記第３層間絶縁膜２６上にストレージノードコンタクトホール領域を限定するフォトレジストパターン（図示せず）を形成する。このとき、前記フォトレジストパターンは前記ビットライン２２とビットライン２２との間の間隔よりも広い開口領域を有するので、ビットライン２２の角部分のビットラインマスク層パターン２０及びビットラインスペーサ２４が露出される。
続いて、前記フォトレジストパターンを食刻マスクとして利用しシリコン窒化物からなるビットラインスペーサ２４に対して高い食刻選択比を有する食刻ガスで前記第３層間絶縁膜２６及び第２層間絶縁膜１６を選択的に食刻する。そうすると、前記ビットライン２２に対して自己整列されながら隣接したビットライン２２の間のパッド電極１４、即ち、ソース領域上にパッド電極１４を露出させるストレージノードコンタクトホール２８が形成される。
続いて、前記フォトレジストパターンを除去した後、前記ストレージノードコンタクトホール２８の内部に導電物質、例えば、ドーピングされたポリシリコンからなるストレージノードコンタクトプラグ（図示せず）を形成する。
前述した従来の方法によると、自己整列コンタクト食刻工程のマージンを確保するためにシリコン窒化物からなるビットラインマスク層パターン２０の厚さを増加させなければならないのでビットライン２２の高さが高くなる。反面、パターンのデザインルールが０．１μｍ以下に減少することによってビットライン２２とビットライン２２との間の間隔が縮まるようになるので、ビットライン２２のアスペクト比が増加するようになる。従って、ビットライン２２の側壁にビットラインスペーサ２４が形成されている状態で第３層間絶縁膜２６を蒸着すると、ビットラインの間の間隔がさらに縮まるようになってビットライン２２のアスペクト比がさらに増加するようになる。その結果、ビットライン２２とビットライン２２との間のギャップを第３層間絶縁膜２６が充分に満たさなくなることによって、ボイドが発生するようになる。このように、第３層間絶縁膜２６内にボイドが形成されると、後続の洗浄工程によって前記ボイドが拡張されてストレージノードコンタクトプラグ用ポリシリコンを蒸着するとき前記ポリシリコンが拡張されたボイド内に押し込まれるようになる。従って、ストレージノードコンタクトプラグがお互いに連結されて隣接したストレージノードコンタクトプラグ間にブリッジが発生するようになる。このようなボイド問題を避けるためにビットラインマスク層の厚さを減少させる場合には、フォトレジストとシリコン窒化物との低い食刻選択比によってビットラインノッチング（ｎｏｔｃｈｉｎｇ）が発生する。
また、ストレージノードコンタクトホール２８を形成するための自己整列コンタクト食刻工程のとき、ビットライン２２のショルダーマージンが小さくビットライン２２を保護しているビットラインマスク層パターン２０及びビットラインスペーザ２４が食刻されることによってビットライン２２とストレージノードコンタクトプラグとが電気的に短絡する問題が発生する。
ビットラインはドラム装置のメモリーセルに蓄積された電荷の有無を検出するための配線であり、周辺回路領域のセンス増幅器に連結される。メモリーセルに蓄積された電荷の検出によってビットラインの電圧変動が検出され、このような電圧変動はメモリーセルのストレージキャパシタンスが大きいほど、またはビットラインローディングキャパシタンスが小さいほど大きくなる。従って、ビットラインローディングキャパシタンスを小さくすることがセンス増幅器の感度を向上させることなので、信頼性向上及び応答速度の向上などの側面でビットラインローディングキャパシタンスはできる限り低いことが望ましい。
前述した従来の方法では、自己整列コンタクト構造のためにビットライン２２の側壁に誘電率が高いシリコン窒化物からなるビットラインスペーザ２４を形成するために、寄生キャパシタンス、即ち、ビットラインとストレージノードコンタクトプラグとの間及びビットラインとビットラインとの間のビットラインローディングキャパシタンスが大きくなる。また、キャパシタンスＣは厚さが薄くなるほど大きくなるが、パターンのデザインルールが減少するほど前記ビットラインスペーサ２４の厚さがさらに薄くなることによってビットラインローディングキャパシタンスがさらに増加する。従って、これを考慮してセルアレイを構成するビットラインの数を減少させなければならないのでウェーハ内の有効チップの数が減少する問題がある。
特許文献１及び特許文献２にはビットラインの側壁に誘電率が小さいシリコン酸化膜からなるスペーサを形成してビットラインローディングキャパシタンスを減少させることができるコンタクト形成方法が開示されている。しかし、これらの方法によるとビットラインマスク層の厚さを縮めることには限界があって層間絶縁膜のギャップ埋立てマージンが減少するか、自己整列コンタクト食刻工程によってビットラインのショルダーマージンが減少してビットラインとストレージノードコンタクトプラグとの間に電気的短絡が発生する問題がある。
米国特許第６，４５８，６９２号明細書 特開平２００１−２１７４０５号公報
従って、本発明の第１目的は配線と配線とのギャップをボイドなしに効果的に埋立て、配線のショルダーマージンを確保し、寄生キャパシタンスを減少させることができる半導体装置を提供することにある。
本発明の第２目的は配線と配線とのギャップをボイドなしに効果的に埋立て、配線のショルダーマージンを確保し、寄生キャパシタンスを減少させることができる半導体装置の製造方法を提供することにある。
本発明の第３目的はビットラインとビットラインとの間のギャップをボイドなしに効果的に埋立て、ビットラインのショルダーマージンを確保し、ビットラインローディングキャパシタンスを減少させることができるドラム装置の製造方法を提供することにある。
本発明の第４目的はビットラインとビットラインとの間のギャップをボイドなしに効果的に埋立て、ビットラインのショルダーマージンを確保し、ビットラインローディングキャパシターを減少させることができるドラム装置の製造方法を提供することにある。
前記した第１の目的を達成するために本発明は、半導体基板と、前記基板に形成された第１絶縁層と、前記第１絶縁層上に形成され、導電層パターン及び前記導電層パターン上に積層された第２絶縁膜パターンを含む配線と、各配線の側壁に形成されたシリコン酸化物系に物質からなる第３絶縁層パターンと、その側壁に形成されたコンタクトスペーサを含んで各配線の上の第３絶縁層パターン上に形成され、前記第３絶縁層パターンの外周面に接しながら前記第１絶縁層を貫通して前記第１絶縁層の下部領域を露出させるコンタクトホールを限定するコンタクトパターンと、を具備することを特徴とする半導体装置を提供する。
本発明の望ましい一側面によると、前記第３絶縁層パターンは前記配線の上面及び側面上に連続的に形成され、前記コンタクトパターンは前記配線上面の第３絶縁層パターン上に形成される。
望ましくは、前記第３絶縁層パターンは前記コンタクトスペーサに整列されて形成される。
望ましくは、前記コンタクトパターン及び前記コンタクトスペーサは前記第３絶縁層パターンに対して食刻選択比を有する物質、例えば、シリコン窒化物またはポリシリコンのうちいずれか一つからなる。
前記した第２の目的を達成するために本発明は、半導体基板上に第１絶縁層を形成する段階と、前記第１絶縁層上に、導電層パターン及び前記導電層パターン上に積層された第２絶縁層パターンを含む配線を形成する段階と、前記配線及び前記第１絶縁層上にシリコン酸化物系の物質からなる第３絶縁層を形成する段階と、各配線上に、前記第１絶縁層の下部領域を露出させるコンタクトホールを限定するためのコンタクトパターンを形成する段階と、各コンタクトパターンの側壁にコンタクトスペーサを形成する段階と、前記コンタクトパターン及びコンタクトスペーサをマスクとして用いて前記第３絶縁層及び第１絶縁層を食刻して前記コンタクトホールを形成すると同時に、各配線の側壁に第３絶縁層パターンを形成する段階と、を具備することを特徴とする半導体装置の製造方法を提供する。
望ましくは、前記コンタクトパターンを形成する段階の前に、前記第３絶縁層を前記配線上の所定部位まで平坦化させるか前記第２絶縁層パターンの表面まで平坦化させる段階をさらに具備する。
前記した第３目的を達成するために本発明は、キャパシターコンタクト領域を有する半導体基板と、前記基板上に形成された第１絶縁層と、前記キャパシターコンタクト領域の間の第１絶縁層に形成され、第１導電層パターン及び前記第１導電層パターン上に積層された第２絶縁層パターン含むビットラインと、各ビットラインの側壁に形成されたシリコン酸化物系の物質からなる第３絶縁層パターンと、その側壁に形成されたコンタクトスペーサを含んで各ビットラインの上に形成され、前記第３絶縁層パターンの外周面に接しながら前記第１絶縁層を貫通して前記ビットラインの間の前記キャパシターコンタクト領域を露出させるストレージノードコンタクトホールを限定するコンタクトパターンと、を具備することを特徴とするドラム装置を提供する。
前記した第４目的を達成するための本発明は、キャパシターコンタクト領域を有する半導体基板上に第１絶縁層を形成する段階と、前記キャパシターコンタクト領域の間の第１絶縁層上に、第１導電層パターン及び第２絶縁層パターンを含むビットラインを形成する段階と、前記ビットライン及び第１絶縁層上にシリコン酸化物系の物質からなる第３絶縁層を形成する段階と、各ビットライン上に、前記ビットラインの間の前記キャパシターコンタクト領域を露出させるストレージノードコンタクトホールを限定するためのコンタクトパターンを形成する段階と、各コンタクトパターンの側壁にコンタクトスペーサを形成する段階と、前記コンタクトパターン及びコンタクトスペーサをマスクとして用いて前記第３絶縁層及び第１絶縁層を食刻して前記ストレージノードコンタクトホールを形成すると同時に、各ビットラインの側壁に第３絶縁層パターンを形成する段階と、をさらに具備することを特徴とするドラム装置の製造方法を提供する。
本発明によると、シリコン酸化物系の物質に対して食刻選択比を有する物質からなるコンタクトパターン及びコンタクトスペーサをビットラインのような配線上に形成した後、前記コンタクトパターン及びコンタクトスペーサを食刻マスクとして利用してシリコン酸化物系物質からなる絶縁層を食刻して配線と配線との間にコンタクトホールを形成する。前記コンタクト食刻工程のとき前記コンタクトパターン及びコンタクトスペーサが配線の導電層パターンを保護する役割をするので、配線の第２絶縁層パターンの厚さを最小限に低くして配線の高さを縮めることができる。従って、配線のアスペクト比を減少させて配線と配線との間のギャップ埋立てマージンを増加させることができる。
また、ストレージノードコンタクトホールのように配線と配線との間に形成されるコンタクトホールは自己整列食刻方式で形成されないので、配線のショルダーマージンを確保して配線と前記コンタクトホールの内部に形成されるコンタクトプラグとの間の電気的短絡を防止することができる。
また、配線の側壁に誘電率が小さいシリコン酸化物系の物質からなるスペーサが形成されるので配線と配線との間及び配線とコンタクトプラグとの間の寄生キャパシタンスを減少させることができる。
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
［実施例１］
図４乃至図９は本発明の第１実施例による半導体装置の製造方法を示すための断面図である。
図４を参照すると、半導体基板５０上に第１絶縁層５２、導電層５３及び第２絶縁層５５を形成する。具体的に、半導体基板５０上にシリコン酸化物系の物質を蒸着して第１絶縁層５２を形成した後、前記第１絶縁層５２上に導電層５３を形成する。望ましくは、前記導電層５３は第１金属の化合物、例えばチタン／チタン窒化物（Ｔｉ／ＴｉＮ）からなる第１層及び第２金属、例えばダングステン（Ｗ）からなる第２層の複合層で形成する。続いて、前記導電層５３上にシリコン窒化物を蒸着して第２絶縁層５５を形成する。
ここで、前記導電層５３を形成する前に、フォトリソグラフィによって前記第１絶縁層５２を部分的に食刻して第１絶縁層５２の第１下部領域を露出させる第１コンタクトホール（図示せず）を形成することができる。このとき、前記導電層５３は前記第１コンタクトホールを通じて第１絶縁層５２の第１下部領域と電気的に接続される。
また、図示しなかったが前記第１コンタクトホールを形成する段階と、前記導電層５３を形成する段階との間に、前記第１コンタクトホール及び第１絶縁層５２上に障壁金属層を蒸着し、前記障壁金属層上に第３金属層を蒸着し、前記第１絶縁層５２上の第３金属層を除去して前記第１コンタクトホールの内部に障壁金属層及び第３金属層で構成された第１コンタクトプラグを形成する工程をさらに具備することもできる。このとき、前記障壁金属層はチタン／チタン窒化物（Ｔｉ／ＴｉＮ）で形成し、前記第３金属層はダングステンで形成する。このように、第１コンタクトプラグを形成する場合には前記導電層５３を第４金属、例えばダングステンからなる単一層で形成する。
図５を参照すると、前記第２絶縁層５５及び導電層５３をパターニングして配線５８を形成する。具体的に、前記第２絶縁層５５上にフォトレジストをコーティングしてフォトレジスト膜を形成した後、前記フォトレジスト膜を露光及び現像して第１フォトレジストパターン（図示せず）を形成する。その後、前記第１フォトレジストパターンを食刻マスクとして利用して前記第２絶縁層５５及び導電層５３を順次に食刻して第２絶縁層パターン５６及び導電層パターン５４を含む配線５８を形成する。
また、前記第１フォトレジストパターンを用いて前記第２絶縁層５５を食刻した後、パターニングされた第２絶縁層５６を食刻マスクとして用いて前記導電層５３を食刻して導電層パターン５４を形成することができる。パターンのデザインルールが減少するほどフォトレジスト膜とその下部膜とに対する選択比の低下によるパターニング不良が発生するので、０．１μｍ以下のデザインルールを有する半導体装置では下部膜に対して食刻選択比を有する物質からなるハードマスク層を用いて下部膜をパターニングすることが望ましい。従って、前記第２絶縁層パターン５６は導電層パターン５４のギャッピング層として提供されながら、配線パターニングのためのマスク層として用いられる。
図６を参照すると、前述したように配線５８を形成した後、前記配線５８を含む第１絶縁層５２上に層間絶縁膜に使用される第３絶縁層６０を形成する。具体的に、前記配線５８が形成されている結果物に全面にＵＳＧ、ＨＤＰ酸化物またはＣＶＤ酸化物のようなシリコン酸化物系の物質を蒸着して第３絶縁層６０を形成する。このとき、前記導電層５３がダングステンを含む場合、高温酸化膜のように高温で蒸着されるかＰＢＳＧやＳＯＧのように蒸着後高温のベーク工程が必要とされる酸化膜で第３絶縁層６０を形成すると導電層パターン５６の側壁が露出されているのでダングステンが酸化される問題が発生する。従って、これを防止するために低温で蒸着されながらボイドなしにギャップ埋立てを具現することができる高密度プラズマＨＤＰ方式で第３絶縁層６０を蒸着することが望ましい。
その後、化学機械的研摩ＣＭＰまたはエッチバック工程で前記第３絶縁層６０の表面を前記配線５８上の所定部位まで平坦化させる。
図７を参照すると、第１絶縁層５２の第２下部領域を露出させる第２コンタクトホール領域６３を限定するコンタクトパターン６２を形成する。具体的に、平坦化された第３絶縁層６０上にシリコン酸化物系の物質からなる第３絶縁層に対して食刻選択比を有する物質、例えばシリコン窒化物またはポリシリコンを蒸着して第３絶縁層（図示せず）を形成する。前記第３絶縁層上にフォトレジストをコーティングしてフォトレジスト膜を形成した後、前記フォトレジスト膜を露光及び現像して第２フォトレジストパターン（図示せず）を形成する。前記第３絶縁層６０は前記配線５８と後続工程で形成される第２コンタクトプラグとの間の隔離のための層間絶縁膜として使用される。
続いて、前記第２フォトレジストパターンを食刻マスクとして用いて前記第３絶縁層を食刻して第２コンタクトホール領域６３を限定するコンタクトパターン６２を形成した後、エッシング及びストリッピング工程で前記第２フォトレジストパターンを除去する。
望ましくは、前記第３絶縁層を食刻するとき過度食刻によってその下部の配線５８がａｔｔａｃｋを受けることを防止するために前記コンタクトパターン６２は前記配線５８の幅よりも大きい幅で形成する。このとき、前記コンタクトパターン６２とコンタクトパターン６２との間の間隔は第２コンタクトホールのデザインルールで決定される。前記コンタクトパターン６２をシリコン窒化物で形成する場合には、前記コンタクトパターン６２が後続工程で前記第２コンタクトホールの内部に形成される第２コンタクトプラグを隣接した第２コンタクトプラグから隔離させるための層間絶縁膜として使用される。
図８を参照すると、前記コンタクトパターン６２の側壁にコンタクトスペーサ６４を形成する。具体的に、前記コンタクトパターン６２が形成されている結果物の全面にシリコン酸化物系の物質からなる第３絶縁膜６０に対して食刻選択比を有する物質、例えばシリコン窒化物またはポリシリコンを蒸着して第４絶縁層（図示せず）を形成する。
続いて、前記第４絶縁層を異方性食刻してそれぞれのコンタクトパターン６２の側壁にコンタクトスペーサ６４を形成する。
図９を参照すると、第１絶縁層５２の第２下部領域を露出させる第２コンタクトホール６６を形成する。具体的に、前記コンタクトパターン６２及びコンタクトスペーサ６４を食刻マスクとして利用してシリコン酸化物からなる前記第２及び第１絶縁層６０、５２を異方性食刻することによって前記第１絶縁層５２の第２下部領域を露出させる第２コンタクトホール６６を形成する同時に、前記配線５８の側壁上に第３絶縁層パターン６０ａからなるスペーサを形成する。従って、前記第２コンタクトホール６６は第３絶縁層パターン６０ａの外周面に接しながら前記第１絶縁層５２の第２下部領域を露出させるように形成される。このとき、前記配線５８の側壁上に形成された第３絶縁層パターン６０ａは前記コンタクトスペーサ６４に整列される。
続いて、前記第３コンタクトホール６６が形成されている結果物の全面に導電物質、例えばドーピングされたポリシリコンや金属を蒸着した後、ＣＭＰまたはエッチバックのような平坦化工程を実施してノード分離された第２コンタクトプラグ（図示せず）を形成する。
一方、前記コンタクトパターン６２及びコンタクトスペーサ６４をポリシリコンで形成し、前記第２コンタクトプラグをドーピングされたポリシリコンで形成する場合には、前記第２コンタクトプラグをノード分離させるための平坦化工程が第３絶縁層パターン６０ａの表面まで進行されて第３絶縁層パターン６０ａ上のポリシリコン層が全部除去される。このとき、配線５８上の第３絶縁層パターン６０ａは第２コンタクトプラグのノード分離マージンを確保することができる位の厚さ、即ち、ノード分離のための平坦化工程時導電層パターン５４がアタックを受けることを防止することができる位の厚さで残されるべきである。
前述したように本実施例によると、シリコン窒化膜からなるコンタクトパターン６２及びコンタクトスペーサ６４を食刻マスクとして用いてシリコン酸化物からなる第３絶縁層６０を食刻して配線５８の間に第２コンタクトホール６６を形成する。前記コンタクト食刻工程のとき前記コンタクトパターン６２及びコンタクトスペーサ６４が導電層パターン５４を保護する役割をするので、配線パターニングに使用される第２絶縁層パターン５６の厚さを最小限に低くすることができる。従って、配線５８のアスペクト比を減少させて配線５８と配線５８との間のギャップマージンを増加させることができる。また、第２絶縁層パターン５６の厚さを最小限に低くすることによって、デザインルールが減少しても配線パターニングのためのフォトリソグラフィ工程を容易に実施することができる。
また、配線５８と配線５８との間に形成される第２コンタクトホール６６を自己整列コンタクト食刻方式で形成しないので、配線５８のショルダーマージンを確保して配線５８と前記第２コンタクトホール６６の内部に形成される第２コンタクトプラグとの間に電気的短絡が発生することを防止することができる。
さらに、配線５８の側壁に誘電率が小さいシリコン酸化膜、即ち、第３絶縁層パターン６０ａからなるスペーサが形成されるので、配線５８と配線５８との間及び配線５８と第２コンタクトプラグとの間の寄生キャパシタンスを減少させることができる。
［実施例２］
図１０及び図１１は本発明の第２実施例による半導体装置の製造方法を示すための断面図で、第３絶縁層６１を配線５８の表面まで平坦化させることを除いては前述した第１実施例と同一である。本実施例で、実施例１と同一な部材は同一な符号を使用して示す。
図１０を参照すると、実施例１の図４及び図５と同一な方法で半導体基板５０上に第１絶縁層５２を形成した後、前記第１絶縁層５２上に第２絶縁層パターン５６及び導電層パターン５４を含む配線５８を形成する。
続いて、前記配線５８が形成された結果物の全面にシリコン酸化物系の物質を蒸着して第３絶縁層６１を形成し、ＣＭＰまたはエッチバックのような平坦化工程で前記第２絶縁層パターン５６の表面が露出されるまで前記第３絶縁層６１を除去する。
図１１を参照すると、実施例１の図７乃至図９に示された方法と同一な方法でコンタクトパターン６２、コンタクトスペーサ６４及び第２コンタクトホール６６を形成する。
具体的に、前記配線５８及び平坦化された第３絶縁層６１上に前記シリコン酸化物系の物質からなる第３絶縁層６１に対して食刻選択比を有する物質、例えばシリコン窒化物またはポリシリコンを蒸着して第３絶縁層を形成する。フォトリソグラフィ工程で前記第３絶縁層をパターニングして第１絶縁層５２の下部領域を露出させる第２コンタクトホール領域を限定するコンタクトパターン６２を形成する。
前記コンタクトパターン６２が形成された結果物の全面に前記シリコン酸化物系の物質からなる第３絶縁層６１に対して食刻選択比を有する物質、例えば、シリコン窒化物またはポリシリコンを蒸着して第４絶縁層を形成した後、前記第４絶縁層を異方性食刻してそれぞれのコンタクトパターン６２の側壁にコンタクトスペーサ６４を形成する。
その後、前記コンタクトパターン６２及びコンタクトスペーサ６４を食刻してマスクとして利用して前記第３絶縁層６１及び第１絶縁層５２を異方性食刻することによって前記第１絶縁層５２の下部領域を露出させる第２コンタクトホール６６を形成すると同時に、前記配線５８の側壁上に第３絶縁層パターン６１ａを形成する。このように、シリコン酸化物からなる第１及び第３絶縁層５２、６１を食刻する間にシリコン窒化膜からなるコンタクトパターン６２及びコンタクトスペーサ６４が第２絶縁層パターン５６と共に導電層パターン５４を保護するので、前記第２絶縁層パターン５６の厚さを最小限に低くして配線５６のアスペクト比を減少させることができる。また、前記コンタクトパターン６２及びコンタクトスペーサ６４によって配線５８のショルダーマージンが確保されて前記第２コンタクトホール６６を形成するための食刻工程によって前記配線５８が露出されることを防止することができる。従って、配線５８と後続工程で形成される第２コンタクトプラグとが電気的に短絡する問題が発生しない。
続いて、前記第２コンタクトホール６６が形成されている結果物の全面に導電物質、例えば、ドーピングされたポリシリコンや金属を蒸着した後、ＣＭＰまたはエッチバックのような平坦化工程を実施してノード分離された第２コンタクトプラグ（図示せず）を形成する。このとき、配線スペーサが誘電率が小さいシリコン酸化物系の物質からなる第３絶縁層パターン６１ａで形成されるので、配線５８と配線５８との間及び配線５８と第２コンタクトプラグとの間の寄生キャパシタンスを減少させることができる。
［実施例３］
図１２は本発明の第３実施例によるドラム装置の断面図である。
図１２を参照すると、半導体基板１００上にワードラインとして提供されるゲート電極、キャパシター領域（例えば、ソース領域）及びビットラインコンタクト領域（例えば、ドレーン領域）で構成されたＭＯＳトランジスター（図示せず）が形成されている。前記ゲート電極はゲート絶縁膜、シリコン窒化物からなるゲートギャッピング層及びシリコン窒化物からなるゲート側壁スペーサを含む。
前記ＭＯＳトランジスター及び基板１００上にはシリコン酸化物からなる層間絶縁膜１０２が形成されている。前記層間絶縁膜１０２を貫通してソース／ドレーン領域を露出させるコンタクトホール１０３がゲート電極に自己整列されて形成される。前記自己整列コンタクトホール１０３の内部にはドーピングされたポリシリコンからなるパッド電極１０４は形成されている。前記パッド電極１０４は平坦化工程によってノード分離される。従って、本実施例でキャパシターコンタクト領域はソース領域上に形成されたパッド電極１０４を含み、ビットラインコンタクト領域はドレーン領域上に形成されたパッド電極を含む。
前記層間絶縁膜１０２及びパッド電極１０４上にはシリコン酸化物系の物質からなる第１絶縁層１０６が形成されている。前記第１絶縁層１０６上には複数個のビットライン１１２が形成されている。図示しなかったが、前記第１絶縁層１０６を貫通してその下部のビットラインコンタクト領域を露出させるビットラインコンタクトホールが形成され、それぞれのビットライン１１２は前記ビットラインコンタクトホールを通じてビットラインコンタクト領域、即ち、ドレーン領域上のパッド電極に接続される。
前記ビットライン１１２は第１導電層パターン１０８及び前記第１導電層パターン１０８上に積層された第２絶縁層パターン１１０を含む。それぞれのビットライン１１２の上面及び側壁上にはシリコン酸化物系の物質からなる第３絶縁層パターン１１４ａが連続的に形成される。それぞれの第３絶縁層パターン１１４ａ上にはシリコン酸化物に対して食刻選択比を有する物質、例えば、シリコン窒化物からなるコンタクトパターン１１６が形成される。それぞれのコンタクトパターン１１６の側壁にはシリコン酸化物系の物質に対して食刻選択比を有する物質、例えば、シリコン窒化物からなるコンタクトスペーサ１１８が形成される。
前記コンタクトパターン１１６及びコンタクトスペーサ１１８はビットライン１１２の側壁上の第３絶縁層パターン１１４ａの外周面に接しながらビットライン１１２とビットライン１１２との間のキャパシターコンタクト領域、即ち、パッド電極１０４を露出させるストレージノードコンタクトホール１２０を限定する役割をする。従って、各ビットライン１１２の側壁に形成された第３絶縁層パターン１１４ａは前記コンタクトスペーサ１１８に整列される。
前記ストレージノードコンタクトホール１２０の内部にはドーピングされたポリシリコンまたは金属のような導電物質からなり、平坦化工程によってノード分離されたストレージノードコンタクトプラグ１２２が形成される。前記ストレージノードコンタクトプラグ１２２は前記コンタクトパターン１１６の表面と平坦化されるように形成される。
本実施例によるドラム装置において、シリコン窒化物からなるコンタクトパターン１１６及びコンタクトスペーサ１１８によって第２絶縁層パターン１１０の厚さを最小限に薄くすることができるのでビットライン１１２のアスペクト比を低減させてビットライン１１２とビットライン１１２との間のギャップマージンを増加させることができる。また、前記コンタクトパターン１１６及びコンタクトスペーサ１１８によってビットライン１１２のショルダーマージンが確保されてビットライン１１２とストレージノードコンタクトプラグ１２２との間に電気的短絡が発生しない。
また、ビットライン１１２が誘電率が小さいシリコン酸化膜、即ち、第３絶縁層パターン１１４ａで形成されたスペーサを有するので、ビットライン１１２とビットライン１１２との間及びビットライン１１２とストレージノードコンタクトプラグ１２２との間の寄生キャパシタンス、即ち、ビットラインローディングキャパシタンスを減少させることができる。ビットラインローディングキャパシタンスが２５〜３０％位に減少すると、単位ビットライン当りのセルの数が増加してセル効率を向上させてウェーハ内の有効チップの数を増加させることができる。
図１３乃至図２０は本実施例によるドラム装置の製造方法を説明するための断面図である。
図１３はパッド電極１０４、第１絶縁層１０６、第１導電層１０７及び第２絶縁層１０９を形成する段階を示す。一般のＬＯＣＬＳ工程またはＳＴＩ工程を通じて半導体基板１００をフィールド領域とアクティブ領域とに区分した後、前記基板１００のアクティブ領域上にＭＯＳトランジスター（図示せず）を形成する。
即ち、熱的酸化法（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）でアクティブ領域の表面に浅いゲート酸化膜を成長させた後、その上にゲート導電層及びゲートギャッピング層を順次に蒸着する。続いて、フォトリソグラフィ工程で前記ゲートギャッピング層及びゲート導電層をパターニングしてワードラインとして提供されるゲート電極を形成した後、前記ゲート電極の側壁にゲートスペーサを形成する。望ましくは、前記ゲートギャッピング層及びゲートスペーサはシリコン窒化物で形成する。その後、一般のイオン注入工程を通じて前記ゲートスペーサ両側の基板表面にソース／ドレーン領域を形成する。ここで、前記ゲートスペーサを形成する前に、ＬＤＤイオン注入を実施してゲート電極両側の基板表面に低濃度のソース／ドレーン領域を形成することで、ＬＤＤ構造のソース／ドレーンを具現することができる。
前記ソース／ドレーン領域のうち１つはキャパシターのストレージ電極が接続されるキャパシターコンタクト領域であり、残りの１つはビットラインが接続されるビットラインコンタクト領域である。本実施例ではソース領域がキャパシターコンタクト領域であり、ドレーン領域が非ビットラインコンタクト領域になる。
続いて、前記ＭＯＳトランジスターを含む基板１００の全面にＰＢＳＧのような酸化物からなる層間絶縁膜１０２を蒸着し、前記シリコン窒化物からなるゲートギャッピング層をストッパとして利用してＣＭＰ工程で前記層間絶縁膜１０２を平坦化する。その後、シリコン窒化物からなるゲートギャッピング層に対して高い食刻選択比を有する食刻条件で前記層間絶縁膜１０２を異方性食刻することによって、前記ゲート電極に自己整列されながらソース／ドレーン領域を露出させるコンタクトホール１０３を形成する。
前記コンタクトホール１０３を埋立てるように高濃度の不純物でドーピングされたポリシリコン層を蒸着した後、前記ゲートギャッピング層の表面まで前記ポリシリコン層を除去する。そうすると、それぞれのコンタクトホール１０３の内部にソース／ドレーン領域と接触するパッド電極１０４が形成される。
前記パッド電極１０４を含む基板１００の全面にＢＰＳＧ、ＵＳＧ、ＨＤＰ酸化物またはＣＤＶ酸化物のようなシリコン酸化物系の物質を約１０００〜３０００Åの厚さで蒸着して第１絶縁層１０６を形成する。前記第１絶縁層１０６は前記パッド電極１０４とその上に形成されるビットラインとを互いに隔離させる層間絶縁膜として使用される。
前記第１絶縁層１０６を蒸着した後、後続フォトリソグラフィ工程のマージンを確保するためにＣＭＰ工程またはエッチバック工程で前記第１絶縁層１０６の表面を平坦化することができる。このとき、前記第１絶縁層１０６に対してビットラインの下部で約１０００〜３０００Åの厚さが残されるように平坦化を行う。
その後、フォトリソグラフィ工程によって前記第１絶縁層１０６を部分的に食刻して前記ドレーン電極上のパッド電極を露出させるビットラインコンタクトホール（図示せず）を形成した後、前記ビットラインコンタクトホール及び第１絶縁層１０６上にビットライン用第１導電層１０７及びシリコン窒化物からなる第２絶縁層１０９を順次に蒸着する。望ましくは、前記第１導電層１０７は第１金属及び／または前記第１金属化合物、例えばチタン／チタン窒化物（Ｔｉ／ＴｉＮ）からなる第１層及び第２金属、例えばダングステンからなる第２層の複合層に形成することができる。ビットラインパターニングのためのマスクとして使用される第２絶縁層１０９は後続コンタクト食刻工程のときその下部の第１導電層１０７を保護する役割をする。従来の方法では後続のコンタクト食刻工程のときビットラインマスク層のみでビットライン用導電層の上面を保護するので前記ビットラインマスク層を３０００Å位の厚さに厚く形成した。これに反して、本発明では後続工程で前記第２絶縁層１０９上に蒸着される第３絶縁層及びコンタクトパターンが前記第２絶縁層１０９と共にビットライン用第１導電層１０７の上面を保護するので、前記第２絶縁層１０９を約１０００〜１５００Åの厚さで薄く形成することができる。従って、本発明によると従来の方法に比べてビットラインマスク用第２絶縁層１０９の厚さを５０％程度薄くすることができるため、ビットラインパターニングのためのフォトリソグラフィ工程が容易になりビットライン上に蒸着される第３絶縁層のギャップマージンを増加させることができる。
前述した段階によると、二重層で構成された第１導電層１０７が直接ビットラインコンタクトホールに接触されて形成される。一方、前記ビットラインコンタクトホールの内部にビットラインコンタクトプラグを形成した後、前記ビットラインコンタクトプラグに直接接触されるように第１導電層１０７を形成することもできる。
即ち、前記ビットラインコンタクトホールを形成した後、前記ビットラインコンタクトホール及び第１絶縁層１０６上にチタン／チタン窒化物（Ｔｉ／ＴｉＮ）からなる障壁金属層及びダングステンからなる第３金属層を蒸着した後、エッチバックまたはＣＭＰ工程で前記第１絶縁層１０６の表面が露出されるまで第３金属層を除去する。そうすると、前記ビットラインコンタクトホールの内部に前記障壁金属層及び第３金属層で構成されたビットラインコンタクトプラグが形成される。このように、ビットラインコンタクトプラグが形成されると、前記ビットラインコンタクトプラグ及び第１絶縁層１０６上に第４金属、例えばダングステンからなる第１導電層１０７を蒸着する。従って、ビットラインコンタクトプラグを形成する場合には前記ビットライン用第１導電層１０７が単一層として形成される。
図１４はビットライン１１２を形成する段階を示すフォトリソグラフィ工程で前記第２絶縁層１０９上にビットラインパターニングのための第１フォトレジストパターン（図示せず）を形成した後、前記第１フォトレジストパターンを食刻マスクとして用いて前記第２絶縁層１０９及び第１導電層１０７を順次に食刻して第２絶縁層パターン１１０及び第１導電層パターン１０８を含むビットライン１１２を形成する。また、前記フォトレジストパターンを食刻マスクとして用いて前記第２絶縁層１０９を食刻して第２絶縁層パターン１１０を形成した後、前記第２絶縁層パターン１１０を食刻マスクとして用いて前記第１導電層１０７を食刻することもできる。０．１μｍ以下のデザインルールを有するドラム装置では後者の方法でビットラインを形成することが望ましい。従って、前記第２絶縁層パターン１１０は第１導電層１０７に対するギャッピング層として提供されながら、ビットラインパターニングのためのハードマスク層として使用される。
ここで、前記第１フォトレジストパターンを形成する前に、前記第２絶縁層１０９上にフォトリソグラフィ工程を円滑に実施するために反射防止層を形成することもできる。このような反射防止層は一般にシリコンオキシ窒化物（ＳｉＯＮ）の単一層や、高温酸化膜及びＳｉＯＮ膜で構成された複数個の層で形成することができる。前記反射防止層は後続するフォトリソグラフィ工程のとき下部基板から光が反射されることを防止する役割をする。
図１５は第３絶縁層１１４を形成する段階を示す。前述されたようにビットライン１１２を形成した後、前記ビットライン１１２を含む第１絶縁層１０６上にＵＳＧ、ＨＤＰ酸化物またはＣＤＶ酸化物のようなシリコン酸化物系の物質を蒸着して第３絶縁層１１４を形成する。このとき、前記第１導電層パターン１０８がダングステンを含んでいる場合、高温酸化膜のように蒸着されるかＢＰＳＧやＳＯＧのように蒸着後高温のベーク工程が必要とされる酸化膜で第３絶縁層１１４を形成すると第１導電層パターン１０８の側壁が露出されているのでダングステンが酸化される問題が発生する。従って、これを防止するために低温で蒸着されながらボイドなしにギャップ埋立てを具現することができる高密度プラズマＨＤＰ方式で第３絶縁層１１４を蒸着することが望ましい。
その後、ＣＭＰまたはエッチバック工程で前記第３絶縁層１１４の表面を前記ビットライン１１２上の所定部位まで平坦化させる。
図１６は第３絶縁層１１５を形成する段階を示す。即ち、前述されたように平坦化された第３絶縁層１１４上にシリコン酸化物系の物質からなる第３絶縁層１１４に対して食刻選択比を有する物質、例えば、シリコン窒化物を１０００〜１５００Å位の厚さで蒸着して第３絶縁層１１５を形成する。
図１７はコンタクトパターン１１６を形成する段階を示す。前記第３絶縁層１１５上にフォトリソグラフィ工程で第２フォトレジストパターン（図示せず）を形成した後、前記第２フォトレジストパターンをマスクとして利用して前記第３絶縁層１１５を食刻してストレージノードコンタクトホール領域１１９を限定するコンタクトパターン１１６を形成する。続いて、アッシング及びストリッピング工程で前記第２フォトレジストパターンを除去する。
望ましくは、前記第３絶縁層１１５を食刻するとき過度食刻によってその下部のビットライン１１２がアタックを受けることを防止するために前記コンタクトパターン１１６は前記ビットライン１１２の幅よりも大きい幅で形成する。このとき、前記コンタクトパターン１１６とコンタクトパターン１１６との間の間隔はストレージノードコンタクトホールのデザインルールで決定される。シリコン窒化物からなるコンタクトパターン１１６は後続工程で前記ストレージノードコンタクトホールの内部に形成されるストレージノードコンタクトプラグを隣接したストレージノードコンタクトプラグから隔離させるための層間絶縁層として使用される。
図１８はコンタクトスペーサ１１８を形成する段階を図示する。前記コンタクトパターン１１６が形成されている結果物上にシリコン酸化物系の物質からなる第３絶縁膜１１４に対して食刻選択比を有する物質、例えば、シリコン窒化物またはポリシリコンを約３００〜６００Åの厚さで蒸着して第４絶縁層を形成する。続いて、前記第４絶縁層を異方性食刻してそれぞれのコンタクトパターン１１６の側壁にコンタクトスペーサ１１８を形成する。
図１９はストレージノードコンタクトホール１２０を形成する段階を図示する。前記コンタクトパターン及びコンタクトスペーサ１１８を食刻マスクとして利用してシリコン酸化物からなる第３絶縁層１１４及び第１絶縁層１０６を連続的に異方性食刻することによって前記ビットライン１１２とビットライン１１２との間に位置したキャパシターコンタクト領域、即ち、ソース／領域上のパッド電極１０４を露出させるストレージノードコンタクトホール１２０を形成する。これと同時に、前記ビットライン１１２の側壁に第３絶縁層パターン１１４ａからなるスペーサを形成する。従って、前記ストレージノードコンタクトホール１２０は第３絶縁層パターン１１４ａの外周面に接しながら隣接したビットライン１１２の間のキャパシターコンタクト領域、即ち、パッド電極１０４を露出させるように形成される。
従来の方法では自己整列コンタクト食刻工程でストレージノードコンタクトホールを形成するので、ビットラインのショルダーマージンが不足してビットラインの角部分に位置したビットラインマスク層及びビットラインスペーサが食刻されることでビットラインとストレージノードコンタクトプラグとが電気的に短絡される問題が発生した。これに反して、本発明ではビットライン１１２よりも広い幅で形成されるコンタクトパターン１１６及びコンタクトスペーサ１１８によってビットラインが完全に囲まれている状態で前記コンタクトパターン１１６及びコンタクトスペーサ１１８を食刻マスクとして利用してストレージノードコンタクトホール１２０を形成する。従って、ストレージノードコンタクトホール１２０が自己整列コンタクト食刻方式で形成されないので、ビットライン１１２のショルダーマージンが確保されてビットライン１１２とストレージノードコンタクトプラグとの間の電気的短絡を防止することができる。
図２０はストレージノードコンタクトプラグ１２２を形成する段階を図示する。前記ストレージノードコンタクトホール１２０が形成されている結果物の全面にドーピングされたポリシリコンや金属からなる第２導電層を蒸着した後、ＣＭＰまたはエッチバックのような平坦化工程で前記コンタクトパターン１１６の表面まで前記第２導電層を除去する。そうすると、前記ストレージノードコンタクトホール１２０の内部にノード分離されたストレージノードコンタクトプラグ１２２が形成される。このとき、前記ビットライン１１２の上面及び側壁上に形成された第３絶縁層パターン１１４ａはビットライン１１２とストレージノードコンタクトプラグ１２２とを隔離させる役割をする。
続いて、一般のキャパシター形成工程で前記ストレージノードコンタクトプラグ１２２上にストレージ電極、誘電体膜及びプレイト電極で構成されたキャパシター（図示せず）を形成する。
前述したように本実施例によると、シリコン窒化物からなるコンタクトパターン１１６及びコンタクトスペーサ１１８を食刻マスクとして利用してシリコン酸化物で構成された第３絶縁層１１４及び第１絶縁層１０６を食刻して隣接したビットライン１１２の間のパッド電極１０４を露出させるストレージノードコンタクトホール１２０を形成する。前記コンタクト食刻工程のとき前記コンタクトパターン１１６及びコンタクトスペーサ１１８が第１導電層パターン１０８を保護する役割をするので、ビットラインパターニングに使用される第２絶縁層パターン１１０の厚さを最小限に低くすることができる。従って、ビットライン１１２のアスペクト比を減少させてビットライン１１２とビットライン１１２との間のギャップ埋立てマージンを増加させることができる。
また、隣接したビットライン１１２の間に位置するストレージノードコンタクトホール１２０を自己整列コンタクト食刻方式で形成しないので、ビットライン１１２のショルダーマージンを確保してビットライン１１２とストレージノードコンタクトプラグ１２２との間に電気的短絡が発生することを防止することができる。
さらに、ビットライン１１２の側壁誘電率が小さいシリコン酸化物系の物質からなる第３絶縁層パターン１１４ａのスペーサが形成されるので、ビットライン１１２とビットライン１１２との間及びビットライン１１２とストレージノードコンタクトプラグ１２２との間のビットラインローディングキャパシタンスを減少させることができる。
［実施例４］
図２１及び図２２は本発明の第４実施例によるドラム装置の製造方法を説明するための断面図であり、ストレージノードコンタクトプラグ１２２を第３絶縁層パターン１１４ａの表面まで平坦化することを除いては前述した実施例３と同一な方法で実施する。本実施例で、実施例３と同一な部材は同一な参照符号を使用して示す。
図２１を参照すると、実施例３の図１３乃至図１６に図示されたのと同一な方法でパッド電極１０４が形成されている半導体基板１００上に第１絶縁層１０６、第１導電層パターン１０８及び第２絶縁層パターン１１０を含むビットライン１１２及びシリコン酸化物系の物質からなる第３絶縁層１１４を形成する。エッチバックまたはＣＭＰ工程で前記第３絶縁層１１４をビットライン１１２上の所定部位まで平坦化した後、結果物の全面にシリコン酸化物に対して高い食刻選択比を有する第１ポリシリコン層を蒸着し、フォトリソグラフィ工程で前記ポリシリコン層をパターニングしてストレージノードコンタクトホール領域を限定するコンタクトパターン１１６ａを形成する。前記コンタクトパターン１１６ａが形成された結果物の全面にシリコン酸化物に対して高い食刻選択比を有する第２ポリシリコン層を蒸着し、前記第２ポリシリコン層を異方性食刻してそれぞれのコンタクトパターン１１６ａの側壁にコンタクトスペーサ１１８ａを形成する。
続いて、前記コンタクトパターン及びコンタクトスペーサ１１８ａを食刻マスクとして利用して第３絶縁層１１４及び第１絶縁層１０６を異方性食刻することによって隣接したビットライン１１２の間のキャパシターコンタクト領域、即ち、ＭＯＳトランジスターのソース領域と接触しているパッド電極１０４を露出させるストレージノードコンタクトホール１２０を形成する。前記ビットライン１１２の上面及び側壁を囲むように第３絶縁層パターン１１４ａが形成される。その後、前記ストレージノードコンタクトホール１２０が形成された結果物の全面に高濃度でドーピングされた第３ポリシリコン層１２１を前記ストレージノードコンタクトホール１２０を充分に埋立てられる位の厚さで蒸着する。
図２２を参照すると、ＣＭＰまたはエッチバック工程で前記第３ポリシリコン層１２１を平坦化してそれぞれのストレージノードコンタクトホール１２０上にノード分離されたストレージノードコンタクトプラグ１２２を形成する。このとき、前記コンタクトパターン１１６ａ及びコンタクトスペーサ１１８ａがポリシリコンで形成されたので、第３ポリシリコン層１２１の平坦化工程のとき同時に除去される。従って、前記ビットライン１１２上の第３絶縁層パターン１１４ａの表面が露出されるまで平坦化工程を実施することによって、第３絶縁層パターン１１４ａの表面と同一な高さを有するストレージノードコンタクトプラグ１２２を形成する。
このとき、前記ビットライン１１２の第３絶縁層パターン１１４ａはストレージノードコンタクトプラグ１２２のノード分離マージンを確保できる位の厚さ、即ち、ノード分離のための平坦化工程のときビットライン用第１導電層パターン１０８がアタックを受けることを防止することができる位の厚さで残されているべきである。
［実施例５］
図２３乃至図２６は本発明の第５実施例によるドラム装置の製造方法を説明するための断面図であり、第３絶縁層１１７をビットライン１１２の表面まで平坦化させることを除いては実施例３と同一な方法で実施する。本実施例で、実施例３と同一な部材は同一な参照符号を付与する。
図２３を参照すると、実施例３の図１３及び図１４に示されたのと同一な方法でパッド電極１０４を有する半導体基板１００の全面に第１絶縁層１０６を形成し、前記第１絶縁層１０６上に第１導電層パターン１０８及び第２絶縁層パターン１１０を含むビットライン１１２を形成する。
続いて、前記ビットライン１１２が形成された結果物の全面にシリコン酸化物系の物質を蒸着して第３絶縁層１１７を形成し、前記第２絶縁層パターン１１０をストッパにしてＣＭＰまたはエッチバックのような平坦化工程を実施する。即ち、前記第２絶縁層パターン１１０の表面が露出されるまで前記第３絶縁層１１７を除去することで第３絶縁層１１７の表面を平坦化する。
図２４を参照すると、実施例３の図１６乃至図１８に図示したのと同一な方法でシリコン酸化物からなる第３絶縁層１１７に対して高い食刻選択比を有する物質、例えば、シリコン窒化物またはポリシリコンからなるコンタクトパターン１１６及びコンタクトスペーサ１１８を形成する。望ましくは、前記コンタクトパターン１１６はシリコン窒化物で形成し前記コンタクトスペーサ１１８はポリシリコンで形成する。
前記コンタクトパターン１１６は前記ビットライン１１２の幅よりも大きい幅で形成し、コンタクトパターン１１６とコンタクトパターン１１６との間の間隔はストレージノードコンタクトホールのデザインルールで決定される。コンタクトパターン１１６をシリコン窒化物で形成する場合、前記コンタクトパターン１１６を後続工程で形成されるストレージノードコンタクトプラグとストレージノードコンタクトプラグとの間の隔離のための層間絶縁膜として使用することができる。
図２５を参照すると、前記コンタクトパターン１１６及びコンタクトスペーサ１１８を食刻マスクで利用して前記第３絶縁層１１７及び第１絶縁層１０６を異方性食刻することによって前記ビットライン１１２とビットライン１１２との間に位置したキャパシターコンタクト領域、即ち、ソース／領域上のパッド電極１０４を露出させるストレージノードコンタクトホール１２０を形成する。前記した工程の結果として、前記ビットライン１１２の側壁上に第３絶縁層パターン１１７ａからなるスペーサが形成される。
図２６を参照すると、前記ストレージノードコンタクトホール１２０が形成されている結果物の全面に第２導電層、例えば、ドーピングされたポリシリコン層を蒸着した後、ＣＭＰまたはエッチバックのような平坦化工程で前記コンタクトパターン１１６の表面まで前記第２導電層を除去する。そうすると、それぞれのストレージノードコンタクトホール１２０の内部にノード分離されたストレージノードコンタクトプラグ１２２が形成される。
前述したように本発明によると、シリコン酸化物系の物質に対して食刻選択比を有する物質からなるコンタクトパターン及びコンタクトスペーサをビットラインのような配線の上に形成した後、前記コンタクトパターン及びコンタクトスペーサを食刻マスクとして利用してシリコン酸化物系の物質からなる絶縁層を食刻して配線と配線との間にコンタクトホールを形成する。前記コンタクト食刻工程時前記コンタクトパターン及びコンタクトスペーサが配線の導電層パターンを保護する役割をするので、配線の絶縁層パターンの厚さを最小限に低くして配線の高さを縮めることができる。従って、配線のアスペクト比を減少させて配線と配線との間のギャップマージンを増加させることができる。
また、ストレージノードコンタクトホールのように配線と配線との間に形成されるコンタクトホールを自己整列コンタクト食刻方式で形成しないので、配線のショルダーマージンを確保して配線と前記コンタクトホールの内部に形成されるコンタクトプラグとの間の電気的短絡を防止することができる。
また、配線の側壁に誘電率が小さいシリコン酸化物系の物質からなるスペーサが形成されるので、配線と配線との間及び配線とコンタクトプラグとの間の寄生キャパシタンスを減少させることができる。
以上本発明の実施例によって詳細に説明したが、本発明はこれに限定されず本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
従来の方法による自己整列コンタクト構造を有するドラム装置の製造方法を示すための断面図である。 従来の方法による自己整列コンタクト構造を有するドラム装置の製造方法を示すための断面図である。 従来の方法による自己整列コンタクト構造を有するドラム装置の製造方法を示すための断面図である。 本発明の第１実施例による半導体装置の製造方法を示すための断面図である。 本発明の第１実施例による半導体装置の製造方法を示すための断面図である。 本発明の第１実施例による半導体装置の製造方法を示すための断面図である。 本発明の第１実施例による半導体装置の製造方法を示すための断面図である。 本発明の第１実施例による半導体装置の製造方法を示すための断面図である。 本発明の第１実施例による半導体装置の製造方法を示すための断面図である。 本発明の第２実施例による半導体装置の製造方法を示すための断面図である。 本発明の第２実施例による半導体装置の製造方法を示すための断面図である。 本発明の第３実施例によるドラム装置の断面図である。 本発明の第３実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第３実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第３実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第３実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第３実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第３実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第３実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第３実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第４実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第４実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第５実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第５実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第５実施例によるドラム装置の製造方法を示すための断面図である。 本発明の第５実施例によるドラム装置の製造方法を示すための断面図である。
符号の説明
５０、１００ 半導体基板
１０２ 層間絶縁膜
５２、１０６ 第１絶縁層
１０４ パッド電極
５４、１０８ 導電層パターン
５６、１１０ 第２絶縁層パターン
５８、１１２ 配線
６０、６１、１１４、１１７ 第３絶縁層
６０ａ、６１ａ、１１４ａ、１１７ａ 第３絶縁層パターン
６２、１１６、１１６ａ コンタクトパターン
６４、１１８、１１８ａ コンタクトスペーサ
６６、１２０ コンタクトホール
１２２ コンタクトプラグ

Claims (36)

  1. 半導体基板と、
    前記基板上に形成された第１絶縁層と、
    前記第１絶縁層上に形成され、導電層パターン及び前記導電層パターン上に積層された第２絶縁層パターンを含む配線と、
    各配線の側壁に形成されたシリコン酸化物系の物質からなる第３絶縁層パターンと、
    その側壁に形成されたコンタクトスペーサを含んで各配線の上に形成され、前記第３絶縁層パターンの外周面に接しながら前記第１絶縁層を貫通して前記第１絶縁層の下部領域を露出させるコンタクトホールを限定するコンタクトパターンと、
    を具備することを特徴とする半導体装置。
  2. 前記第３絶縁層パターンは各配線の上面及び側壁に連続的に形成され、前記コンタクトパターンは各配線上面の第３絶縁層パターンの上に形成されることを特徴とする請求項１記載の半導体装置。
  3. 前記第３絶縁層パターンは前記コンタクトスペーサに整列されて形成されていることを特徴とする請求項１記載の半導体装置。
  4. 前記コンタクトパターンは前記配線の幅よりも大きい幅で形成されていることを特徴とする請求項１記載の半導体装置。
  5. 前記コンタクトパターン及び前記コンタクトスペーサは前記第３絶縁層パターンに対して食刻選択比を有する物質からなることを特徴とする請求項１記載の半導体装置。
  6. 前記コンタクトパターン及び前記コンタクトスペーサはシリコン窒化物またはポリシリコンからなることを特徴とする請求項５記載の半導体装置。
  7. キャパシターコンタクト領域を有する半導体基板と、
    前記基板上に形成された第１絶縁層と、
    前記キャパシターコンタクト領域の間の第１絶縁層上に形成され、第１導電層パターン及び前記第１導電層パターン上に積層された第２絶縁層パターンを含むビットラインと、
    各ビットラインの側壁に形成されたシリコン酸化物系の物質からなる第３絶縁層パターンと、
    その側壁に形成されたコンタクトスペーサを含んで各ビットラインの上に形成され、前記第３絶縁層パターンの外周面に接しながら前記第１絶縁層を貫通して前記ビットラインの間の前記キャパシターコンタクト領域を露出させるストレージノードコンタクトホールを限定するコンタクトパターンと、
    を具備することを特徴とする半導体装置。
  8. 前記キャパシターコンタクト領域はランディングパッド電極であることを特徴とする請求項７記載の半導体装置。
  9. 前記第３絶縁層パターンは各ビットラインの上面及び側壁に連続的に形成され、前記コンタクトパターンは各ビットライン上面の第３絶縁層パターン上に形成されていることを特徴とする請求項７記載の半導体装置。
  10. 各ビットラインの側壁に形成された前記第３絶縁層パターンは前記コンタクトスペーサに整列されて形成されていることを特徴とする請求項７記載の半導体装置。
  11. 前記コンタクトパターンは前記ビットラインの幅よりも大きい幅で形成されることを特徴とする請求項７記載の半導体装置。
  12. 前記コンタクトパターン及び前記コンタクトスペーサは前記第３絶縁層パターンに対して食刻選択比を有する物質からなることを特徴とする請求項７記載のドラム装置。
  13. 前記コンタクトパターン及び前記コンタクトスペーサはシリコン窒化物またはポリシリコンのうちいずれか１つからなることを特徴とする請求項１２記載の半導体装置。
  14. 前記キャパシターコンタクト領域と接続されるように前記ストレージノードコンタクトホールの内部に形成され、第２導電層からなるストレージノードコンタクトプラグをさらに具備することを特徴とする請求項７記載の半導体装置。
  15. 前記ストレージノードコンタクトプラグは前記コンタクトパターンの表面と平坦になるように形成されていることを特徴とする請求項１４記載の半導体装置。
  16. 前記第３絶縁層パターンは各ビットラインの上面及び側壁に連続的に形成され、前記ストレージノードコンタクトプラグは前記第３絶縁層パターンの表面と平坦化されるように形成されていることを特徴とする請求項１４記載の半導体装置。
  17. 半導体基板上に絶縁層を形成する段階と、
    前記第１絶縁層上に、導電層パターン及び前記導電層パターン上に積層された第２絶縁層パターンを含む配線を形成する段階と、
    前記配線及び前記第１絶縁層上にシリコン酸化物系の物質からなる第３絶縁層を形成する段階と、
    各配線上に前記第１絶縁層の下部領域を露出させるコンタクトホールを限定するためのコンタクトパターンを形成する段階と、
    各コンタクトパターンの側壁にコンタクトスペーサを形成する段階と、
    前記コンタクトパターン及びコンタクトスペーサをマスクとして用いて前記第３絶縁層及び第１絶縁層を食刻して前記コンタクトホールを形成すると同時に、各配線の側壁に第３絶縁層パターンを形成する段階と、
    を具備することを特徴とする半導体装置の製造方法。
  18. 前記コンタクトパターンを形成する段階の前に、前記配線上の所定部位まで前記第３絶縁層を平坦化させる段階をさらに具備することを特徴とする請求項１７記載の半導体装置の製造方法。
  19. 前記コンタクトパターンを形成する段階の前に、前記第２絶縁層パターンの表面が露出されるまで前記第３絶縁層を平坦化させる段階をさらに具備することを特徴とする請求項１７記載の半導体装置の製造方法。
  20. 前記コンタクトパターンは前記コンタクトホールを形成するための食刻工程のときその下部の第３絶縁層を充分に保護できる位の厚さで形成することを特徴とする請求項１７記載の半導体装置の製造方法。
  21. 前記コンタクトパターンは前記配線の幅よりも大きい幅で形成することを特徴とする請求項１７記載の半導体装置の製造方法。
  22. 前記コンタクトスペーサは前記第１絶縁層の下部領域にオーバーラップされる位の厚さで形成することを特徴とする請求項１７記載の半導体装置の製造方法。
  23. 前記コンタクトパターン及び前記コンタクトスペーサは前記第３絶縁層に対して食刻選択比を有する物質で形成することを特徴とする請求項１７記載の半導体装置の製造方法。
  24. 前記コンタクトパターン及び前記コンタクトスペーサはシリコン窒化物またはポリシリコンで形成することを特徴とする請求項２３記載の半導体装置の製造方法。
  25. キャパシターコンタクト領域を有する半導体装置上に第１絶縁層を形成する段階と、
    前記キャパシターコンタクト領域の間の第１絶縁層上に、第１導電層パターン及び第２絶縁層パターンを含むビットラインを形成する段階と、
    前記ビットライン及び第１絶縁層上にシリコン酸化物系の物質からなる第３絶縁層を形成する段階と、
    各ビットライン上に、前記ビットラインの間の前記キャパシターコンタクト領域を露出させるストレージノードコンタクトホールを限定するためのコンタクトパターンを形成する段階と、
    各コンタクトパターンの側壁にコンタクトスペーサを形成する段階と、
    前記コンタクトパターン及びコンタクトスペーサをマスクとして用いて前記第３絶縁層及び第１絶縁層を食刻して前記ストレージノードコンタクトホールを形成すると同時に、各ビットラインの側壁に第３絶縁層パターンを形成する段階と、
    を具備することを特徴とする半導体装置の製造方法。
  26. 前記コンタクトパターンを形成する段階の前に、前記ビットラインの上の所定部位まで前記第３絶縁層を平坦化させる段階をさらに具備することを特徴とする請求項２５記載の半導体装置の製造方法。
  27. 前記コンタクトパターンを形成する段階の前に、前記第２絶縁層パターンの表面が露出されるまで前記第３絶縁層を平坦化させる段階をさらに具備することを特徴とする請求項２５記載の半導体装置の製造方法。
  28. 前記コンタクトパターンは前記ストレージノードコンタクトホールを形成するための食刻工程のときその下部の第３絶縁層を充分に保護できる位の厚さで形成することを特徴とする請求項２５記載の半導体装置の製造方法。
  29. 前記コンタクトパターンは前記ビットラインの幅よりは大きい幅で形成することを特徴とする請求項２５記載の半導体装置の製造方法。
  30. 前記コンタクトスペーサは前記キャパシターコンタクト領域にオーバーラップされる位の厚さで形成することを特徴とする請求項２５記載の半導体装置の製造方法。
  31. 前記コンタクトパターン及び前記コンタクトスペーサは前記第３絶縁層に対して食刻選択比を有する物質で形成することを特徴とする請求項２５記載の半導体装置の製造方法。
  32. 前記コンタクトパターン及び前記コンタクトスペーサはシリコン窒化膜またはポリシリコンのうちいずれか１つで形成することを特徴とする請求項３１記載の半導体装置の製造方法。
  33. 前記ストレージノードコンタクトホールを形成する段階の後、
    前記コンタクトパターン、コンタクトスペーサ及びストレージノードコンタクトホール上に第２導電層を蒸着して前記ストレージノードコンタクトホールを前記第２導電層に埋立てる段階と、
    前記第２導電層を化学機械的研摩ＣＭＰ方法またはエッチバック方法で平坦化させて前記ストレージノードコンタクトホールの内部に前記キャパシターコンタクト領域と接続されるストレージノードコンタクトプラグを形成する段階と、
    をさらに具備することを特徴とする請求項２５記載の半導体装置の製造方法。
  34. 前記第２導電層を前記コンタクトパターンの表面まで平坦化させることを特徴とする請求項３３記載の半導体装置の製造方法。
  35. 前記コンタクトパターンを形成する段階の前に前記ビットライン上の所定部位まで前記第３絶縁層を平坦化させる段階をさらに具備し、
    前記第２導電層を前記ビットラインの上面に形成された第３絶縁層パターンの表面まで平坦化させることを特徴とする請求項３３記載の半導体装置の製造方法。
  36. 前記第３絶縁層パターンはその下部のビットラインを充分に保護できる位の厚さで形成することを特徴とする請求項３５記載の半導体装置製造方法。
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