JP4551913B2 - 半導体装置の製造方法 - Google Patents
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- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Description
図2(a)〜(d)は、本発明の第1の実施形態に係わる半導体装置の製造工程、特にコンタクトホール形成工程を説明するためのもので、(a1)〜(d1)は平面図、(a2)〜(d2)は(a1)〜(d1)のX−X’断面図である。
図4(a)〜(d)は、本発明の第2の実施形態に係わる半導体装置の製造工程、特にコンタクトホール形成工程を説明するためのもので、(a1)〜(d1)は平面図、(a2)〜(d2)は(a1)〜(d1)のX−X’断面図である。なお、図2と同一部分には同一符号を付して、その詳しい説明は省略する。
図5(a)〜(d)は、本発明の第3の実施形態に係わる半導体装置の製造工程、特にコンタクトホール形成工程を説明するためのもので、(a1)〜(d1)は平面図、(a2)〜(d2)(a1)〜(d1)のX−X’は断面図である。なお、図2と同一部分には同一符号を付して、その詳しい説明は省略する。
図6(a)〜(c)は、本発明の第4の実施形態に係わる半導体装置の製造工程、特にコンタクトホール形成工程を説明するためのもので、(a1)〜(c1)は平面図、(a2)〜(c2)は(a1)〜(c1)のX−X’断面図である。なお、図4と同一部分には同一符号を付して、その詳しい説明は省略する。
図7(a)〜(d)は、本発明の第5の実施形態に係わる半導体装置の製造工程、特にコンタクトホール形成工程を説明するためのもので、(a1)〜(d1)は平面図、(a2)〜(d2)は(a1)〜(d1)のX−X’断面図である。なお、図2と同一部分には同一符号を付して、その詳しい説明は省略する。
図8(a)〜(d)は、本発明の第6の実施形態に係わる半導体装置の製造工程、特にコンタクトホール形成工程を説明するためのもので、(a1)〜(d1)は平面図、(a2)〜(d2)は(a1)〜(d1)のX−X’断面図である。なお、図2と同一部分には同一符号を付して、その詳しい説明は省略する。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、全てのコンタクトを周期配列した例について説明したが、必ずしも全てのコンタクトを周期配列したものではなく、一部のコンタクトが隣接して配置されたものであればよい。
20…下地基板
21…層間絶縁膜(被処理膜)
22…マスク用薄膜
23…レジスト膜
24…レジストパターン
25…スペーサ膜
26…レジスト補助膜
31…マスクの遮光部
32…マスクの透光部(矩形パターン)
33…露光パターン
34…微細補助パターン
35…マスクの透光部(長方形パターン)
44…レジストパターン
54…レジストパターン
61〜64…円形コンタクト
71〜75…楕円コンタクト
Claims (4)
- 被処理膜上に、複数のコンタクトパターンのパターン開口を有し、且つ隣接するパターン開口を接続する接続開口を有するマスク材料膜を形成する工程と、
前記マスク材料膜の各開口の側壁に、前記接続開口の最小幅を2SとしてS以上の厚さに側壁膜を形成することにより、前記パターン開口の径を小さくすると共に隣接するパターン開口を分離する工程と、
前記マスク材料膜及び側壁膜をマスクとして前記被処理膜を選択的にエッチングすることによりコンタクトホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 被処理膜上にマスク用薄膜を形成し、その上にレジスト膜を形成する工程と、
前記レジスト膜に、複数のコンタクトパターンを近接配置した状態で露光することにより、隣接するコンタクトパターンが括れた状態で接続されたレジストパターンを形成する工程と、
前記レジスト膜をマスクとして前記マスク用薄膜を選択的にエッチングすることにより、前記マスク用薄膜に前記コンタクトパターンに対応するパターン開口及び隣接するパターン開口を接続する接続開口を形成する工程と、
前記マスク用薄膜の各開口の側壁に、前記接続開口の最小幅を2SとしてS以上の厚さにスペーサ膜を形成することにより、前記パターン開口の径を小さくすると共に隣接するパターン開口を分離する工程と、
前記マスク用薄膜及びスペーサ膜をマスクとして前記被処理膜を選択的にエッチングすることによりコンタクトホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 被処理膜上にマスク用薄膜を形成し、その上にレジスト膜を形成する工程と、
前記レジスト膜に複数のコンタクトパターンを近接配置した状態で露光することにより、前記コンタクトパターンのパターン開口を有し、且つ隣接するパターン開口を接続する接続開口を有するレジストパターンを形成する工程と、
前記レジストパターンの各開口の側壁に、前記接続開口の最小幅を2SとしてS以上の厚さに補助レジスト膜を形成することにより、前記コンタクトパターンに対応するパターン開口の径を小さくすると共に隣接するパターン開口を分離する工程と、
前記レジスト膜及び補助レジスト膜をマスクとして前記マスク用薄膜を選択的にエッチングする工程と、
前記マスク用薄膜をマスクとして前記被処理膜を選択的にエッチングすることによりコンタクトホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 被処理膜上にマスク用薄膜を形成し、その上にレジスト膜を形成する工程と、
前記レジスト膜に複数のコンタクトパターンを近接配置した状態で露光することにより、隣接するコンタクトパターンが括れた状態で接続されたレジストパターンを形成する工程と、
前記レジストパターンの開口の側壁に補助レジスト膜を形成することにより、開口の径を小さくする工程と、
前記レジスト膜及び補助レジスト膜をマスクとして前記マスク用薄膜を選択的にエッチングすることにより、前記マスク用薄膜に前記コンタクトパターンに対応するパターン開口及び隣接するパターン開口を接続する接続開口を形成する工程と、
前記マスク用薄膜の各開口の側壁に、前記接続開口の最小幅を2SとしてS以上の厚さにスペーサ膜を形成することにより、前記パターン開口の径を小さくすると共に隣接するパターン開口を分離する工程と、
前記マスク用薄膜及びスペーサ膜をマスクとして前記被処理膜を選択的にエッチングすることによりコンタクトホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4811520B2 (ja) * | 2009-02-20 | 2011-11-09 | 住友金属鉱山株式会社 | 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置 |
KR20120091453A (ko) * | 2010-02-19 | 2012-08-17 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법 |
KR101828492B1 (ko) * | 2010-10-13 | 2018-03-29 | 삼성전자 주식회사 | 패턴 형성 방법, 레티클, 및 패턴 형성 프로그램이 기록된 기록 매체 |
US8895445B2 (en) * | 2010-12-13 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming via holes |
JP5738786B2 (ja) * | 2012-02-22 | 2015-06-24 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
CN103972054B (zh) * | 2013-01-24 | 2017-03-01 | 华邦电子股份有限公司 | 图案化工艺 |
US9184058B2 (en) * | 2013-12-23 | 2015-11-10 | Micron Technology, Inc. | Methods of forming patterns by using a brush layer and masks |
US9425049B2 (en) | 2014-01-14 | 2016-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cut first self-aligned litho-etch patterning |
US9368349B2 (en) | 2014-01-14 | 2016-06-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cut last self-aligned litho-etch patterning |
JP6289996B2 (ja) * | 2014-05-14 | 2018-03-07 | 東京エレクトロン株式会社 | 被エッチング層をエッチングする方法 |
US9406511B2 (en) | 2014-07-10 | 2016-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned double patterning |
US10175575B2 (en) | 2016-06-01 | 2019-01-08 | Jsr Corporation | Pattern-forming method and composition |
US10274817B2 (en) * | 2017-03-31 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mask and photolithography system |
CN107164726B (zh) * | 2017-07-13 | 2019-07-09 | 京东方科技集团股份有限公司 | 一种oled蒸镀用掩膜板及制备方法 |
CN109390285B (zh) | 2017-08-08 | 2021-02-12 | 联华电子股份有限公司 | 接触结构及其制作方法 |
WO2020177098A1 (zh) * | 2019-03-06 | 2020-09-10 | 深圳市汇顶科技股份有限公司 | 半导体结构及其制作方法 |
JP2021048372A (ja) | 2019-09-20 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
US20210265166A1 (en) * | 2020-02-20 | 2021-08-26 | International Business Machines Corporation | Via-via spacing reduction without additional cut mask |
CN115443550A (zh) * | 2020-04-23 | 2022-12-06 | Lg伊诺特有限公司 | 用于oled像素沉积的由金属制成的沉积掩模及制造沉积掩模的方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000294502A (ja) * | 1999-04-09 | 2000-10-20 | Nec Corp | 半導体装置とその製造方法およびこれに用いるフォトマスク |
JP2002261078A (ja) * | 2001-02-27 | 2002-09-13 | Nec Kagoshima Ltd | パターン形成方法および液晶表示装置の製造方法 |
JP2003249437A (ja) * | 2002-02-26 | 2003-09-05 | Sony Corp | パターン形成方法および半導体装置の製造方法 |
JP2004191465A (ja) * | 2002-12-09 | 2004-07-08 | Fujitsu Ltd | レジストパターンの形成方法並びに半導体装置及びその製造方法 |
JP2005150222A (ja) * | 2003-11-12 | 2005-06-09 | Semiconductor Leading Edge Technologies Inc | パターン形成方法 |
JP2005181379A (ja) * | 2003-12-16 | 2005-07-07 | Matsushita Electric Ind Co Ltd | パターン形成方法 |
Family Cites Families (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0514850B1 (en) * | 1991-05-20 | 1996-08-21 | Matsushita Electronics Corporation | Method for producing a MIS type semiconductor device |
JP2787646B2 (ja) * | 1992-11-27 | 1998-08-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
JPH0831575B2 (ja) * | 1993-02-12 | 1996-03-27 | 日本電気株式会社 | 半導体記憶装置 |
JPH07245343A (ja) * | 1994-03-03 | 1995-09-19 | Toshiba Corp | 半導体装置及びその製造方法 |
JP3859764B2 (ja) * | 1995-06-27 | 2006-12-20 | 株式会社ルネサステクノロジ | 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク |
JP4086926B2 (ja) * | 1997-01-29 | 2008-05-14 | 富士通株式会社 | 半導体装置及びその製造方法 |
US6107119A (en) * | 1998-07-06 | 2000-08-22 | Micron Technology, Inc. | Method for fabricating semiconductor components |
JP3819711B2 (ja) * | 1998-10-23 | 2006-09-13 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP2002151665A (ja) * | 2000-11-14 | 2002-05-24 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US6753954B2 (en) * | 2000-12-06 | 2004-06-22 | Asml Masktools B.V. | Method and apparatus for detecting aberrations in a projection lens utilized for projection optics |
JP2002280463A (ja) * | 2001-03-16 | 2002-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
US6873720B2 (en) * | 2001-03-20 | 2005-03-29 | Synopsys, Inc. | System and method of providing mask defect printability analysis |
CN1146034C (zh) * | 2001-05-14 | 2004-04-14 | 世界先进积体电路股份有限公司 | 下埋式微细金属连线的制造方法 |
JP2003249572A (ja) * | 2001-12-19 | 2003-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
DE10230532B4 (de) * | 2002-07-05 | 2007-03-08 | Infineon Technologies Ag | Verfahren zum Bestimmen des Aufbaus einer Maske zum Mikrostrukturieren von Halbleitersubstraten mittels Fotolithographie |
KR100476690B1 (ko) * | 2003-01-17 | 2005-03-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
KR100539272B1 (ko) * | 2003-02-24 | 2005-12-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
US7056828B2 (en) * | 2003-03-31 | 2006-06-06 | Samsung Electronics Co., Ltd | Sidewall spacer structure for self-aligned contact and method for forming the same |
US20050088895A1 (en) * | 2003-07-25 | 2005-04-28 | Infineon Technologies Ag | DRAM cell array having vertical memory cells and methods for fabricating a DRAM cell array and a DRAM |
US7585731B2 (en) * | 2004-02-20 | 2009-09-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
US7755162B2 (en) * | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
US7266800B2 (en) * | 2004-06-04 | 2007-09-04 | Invarium, Inc. | Method and system for designing manufacturable patterns that account for the pattern- and position-dependent nature of patterning processes |
US7309653B2 (en) * | 2005-02-24 | 2007-12-18 | International Business Machines Corporation | Method of forming damascene filament wires and the structure so formed |
JP2006245198A (ja) * | 2005-03-02 | 2006-09-14 | Nec Electronics Corp | 半導体装置の製造方法 |
US20060202341A1 (en) * | 2005-03-10 | 2006-09-14 | Nec Electronics Corporation | Semiconductor device, and method of manufacturing the same |
JP2006276655A (ja) | 2005-03-30 | 2006-10-12 | Teijin Chem Ltd | プラスティックミラー用成形材料 |
US7575992B2 (en) * | 2005-09-14 | 2009-08-18 | Hynix Semiconductor Inc. | Method of forming micro patterns in semiconductor devices |
JP4409524B2 (ja) | 2006-03-28 | 2010-02-03 | 富士通株式会社 | レジストパターン厚肉化材料、レジストパターンの製造方法、及び半導体装置の製造方法 |
US7605081B2 (en) * | 2006-06-19 | 2009-10-20 | International Business Machines Corporation | Sub-lithographic feature patterning using self-aligned self-assembly polymers |
US7709367B2 (en) * | 2006-06-30 | 2010-05-04 | Hynix Semiconductor Inc. | Method for fabricating storage node contact in semiconductor device |
US7553760B2 (en) * | 2006-10-19 | 2009-06-30 | International Business Machines Corporation | Sub-lithographic nano interconnect structures, and method for forming same |
GB0620955D0 (en) * | 2006-10-20 | 2006-11-29 | Speakman Stuart P | Methods and apparatus for the manufacture of microstructures |
US7700473B2 (en) * | 2007-04-09 | 2010-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gated semiconductor device and method of fabricating same |
CN102017147B (zh) * | 2007-04-18 | 2014-01-29 | 因维萨热技术公司 | 用于光电装置的材料、系统和方法 |
KR100946022B1 (ko) * | 2007-05-07 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
JP5102653B2 (ja) * | 2008-02-29 | 2012-12-19 | 東京エレクトロン株式会社 | プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体 |
US8512582B2 (en) * | 2008-09-15 | 2013-08-20 | Micron Technology, Inc. | Methods of patterning a substrate |
KR101095828B1 (ko) * | 2009-06-29 | 2011-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
US8492744B2 (en) * | 2009-10-29 | 2013-07-23 | The Board Of Trustees Of The University Of Illinois | Semiconducting microcavity and microchannel plasma devices |
US20110297912A1 (en) * | 2010-06-08 | 2011-12-08 | George Samachisa | Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof |
US8829589B2 (en) * | 2010-09-17 | 2014-09-09 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device |
-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000294502A (ja) * | 1999-04-09 | 2000-10-20 | Nec Corp | 半導体装置とその製造方法およびこれに用いるフォトマスク |
JP2002261078A (ja) * | 2001-02-27 | 2002-09-13 | Nec Kagoshima Ltd | パターン形成方法および液晶表示装置の製造方法 |
JP2003249437A (ja) * | 2002-02-26 | 2003-09-05 | Sony Corp | パターン形成方法および半導体装置の製造方法 |
JP2004191465A (ja) * | 2002-12-09 | 2004-07-08 | Fujitsu Ltd | レジストパターンの形成方法並びに半導体装置及びその製造方法 |
JP2005150222A (ja) * | 2003-11-12 | 2005-06-09 | Semiconductor Leading Edge Technologies Inc | パターン形成方法 |
JP2005181379A (ja) * | 2003-12-16 | 2005-07-07 | Matsushita Electric Ind Co Ltd | パターン形成方法 |
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