JP2009060074A - 半導体素子のコンタクト形成方法 - Google Patents

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Abstract

【課題】コンタクトオープン不良を防止し、かつ、コンタクトに隣接する金属配線との間のブリッジを防止することができる半導体素子のコンタクト形成方法を提供すること。
【解決手段】基板を提供するステップと、該基板上に絶縁膜（２２、２４）を形成するステップと、該絶縁膜上に、所望のコンタクトの限界寸法よりも大きな限界寸法の開口部を有するコンタクトホール用フォトレジストパターンを形成するステップと、該コンタクトホール用フォトレジストパターンを用いて絶縁膜（２２、２４）を選択的にエッチングすることにより、コンタクトホール（２８）を形成するステップと、コンタクトホール（２８）の側壁に、該側壁が覆われるように、かつ、コンタクトホール（２８）の限界寸法（Ｗ２）が所定コンタクト限界寸法に減少する厚さになるまで、スペーサ（２９Ａ）を形成するステップとを含む。
【選択図】図２Ｄ

Description

本発明は、半導体素子の製造技術に関し、特に、半導体素子のコンタクト形成方法に関する。
ＤＲＡＭのような半導体メモリ素子は、多層構造の金属配線からなる。このため、多層構造の素子の製造において、上部及び下部の金属配線を相互に接続させるには、コンタクトを形成する工程が必須である。
しかし、近年、半導体素子の高集積化に伴い、コンタクトのアスペクト比が増加し、コンタクト形成工程において種々の問題が発生している。以下、図１Ａ〜図１Ｃを参照してより詳細に説明する。
図１Ａ〜図１Ｃは、従来技術に係る半導体素子のコンタクト形成方法を説明するための断面図である。
図１Ａに示すように、所定の下部構造物が形成された基板（図示せず）上に、ビットライン導電膜１１Ａ及びビットラインハードマスク層１１Ｂが積層されたビットライン１１を形成する。
次に、ビットライン１１を含む結果物（結果物とは製造の各段階における基板を意味する。以下同じ）上に第１層間絶縁膜１２を形成し、第１層間絶縁膜１２上に、エッチング停止膜１３と、第２層間絶縁膜１４とを形成する。このとき、第２層間絶縁膜１４は、半導体メモリ素子のセル領域に形成されるキャパシタ（図示せず）を覆う程度の厚さに形成されなければならない。
次に、第２層間絶縁膜１４上に、コンタクトを形成するためのコンタクト用ハードマスク層１５を形成した後、コンタクト用ハードマスク層１５上に、コンタクト予定領域を露出させる開口部を有するフォトレジストパターン１７を形成する。フォトレジストパターン１７の下には、露光工程時の反射防止のため、反射防止膜１６が介在し得る。
図１Ｂに示すように、フォトレジストパターン１７をエッチングマスクとしてコンタクト用ハードマスク層１５をエッチングし、コンタクト用ハードマスクパターン１５Ａを形成する。このとき、フォトレジストパターン１７には、エッチング過程である程度の損失が発生し得る。
図１Ｃに示すように、少なくともコンタクト用ハードマスクパターン１５Ａをエッチングバリアとして、第２層間絶縁膜１４、エッチング停止膜１３、第１層間絶縁膜１２、及びビットラインハードマスク層１１Ｂをエッチングし、ビットライン導電膜１１Ａを露出させるコンタクトホール１８を形成し、その後、コンタクト用ハードマスクパターン１５Ａを除去する。
本明細書では図示していないが、後続の工程において、コンタクトホール１８内に導電物質を埋め込んでコンタクト（図示せず）を形成した後、第２層間絶縁膜１４上に、このコンタクトに接続される金属配線（図示せず）を形成する。
しかしながら、近年の半導体素子のデザインルールの減少に伴い、フォトレジストパターン１７のＤＩＣＤ（Ｄｅｖｅｌｏｐ Ｉｎｓｐｅｃｔｉｏｎ Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）は、例えば、４０ｎｍ以下に急激に減少し、これにより、上記のコンタクト形成工程において次のような問題が発生している。
まず、フォトレジストパターン１７のＤＩＣＤの減少により、その厚さも急激に減少するため、このようなフォトレジストパターン１７を用いると、コンタクト用ハードマスク層１５をエッチングすることすら非常に困難である。
また、フォトレジストパターン１７のＤＩＣＤが減少するのに対し、セル領域のキャパシタは、その静電容量を確保するために高さが増加する。このため、キャパシタを覆う第２層間絶縁膜１４の厚さも大きく増加する。これは、コンタクトホール１８の上部の限界寸法（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）が減少するのに対し、その深さは増加しなければならないこと、すなわち、コンタクトホール１８のアスペクト比が増加しなければならないことを意味する。しかし、現在のドライエッチング装置の特性上、コンタクトホール１８の限界寸法は、その上部から下部に行くにつれて減少するため、コンタクトホール１８のアスペクト比が増加すると、これにより、コンタクトホール１８を形成するエッチングの際、コンタクトホールが貫通しないコンタクトオープン不良が生じる問題がある（図１Ｃの破線参照）。
これらの問題を全て解決できる方法として、フォトレジストパターン１７のＤＩＣＤを増加させることにより、フォトレジストパターン１７の厚さを増加させ、コンタクトオープンマージンを確保することが考えられる。しかし、フォトレジストパターン１７のＤＩＣＤの増加及びそれによるコンタクトホール１８の上部の限界寸法の増加は、コンタクトに隣接する金属配線とのブリッジを誘発する問題がある。このような問題は、特に、周辺回路領域のサブワードラインの空間を減少させるため、ワードラインに金属配線を直接接続させるワードラインストラップ（ｗｏｒｄｌｉｎｅ ｓｔｒａｐｐｉｎｇ）構造において、ワードラインと金属配線とのピッチが同一でなければならないため、より頻繁に発生する。
そこで、本発明は、上記のような従来技術の問題に鑑みてなされたものであって、コンタクトオープン不良を防止し、かつ、コンタクトに隣接する金属配線間のブリッジを防止することができる半導体素子のコンタクト形成方法を提供することにある。
上記の課題を解決するための本発明の半導体素子のコンタクト形成方法は、基板を提供するステップと、該基板上に絶縁膜を形成するステップと、該絶縁膜上に、所定のコンタクト限界寸法よりも大きな限界寸法の開口部を有するコンタクトホール用フォトレジストパターンを形成するステップと、該コンタクトホール用フォトレジストパターンを用いて前記絶縁膜を選択的にエッチングすることにより、コンタクトホールを形成するステップと、該コンタクトホールの側壁に、該側壁が覆われるように、かつ、前記コンタクトホールの限界寸法が所定のコンタクト限界寸法に減少する厚さになるまで、スペーサを形成するステップとを含む。
本発明に係る半導体素子のコンタクト形成方法によれば、フォトレジストパターンのＤＩＣＤを増加させることにより、コンタクトオープン不良を防止することができ、かつ、フォトレジストパターンのＤＩＣＤを増加させたことによるコンタクトホールの上部の限界寸法の増加を、スペーサを介して更に減少させることにより、コンタクトに隣接する金属配線との間のブリッジを防止することができる。したがって、新たなフォトリソグラフィ装置及びドライエッチング装置を導入しなくても、コンタクトホールの形状（ｐｒｏｆｉｌｅ）不良を防止することができる。
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
図２Ａ〜図２Ｄは、本発明の一実施形態に係る半導体素子のコンタクト形成方法を説明するための断面図である。
図２Ａに示すように、所定の下部構造物が形成された基板（図示せず）上に、ビットライン導電膜２１Ａ及びビットラインハードマスク層２１Ｂが積層されたビットライン２１を形成する。
次に、ビットライン２１を含む結果物上に第１層間絶縁膜２２を形成し、第１層間絶縁膜２２上に、エッチング停止膜２３と、第２層間絶縁膜２４とを形成する。このとき、第２層間絶縁膜２４は、半導体メモリ素子のセル領域に形成されるキャパシタ（図示せず）を覆う程度の厚さに形成され得る。
次に、第２層間絶縁膜２４上に、コンタクトを形成するためのコンタクト用ハードマスク層２５を形成した後、コンタクト用ハードマスク層２５上にフォトレジストパターン２７を形成する。このとき、フォトレジストパターン２７の開口部は、コンタクト予定領域を露出させるが、デザインルールに定義されたコンタクトの限界寸法（「コンタクト限界寸法」とも記す）よりも大きな限界寸法を有するように形成される。したがって、最近のデザインルールの減少にもかかわらず、フォトレジストパターン２７を形成する工程の際、新たなフォトリソグラフィ装置を導入する必要がなく、フォトレジストパターン２７の厚さを確保することができるため、後続のコンタクト用ハードマスク層２５を容易にエッチングすることができる。このフォトレジストパターン２７の下には、露光工程時の反射防止のため、反射防止膜２６が介在し得る。
次に、フォトレジストパターン２７をエッチングマスクとしてコンタクト用ハードマスク層２５をエッチングし、コンタクト用ハードマスクパターン２５Ａを形成する。
図２Ｂに示すように、少なくともコンタクト用ハードマスクパターン２５Ａをエッチングバリアとして、第２層間絶縁膜２４、エッチング停止膜２３、第１層間絶縁膜２２、及びビットラインハードマスク層２１Ｂをエッチングし、ビットライン導電膜２１Ａを露出させるコンタクトホール２８を形成する。このとき、コンタクトホール２８の上部の限界寸法Ｗ１は、前述したフォトレジストパターン２７の開口部の限界寸法に対応して、デザインルールに定義された限界寸法よりも大きく形成される。ただし、コンタクトホール２８の上部の限界寸法Ｗ１は、隣接するコンタクトホールと接触しない程度の値を有さなければならない。
したがって、このコンタクトホール２８を形成するためのエッチング工程の際、エッチング対象となる第２層間絶縁膜２４、エッチング停止膜２３、第１層間絶縁膜２２、及びビットラインハードマスク層２１Ｂが大きく、コンタクトホール２８の上部から下部に行くにつれて限界寸法が減少しても、コンタクトオープンマージンが増加するため、コンタクトオープン不良を防止することができる。このことは、新たなドライエッチング装置を導入する必要がないことを意味する。
ただし、図２Ｂの工程の結果により、コンタクトホール２８の上部の限界寸法が増加した状態で、後続工程（コンタクト及び金属配線を形成する工程）を行う場合、コンタクトに隣接する金属配線との間にブリッジが生じ得ることから、これを防止するために、以下の図２Ｃ及び図２Ｄに示す工程を更に行うのが望ましい。
図２Ｃに示すように、コンタクトホール２８を含む結果物の全面にスペーサ用絶縁膜２９を形成することにより、コンタクトホール２８の上部の限界寸法Ｗ２を減少させる。このとき、スペーサ用絶縁膜２９の形成は、コンタクトホール２８の上部の限界寸法Ｗ２が、デザインルールに定義されたコンタクトの限界寸法程度に減少する厚さ、例えば、１００Å以上９９９Å以下になるまで行われる。スペーサ用絶縁膜２９としては、酸化膜、例えば、Ｏ３−ＵＳＧ膜、ＰＥＴＥＯＳ膜、ＢＰＳＧ膜、ＰＳＧ膜などが使用可能である。このとき、スペーサ用絶縁膜２９は、コンタクトホール２８の下部を覆うことができる。
図２Ｄに示すように、コンタクトホール２８の下部のスペーサ用絶縁膜２９を除去することにより、コンタクトホール２８の側壁ではコンタクトホール２８の上部の限界寸法Ｗ２を維持し、かつ、ビットライン導電膜２１Ａを露出させるスペーサ２９Ａを形成する。このとき、コンタクトホール２８の下部のスペーサ用絶縁膜２９は、全面ドライエッチングによって除去される。このような全面ドライエッチング時における均一性を向上させるためには、選択的に平坦化工程を併行することもできる。平坦化工程は、接触式ＣＭＰ（ｔｏｕｃｈ Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって行われることが好ましく、その研磨対象は、５００Å〜１５００Åの範囲とすることが好ましい。
本明細書では図示していないが、後続の工程において、上部の限界寸法Ｗ２が減少したコンタクトホール２８内に導電物質、例えば、金属を埋め込んでコンタクト（図示せず）を形成した後、第２層間絶縁膜２４上にこのコンタクトに接続される金属配線（図示せず）を形成する。
本明細書では、本発明について、ビットラインと金属配線とを接続させるコンタクトの形成方法を一例として説明したが、本発明は、これに限らず、深いコンタクト構造が要求される全ての半導体素子の製造に適用可能である。特に、本発明は、コンタクトが密集して形成されない領域に適用させることが好ましい。これは、上述したように、コンタクトホールの上部の限界寸法が増加し、これにより、隣接するコンタクトホール同士が接触し得るからである。
本発明に係る半導体素子のコンタクト形成方法は、フォトレジストパターンのＤＩＣＤを増加させることにより、コンタクトオープン不良を防止することができ、かつ、フォトレジストパターンのＤＩＣＤを増加させたことによるコンタクトホールの上部の限界寸法の増加を、スペーサを介して更に減少させることにより、コンタクトに隣接する金属配線との間のブリッジを防止することができる。したがって、新たなフォトリソグラフィ装置及びドライエッチング装置を導入しなくても、コンタクトホールの形状（ｐｒｏｆｉｌｅ）不良を防止することができる。
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来技術に係る半導体素子のコンタクト形成方法を説明するための断面図である。 従来技術に係る半導体素子のコンタクト形成方法を説明するための断面図である。 従来技術に係る半導体素子のコンタクト形成方法を説明するための断面図である。 本発明の一実施形態に係る半導体素子のコンタクト形成方法を説明するための断面図である。 本発明の一実施形態に係る半導体素子のコンタクト形成方法を説明するための断面図である。 本発明の一実施形態に係る半導体素子のコンタクト形成方法を説明するための断面図である。 本発明の一実施形態に係る半導体素子のコンタクト形成方法を説明するための断面図である。
符号の説明
２１ ビットライン
２１Ａ ビットライン導電膜
２１Ｂ ビットラインハードマスク層
２２ 第１層間絶縁膜
２３ エッチング停止膜
２４ 第２層間絶縁膜
２５ コンタクト用ハードマスク層
２５Ａ コンタクト用ハードマスクパターン
２６ 反射防止膜
２７ フォトレジストパターン
２８ コンタクトホール
２９ スペーサ用絶縁膜
２９Ａ スペーサ

Claims (15)

  1. 基板を提供するステップと、
    該基板上に絶縁膜を形成するステップと、
    該絶縁膜上に、所定のコンタクト限界寸法よりも大きな限界寸法の開口部を有するコンタクトホール用フォトレジストパターンを形成するステップと、
    該コンタクトホール用フォトレジストパターンを用いて前記絶縁膜を選択的にエッチングすることにより、コンタクトホールを形成するステップと、
    該コンタクトホールの側壁に、該側壁が覆われるように、かつ、前記コンタクトホールの限界寸法が所定の前記コンタクト限界寸法に減少する厚さになるまで、スペーサを形成するステップと
    を含むことを特徴とする半導体素子のコンタクト形成方法。
  2. 所定の前記コンタクトの限界寸法が、半導体素子のデザインルールによって定義されることを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  3. 前記基板が、ビットライン導電膜及びビットラインハードマスク層が積層されたビットラインを含み、
    前記コンタクトホールを形成するステップが、
    前記絶縁膜及び前記ビットラインハードマスク層を貫通し、前記ビットライン導電膜を露出させるように行われることを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  4. 前記フォトレジストパターンの下には、前記コンタクトホールを形成するためのエッチングバリアとして作用するハードマスク層が介在することを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  5. 前記コンタクトホールを形成するステップが、
    フォトレジストパターンによってパターニングされたハードマスク層を用いて行われることを特徴とする請求項４に記載の半導体素子のコンタクト形成方法。
  6. 前記スペーサを形成するステップが、
    前記コンタクトホールが形成された状態の前記基板の全面にスペーサ用絶縁膜を形成するステップと、
    前記コンタクトホールの下部に位置する前記スペーサ用絶縁膜を除去するステップと
    を含むことを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  7. 前記スペーサ用絶縁膜が、酸化物系の膜からなることを特徴とする請求項６に記載の半導体素子のコンタクト形成方法。
  8. 前記スペーサ用絶縁膜が、Ｏ３−ＵＳＧ膜、ＰＥＴＥＯＳ膜、ＢＰＳＧ膜、及びＰＳＧ膜からなる群の中から選択される膜で形成されることを特徴とする請求項７に記載の半導体素子のコンタクト形成方法。
  9. 前記スペーサ用絶縁膜の厚さが、１００Å以上９９９Å以下であることを特徴とする請求項７に記載の半導体素子のコンタクト形成方法。
  10. 前記コンタクトホールの下部に位置する前記スペーサ用絶縁膜を除去するステップが、
    全面ドライエッチング法によって行われることを特徴とする請求項６に記載の半導体素子のコンタクト形成方法。
  11. 前記コンタクトホールの下部に位置する前記スペーサ用絶縁膜を除去するステップの後、
    平坦化工程を行うステップを更に含むことを特徴とする請求項７に記載の半導体素子のコンタクト形成方法。
  12. 前記平坦化工程が、接触式ＣＭＰ法によって行われることを特徴とする請求項１１に記載の半導体素子のコンタクト形成方法。
  13. 前記接触式ＣＭＰが、５００Å〜１５００Åの範囲を研磨対象として行われることを特徴とする請求項１２に記載の半導体素子のコンタクト形成方法。
  14. 前記コンタクトホール限界寸法が、隣接するコンタクトホールと接触しない程度の値を有することを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
  15. 前記スペーサを形成するステップの後、
    前記コンタクトホールを埋め込む金属コンタクトを形成するステップを更に含むことを特徴とする請求項１に記載の半導体素子のコンタクト形成方法。
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