JP2008117812A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】２回以上のリソグラフィとエッチングを行って単一の配線層を形成する際に、パターンの重複部におけるレジスト残渣の発生を抑制し、安定した電気的特性を得る。
【解決手段】半導体装置は、第１パターン領域における絶縁膜１２の表面に形成され、側壁にテーパを有する第１の深さＤ１の第１の配線溝と、第２パターン領域における絶縁膜１２の表面に形成され、第１の配線溝よりも深い第２の深さＤ２の第２の配線溝と、上記第１，第２パターン領域の境界領域における絶縁膜の表面に形成され、第２の配線溝内に第２の配線溝よりも深い第３の深さＤ３で第１の配線溝のパターンが重複し、第２の配線溝の底面にテーパを持った側壁の段差部を有する第３の配線溝と、第１乃至第３の配線溝に埋め込まれる単一の配線層Ｍ１とを備える。
【選択図】 図１

Description

本発明は、微細パターン領域と大規模パターン領域を個別のリソグラフィとエッチング工程でパターン形成した単一の配線層を備える半導体装置及びその製造方法に関する。

一般的な半導体装置の製造工程では、例えばトランジスタのソース，ドレイン領域等のような半導体素子の活性領域をシリコン基板中に形成した後、次のようにして配線構造部を形成している。

まず、シリコン基板の主表面上に、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜等からなる第１層間絶縁膜を形成する。その後、この第１層間絶縁膜上にフォトレジストを塗布し、露光や現像等のリソグラフィを行ってレジストパターンを形成する。そして、このレジストパターンをマスクにして、上記第１層間絶縁膜のエッチングを行って上記第１層間絶縁膜の表面に配線溝を形成する。

次に、上記第１層間絶縁膜上及び配線溝内に、ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ法により例えばＴａ系材料からなるバリアメタルを成膜した後、メッキやＰＶＤ法等で銅（Ｃｕ）、アルミニウム（Ａｌ）等の配線材料を成膜する。そして、ＣＭＰ（Chemical Mechanical Polishing）法により上記配線材料を上記第１層間絶縁膜の表面に達するまで除去して平坦化する。これらの工程を経て、第１層間絶縁膜に埋め込まれた配線層を形成する。

多層配線の場合には、上記第１層間絶縁膜上に第２層間絶縁膜を積層形成し、必要に応じて第１層目の配線層上の所定の位置にヴィアコンタクトを開口する。その後、第１層目と同様にして上記第２層間絶縁膜の表面に配線溝を形成し、この配線溝内に第２層目の配線層を埋め込み形成する。

同様な製造工程を繰り返すことにより、３層以上の多層配線も形成できる。

ところで、近年は、半導体装置のパターンが微細化且つ大規模化している。このため、例えば特許文献１に記載されているように、転写パターンを複数の単位パターンに分割し、これらの単位パターンを隣接させて露光することにより転写パターンを露光対象物上に転写している。

また、トランジスタやメモリセル等のパターンが解像度限界まで微細化されるのに対し、パッドや引き出し線等にはサイズの大きなパターンが必要になる。このように、単一の配線層に微細なパターンの領域と大規模でラフなパターンの領域が混在する場合には、１回のリソグラフィとエッチング工程で配線溝を形成すると解像度や精度が不均一になる。そこで、微細パターン領域と大規模パターン領域を個別に露光し、配線溝を２回に分けてエッチングする製造方法が有効な選択肢の一つとして検討されている。微細パターン領域と大規模パターン領域を個別に露光することで、高解像度を維持しつつ均一なエッチングを行うことができる。

しかしながら、この製造方法においては、微細パターンと大規模パターンを接合する境界領域で未解像箇所が発生し、微細パターン領域の配線層の電気的特性を得る際の障害となっている。すなわち、１回目のリソグラフィとエッチング工程において、パターンのエッジ部に形成されるレジスト残渣が２回目のエッチング時のマスクとなり、配線溝内に酸化膜が残ってしまう。このような未解像箇所が発生すると、上記配線溝内に埋め込まれる配線層が切断されたり配線抵抗が不安定になったりする。
特開平０２−７１５０９

本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、２回以上のリソグラフィとエッチングを行って単一の配線層を形成する際に、第１のリソグラフィとエッチングで形成したパターンと第２のリソグラフィとエッチングで形成したパターンの重複部におけるレジスト残渣の発生を抑制でき、安定した電気的特性の配線層が得られる半導体装置及びその製造方法を提供することにある。

本発明の一態様によると、第１パターン領域における絶縁膜の表面に形成され、側壁にテーパを有する第１の深さの第１の配線溝と、第２パターン領域における前記絶縁膜の表面に形成され、前記第１の配線溝よりも深い第２の深さの第２の配線溝と、前記第１パターン領域と前記第２パターン領域との境界領域における前記絶縁膜の表面に形成され、前記第２の配線溝内に前記第２の配線溝よりも深い第３の深さで前記第１の配線溝のパターンが重複し、前記第２の深さで形成された第２の配線溝の底面にテーパを有する側壁の段差部を有する第３の配線溝と、前記第１の配線溝、前記第３の配線溝及び前記第２の配線溝に埋め込まれ、前記第１パターン領域から前記境界領域を介して前記第２パターン領域に延設される単一の配線層とを具備する半導体装置が提供される。

また、本発明の一態様によると、第１パターン領域における絶縁膜の表面に形成され、側壁にテーパを有する第１の深さの第１の配線溝と、第２パターン領域における前記絶縁膜の表面に形成され、前記第１の配線溝よりも浅い第２の深さの第２の配線溝と、前記第１パターン領域と前記第２パターン領域との境界領域における前記絶縁膜の表面に形成され、前記第１の配線溝内に前記第１の配線溝よりも深い第３の深さで前記第２の配線溝のパターンが重複し、前記第１の深さで形成された第１の配線溝の底面に段差部を有する第３の配線溝と、前記第１の配線溝、前記第３の配線溝及び前記第２の配線溝に埋め込まれ、前記第１パターン領域から前記境界領域を介して前記第２パターン領域に延設される単一の配線層とを具備する半導体装置が提供される。

更に、本発明の一態様によると、第１パターン領域における絶縁膜の表面に、第１のリソグラフィとエッチングにより側壁がテーパを有する第１の深さの第１の配線溝を形成する工程と、第２パターン領域における前記絶縁膜の表面に、第２のリソグラフィとエッチングにより前記第１の配線溝より深い第２の深さの第２の配線溝を形成する工程と、前記第１の配線溝及び前記第２の配線溝中に配線材料を埋め込み、前記第１パターン領域から前記第２パターン領域に延設される単一の配線層を形成する工程とを具備し、前記第１パターン領域と前記第２パターン領域との境界領域は、前記第２の配線溝内に前記第１の配線溝のパターンを重複させて配置して前記第２のリソグラフィとエッチングを行うことにより、前記境界領域における前記第１の配線溝の深さを前記第２の配線溝よりも深い第３の深さにし、前記第２の配線溝の底面にテーパを有する側壁の段差部を形成する半導体装置の製造方法が提供される。

更にまた、本発明の一態様によると、第１絶縁膜上に第２絶縁膜を積層形成し、第１パターン領域における前記第２絶縁膜を第１のリソグラフィとエッチングによりパターニングしてハードマスクを形成する工程と、前記ハードマスクを用いて前記第１絶縁膜の表面をエッチングして側壁がテーパを有する第１の深さの第１の配線溝を形成する工程と、第２のパターン領域における前記第１絶縁膜の表面に、第２のリソグラフィとエッチングにより前記第１の配線溝より浅い第２の深さの第２の配線溝を形成する工程と、前記第１の配線溝及び前記第２の配線溝中に配線材料を埋め込み、前記第１パターン領域から前記第２パターン領域に延設される単一の配線層を形成する工程とを具備し、前記第１パターン領域と前記第２パターン領域との境界領域は、前記第１の配線溝内に前記第２の配線溝のパターンを重複させて配置して前記第２のリソグラフィとエッチングを行うことにより、前記境界領域における前記第２の配線溝の深さを前記第１配線溝よりも深い第３の深さにして段差部を形成する半導体装置の製造方法が提供される。

本発明によれば、２回以上のリソグラフィとエッチングを行って単一の配線層を形成する際に、第１のリソグラフィとエッチングで形成したパターンと第２のリソグラフィとエッチングで形成したパターンの重複部におけるレジスト残渣の発生を抑制でき、安定した電気的特性の配線層が得られる半導体装置及びその製造方法が提供できる。

以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１乃至図３はそれぞれ、本発明の第１の実施形態に係る半導体装置について説明するためのもので、図１は配線構造部を抽出して示す概略的な断面図である。また、図２は微細パターン領域と大規模パターン領域との境界領域のパターン平面図、図３は上記図２に示したパターンのＡ−Ａ線に沿った断面図である。

図１に示すように、配線構造部には２層の金属配線層Ｍ１，Ｍ２が形成されており、第１層目の金属配線層Ｍ１と第２の金属配線層Ｍ２とがヴィアコンタクトＶＣで電気的に接続されている。ここでは、中央部が微細パターン領域、周辺部が大規模パターン領域（ラフ領域）になっており、微細パターン領域と大規模パターン領域との境界領域にこれらのパターンの重複部が形成されている。

上記第１層目の金属配線層Ｍ１は、半導体基板１１の主表面上に形成された第１層間絶縁膜１２の表面の配線溝内に埋め込み形成されている。上記半導体基板１１は例えばシリコン基板であり、このシリコン基板中にトランジスタのソース，ドレイン領域等の半導体素子の活性領域が形成されている。上記第１層間絶縁膜１２は、例えばシリコン酸化膜からなる。

この第１層目の金属配線層Ｍ１における配線溝の深さ（金属配線層Ｍ１の厚さと等価）は微細パターン領域が最も浅く（深さＤ１）、次が大規模パターン領域（深さＤ２）、境界領域（深さＤ３）の順になっている。微細パターン領域と境界領域との段差ＳＴ１は約５０ｎｍであり、この段差部（配線溝の側壁）は図３に示すように角度θのテーパを持っている。上記段差ＳＴ１は２００ｎｍ以下、テーパの角度θは９０°未満で且つ３０°以上の範囲である。

上記第２層目の金属配線層Ｍ２は、第２層間絶縁膜１３の表面の配線溝内に埋め込み形成されている。この第２層間絶縁膜１３は、例えばシリコン酸化膜からなり、上記第１層目の金属配線層Ｍ１上及び上記第１層間絶縁膜１２上に形成されている。上記金属配線層Ｍ２における配線溝の深さ（金属配線層Ｍ２の厚さと等価）は、金属配線層Ｍ１と同様に微細パターン領域が最も浅く（深さＤ４）、次が大規模パターン領域（深さＤ５）、境界領域（深さＤ６）の順になっている。微細パターン領域と境界領域との段差ＳＴ２は約５０ｎｍであり、この段差部（配線溝の側壁）も図３に示すように角度θのテーパを持っている。テーパの角度θは、９０°未満で且つ３０°以上である。

上記ヴィアコンタクトＶＣは、上記金属配線層Ｍ１と上記金属配線層Ｍ２とがオーバーラップする部分の上記層間絶縁膜１３に選択的に形成され、これらの金属配線層Ｍ１，Ｍ２を電気的に接続している。

上記境界領域では、図２及び図３に示すように、第１のリソグラフィとエッチング工程で形成された微細パターン領域（第１のパターン領域）用の配線溝（第１の配線溝）１４と、第２のリソグラフィとエッチング工程で形成された大規模パターン領域（第２のパターン領域）用の配線溝（第２の配線溝）１５とが重複して形成され、段差部の側壁にテーパを持った配線溝（第３の配線溝）１６を形成している。

すなわち、境界領域では配線溝１５内に配線溝１６が配置され、この配線溝１６は配線溝１５よりも深くなっており、底面に段差ＳＴを有している。この段差ＳＴ（図１のＳＴ１，ＳＴ２に対応する）は、ここでは約５０ｎｍである。上述したように、配線溝１６の側壁はシリコン基板１１の主表面に対して角度θのテーパを持っている。また、この配線溝１６は、配線溝１５との重複部において幅が広くなっており、配線溝１６と配線溝１５の接続の安定化が図られている。

そして、上記各配線溝１４，１５，１６内には、例えばＴａ系材料からなるバリアメタルを介在して、上記金属配線層Ｍ１または上記金属配線層Ｍ２が埋め込まれている。

次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図４乃至図１１により配線構造部の製造工程に着目して説明する。図４乃至図１１はそれぞれ、微細パターン領域と大規模パターン領域との境界領域の第１乃至第８の製造工程を順次示す断面図である。

まず、図４に示すように、半導体素子の活性領域を形成した半導体基板（例えばシリコン基板）１１の主表面上に、ＣＶＤ法等によりシリコン酸化膜等からなる第１層間絶縁膜１２を形成する。その後、微細パターン領域における絶縁膜１２の表面に、第１のリソグラフィとエッチングにより側壁がテーパを有する第１の深さＤ１の第１の配線溝１４を形成する。

この第１のリソグラフィには、Ｆ_２レーザ等を用いたリソグラフィ法を用い、図５に示すようにＦ_２リソグラフィ用レジスト１３をパターニングし、このレジスト１３をマスクにしてドライエッチング技術により第１層間絶縁膜１２の表面を除去して所望の位置に図６に示すような配線溝１４を形成する。この際、形成される配線溝１４の側壁がシリコン基板１１の主表面に対して３０°以上９０°未満のテーパをなすようにドライエッチングの条件を制御する。

上記側壁のテーパによって、引き続き実行する第２のリソグラフィの際に、露光の光がパターンのエッジ部のレジストに十分に照射されてレジスト残渣が形成され難くなる。これによって、第１のリソグラフィによる配線溝と第２のリソグラフィによる配線溝の重複部におけるレジストの未解像箇所の発生を抑制できる。

次に、大規模パターン領域における前記絶縁膜１２の表面に、第２のリソグラフィとエッチングにより前記第１の配線溝１４より深い第２の深さＤ２の第２の配線溝１５を形成する。この第２のリソグラフィには、ＤＯＦ（Depth Of Field）マージンの大きいＫｒＦフォトリソグラフィ法を用い、第１層間絶縁膜１２上に形成したＫｒＦリソグラフィレジスト１７をパターニングする（図７参照）。そして、上記レジスト１７をマスクにして、ドライエッチングを行って第１層間絶縁膜１２の表面を除去することにより、所望の位置に配線溝１５を形成する。

この第２の配線溝１５を形成する際に、境界領域では第１の配線溝１４もエッチングされるので、図８に示すように第１の配線溝１４は第２の配線溝１５より深い第３の深さＤ３となる。これによって、第２の配線溝１５内に第１の配線溝１４が配置された複合溝構造で、第２の配線溝１５の底部に側壁がテーパを有する段差部が形成された第３の配線溝１６が形成される。

その後、レジスト１７を除去し（図９参照）、上記第１層間絶縁膜１２上及び配線溝１４，１５，１６内に、ＰＶＤ法やＣＶＤ法により例えばＴａ系材料からなるバリアメタルを成膜する。引き続き、図１０に示すようにメッキやＰＶＤ法等により配線溝１４，１５，１６内を含む第１層間絶縁膜１２上の全面にＣｕ、Ａｌ等の配線材料からなる導体膜１８を成膜する。そして、図１１に示すようにＣＭＰ法により上記導体膜１８を第１層間絶縁膜１２の表面に達するまで除去して平坦化する。このようにして、第１層間絶縁膜１２の所望の位置に配線層１９がダマシン構造で形成できる。

図１に示した２層配線構造を形成する場合には、上記第１層間絶縁膜１２上に第２層間絶縁膜を積層形成し、必要に応じて第１層目の配線層１９上の所定の位置にヴィアコンタクトを開口する。その後、第１層目と同様にして上記第２層間絶縁膜の表面に配線溝を形成し、この配線溝内に第２層目の配線層を埋め込み形成する。

同様な製造工程を繰り返すことにより、３層以上の多層配線構造も形成できる。

上記のような構成並びに製造方法によれば、第１のリソグラフィとエッチングで形成された配線溝１４の側壁にテーパを持たせ、且つＤＯＦマージンの高いＫｒＦリソグラフィ法を用いることで、第１のリソグラフィとエッチングにより形成される配線溝１４と第２のリソグラフィとエッチングにより形成される配線溝１５との重複部におけるレジスト残渣の発生を抑制でき、安定した電気的特性の配線層が得られる。

なお、上記第２のリソグラフィにＫｒＦフォトリソグラフィ法を用いる場合を例にとって説明したが、ＫｒＦエキシマレーザに代えてｇ線、ｉ線及びＡｒＦエキシマレーザを用いるリソグラフィ法を用いても同様な作用効果が得られる。

［第２の実施形態］
図１２乃至図２１はそれぞれ、本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域における第１乃至第１０の製造工程を順次示す断面図である。

まず、図１２に示すように、半導体素子の活性領域を形成した半導体基板（例えばシリコン基板）２１の主表面上に、ＣＶＤ法等によりシリコン酸化膜等からなる第１層間絶縁膜２２とシリコン酸化膜等からなる絶縁膜２３を順次積層形成する。

続いて、ＫｒＦエキシマレーザ等を用いたリソグラフィ法により、ＫｒＦリソグラフィ用レジスト２４をパターニングし（図１３参照）、更にドライエッチング技術を用いてレジストパターンを上記絶縁膜２３に転写する（図１４参照）。引き続き、アッシングを行って上記レジスト２４を灰化して除去し（図１５）、絶縁膜２３をハードマスクとして用いて上記第１層間絶縁膜２２の表面をエッチングして第１の配線溝２５を形成する（図１６）。この第１の配線溝２５は、大規模パターン領域における絶縁膜２２の表面に、側壁がテーパを有するように深さＤ２で形成する。その後、ハードマスクとして用いた絶縁膜２３を除去する。

次に、図１７に示すように、第１層間絶縁膜２２上でＦ_２フォトリソグラフィ法により、微細配線パターンと試験配線パターンを有するマスクを用いてＦ_２リソグラフィレジスト２６をパターニングする。更にドライエッチングによりレジストパターンを絶縁膜２２に転写し、微細パターン領域における絶縁膜２２の表面に第１の深さＤ１の第２の配線溝２７を形成するとともに、第１の配線溝２５の底面をエッチングして深さＤ３の配線溝２７を形成する（図１８）。

次に、アッシングを行ってレジスト２６を灰化除去し、先に形成した深さＤ２の配線溝２５と後から形成した深さＤ１の配線溝２７とを重複させた第３の配線溝２８を完成する（図１９）。このように、配線溝２５内に配線溝２７のパターンを重複させて配置して配線溝２５の底面をエッチングすることにより、前記境界領域における微細パターン領域の配線溝２７の深さを大規模パターン領域の配線溝２５よりも深い第３の深さＤ３にして段差部を形成する。

その後、ＣＶＤ法等により配線溝２８内にＰＶＤ法やＣＶＤ法により例えばＴａ系材料からなるバリアメタルを成膜した後、メッキやＰＶＤ法等により配線溝２８内を含む第１層間絶縁膜２２上の全面にＣｕ、Ａｌ等の配線材料からなる導体膜２９を成膜する（図２０）。引き続き、ＣＭＰ法により上記導体膜２９を第１層間絶縁膜１２の表面に達するまで除去して平坦化する（図２１）。この結果、第１層間絶縁膜２２の所望の位置に、単一の配線層でパターン領域毎に厚さの異なる配線層３０をダマシン構造で形成できる。

上記のような構成並びに製造方法によれば、ハードマスクプロセスを用いて第１のフォトリソグラフィとエッチングを行うことで、深さ方向に対して制御性良く高精度に第１の配線溝２５を形成でき、且つ上記第１の配線溝の側壁にテーパを持たせることで、第１の配線溝と第２の配線溝との重複部におけるレジスト残渣の発生を抑制でき、安定した電気的特性の配線層が得られる。

なお、ＫｒＦフォトリソグラフィ法を用いてハードマスクを形成したが、第１の実施形態と同様にＫｒＦエキシマレーザに代えてｇ線、ｉ線及びＡｒＦエキシマレーザを用いるリソグラフィ法を用いても同様な作用効果が得られる。

上述したように、本発明の一つの側面によれば、２回以上のリソグラフィとエッチングを行って単一の配線層を形成する際に、第１のリソグラフィとエッチングで形成したパターンと第２のリソグラフィとエッチングで形成したパターンの重複部におけるレジスト残渣の発生を抑制でき、安定した電気的特性の配線層が得られる半導体装置及びその製造方法が提供できる。

また、上記第１，第２の実施形態において、上記層間絶縁膜１２，２２として低誘電率材を用いた場合には、製造工程の途中で吸湿の危険があるが、配線層の断面積が大きいので吸湿した湿気を逃がすことができる。更に、配線溝の表面積が大きいことにより配線層の埋め込み性が良くなる。しかも、配線層の断面積が増大してＣｕの容量が増えるのでＥＭ（electromigration）耐性を向上できる、という効果も得られる。

更に、微細パターン領域と大規模パターン領域のように類似したパターンをまとめてリソグラフィとエッチングを行うので、パターン設計の際に近接効果の影響が小さくて済み、ＯＰＣ（Optical Proximity Correction）による回路設計の負荷を軽減できる。

以上第１，第２の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。

例えば、微細パターン領域と大規模パターン領域に分けて２回のリソグラフィとエッチングを行う場合を例にとって説明したが、必要に応じて更に細かく分類し、３回以上のリソグラフィとエッチングを行って単一の配線層を形成しても良い。

また、上述した配線構造は、微細化されたパターン領域と大規模なパターン領域とが混在する製品であれば、メモリ、ロジック回路、システムＬＳＩ等の種々の半導体装置に適用できる。

更に、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係る半導体装置について説明するためのもので、配線構造部を抽出して示す概略的な断面図。 本発明の第１の実施形態に係る半導体装置について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域のパターン平面図。 図１に示したパターンのＡ−Ａ線に沿った断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第１の製造工程を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第２の製造工程を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第３の製造工程を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第４の製造工程を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第５の製造工程を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第６の製造工程を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第７の製造工程を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第８の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第１の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第２の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第３の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第４の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第５の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第６の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第７の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第８の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第９の製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、微細パターン領域と大規模パターン領域との境界領域の第１０の製造工程を示す断面図。

符号の説明

１１，２１…半導体基板（シリコン基板）、１２，２２…第１層間絶縁膜、１３，１７，２４，２６…レジスト、１４，２５…第１の配線溝、１５，２７…第２の配線溝、１６，２８…第３の配線溝、１８，２９…導体膜、１９，３０…配線層、２３…絶縁膜、Ｍ１…第１層目の金属配線層、Ｍ２…第２層目の金属配線層、ＶＣ…ヴィアコンタクト、ＳＴ，ＳＴ１，ＳＴ２…段差。

Claims (5)

1. 第１パターン領域における絶縁膜の表面に形成され、側壁にテーパを有する第１の深さの第１の配線溝と、
   第２パターン領域における前記絶縁膜の表面に形成され、前記第１の配線溝よりも深い第２の深さの第２の配線溝と、
   前記第１パターン領域と前記第２パターン領域との境界領域における前記絶縁膜の表面に形成され、前記第２の配線溝内に前記第２の配線溝よりも深い第３の深さで前記第１の配線溝のパターンが重複し、前記第２の深さで形成された第２の配線溝の底面にテーパを有する側壁の段差部を有する第３の配線溝と、
   前記第１の配線溝、前記第３の配線溝及び前記第２の配線溝に埋め込まれ、前記第１パターン領域から前記境界領域を介して前記第２パターン領域に延設される単一の配線層と
   を具備することを特徴とする半導体装置。
2. 第１パターン領域における絶縁膜の表面に形成され、側壁にテーパを有する第１の深さの第１の配線溝と、
   第２パターン領域における前記絶縁膜の表面に形成され、前記第１の配線溝よりも浅い第２の深さの第２の配線溝と、
   前記第１パターン領域と前記第２パターン領域との境界領域における前記絶縁膜の表面に形成され、前記第１の配線溝内に前記第１の配線溝よりも深い第３の深さで前記第２の配線溝のパターンが重複し、前記第１の深さで形成された第１の配線溝の底面に段差部を有する第３の配線溝と、
   前記第１の配線溝、前記第３の配線溝及び前記第２の配線溝に埋め込まれ、前記第１パターン領域から前記境界領域を介して前記第２パターン領域に延設される単一の配線層と
   を具備することを特徴とする半導体装置。
3. 第１パターン領域における絶縁膜の表面に、第１のリソグラフィとエッチングにより側壁がテーパを有する第１の深さの第１の配線溝を形成する工程と、
   第２パターン領域における前記絶縁膜の表面に、第２のリソグラフィとエッチングにより前記第１の配線溝より深い第２の深さの第２の配線溝を形成する工程と、
   前記第１の配線溝及び前記第２の配線溝中に配線材料を埋め込み、前記第１パターン領域から前記第２パターン領域に延設される単一の配線層を形成する工程とを具備し、
   前記第１パターン領域と前記第２パターン領域との境界領域は、前記第２の配線溝内に前記第１の配線溝のパターンを重複させて配置して前記第２のリソグラフィとエッチングを行うことにより、前記境界領域における前記第１の配線溝の深さを前記第２の配線溝よりも深い第３の深さにし、前記第２の配線溝の底面にテーパを有する側壁の段差部を形成する
   ことを特徴とする半導体装置の製造方法。
4. 第１絶縁膜上に第２絶縁膜を積層形成し、第１パターン領域における前記第２絶縁膜を第１のリソグラフィとエッチングによりパターニングしてハードマスクを形成する工程と、
   前記ハードマスクを用いて前記第１絶縁膜の表面をエッチングして側壁がテーパを有する第１の深さの第１の配線溝を形成する工程と、
   第２のパターン領域における前記第１絶縁膜の表面に、第２のリソグラフィとエッチングにより前記第１の配線溝より浅い第２の深さの第２の配線溝を形成する工程と、
   前記第１の配線溝及び前記第２の配線溝中に配線材料を埋め込み、前記第１パターン領域から前記第２パターン領域に延設される単一の配線層を形成する工程とを具備し、
   前記第１パターン領域と前記第２パターン領域との境界領域は、前記第１の配線溝内に前記第２の配線溝のパターンを重複させて配置して前記第２のリソグラフィとエッチングを行うことにより、前記境界領域における前記第２の配線溝の深さを前記第１配線溝よりも深い第３の深さにして段差部を形成する
   ことを特徴とする半導体装置の製造方法。
5. 前記第２のリソグラフィは、ｇ線、ｉ線、ＫｒＦエキシマレーザ及びＡｒＦエキシマレーザのいずれかを用いてレジストを露光するものであることを特徴とする請求項３に記載の半導体装置の製造方法。

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