TWI463530B - 光學與電子束微影製造層級之共對準的溝渠結構及方法 - Google Patents

光學與電子束微影製造層級之共對準的溝渠結構及方法 Download PDF

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Description

光學與電子束微影製造層級之共對準的溝渠結構及方法
本發明關於半導體製程的領域，尤其是關於一種混合光學與電子束微影製造層級之共對準的對準目標及方法。
為了製造積體電路，各種微影定義製造層級必須相互對準。在光學微影中，基材上的一層光阻係透過圖案化光罩而暴露於光化輻射，其中，圖案化光阻係對準於基材上的對準目標。早期微影製程步驟所製造的結構係作為光罩上對準標記的對準目標。相較之下，電子束微影是一種直寫(direct-write)製程，沒有光罩，且電子束係掃過一電子束阻劑層。在每一製造層級，電子束必須標示為一參考結構。一般來說，光學微影快，但是不能將影像印在非常小的節距(pitch)上。電子束微影可以將影像印在非常小的節距上，但是慢。結合這兩種技術優點的方法受電子束微影系統不能標記目前光學對準結構的事實所阻礙。因此，目前有需求一種光學與電子束微影製造層級之共對準的對準目標以及方法。
本發明的一面向為一種方法，包含形成一電子束對準目標於一基材中，在形成電子束對準目標之後，形成一光學對準目標於基材中，對應於基材中之電子束對準目標之 一位置，光學對準目標位於基材中之一預定位置；形成一阻劑層(resist layer)於基材上；將一光罩對準光學對準目標或電子束對準目標，光罩具有透光及不透光區域之一第一圖案，第一圖案代表一積體電路之一製造層級之一第一組特徵；將阻劑層透過光罩而暴露於光化輻射，以形成選擇性曝光區域於阻劑層中，不透光區域實質上阻擋光化輻射，及透光區域實質上傳送光化輻射；對應電子束對準目標之位置而設置一電子束之一起始位置(home position)；將於第二圖案中光阻暴露於電子束，以形成電子束曝光區域於阻劑層中，第二圖案代表積體電路之製造層級之一第二組特徵；以及將阻劑層顯影，以轉移第一及第二圖案至阻劑層之一阻劑圖案。
本發明之第二面向為第一面向中，光學對準目標為第一組特徵中之一特徵。
本發明之第三面向為第一面向更包含：將阻劑圖案轉移到基材中，或轉移到形成於基材上之一層中。
本發明之第四面向為第一面向中，將光罩對準光學對準目標或電子束對準目標之步驟包含分別對應光學對準目標或電子束對準目標而設置一對準光罩於光罩上。
本發明之第五面向為第一面向中，(i)將阻劑層暴露於光化輻射係在將阻劑層暴露於電子束之前實施；或(ii)將光阻暴露於電子束係在將阻劑層暴露於光化輻射之前實施。
本發明之第六面向為第一面向更包含：將基材的表面分成實質電子束曝光域(virtual electron exposure field)；以及形成額外電子束對準目標僅在包含第二組特徵的成員之特徵及具有對應實質電子束曝光域中位置的基材之每一區域中。
本發明之第七面向為第一面向中，沿基材之一頂表面所測量的由電子束對準目標佔用的一面積係沿基材之頂表面所測量的由光學對準目標佔用的一面積之25至100倍。
微影對準係定義為將彼此相關且位於一基材上之積體電路的不同結構於水平方向(如x-y位置)上定位的製程。水平方向係定義為與基材之頂表面平行的任何方向。積體電路的製造層級係定義為將一組積體電路相關的圖案化結構同時形成於基材中或基材上之層級。製造層級可包含二或多個微影步驟。
光學微影(在此之後稱為微影(photolithgraphy))藉由將 阻劑層透過一光罩暴露於光化輻射(如紫外光)，以形成阻劑特徵(resist feature)及間隙壁的圖案於阻劑層中，此光罩具有透光及不透光(對於光化輻射)區域的對應圖案區域。微影對準仰賴於對應基材上之對準目標之影像而設置對準標記之影像於光罩上，以及對應於基材移動光罩，或對應光罩移動基材，以將光罩(以及光罩上的圖案)對準基材(及基材上的結構)。光學對準目標具有受限的深度(如約30奈米至約100奈米的等級)之小的水平尺寸(如約10奈米至約100奈米的等級)，以及具有低原子量(如矽)的製造結構。
藉由當電子束以直寫製程掃過阻劑層時關閉及開啟電子束，使電子束微影形成影像於基材上之阻劑層中(以電子束輻射)。電子束微影的對準仰賴在基材上設置一位置，其藉由對應電子束曝光機台中電子束之起始位置，以掃描式電子顯微鏡(SEM)成像後向散射電子。因此，可以在任何特定時間決定直接在電子束路徑之基材上的x-y位置。根據本發明之實施例的電子束對準目標呈現相對於周圍基材區域大的地形(topographical)對比(大且深)，以增加後向散射電子之數目，後向散射電子係用來產生供標記電子束之SEM影像。
光阻(photoresist)定義為當暴露於光化紫外輻射時，會進行改變其在顯影液中溶解度的化學反應之一種聚合組成物。電子束阻劑定義為當暴露於電子束時，會進行改變 其在顯影液中溶解度的化學反應之一種聚合組成物。阻劑(resist)定義為當暴露於光化紫外輻射或電子束時，會進行改變其在顯影液中溶解度的化學反應之一種聚合組成物。在之後任何時候指稱光阻或電子束阻劑時，可以阻劑取代之。
雖然本發明之實施例使用絕緣層上矽(SOI)基材來說明，本發明之實施例同樣可應用在塊狀矽基材。塊狀矽基材不包含埋藏氧化(BOX)層。在工業中，對於半導體基材、塊狀矽或SOI的通用名稱為「晶圓(wafer)」，且「基材」及「晶圓」兩術語可在工業中交互使用。「積體電路」及「積體電路晶片」之術語可交互使用。
圖1A至1K為根據本發明之實施例，說明在相同的基材上製造電子束對準目標、光學對準目標及例示場效應電晶體(FET)之剖面圖。在圖1A中，SOI基材(或晶圓)100包含主體(或操作物(handle))105、於主體頂上之BOX層110及於BOX層頂上之矽層115。BOX層110包含二氧化矽。在一例示中，主體105為單晶矽。在一例示中，矽層115為單晶矽。在一種方法中，SOI晶圓之形成係藉由將氧離子植入單晶矽晶圓及回火，以形成埋藏二氧化矽層。在另一種方法中，SOI晶圓之形成係藉由將兩矽晶圓的頂表面氧化、將氧化的表面接觸放置、回火以將晶圓接合在一起，以及之後藉由例如化學機械研磨(CMP)，以從晶圓 之一的底部移除矽。
在矽層115的頂表面上形成第一墊層120。在第一墊層120的頂表面上形成第二墊層125。在第二墊層125的頂表面上形成硬遮罩層130。在一例示中，第一墊層120為二氧化矽。在一例示中，第二墊層125為氮化矽。在一例示中，硬遮罩層130為二氧化矽。在一例示中，BOX層110為約50奈米至約300奈米厚。在一例示中，矽層115為約30奈米至約200奈米厚。在一例示中，第一墊層120為約2奈米至約20奈米厚。在一例示中，第二墊層125為約5奈米至約150奈米厚。在一例示中，硬遮罩層130為約50奈米至約145奈米厚。
在圖1B中，圖案化光阻層(patterned photoresist layer)135係形成於硬遮罩層130的頂表面上，且開口140係以微影形成於光阻層中，以暴露在開口底部的硬遮罩層區域。此微影步驟定義之後將形成的電子束對準目標之位置及水平形狀。
在圖1C中，使用圖案化光阻層135(參見圖1B)來蝕刻硬遮罩層130，以形成開口145於硬遮罩層中，且移除光阻層。除此之外，也可以留下在蝕刻硬遮罩層130之後存留的任何光阻層135，由之後根據圖1D描述的操作完全消耗，或在這些操作之後移除光阻層。第二墊層125的 一區域係暴露於開口145的底部。
在圖1D中，藉由蝕刻穿透第二墊層125、第一墊層120、矽層115、BOX層110至主體105中，以形成溝渠150。在第一墊層120與BOX層110為二氧化矽且第二墊層125為氮化矽的例示中，現在將提供蝕刻溝渠150的兩例示。第一方法中，在第一步驟中，係用使用CF4 作為反應氣體的反應性離子蝕刻(RIE)來蝕刻溝渠150。在第二方法中，使用四個步驟。在第一步驟中，係用使用CHF3 作為反應氣體的RIE來蝕刻穿透第二墊層125及第一墊層120。在第二步驟中，係用使用HBr作為反應氣體的RIE來蝕刻穿透矽層115。在第三步驟中，係用使用CHF3 作為反應氣體的RIE來蝕刻穿透BOX層110。在第四步驟中，係用使用HBr作為反應氣體的RIE來蝕刻至主體105中。如圖1D所示，在溝渠150的蝕刻期間，移除所有的硬遮罩130(參見圖1C)，且移除大部分的第二墊層120。然而，在一極端的例子中，可在蝕刻溝渠150之後存留一層硬遮罩層130及所有第一及第二墊層120及125，而在另一個相反的極端例子中，至少一層第一墊層120應該存留，以保護矽層115的頂表面，防止在溝渠150的蝕刻期間被攻擊。如前所述，任何存留的光阻層135(參見圖1C)在此時被移除。
在圖1E中，任何存留的硬遮罩層(參見圖1C)以及第 一及第二墊層120及125(參見圖1D)係被移除(如藉由濕蝕刻或結合濕蝕刻及RIE)，以形成電子束對準目標155。電子束對準目標155延伸一深度至BOX層110下的主體105中。電子束對準目標155自矽層115的頂表面160延伸一深度D1，且具有至少一水平方向的最小寬度W1之水平幾何。在一例示中，W1係從約5微米至約100微米，且D1係約1微米或更多。因此，電子束對準目標155包含相對寬與深(與後續討論之光學對準目標與半導體裝置比較)溝渠結構延伸至BOX層110下的主體105中。
電子束對準目標155沿著形成對準目標之溝渠側壁邊緣比從形成對準目標之溝渠底部後向散射更多電子。因為電子束對準目標155的大的周圍與大的溝渠深度，呈現大的地形(topographical)對比於SEM模式中之基材100的鄰接區域。
在圖1F中，形成新的第一墊層165於矽層115的所有暴露表面上及電子束對準目標155的所有暴露表面上。然後新的第二墊層170係形成於第一墊層165的所有暴露表面上。在一例示中，第一墊層165為二氧化矽。在一例示中，第二墊層170為氮化矽。在一例示中，第一墊層165為約2奈米至約20奈米厚。在一例示中，第二墊層170為約5奈米至約150奈米厚。
如圖1G所述，在此時可形成光學對準目標，或可與第一選擇性定義製造層級同時形成。在一例示中，第一選擇性定義製造層級為介電質填滿溝渠絕緣層級，如圖1H所述。
在圖1G中，藉由微影製程將光學對準目標175形成於矽層115中，其中，微影製程包含塗佈光阻層、透過對準電子束對準目標155之光罩使光阻層曝光、將曝光的光阻層顯影以圖案化光阻層、之後蝕刻穿透第一墊層165及第二墊層170至矽層115中、接著移除光阻層。在一例示中，當第二墊層170為氮化矽，可使用以CHF3 作為反應氣體的RIE來蝕刻第二墊層。在一例示中，當第一墊層165為二氧化矽，可使用以CHF3 作為反應氣體的RIE來蝕刻第一墊層。在一例示中，可使用以HBr作為反應氣體的RIE來蝕刻至矽層115中。第一墊層165及第二墊層170在後續的製程步驟中保護電子束對準目標155。
光學對準目標175自矽層115的頂表面160延伸一深度D2，且具有至少一水平方向的最小寬度W2之水平幾何。在一例示中，W2從約100奈米至約5000奈米，且D2從約10奈米至約500奈米。在圖1G所述的例示中，D2可等於但不大於矽層115的厚度。在第一例示中，光學對準目標175包含一相對窄與淺(與電子束對準目標155相較)的溝渠延伸至矽層115中，但不接觸BOX層110。在第二例示中，光學對準目標205包含一相對窄與淺(與電 子束對準目標155相較)的溝渠延伸至矽層115中，且接觸BOX層110。在一例示中，W2之數值為W1之數值的5到10倍，且電子束對準目標155佔用的表面積為光學對準目標175佔用的表面積之25至100倍。
在圖1H中，淺溝渠隔離(STI)180係形成以穿過第一墊層165、第二墊層170、矽層115並下至BOX層110。在一例示中，STI結構的第一區域可藉由對準電子束對準目標155的微影製程所形成，而STI結構的第二區域可藉由對準電子束對準目標155的電子束微影製程所形成。這兩種微影製程都包含微影定義STI圖案於阻劑中、蝕刻溝渠穿透第一墊層165、第二墊層170及矽層115、移除阻劑層、沉積絕緣物185以溢填滿溝渠，且之後實施CMP。絕緣物185也填充於電子束對準目標155與光學對準目標175中。在一例示中，絕緣物185為CVD氧化物。在一例示中，絕緣物185為四乙基矽酸鹽(TEOS)氧化物。在SOI基材，STI延伸至完全接觸BOX層110。在塊狀矽基材的例子中，STI延伸一設定距離至塊狀矽基材中。
如前所述，光學對準目標可藉由電子束微影製程或同時形成STI 180之微影步驟加以定義。光學對準目標175將具有和STI 180之深度相等的一深度D2(如圖1D所示)。
在圖1I中，在蝕刻之後接著進行選擇性的微影步驟以從電子束對準目標155移除絕緣物185，而不會蝕刻到STI 180。
如圖1H所述，絕緣物185係遺留以填充光學對準目標175，另一方面，也可在從電子束對準目標155中移除絕緣物的相同步驟中，從光學對準目標175移除絕緣物。
在圖1J中，在形成FET用之閘極堆疊的製作中，進行CMP及溼蝕刻/清潔，以從矽層115移除第一及第二墊層。在圖1K中，FET 190包含在通道區域200相對側的源極/汲極195、以閘極介電質205與通道區域分隔的閘極電極210、以及形成的選擇性間隙壁215。之後，形成層內介電層220，且電性導通源極/汲極接觸225，及電性導通閘極電極接觸230係形成於層內介電層中。在一例示中，接觸225及230係以鑲嵌製程所形成。
鑲嵌製程是一種於介電層中形成線溝渠、介層洞或接觸開口，沉積具有足夠厚度來填滿溝渠的電導體於介電質之頂表面上，且實施CMP製程來移除過多的導體，且使得導體的表面與介電層的表面為共平面，以形成鑲嵌線、介層洞或接觸。
一般而言，具有電性導通的線及介層洞之額外介電層係形成於介電層220上，以將個別的半導體裝置連接積體電路。
在FET 190的製造中，FET及接觸的特定特徵可以使用電子束對準目標155之電子束微影步驟來形成，以及FET及接觸的特定特徵可以使用光學對準目標175之微影步驟來形成。所有的電子束微影步驟使用電子束對準目標155。最常見的是微影步驟使用光學對準目標175，或使用形成在光學對準目標175之後其他後續形成的光學目標。這些後續形成的光學對準目標可對準電子束對準目標155、光學對準目標175或其他已對準光學對準目標175之光學對準目標。FET 190並非按照電子束對準目標155或光學對準目標175的尺寸比例。於一例示中，FET 190具有約36000(例如60x600)奈米平方的水平面積，其係小於電子束對準目標155的水平面積之約3到約300倍。
FET 190應視為可形成於基材100中/上的裝置之例示，包含但非限定於二極體、二極電晶體、矽鍺電晶體、其他異質接合電晶體、電阻器、電容器及誘導器。在此也可以了解的是有許多產生半導體結構所需的微影製造步驟，及有許多連接這些裝置以形成積體電路所需的微影製造步驟，以及對準電子束對準目標155、光學對準目標175或兩者的所有微影步驟將可參考以下圖3的描述。
圖2說明根據本發明之實施例可採取的電子束對準目標之各種幾何形狀。在圖2中，說明例示的水平幾何(即上 視圖、平面圖)電子束對準目標。電子束對準目標155A是方形，具有每邊邊長為W1。電子束對準目標155B是矩形，具有短邊邊長為W1。電子束對準目標155C是「L」形，具有「L」的「足(foot)」長度為W1。電子束對準目標155D是十字形，具有每一交叉臂之覓度為W1。電子束對準目標155E是方環，具有每一外邊邊長為W1。
現在，最大光學域的尺寸約20毫米乘以約20毫米，而可印製的最大電子域的尺寸約0.3毫米乘以0.3毫米。在約10毫米乘以10毫米的單積體電路晶片的例示中，僅需要一光學曝光域及約1200對應電子束曝光域。在許多例子中，當光學曝光域足以大於晶片尺寸，則可以在同時以同一光學曝光域來印製許多晶片。
現在，微影可印製的圖案之最小節距約200奈米，而電子束微影可印製的圖案之最小節距約70奈米。因此，即使層級包含具有小於200奈米的節距之少量特徵時，必須使用電子束微影。對於包含微影可印製的圖案節距及微影不可印製但電子束微影可印製的圖案之製造層級，其優點在於以微影製程印製微影可印製的區域，以電子束微影製程印製微影不可印製的區域，而非以電子束微影來印製所有製造層級。
圖3為根據本發明之實施例之一例示的積體電路晶片 之上視圖，說明光學及電子束曝光域之間及光學及電子束對準目標之間的水平光學關係。在圖3中，曝光域300隔成多(如圖3所示的4個)積體電路晶片，每一個積體電路晶片都包含一光學對準目標175。每個積體電路晶片305實質上隔成多(如圖3所示的4個)電子束曝光域310。然而，不是每個電子束曝光域310包含一電子束對準目標155，只有在選擇的電子束曝光域。
只有在那些電子束微影製程會實施的電子束曝光域會包含電子束對準目標155。在那些沒有電子束對準目標155的區域，只會實施微影製程。然而，可以了解的是微影製程可在包含電子束對準目標155的電子束曝光域中實施。
圖3中的積體電路305之頂視圖也是已知的積體電路305之平面圖、平面設計或平面佈局，且電子束對準目標155、光學對準目標175及所有積體電路結構及積體電路305的所有製造層級之特徵(未顯示於圖3)，皆對應電子束對準目標155之位置(且因此對應光學對準目標175及互相對應)而設置其位置，且具有一組X-Y座標，繪製在平面圖上。
在此需注意的是每一包含電子束對準目標155的電子束曝光域310不需要以電子束微影印製，只有那些微影不 可印製的圖案間距需要以電子束微影印製。然而，如前所述，用在製造不同層級的所有電子束對準目標155，在製造程序的一開始就一起製造。可包含使用電子束微影的區域之一積體電路上的製造層級之例示包含但非限定於STI層級(因為矽區域被定義為STI區域)、FETs的閘極電極層級、二極電晶體的發射極層級、接觸層級(裝置及第一真實線層級之間的內連接層級)，以及第一線層級。
圖4為根據本發明之實施例，使用光學及電子束微影來製造一種積體電路的流程圖。在步驟320，對在任何微影定義製造層級會以電子束微影處理的積體電路晶片之所有區域的半導體基材中形成電子束對準目標。
在步驟325，將第一光學對準目標對準選擇性形成於對準電子束對準目標之基材中。如果光學對準目標未形成於步驟320中，則在任一步驟335A、335B或335C之第一時間，對準電子束對準目標與第一微影層級積體電路影像形成光學對準目標。
接著在步驟330，塗佈阻劑層於基材上。之後，實施方法之步驟335A、335B或335C。如果方法實施步驟335A或335B，則使用雙曝光阻劑(即可以電子束或光來曝光之阻劑)。若方法實施步驟335C，則可使用雙曝光阻劑或光阻劑(即可光曝光之阻劑)。
在步驟335A，實施使用電子束對準目標之電子束微影曝光，之後實施使用先形成的光學對準目標或使用電子束對準目標之微影曝光。此方法之後實施步驟340。
在步驟335B，實施使用先形成的光學對準目標或使用電子束對準目標之微影曝光，之後實施使用電子束對準目標之電子束微影曝光。此方法之後實施步驟340。
在步驟335C，實施使用先形成的光學對準目標或使用電子束對準目標之微影曝光。此方法之後實施步驟340。
在步驟340，將阻劑進行曝光、顯影、蝕刻、離子植入或實施其他製程，之後將阻劑移除。如果這是積體電路晶片的第一微影定義製造層級(如定義在STI層級)，且如果尚未形成第一光學對準目標，則步驟340定義第一光學對準目標於基材中。如果在步驟345中形成第一光學對準目標，則其可以電子束微影或微影來定義。
在步驟345，係決定是否需要另一微影定義製造層級。如果需要另一製造層級，則方法回到步驟330，否則完成積體電路晶片之微影定義製造層級。
然而，如果選擇性且以電子束曝光一單層阻劑，則可 在相同製造層級實施兩「阻劑」製程。在第一例示中，電子束微影製程之實施係使用電子束阻劑及電子束對準目標、顯影電子束阻劑、及轉移電子束阻劑中的圖案至基材或基材上的層中。之後，微影製程之實施係使用光阻及電子束對準目標或光學對準目標、顯影光阻及轉移光阻中的圖案至基材或基材上的層中。在第二例示中，微影製程之實施係使用光阻及電子束對準目標或光學對準目標、顯影光阻及轉移光阻中的圖案至基材或基材上的層中。之後，電子束微影製程之實施係使用電子束阻劑及電子束對準目標、顯影電子束阻劑、及轉移電子束阻劑中的圖案至相同的基材或基材上的層中。
因此，本發明的實施例提供一種光學與電子束微影製造層級之共對準的對準目標及方法。
上述提供本發明之實施例之說明以了解本發明，可以了解的是本發明並非限定於前述特定的實施例，而是可為熟此技藝人士所了解在不脫離本發明之範圍可以包含各種修改、排列及取代。因此，在此意欲將下列申請範圍涵蓋在本發明之精神及範圍中的所有修改及改變。
100‧‧‧SOI基材
105‧‧‧主體
110‧‧‧BOX層
115‧‧‧矽層
120‧‧‧第一墊層
125‧‧‧第二墊層
130‧‧‧硬遮罩層
135‧‧‧圖案化光阻層
140、145‧‧‧開口
150‧‧‧溝渠
155、155A、155B、155C、155D、155E‧‧‧電子束對準目標
160‧‧‧頂表面
165‧‧‧新的第一墊層
170‧‧‧新的第二墊層
175‧‧‧光學對準目標
180‧‧‧淺溝渠隔離(STI)
185‧‧‧絕緣物
190‧‧‧FET
195‧‧‧源極/汲極
200‧‧‧通道區域
205‧‧‧閘極介電質
210‧‧‧閘極電極
215‧‧‧間隙壁
220‧‧‧層內介電層
225、230‧‧‧接觸
300、310‧‧‧曝光域
305‧‧‧積體電路晶片
310‧‧‧電子束曝光域
申請的請求項提供本發明之特徵。然而，本發明本身將可藉由參考以下說明實施例的詳細說明與伴隨圖式結合解讀而有最佳的了解，其中： 圖1A至1K，說明根據本發明之實施例在相同的基材上製造電子束對準目標、光學對準目標及一例示場效應電晶體之剖面圖；圖2說明根據本發明之實施例可能採取的電子束對準目標之各種幾何形狀；圖3為根據本發明之實施例之一例示積體電路晶片之上視圖，說明光學及電子束曝光域之間及光學及電子束對準目標之間的空間關係；以及圖4為根據本發明之實施例，同時使用光學及電子束微影來製造一種積體電路的流程圖。
100‧‧‧SOI基材
105‧‧‧主體
110‧‧‧BOX層
115‧‧‧矽層
130‧‧‧硬遮罩層
155‧‧‧電子束對準目標
175‧‧‧光學對準目標
180‧‧‧淺溝渠隔離(STI)
185‧‧‧絕緣物
190‧‧‧FET
195‧‧‧源極/汲極
200‧‧‧通道區域
205‧‧‧閘極介電質
210‧‧‧閘極電極
215‧‧‧間隙壁
220‧‧‧層內介電層
225、230‧‧‧接觸

Claims (32)

  1. 一種混合光學與電子束微影製造層級之共對準的方法，包含形成一電子束對準目標於一基材中；在形成該電子束對準目標之後，形成一光學對準目標於該基材中，相對於該基材中之該電子束對準目標之一位置，該光學對準目標位於該基材中之一預定位置；形成一阻劑層(resist layer)於該基材上；將一光罩對準該光學對準目標或該電子束對準目標，該光罩具有透光及不透光區域之一第一圖案，該第一圖案代表一積體電路之一製造層級之一第一組特徵；將該阻劑層透過該光罩而暴露於光化輻射，以形成選擇性曝光區域於該阻劑層中，該不透光區域實質上阻擋該光化輻射，及該透光區域實質上傳送該光化輻射；相對於該電子束對準目標之該位置而設置一電子束之一起始位置(home position)；將該阻劑層以一第二圖案暴露於該電子束，以形成電子束曝光區域於該阻劑層中，該第二圖案代表該積體電路之該製造層級之一第二組特徵；顯影該阻劑層，以轉移該第一及第二圖案至該阻劑層中之一阻劑圖案；分割該基材的表面為實質電子束曝光域(virtual electron exposure field)；以及僅在包含特徵的該基材之每一區域中形成額外電子 束對準目標，該特徵為該第二組特徵的成員並位於在該基材之對應該實質電子束曝光域中之位置上。
  2. 如請求項1所述之方法，其中沿該基材之一頂表面所測量的由該電子束對準目標佔用的一面積係沿該基材之該頂表面所測量的由該光學對準目標佔用的一面積之25至100倍。
  3. 一種製造一積體電路晶片之方法，包含：形成一第一墊層於一半導體基材之一頂表面上；形成一硬遮罩層在該第一墊層之一頂表面上；於該硬遮罩層蝕刻一開口，該第一墊層之該頂表面暴露於該開口之一底部；相對於該積體電路晶片之一平面佈局，設置一第一溝渠於該基板上之一第一位置，及蝕刻該第一溝渠穿過該第一墊層至該基材中；移除該硬遮罩層與該第一墊層；形成一第二墊層於該基材之該頂表面上，及該第一溝渠之側壁與一底表面上；相對於該積體電路晶片之該平面佈局，設置一或多個第二溝渠分別於該基材上之一或多個第二位置，及蝕刻該一或多個第二溝渠穿過該第二墊層至該基材中；以一絕緣物至少部份填充該第一溝渠及完全填充該一或多個第二溝渠；以及 從該第一溝渠移除該絕緣物。
  4. 如請求項3所述之方法，更包含：該設置該一或多第二溝渠的同時，相對於該積體電路晶片之該平面佈局，設置一第三溝渠於該基板上之一第三位置；該蝕刻該第一溝渠的同時，蝕刻該第三溝渠穿過該第三墊層至該基材中；以及該填充該一或多個第二溝渠的同時，以該絕緣物完全填充該第三溝渠。
  5. 如請求項4所述之方法，更包含：形成一額外層於該第二墊層之頂上；相對於該積體電路晶片之該平面佈局，設置第四位置於該額外層上；以及形成圖案於該額外層中之各該第四位置。
  6. 如請求項5所述之方法，其中該形成圖案於該額外層中包含透過一光罩暴露該額外層之一頂表面上之一阻劑層於紫外光。
  7. 如請求項5所述之方法，其中該形成圖案於該額外層中包含暴露該額外層之一頂表面上之一阻劑層於電子束輻射。
  8. 如請求項5所述之方法，更包含：相對於該積體電路晶片之該平面佈局，設置第五位置於該額外層上；以及形成額外圖案於該額外層中之各該第五位置。
  9. 如請求項8所述之方法，其中該形成額外圖案於該額外層中包含透過一光罩暴露該額外層之一頂表面上之一阻劑層於紫外光。
  10. 如請求項8所述之方法，其中該形成額外圖案於該額外層中包含暴露該額外層之一頂表面上之一阻劑層於電子束輻射。
  11. 如請求項5所述之方法，更包含：相對於該積體電路晶片之該平面佈局，設置第五位置於該額外層上；以及形成額外圖案於該額外層中之各該第五位置。
  12. 如請求項11所述之方法，其中該形成額外圖案於該額外層中包含透過一光罩暴露該額外層之一頂表面上之一阻劑層於紫外光。
  13. 如請求項3所述之方法，更包含：在形成該第二墊層之後與形成該一或多個第二溝渠 之前，形成一第三溝渠於該基材中，相對於該第一溝渠之該第一位置，該第三溝渠位於一第三預定位置中。
  14. 如請求項13所述之方法，更包含：形成一額外層於該第二墊層之頂上；相對於該積體電路晶片之該平面佈局，設置第四位置於該額外層上；以及形成圖案於該額外層中之各該第四位置。
  15. 如請求項14所述之方法，其中該形成圖案於該額外層中包含透過一光罩暴露該額外層之一頂表面上之一阻劑層於紫外光。
  16. 如請求項14所述之方法，其中該形成圖案於該額外層中包含暴露該額外層之一頂表面上之一阻劑層於電子束輻射。
  17. 如請求項14所述之方法，更包含：相對於該積體電路晶片之該平面佈局，設置第五位置於該額外層上；以及形成額外圖案於該額外層中之各該第五位置。
  18. 如請求項17所述之方法，其中該形成額外圖案於該額外層中包含透過一光罩暴露該額外層之一頂表面上之一阻 劑層於紫外光。
  19. 如請求項17所述之方法，其中該形成額外圖案於該額外層中包含暴露該額外層之一頂表面上之一阻劑層於電子束輻射。
  20. 如請求項14所述之方法，更包含：相對於該積體電路晶片之該平面佈局，設置第五位置於該額外層上；以及形成額外圖案於該額外層中之各該第五位置。
  21. 如請求項20所述之方法，其中該形成額外圖案於該額外層中包含透過一光罩暴露該額外層之一頂表面上之一阻劑層於紫外光。
  22. 如請求項3所述之方法，其中該第一溝渠從該基材之該頂表面延伸之一第一距離大於該一或多個第二溝渠從該基材之該頂表面延伸至該基材中之一第二距離。
  23. 如請求項3所述之方法，更包含：該基材包含一埋藏氧化層、一矽層、及一主體，該埋藏氧化層位於該矽層與該主體之間，該矽層之一頂表面係該基材之該頂表面；該第一溝渠延伸穿過該矽層、穿過該埋藏氧化層及至 該主體中；以及該一或多個第二溝渠之每一個僅延伸穿過該矽層，以接觸該埋藏氧化層。
  24. 一種積體電路結構，包含：一半導體基材；一電子束對準目標設於該基材中之一第一位置中，該第一位置定義於該積體電路之一平面設計中，該電子束對準目標包含形成於該基材中之一第一溝渠；一光學對準目標於該基材中，該光學對準目標設置於該基材中之一第二位置，該第二位置定義於該積體電路之該平面設計中，該光學對準目標包含形成於該基材中之一第二溝渠；一層於該基材中；於該層中之一第一開口設置於一第三位置中，該第三位置定義於該積體電路之該平面設計中；以及於該層中之一第二開口設置於一第四位置中，該第四位置定義於該積體電路之該平面設計中。
  25. 如請求項24所述之結構，其中該第一溝渠從該基材之一頂表面延伸之一第一距離至該基材中，該第二溝渠從該基材之該頂表面延伸一第二距離至該基材中，且該第二距離係大於該第一距離。
  26. 如請求項25所述之結構，其中該第一距離係大約1微米或更大，以及該第二距離係從大約10奈米至大約500奈米。
  27. 如請求項25所述之結構，其中沿著該基材之該頂表面所測量的由該電子束對準目標佔用的一面積係沿該基材之該頂表面所測量的由該光學對準目標佔用之一面積的25至100倍。
  28. 如請求項25所述之結構，更包含：一保護層，形成於該第一溝渠之側壁及一底部上。
  29. 如請求項25所述之結構，更包含：該基材包含一埋藏氧化層於一矽層及一主體之間，該矽層之一頂表面係該基材之一頂表面；該第一溝渠延伸穿過該矽層、穿過該埋藏氧化層及至該主體中；以及該第二溝渠延伸僅穿過該矽層，且未接觸該埋藏氧化層。
  30. 如請求項25所述之結構，更包含：該基材包含一埋藏氧化層、一矽層、及一主體，該埋藏氧化層位於該矽層與該主體之間，該矽層之一頂表面係該基材之該頂表面； 該第一溝渠延伸穿過該矽層、穿過該埋藏氧化層及至該主體中；以及該第二溝渠僅延伸穿過該矽層，以接觸該埋藏氧化層。
  31. 一種混合光學與電子束微影製造層級之共對準的方法，包含：形成一電子束對準目標於一基材中；在形成該電子束對準目標之後，形成一光學對準目標於該基材中，相對該電子束對準目標於該基材中之一位置，該光學對準目標位於該基材中之一預定位置；形成一光阻層(photoresist layer)於該基材上；將一光罩對準該光學對準目標或該電子束對準目標，該光罩具有透光及不透光區域之一第一圖案，該第一圖案代表一積體電路之一製造層級之一第一組特徵；透過該光罩而暴露該光阻層於光化輻射，以形成具有曝光及未曝光區域之一曝光光阻層，該不透光區域實質上阻擋該光化輻射，及該透光區域實質上傳送該光化輻射；顯影該曝光光阻層，以轉移該第一圖案至該曝光光阻層；形成一電子束阻劑層於該基材上；相對於該電子束對準目標之該位置而設置一電子束之一起始位置；將該電子束阻劑層以一第二圖案暴露於該電子束，以 形成具有曝光及未曝光區域之一曝光電子束阻劑層，該第二圖案代表該積體電路之該製造層級之一第二組特徵；以及顯影該曝光電子束阻劑層，以轉移該第二圖案至該曝光電子束阻劑層。
  32. 如請求項31所述之方法，其中該光學對準目標為該第一組特徵之一特徵。
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