KR20090097151A - 혼합형 광학 및 전자 빔 리소그래피 가공 레벨의 상호정렬 방법, 집적 회로 칩 제조 방법 및 집적 회로 구조체 - Google Patents

혼합형 광학 및 전자 빔 리소그래피 가공 레벨의 상호정렬 방법, 집적 회로 칩 제조 방법 및 집적 회로 구조체 Download PDF

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KR20090097151A
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데이비드 마이클 프리드
존 마이클 허겐로더
샤리 제인 맥나브
마이클 제이 룩스
안나 토폴
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명은 기판 내에 형성된 전자 빔 정렬 타깃에 집적 회로 칩의 제조 레벨의 제 1 피처 세트를 정렬하되 전자 빔 리소그래피를 사용하여 제 1 피처 세트를 형성하고, 기판 내에 형성된 광학 정렬 타깃에 집적 회로 칩의 동일한 제조 레벨의 제 2 피처 세트를 정렬하되 포토리소그래피를 사용하여 제 2 피처 세트를 형성하는 방법에 관한 것으로, 광학 정렬 타깃 그 자체는 전자 빔 정렬 타깃에 정렬된다. 또한, 전자 빔 정렬 타깃의 구조체 및 이를 형성하는 방법에 관한 것이기도 하다.

Description

혼합형 광학 및 전자 빔 리소그래피 가공 레벨의 상호정렬 방법, 집적 회로 칩 제조 방법 및 집적 회로 구조체{TRENCH STRUCTURE AND METHOD FOR CO-ALIGNMENT OF MIXED OPTICAL AND ELECTRON BEAM LITHOGRAPHIC FABRICATION LEVELS}
본 발명은 반도체 공정 분야에 관한 것으로, 보다 구체적으로는, 혼합형 광학 및 전자 빔 리소그래피 제조 레벨의 상호정렬을 위한 정렬 타깃 및 방법에 관한 것이다.
집적 회로를 제조하기 위해, 여러 가지 리소그래피 정의된 제조 레벨은 서로에 대해 정렬되어야 한다. 광학 리소그래피에서, 기판 상의 포토레지스트 층은 기판 상의 정렬 타깃에 정렬되는 패턴화 포토마스크를 통해 화학방사선에 노광된다. 조기 리소그래피 제조 단계에서 제조된 구조체는 포토마스크 상의 정렬 마크에 대한 이들 정렬 타깃으로서 제공된다. 이와 달리 전자 빔 리소그래피는 포토마스크가 없는 직접 기록 공정이고, 전자 빔은 전자 빔 레지스트 층을 통해 주사된다. 제조 레벨마다, 전자 빔은 기준 구조체에 기록되어야 한다. 일반적으로, 광학 리소그래피는 빠르지만 상당히 작은 피치 상에 이미지를 인쇄할 수 없다. 전자 빔 리소그래피는 상당히 작은 피치 상에 이미지를 인쇄할 수 있지만, 느리다. 이들 2 가지 기술의 병합으로부터 얻을 수 있는 이점은 전자 빔 리소그래피 시스템이 현재의 광학 정렬 구조체에 기록할 수 없다는 사실에 의해 지장을 받는다. 따라서, 광학 및 전자 빔 리소그래피 제조 레벨의 상호정렬을 위한 정렬 타깃 및 방법이 필요하다.
본 발명의 제 1 측면은 기판 내에 전자 빔 정렬 타깃을 형성하는 단계와, 전자 빔 정렬 타깃을 형성한 후에 기판 내에 광학 정렬 타깃을 형성하는 단계 -광학 정렬 타깃은 기판 내의 전자 빔 정렬 타깃의 위치에 관하여 기판 내의 사전결정된 위치에 배치됨- 와, 기판 상에 레지스트 층을 형성하는 단계와, 광학 정렬 타깃 또는 전자 빔 정렬 타깃에 포토마스크를 정렬하는 단계 -포토마스크는 집적 회로의 제조 레벨의 제 1 피처 세트를 나타내는 투명 및 불투명 영역의 제 1 패턴을 가짐- 와, 레지스트 층 내에 광학적으로 노광된 영역을 형성하기 위해 포토마스크를 통해 화학방사선에 레지스트 층을 노광시키는 단계 -불투명 영역은 화학방사선을 실질적으로 차단하고 투명 영역은 화학방사선을 실질적으로 투과시킴- 와, 전자 빔 정렬 타깃의 위치에 관하여 전자 빔의 홈 위치를 정하는 단계와, 레지스트 층 내에 전자 빔 노광 영역을 형성하기 위해 제 2 패턴으로 상기 전자 빔에 레지스트를 노광시키는 단계 -제 2 패턴은 집적 회로의 제조 레벨의 제 2 피처 세트를 나타냄- 와, 레지스트 층 내의 레지스트 패턴으로 제 1 및 제 2 패턴을 전사하기 위해 레지스트 층을 현상하는 단계를 포함하는 방법이다.
본 발명의 제 2 측면은 광학 정렬 타깃이 제 1 피처 세트 내의 피처인 제 1 측면이다.
본 발명의 제 3 측면은 기판 또는 기판 상에 형성된 층으로 레지스트 패턴을 전사하는 단계를 더 포함하는 제 1 측면이다.
본 발명의 제 4 측면은 광학 정렬 타깃 또는 전자 빔 정렬 타깃에 포토마스크를 정렬시키는 단계가 각각 광학 정렬 타깃 또는 전자 빔 정렬 타깃에 대하여 포토마스크 상에 정렬 마크를 배치하는 단계를 포함하는 제 1 측면이다.
본 발명의 제 5 측면은 (i) 화학방사선에 레지스트 층을 노광시키는 단계가 전자 빔에 레지스트 층을 노광시키는 단계 전에 수행되거나, (ii) 전자 빔에 레지스트 층을 노광시키는 단계가 레지스트 층을 화학방사선에 노광시키는 단계 전에 수행되는 제 1 측면이다.
본 발명의 제 6 측면은 기판의 표면을 가상 전자 빔 노광 필드로 분할하는 단계와, 제 2 피처 세트의 요소이고 가상 전자 빔 노광 필드 내의 위치에 대응하는 기판 상의 위치를 가지는 피처를 포함하는 기판의 각 영역 내에만 추가 전자 빔 정렬 타깃을 형성하는 단계를 더 포함하는 제 1 측면이다.
본 발명의 제 7 측면은 전자 빔 정렬 타깃이 차지한 기판의 상부 표면을 따라 측정된 영역이 광학 정렬 타깃이 차지한 기판의 상부 표면을 따라 측정된 영역의 25 배 내지 100 배인 제 1 측면이다.
본 발명의 특징은 부가된 특허청구범위에 설명된다. 그러나, 본 발명 그 자체는 첨부 도면과 함께 예시적인 실시예의 후속하는 성세한 설명을 참조하여 읽을 때 최상으로 이해될 것이다.
도 1a 내지 도 1k는 본 발명의 실시예에 따라 동일한 기판 상의 전자 빔 정렬 타깃, 광학 정렬 타깃 및 예시적인 전계 효과 트랜지스터의 제조를 도시하는 단면도이다.
도 2는 본 발명의 실시예에 따라 전자 빔 정렬 타깃이 가질 수 있는 다양한 기하 형태를 도시한다.
도 3은 본 발명의 실시예에 따라 광학 및 전자 빔 노광 필드와 광학 및 전자 빔 정렬 타깃의 공간적 관계를 도시하는 예시적인 집적 회로 칩의 상부도이다.
도 4는 본 발명의 실시예에 따라 광학 및 전자 빔 리소그래피 양자 모두를 사용하는 집적 회로의 제조에 관한 순서도이다.
리소그래피 정렬은 서로 및 집적 회로가 형성되는 기판에 대하여 수평 방향(예컨대, x-y 위치)으로 집적 회로의 상이한 구조체의 위치를 지정하는 공정으로서 정의된다. 수평 방향은 기판의 상부 표면에 평행한 임의의 방향으로 정의된다. 집적 회로의 제조 레벨은 기판 안 또는 위에 동시에 형성되는 집적 회로의 관련된 패턴화 구조체 그룹을 이미징하는 레벨로서 정의된다. 제조 레벨은 2 개 이상의 리소그래피 단계를 포함할 수 있다.
광학 리소그래피(본 명세서에서 이하 포토리소그래피)는 (화학방사선에)투명 및 불투명한 영역의 대응하는 패턴을 가진 포토마스크를 통해 레지스트 층을 화학방사선(예컨대, 자외선)에 노광시킴으로써 레지스트 층 내에 레지스트 피처 및 공간의 패턴을 형성한다. 포토리소그래피 정렬은 기판 (및 기판 상의 구조체)에 포토마스크 (및 마스크 상의 패턴)를 정렬하기 위하여 기판 상의 정렬 타깃의 이미지에 대하여 포토마스크 상의 정렬 마크의 이미지의 위치를 지정하는 것 및 기판에 대하여 포토마스크를 또는 포토마스크에 대하여 기판을 이동시키는 것에 의존한다. 광학 정렬 타깃은 작은 가로 치수(예컨대, 약 10 nm 내지 약 100 nm 정도), 제한된 깊이(예컨대, 약 30 nm 내지 약 100 nm 정도의 깊이) 및 원자량이 낮은 제조 구조체(예컨대, 실리콘)를 갖는다.
전자 빔 리소그래피는, 전자 빔이 집적 기록 공정에서 레지스트 층을 통해 주사되므로, 전자 빔을 끄고 켬으로써 기판 상에서 (전자 빔 방사를 사용하여) 레지스트 층에 이미지를 형성한다. 전자 빔 리소그래피 정렬은 전자 빔 노광 툴 내에서 전자 빔의 홈 위치에 대하여 주사 전자 현미경(SEM)을 사용하여 후방 산란된 전자를 이미징함으로써 기판 상에 위치를 지정하는 것에 의존한다. 이어서 임의의 주어진 시간에 전자 빔의 경로에서 직접 기판 상의 x-y 위치가 결정될 수 있다. 본 발명의 실시예에 따른 전자 빔 정렬 타깃은 전자 빔을 기록하는 데 사용된 SEM 이미지를 생성하는 데 이용되는 후방산란 전자의 수를 증가시키기 위해 주변 기판 영역에 비해 (크고 깊은) 큰 지형 대비를 나타낸다.
포토레지스트는 화학방사자외선에 노광될 때 현상액 내의 용해도를 변경하는 화학 반응을 겪는 중합 조성으로서 정의된다. 전자 빔 레지스트는 전자 빔에 노광될 때 현상액 내의 용해도를 변경하는 화학 반응을 겪는 중합 조성으로서 정의된다. 레지스트는 화학방사자외선 또는 전자 빔에 노광될 때 현상액 내의 용해도를 변경하는 화학 반응을 겪는 중합 조성으로서 정의된다. 포토레지스트 또는 전자 빔 레지스트가 아래에 명시될 때마다, 레지스트는 대체될 수 있다.
본 발명의 실시예는 SOI 기판을 사용하여 예시될 것이지만, 본 발명의 실시예는 벌크 실리콘 기판에 동일하게 적용될 수 있다. 벌크 실리콘 기판은 매립형 산화물(BOX) 층을 포함하지 않는다. 산업에서 반도체 기판, 벌크 기판 또는 SOI의 통칭은 "웨이퍼"이고, 산업에서 2 개의 용어 기판과 웨이퍼가 상호교환적으로 사용된다. 용어 집적 회로와 집적 회로 칩이 상호교환적으로 사용될 수 있다.
도 1a 내지 도 1k는 본 발명의 실시예에 따라 동일한 기판 상의 전자 빔 정렬 타깃, 광학 정렬 타깃 및 예시적인 전계 효과 트랜지스터(FET)의 제조를 도시하는 단면도이다. 도 1a에서, SOI 기판(또는 웨이퍼)(100)은 바디(또는 핸들)(105), 바디의 상부에 BOX 층(110), BOX 층의 상부에 실리콘 층(115)을 포함한다. BOX 층(110)은 실리콘 이산화물을 포함한다. 일례에서 바디(105)는 단결정 실리콘이다. 일례에서, 실리콘 층(115)은 단결정 실리콘이다. 일 방법으로, SOI 웨이퍼는 단결정 실리콘 웨이퍼로의 산소의 이온 주입 및 어닐링에 의해 형성되어 매립형 실리콘 이산화물 층을 형성한다. 다른 방법으로, 2 개의 실리콘 웨이퍼의 상부 표면을 산화시키고, 산화된 표면을 접촉하여 배치하며, 어닐링하여 웨이퍼를 함께 본딩 한 후, 실리콘을 제거함으로써, 예컨대, 웨이퍼 중 하나의 하부로부터의 CMP(chemical mechanical polish)에 의해 SOI 웨이퍼가 형성된다.
실리콘 층(115)의 상부 표면 상에 제 1 층(120)이 형성된다. 제 1 패드 층(120)의 상부 표면 상에 제 2 패드 층(125)이 형성된다. 제 2 패드 층(125)의 상부 표면 상에 하드마스크 층(130)이 형성된다. 일례에서, 제 1 패드 층(120)은 실리콘 이산화물이다. 일례에서, 제 2 패드 층(125)은 실리콘 질화물이다. 일례에서, 하드마스크 층(130)은 실리콘 이산화물이다. 일례에서, BOX 층(110)의 두께는 약 50 nm 내지 약 300 nm이다. 일례에서, 실리콘 층(115)의 두께는 약 30 nm 내지 약 200 nm이다. 일례에서, 제 1 패드 층(120)의 두께는 약 2 nm 내지 약 20 nm이다. 일례에서, 제 2 패드 층(125)의 두께는 약 5 nm 내지 약 150 nm이다. 일례에서, 하드마스크 층(130)의 두께는 약 50 nm 내지 약 145 nm이다.
도 1b에서, 패턴화 포토레지스트 층(135)이 하드마스크 층(130)의 상부에 형성되고, 개구부(140)가 포토레지스트 층 내에 포토리소그래피적으로 형성되어 개구부의 하부에서 하드마스크 층의 영역을 노광시킨다. 이 포토리소그래피 단계는 전자 빔 정렬 타깃의 위치 및 수평 기하 형태를 정의하며, 이는 후속하여 형성될 것이다.
도 1c에서, 패턴화 포토레지스트 층(135)을 사용하여 하드마스크 층(130)이 에칭되어, 제거된 포토레지스트 층과 하드마스크 층 내에 개구부(145)를 형성한다. 이와 달리, 하드마스크 층(130)을 에칭한 후 남아있는 포토레지스트 층(135)은 도 1d에 관하여 후술되는 공정에 의해 완전히 소멸되거나 공정 이후에 포토레지스트 층이 조금이나마 남아있게 되도록 적소에 놓일 수 있다. 제 2 패드 층(125)의 영역은 개구부(145)의 하부에서 노광된다.
도 1d에서, 제 2 패드 층(125), 제 1 패드 층(120), 실리콘 층(115), BOX 층(110)을 관통하여 바디(105)로 에칭함으로써 트렌치(150)가 형성된다. 제 1 패드 층(120)과 BOX 층(110)이 실리콘 이산화물이고 제 2 패드 층(125)이 실리콘 질화물인 예에서, 트렌치(150)를 에칭하는 2 개의 예시적인 방법이 주어질 것이다. 제 1 방법에서, CF4를 반응 가스로 사용하는 반응 이온 에칭(RIE)이 이용되어 트렌치(150)를 한 단계로 에칭한다. 제 2 방법에서, 4 단계가 사용된다. 제 1 단계에서, 제 2 패드 층(125)과 제 1 패드 층(120)을 관통하여 에칭하는 데에 CHF3를 반응 가스로 사용하는 RIE가 이용된다. 제 2 단계에서, 실리콘 층(115)을 관통하여 에칭하는 데에 HBr을 반응 가스로 사용하는 RIE가 이용된다. 제 3 단계에서, BOX 층(110)을 관통하여 에칭하는 데에 CHF3를 반응 가스로서 사용하는 RIE가 이용된다. 제 4 단계에서, 바디(105)로 에칭하는 데에 HBr을 반응 가스로서 사용하는 RIE가 이용된다. 도 1d에 도시된 바와 같이, 트렌치(150)의 에칭 동안에 하드마스크 층(130)(도 1c 참조)의 전부가 제거되고 제 2 패드 층(120)의 대부분이 제거된다. 그러나, 극단적인 일례로써, 트렌치(150)를 에칭한 후에 하드마스크 층(130)의 한 층과 제 1 및 제 2 패드 층(115,120) 전부가 남아있을 수 있고, 상반되는 극단적인 일례로써, 트렌치(150)의 에칭 동안 공격으로부터 실리콘 층(115)의 상부 표면을 보호하기 위해 적어도 제 1 패드 층(120)의 한 층이 남아야만 한다. 전술한 바와 같이, 이때 임의의 남아있는 포토레지스트 층(135)(도 1c 참조)이 제거된다.
도 1e에서, 임의의 남아있는 하드마스크 층(도 1c 참조)과 제 1 및 제 2 패드 층(120,125)(도 1d 참조)이 (예컨대, 습식 에칭 또는 습식 에칭과 RIE의 조합에 의해) 제거되어, 전자 빔 정렬 타깃(155)을 형성한다. 전자 빔 정렬 타깃은 깊이를 BOX 층(110)의 훨씬 아래로 및 바디(105) 내로 연장한다. 전자 빔 정렬 타깃(155)은 실리콘 층(115)의 상부 표면(160)으로부터 깊이(D1)를 연장하고, 적어도 하나의 수평 방향(W1)으로 최소 폭을 가진 수평 기하 형태를 갖는다. 일례에서, W1은 약 0.5 미크론 내지 약 100 미크론이고, D1은 약 1 미크론 이상이다. 따라서, 전자 빔 정렬 타깃(155)은 (후술되는 광학 정렬 타깃 및 반도체 장치에 비해) BOX 층(110) 아래로 바디(105)로 연장하는 비교적 넓고 깊은 트렌치 구조체를 포함한다.
전자 빔 정렬 타깃(155)은 정렬 타깃을 형성하는 트렌치의 하부로부터 보다 정렬 타깃을 형성하는 트렌치의 측벽 에지를 따라 다수의 전자를 후방산란한다. 전자 빔 정렬 타깃(155)의 큰 주변길이(perimeter)와 큰 트렌치 깊이 때문에, 기판(100)의 인접 영역에 대한 SEM 모드의 큰 지형 대비가 나타난다.
도 1f에서, 실리콘 층(115)의 모든 노광된 표면 상에 새로운 제 1 패드 층(165)이 형성된다. 이어서 제 1 패드 층(165)의 모든 노광된 표면 상에 새로운 제 2 패드 층(170)이 형성된다. 일례에서 제 1 패드 층(165)은 실리콘 이산화물이다. 일례에서 제 2 패드 층(170)은 실리콘 질화물이다. 일례에서, 제 1 패드 층(165)의 두께는 약 2 nm 내지 약 20 nm이다. 일례에서, 제 2 패드 층(170)의 두 께는 약 5 nm 내지 약 150 nm이다.
도 1g에 도시된 바와 같이 이 시점에 광학 정렬 타깃이 형성되거나, 광학적으로 정의된 제 1 제조 레벨로 동시에 형성될 수 있다. 일례에서, 광학적으로 정의된 제 1 제조 레벨은 도 1h에 도시된 바와 같이 유전체 충진 트렌치 절연 레벨이다.
도 1g에서, 포토레지스트 층을 적용하고, 전자 빔 정렬 타깃(155)에 정렬된 포토마스크를 통해 포토레지스트 층을 노광시키며, 노광된 포토레지스트 층을 현상하여 포토레지스트를 패터닝한 후 제 1 및 제 2 패드 층(165,170)을 관통하여 실리콘 층(115)으로 에칭하며, 이어서 포토레지스트 층이 제거되는 단계를 포함하는 포토리소그래피 공정에 의해 실리콘 층(115) 내에 광학 정렬 타깃(175)이 형성된다. 일례에서, 제 2 패드 층(170)이 실리콘 질화물이면, CHF3을 반응 가스로 사용하는 RIE가 이용되어 제 2 패드 층을 에칭한다. 일례에서, 제 1 패드 층(165)이 실리콘 이산화물이면, CHF3을 반응 가스로 사용하는 RIE가 이용되어 제 1 패드 층을 에칭한다. 일례에서, HBr을 반응 가스로 사용하는 RIE가 이용되어 실리콘 층(115)으로 에칭할 수 있다. 제 1 및 제 2 패드 층(165,170)은 후속하는 공정 단계로부터 전자 빔 정렬 타깃(155)을 보호한다.
광학 정렬 타깃(175)은 실리콘 층(115)의 상부 표면(160)으로부터 깊이(D2)를 연장하고, 적어도 하나의 수평 방향(W2)으로 최대 폭을 가진 수평 기하 형태를 갖는다. 일례에서, W2는 약 100 nm 내지 약 5000 nm이고, D2는 약 10 nm 내지 500 nm이다. 도 1g에 도시된 예에서, D2는 실리콘 층(110)의 두께와 같을 수 있지만 이보다 크지 않을 수 있다. 제 1 예에서, 광학 정렬 타깃(175)은 (전자 빔 정렬 타깃(155)에 비해) 실리콘 층(115)으로 연장하지만 BOX 층(110)과 접촉하지 않는 비교적 좁고 얕은 트렌치를 포함한다. 제 2 예에서, 광학 정렬 타깃(175)은 (전자 빔 정렬 타깃(155)에 비해) 실리콘 층(115)으로 연장하고 BOX 층(110)과 접촉하는 비교적 좁고 얕은 트렌치를 포함한다. 일례에서, W2(도 1e 참조)의 값은 W1의 값의 5 내지 10 배이고, 전자 빔 정렬 타깃(155)이 차지하는 표면 영역은 광학 정렬 타깃(175)이 차지하는 표면 영역의 25 내지 100 배이다.
도 1h에서, 제 1 및 제 2 패드 층(165,170)과 실리콘 층(115)을 관통하여 아래쪽으로 BOX 층(110)까지 얕은 트렌치 분리(STI)(180)가 형성된다. 일례에서, 전자 빔 정렬 타깃(155)에 정렬된 포토리소그래피 공정에 의해 STI 구조체의 제 1 영역이 형성되고, 전자 빔 정렬 타깃(155)에 정렬된 전자 빔 리소그래피 공정에 의해 STI의 제 2 영역이 형성될 수 있다. 리소그래피 공정 양자 모두 레지스트 내에 STI 패턴을 리소그래피적으로 정의하고, 제 1 및 제 2 패드 층(165,170)과 실리콘 층(115)을 관통하여 트렌치를 에칭하며, 레지스트 층을 제거하고, 절연체(185)를 증착하여 트렌치를 과충진한 후 CMP를 수행하는 것을 포함한다. 절연체(185)는 전자 빔 정렬 타깃(155) 및 광학 정렬 타깃(175)에도 증착된다. 일례에서, 절연체(185)는 CVD 산화물이다. 일례에서 절연체(185)는 TEOS(tetraethoxysilane) 산화물이다. SOI 기판을 사용하면, STI는 아래쪽으로 물리적으로 접촉하는 BOX 층(110)까지 연장한다. 벌크 실리콘 기판의 경우에, STI(180)는 설계 거리를 벌크 실리콘 기판까지 연장한다.
전술한 바와 같이, 광학 정렬 타깃은 전자 빔 리소그래피 공정 또는 포토리소그래피 공정에 의해 STI(180)의 형성과 동시에 정의될 수 있다. 광학 정렬 타깃(175)의 깊이(D2)(도 1g 참조)는 STI(180)의 깊이와 같을 것이다.
도 1i에서, 광학 포토리소그래피 단계에 이어 에칭이 수행되어, STI(180)를 에칭하지 않으면서 전자 빔 정렬 타깃(155)으로부터 절연체(185)(도 1h 참조)를 제거한다.
도 1h에 도시된 바와 같이, 절연체(185)는 광학 정렬 타깃(175)을 충진한 채로 있지만, 이와 달리 전자 빔 정렬 타깃(155)으로부터 절연체를 제거하는 데 사용된 단계와 동일한 단계를 사용하여 광학 정렬 타깃(175)으로부터 절연체가 제거될 수도 있다.
도 1j에서, FET에 대한 게이트 적층을 수행하기 전에, CMP 및 습식 에칭/세정이 수행되어 실리콘 층(115) 위로부터 제 1 및 제 2 패드 층을 제거한다. 도 1k에서, 채널 영역(200)의 양측의 소스/드레인(195), 게이트 유전체(205)에 의해 채널 영역과 분리된 게이트 전극(210) 및 광학 스페이서(215)를 포함하는 FET(190)가 형성된다. 이어서 레벨간 유전체 층(220)이 형성되고, 레벨간 유전체 층 내에 도전성 소스/드레인 접촉부(225) 및 도전성 게이트 전극 접촉부(230)가 형성된다. 일례에서 접촉부(225,230)는 다마신(damascene) 공정에 의해 형성된다.
다마신 공정은 와이어 트렌치, 비아 또는 접촉 개구부가 유전체 층 내에 형성되고, 트렌치를 충진하기에 충분한 두께의 도전체가 유전체의 상부 표면 위에 증 착되며, CMP 공정이 수행되어 초과 도전체를 제거하고 도전체의 표면이 유전체 층의 표면과 동일한 평면 상에 있게 하여 다마신 와이어, 비아 또는 접촉부를 형성하는 공정이다.
일반적으로, 집적 회로 내에 개별 반도체 장치를 와이어링하기 위해 도전성 와이어 및 비아를 포함하는 다른 유전체 층이 유전체 층(220) 위에 형성된다.
FET(190)의 제조시에, 전자 빔 정렬 타깃(155)을 사용하는 전자 빔 리소그래피 단계로 FET의 특정 피처 및 접촉부가 형성될 수 있고, 광학 정렬 타깃(175)을 사용하는 포토리소그래피 단계로 FET의 특정 피처 및 접촉부가 형성될 수 있다. 모든 전자 빔 리소그래피 단계는 전자 빔 정렬 타깃(155)을 사용한다. 가장 일반적으로, 포토리소그래피 단계는 광학 정렬 타깃(175), 또는 광학 정렬 타깃(175)이 형성된 후에 형성되는 후속하여 형성된 다른 광학 타깃을 이용한다. 이들 후속하여 형성된 광학 정렬 타깃은 전자 빔 정렬 타깃(155), 광학 정렬 타깃(175) 또는 광학 정렬 타깃(175)에 정렬되어온 다른 광학 정렬 타깃에 정렬될 수 있다. FET(190)는 전자 빔 정렬 타깃(155) 또는 광학 정렬 타깃(175)에 대하여 스케일링되지 않는다. 일례에서, FET(190)는 전자 빔 정렬 타깃(155)의 수평 영역보다 약 3 배 내지 약 300 배 작은 약 36000(예컨대, 60×600)nm2의 수평 영역을 갖는다.
FET(190)는 다이오드, 바이폴라 트랜지스터, SiGe 트랜지스터, 다른 헤테로접합 트랜지스터, 저항기, 캐패시터 및 인덕터를 포함하지만 이들로 제한되지 않으며, 기판(100) 안/위에 형성될 수 있는 예시적인 장치로 고려되어야 한다. 또한 반도체 장치를 생성하는 데 필요한 다수의 리소그래피 제조 단계와 집적 회로 내로 이들 장치를 상호접속시키는 데 필요한 다수의 리소그래피 제조 단계가 존재하며, 이들 리소그래피 단계 전부가 전자 빔 정렬 타깃(155), 광학 정렬 타깃(175) 또는 양자 모두에 정렬됨을 알아야 하며, 이는 도 3을 참조하여 후술될 것이다.
도 2는 본 발명의 실시예에 따라 전자 빔 정렬 타깃이 가질 수 있는 다양한 기하 형태를 도시한다. 도 2에서, 예시적인 수평 기하(즉, 상부도, 평면도) 전자 빔 정렬 타깃이 도시된다. 전자 빔 정렬 타깃(155A)은 각 면의 길이가 W1인 정사각형이다. 전자 빔 정렬 타깃(155B)은 최단면의 길이가 W1인 직사각형이다. 전자 빔 정렬 타깃(155C)은 "L"의 "풋(foot)"의 길이가 W1인 "L" 형태이다. 전자 빔 정렬 타깃(155D)은 십자형의 각 암(arm)의 폭이 W1인 십자형이다. 전자 빔 정렬 타깃(155E)은 각각의 외부 면의 길이가 W1인 정사각형 고리이다.
일반적으로, 최대 광학 필드 크기는 약 20 nm × 약 20 nm이고, 인쇄될 수 있는 최대 전자 빔 필드 크기는 약 0.3 nm × 약 0.3 nm이다. 약 10 nm × 약 10 nm의 단일 집적 회로 칩의 예에서, 단 하나의 광학 노광 필드만 필요하며 약 1200 개의 대응하는 전자 빔 노광 필드가 존재한다. 다수의 경우에, 광학 노광 필드가 칩 크기보다 충분히 크면, 다수의 칩이 동일한 광학 노광 필드에서 동시에 인쇄된다.
일반적으로, 포토리소그래피에 의해 인쇄가능한 패턴의 최소 피치는 약 200 nm이고, 전자 빔 리소그래피에 의해 인쇄가능한 패턴의 최소 피치는 약 70 nm이다. 따라서 200 nm 미만의 피치를 가진 소수의 피처도 포함하는 레벨에서, 전자 빔 리 소그래피가 이용되어야 한다. 포토리소그래피를 이용하여 인쇄가능한 패턴 피치뿐만 아니라, 포토리소그래피를 이용하여 인쇄가능하지 않고 전자 빔 리소그래피를 이용하여 인쇄가능한 패턴도 포함하는 제조 레벨에 있어서, 전자 빔 리소그래피를 이용하여 전체 제조 레벨을 인쇄하는 것보다 포토리소그래피 공정으로 포토리소그래피를 이용하여 인쇄가능한 영역을 인쇄하고 전자 빔 리소그래피 공정으로 포토리소그래피를 이용하여 인쇄가능하지 않은 영역을 인쇄한다는 것이 장점이다.
도 3은 본 발명의 실시예에 따라 광학 및 전자 빔 노광 필드와 광학 및 전자 빔 정렬 타깃의 수평 공간 관계를 도시하는 예시적인 집적 회로 칩의 상부도이다. 도 3에서, 노광 필드(300)는 각각 광학 정렬 타깃(175)을 포함하는 다수(예컨대, 도 3에서 4 개)의 집적 회로 칩으로 분할된다. 각 집적 회로 칩(305)은 가상으로 다수(예컨대, 도 3에서 4 개)의 전자 빔 노광 필드(310)로 분할된다. 그러나, 각각의 전자 빔 노광 필드가 전자 빔 정렬 타깃(155)을 포함하는 것은 아니며, 선택된 전자 빔 노광 필드만이 이를 포함한다.
전자 빔 리소그래피 공정이 수행될 전자 빔 노광 필드만이 전자 빔 정렬 타깃(155)을 포함한다. 전자 빔 정렬 타깃(155)이 없는 영역에서는, 포토리소그래피 공정만이 수행될 것이다. 그러나, 전자 빔 정렬 타깃(155)을 포함하는 전자 빔 노광 필드에서 포토리소그래피 공정이 수행될 수 있음을 알아야 한다.
도 3에서 집적 회로(305)의 상부도는 집적 회로(305)의 평면도, 평면 설계도 또는 평면 배치도로도 알려져 있고, 집적 회로(305)의 모든 제조 레벨의 전자 빔 정렬 타깃(155), 광학 정렬 타깃(175) 및 모든 집적 회로 구조체 및 피처(도 3에 도시 생략)는 전자 빔 정렬 타깃(155)의 위치에 관하여 위치에 (및 따라서 광학 정렬 타깃(175) 및 서로에 대해) 배치되고, 평면도 상에 매핑된 X-Y 좌표 세트 상의 좌표를 갖는다.
전자 빔 정렬 타깃(155)을 포함하는 모든 전자 빔 노광 필드(310)가 전자 빔 리소그래피를 이용하여 인쇄될 필요는 없음을 알아야 하며, 그것들만이 포토리소그래피를 이용하여 인쇄가능하지 않은 패턴 피치를 갖는다. 그러나, 상이한 제조 레벨에서 이용될 모든 전자 빔 정렬 타깃(155)은 전술한 바와 같이 제조 공정이 시작되자마자 전부 함께 제조된다. 전자 빔 리소그래피가 이용되는 영역을 포함할 수 있는 집적 회로 상의 제조 레벨의 예는 STI 레벨(실리콘 영역이 STI 영역도 정의하므로), FET의 게이트 전극 레벨, 바이폴라 트랜지스터의 이미터 레벨, 접속 레벨(장치들 사이의 상호접속 레벨 및 정확한 제 1 와이어링 레벨) 및 제 1 와이어링 레벨을 포함하지만, 이들로 제한되지 않는다.
도 4는 본 발명의 실시예에 따라 광학 및 전자 빔 리소그래피 양자 모두를 사용하는 집적 회로의 제조에 관한 순서도이다. 단계(320)에서, 집적 회로 칩의 모든 영역에서 반도체 기판 내에 전자 빔 정렬 타깃이 형성되는데, 이는 리소그래피적으로 정의된 임의의 제조 레벨에서 전자 빔 리소그래피를 이용하여 처리된다.
단계(325)에서, 전자 빔 정렬 타깃에 정렬된 기판 내에 제 1 광학 정렬 타깃이 선택적으로 형성된다. 만일 단계(320)에서 광학 정렬 타깃이 형성되지 않으면, 처음에 단계(335A, 335B 또는 335C) 중 임의의 단계를 통해 제 1 리소그래피 레벨 집적 회로 이미지를 따라 전자 빔 정렬 타깃에 정렬된 광학 정렬 타깃이 형성된다.
다음으로 단계(330)에서, 기판에 레지스트 층이 적용된다. 방법은 단계(335A, 335B 또는 335C) 중 어느 하나로 진행한다. 만일 방법이 단계(335A 또는 335B)로 진행하면, 이중 노광 레지스트(즉, 전자 빔 또는 광에 의해 노광가능한 레지스트)가 사용된다. 만일 방법이 단계(335C)로 진행하면, 이중 노광 레지스트가 사용되거나 포토레지스트(즉, 광 노광가능 레지스트)가 사용된다.
단계(335A)에서, 전자 빔 정렬 타깃을 사용하여 전자 빔 리소그래피 노광이 수행되고 이어서 이전에 형성된 광학 정렬 타깃을 사용하거나 전자 빔 정렬 타깃을 사용하여 포토리소그래피 노광이 수행된다. 그 다음에 방법은 단계(340)로 진행한다.
단계(335B)에서, 이전에 형성된 광학 정렬 타깃을 사용하거나 전자 빔 정렬 타깃을 사용하여 포토리소그래피 노광이 수행되고 이어서 전자 빔 정렬 타깃을 사용하여 전자 빔 리소그래피 노광이 수행된다. 그 다음에 방법은 단계(340)로 진행한다.
단계(335C)에서, 이전에 형성된 광학 정렬 타깃을 사용하거나 전자 빔 정렬 타깃을 사용하여 포토리소그래피 노광이 수행된다. 이어서 방법은 단계(340)로 진행한다.
단계(340)에서, 레지스트가 노광되고 현상되며, 에칭, 이온 주입 또는 다른 공정이 수행되고, 레지스트가 제거된다. 만일 이것이 집적 회로 칩의 처음으로 리소그래피적으로 정의된 제조 레벨이고(예컨대, 레벨 STI가 정의됨), 제 1 광학 정렬 타깃이 아직 형성되지 않았다면, 단계(340)는 기판에서 제 1 광학 정렬 타깃을 정의한다. 만일 제 1 광학 정렬 타깃이 단계(345)에서 제조되면, 그것은 전자 빔 리소그래피 또는 포토리소그래피에 의해 정의될 수 있다.
단계(345)에서, 다른 리소그래피적으로 정의된 제조 레벨이 필요한지 여부가 결정된다. 만일 다른 제조 레벨이 필요하면, 방법은 단계(330)로 되돌아 루핑(loop)하고, 그렇지 않으면, 방법은 집적 회로 칩의 리소그래피적으로 정의된 제조 레벨에 관하여 종료된다.
그 대신에, 만일 단일 층의 레지스트를 광학적으로 및 전자 빔으로 노광하면, 동일한 제조 레벨 상에서 2 개의 "레지스트" 공정이 수행될 수 있다. 제 1 예에서, 전자 빔 레지스트 및 전자 빔 정렬 타깃을 사용하여 전자 빔 리소그래피 공정이 수행되고, 전자 빔 레지스트가 현상되며, 전자 빔 레지스트 내의 패턴이 기판 또는 기판 상의 층으로 전사된다. 이어서, 포토레지스트 및 전자 빔 정렬 타깃 또는 광학 정렬 타깃을 사용하여 포토리소그래피 공정이 수행되고, 포토레지스트가 현상되며, 포토레지스트 내의 패턴이 동일한 기판 또는 기판 상의 층으로 전사된다. 제 2 예에서, 포토레지스트 및 전자 빔 정렬 타깃 또는 광학 정렬 타깃을 사용하여 포토리소그래피 공정이 수행되고, 포토레지스트가 현상되며, 포토레지스트 내의 패턴이 기판 또는 기판 상의 층으로 전사된다. 이어서 전자 빔 레지스트 및 전자 빔 정렬 타깃을 사용하여 전자 빔 리소그래피 공정이 수행되고, 전자 빔 레지스트가 현상되며, 전자 빔 레지스트 내의 패턴이 동일한 기판 또는 기판 상의 층으로 전사된다.
따라서, 본 발명의 실시예는 광학 및 전자 빔 리소그래피 제조 레벨의 상호 정렬을 위한 정렬 타깃 및 방법을 제공한다.
본 발명의 실시예의 설명은 본 발명의 이해를 위해 전술되었다. 본 발명이 본 명세서에 설명된 특정 실시예로 제한되지 않으며, 이제 당업자는 본 발명의 범위로부터 벗어나지 않으면서 다양한 변경, 재정리 및 대체가 가능함을 알 것이다. 따라서, 후속하는 특허청구범위는 본 발명의 사상 및 범위 내에 있는 이러한 모든 변경 및 수정을 포함하도록 의도된다.

Claims (10)

  1. 기판 내에 전자 빔 정렬 타깃을 형성하는 단계와,
    상기 전자 빔 정렬 타깃을 형성한 후에 상기 기판 내에 광학 정렬 타깃을 형성하는 단계 -상기 광학 정렬 타깃은 상기 기판 내의 상기 전자 빔 정렬 타깃의 위치에 관하여 상기 기판 내의 사전결정된 위치에 배치됨- 와,
    상기 기판 상에 레지스트 층을 형성하는 단계와,
    상기 광학 정렬 타깃 또는 상기 전자 빔 정렬 타깃에 포토마스크를 정렬하는 단계 -상기 포토마스크는 집적 회로의 제조 레벨(fabrication level)의 제 1 피처(feature) 세트를 나타내는 투명 및 불투명 영역의 제 1 패턴을 가짐- 와,
    상기 레지스트 층 내에 광학적으로 노광된 영역을 형성하기 위해 상기 포토마스크를 통해 화학방사선(actinic radiation)에 상기 레지스트 층을 노광시키는 단계 -상기 불투명 영역은 상기 화학방사선을 실질적으로 차단하고 상기 투명 영역은 상기 화학방사선을 실질적으로 투과시킴- 와,
    상기 전자 빔 정렬 타깃의 상기 위치에 관하여 전자 빔의 홈(home) 위치를 정하는 단계와,
    상기 레지스트 층 내에 전자 빔 노광 영역을 형성하기 위해 제 2 패턴으로 상기 전자 빔에 상기 레지스트를 노광시키는 단계 -상기 제 2 패턴은 상기 집적 회로의 상기 제조 레벨의 제 2 피처 세트를 나타냄- 와,
    상기 레지스트 층 내의 레지스트 패턴으로 상기 제 1 및 제 2 패턴을 전사하 기 위해 상기 레지스트 층을 현상하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 기판 또는 상기 기판 상에 형성된 층으로 상기 레지스트 패턴을 전사하는 단계를 더 포함하는
    방법.
  3. 제 1 항에 있어서,
    상기 기판의 표면을 가상 전자 빔 노광 필드로 분할하는 단계와,
    상기 제 2 피처 세트의 요소이고 상기 가상 전자 빔 노광 필드 내의 위치에 대응하는 상기 기판 상의 위치를 가지는 피처를 포함하는 상기 기판의 각 영역 내에만 추가 전자 빔 정렬 타깃을 형성하는 단계를 더 포함하는
    방법.
  4. 집적 회로 칩을 제조하는 방법에 있어서,
    반도체 기판의 상부 표면 상에 제 1 패드 층을 형성하는 단계와,
    상기 패드 층의 상부 표면 상에 하드마스크 층을 형성하는 단계와,
    상기 하드마스크 층에서 개구부를 에칭하는 단계 -상기 패드 층의 상기 상부 표면은 상기 개구부의 하부에서 노광됨- 와,
    상기 집적 회로 칩의 평면 배치에 관하여 상기 기판 상의 제 1 위치 내에 제 1 트렌치를 배치하고, 상기 패드 층을 관통하여 상기 기판까지 상기 제 1 트렌치를 에칭하는 단계와,
    상기 하드마스크 층과 상기 제 1 패드 층을 제거하는 단계와,
    상기 기판의 상기 상부 표면 상에 그리고 상기 제 1 트렌치의 측벽과 하부 표면 상에 제 2 패드 층을 형성하는 단계와,
    상기 집적 회로 칩의 상기 평면 배치에 관하여 상기 기판 상의 하나 이상의 제 2 위치의 각각 내에 하나 이상의 제 2 트렌치를 배치하고, 상기 패드 층을 관통하여 상기 기판까지 상기 하나 이상의 제 2 트렌치를 에칭하는 단계와,
    절연체로 상기 제 1 트렌치를 적어도 일부분 충진하고 상기 하나 이상의 제 2 트렌치를 완전히 충진하는 단계와,
    상기 제 1 트렌지로부터 상기 절연체를 제거하는 단계를 포함하는
    집적 회로 칩 제조 방법.
  5. 제 4 항에 있어서,
    상기 하나 이상의 제 2 트렌치를 배치하는 단계와 동시에, 상기 집적 회로 칩의 상기 평면 배치에 관하여 상기 기판 상의 제 3 위치 내에 제 3 트렌치를 배치하는 단계와,
    상기 제 1 트렌치를 에칭하는 단계와 동시에, 상기 패드 층을 관통하여 상기 기판까지 상기 제 3 트렌치를 에칭하는 단계와,
    상기 하나 이상의 제 2 트렌치를 충진하는 단계와 동시에, 상기 제 3 트렌치를 상기 절연체로 완전히 충진하는 단계를 더 포함하는
    집적 회로 칩 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 2 패드 층의 상부에 추가 층을 형성하는 단계와,
    상기 집적 회로 칩의 상기 평면 배치에 관하여 상기 추가 층 상에 제 4 위치를 정하는 단계와,
    상기 제 4 위치 각각에서 상기 추가 층 내의 패턴을 형성하는 단계를 더 포함하는
    집적 회로 칩 제조 방법.
  7. 제 6 항에 있어서,
    상기 집적 회로 칩의 상기 평면 배치에 관하여 상기 추가 층 상에 제 5 위치 를 정하는 단계와,
    상기 제 5 위치 각각에서 상기 추가 층 내의 추가 패턴을 형성하는 단계를 더 포함하는
    집적 회로 칩 제조 방법.
  8. 제 4 항에 있어서,
    상기 제 2 패드 층을 형성한 후에 그리고 상기 하나 이상의 제 2 트렌치를 형성하기 전에, 상기 기판 내에 제 3 트렌치를 형성하는 단계를 더 포함하되,
    상기 제 3 트렌치는 상기 제 1 트렌치의 상기 제 1 위치에 관하여 제 3의 사전결정된 위치 내에 배치되는
    집적 회로 칩 제조 방법.
  9. 집적 회로 구조체에 있어서,
    반도체 기판과,
    상기 기판 내의 제 1 위치에 배치된 전자 빔 정렬 타깃 -상기 제 1 위치는 상기 집적 회로의 평면 설계에 정의되고, 상기 전자 빔 정렬 타깃은 상기 기판 내에 형성된 제 1 트렌치를 포함함- 과,
    상기 기판 내의 광학 정렬 타깃 -상기 광학 정렬 타깃은 상기 기판 내의 제 2 위치에 배치되고, 상기 제 2 위치는 상기 집적 회로의 상기 평면 설계에 정의되며, 상기 광학 정렬 타깃은 상기 기판 내에 형성된 제 2 트렌치를 포함함- 과,
    상기 기판 상의 층과,
    제 3 위치에 배치된 상기 층 내의 제 1 개구부 -상기 제 3 위치는 상기 집적 회로의 상기 평면 설계에 정의됨- 와,
    제 4 위치에 배치된 상기 층 내의 제 2 개구부 -상기 제 4 위치는 상기 집적 회로의 상기 평면 설계에 정의됨- 를 포함하는
    집적 회로 구조체.
  10. 기판 내에 전자 빔 정렬 타깃을 형성하는 단계와,
    상기 전자 빔 정렬 타깃을 형성한 후에 상기 기판 내에 광학 정렬 타깃을 형성하는 단계 -상기 광학 정렬 타깃은 상기 기판 내의 상기 전자 빔 정렬 타깃의 위치에 관하여 상기 기판 내의 사전결정된 위치에 배치됨- 와,
    상기 기판 상에 포토레지스트 층을 형성하는 단계와,
    상기 광학 정렬 타깃 또는 상기 전자 빔 정렬 타깃에 포토마스크를 정렬하는 단계 -상기 포토마스크는 집적 회로의 제조 레벨의 제 1 피처 세트를 나타내는 투명 및 불투명 영역의 제 1 패턴을 가짐- 와,
    노광 및 비노광 영역을 가진 노광된 포토레지스트 층을 형성하기 위해 상기 포토마스크를 통해 화학방사선에 상기 포토레지스트 층을 노광시키는 단계- 상기 불투명 영역은 상기 화학방사선을 실질적으로 차단하고 상기 투명 영역은 상기 화학방사선을 실질적으로 투과시킴- 와,
    상기 노광된 포토레지스트 층으로 상기 제 1 패턴을 전사하기 위해 상기 노광된 포토레지스트 층을 현상하는 단계와,
    상기 기판 상에 전자 빔 레지스트 층을 형성하는 단계와,
    상기 전자 빔 정렬 타깃의 상기 위치에 관하여 전자 빔의 홈 위치를 정하는 단계와,
    노광 및 비노광 영역을 가진 노광된 전자 빔 레지스트 층을 형성하기 위해 제 2 패턴으로 상기 전자 빔에 상기 전자 빔 레지스트를 노광시키는 단계 -상기 제 2 패턴은 상기 집적 회로의 상기 제조 레벨의 제 2 피처 세트를 나타냄- 와,
    상기 노광된 전자 빔 층으로 상기 제 2 패턴을 전사하기 위해 상기 노광된 전자 빔 레지스트 층을 현상하는 단계를 포함하는
    방법.
KR1020097010800A 2007-01-02 2007-12-17 혼합형 광학 및 전자 빔 리소그래피 가공 레벨의 상호정렬 방법, 집적 회로 칩 제조 방법 및 집적 회로 구조체 KR20090097151A (ko)

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