KR20060127601A - 반도체 소자의 정렬키 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 정렬키 형성 방법에 관한 것으로, 소자 분리 영역에 트렌치형 소자 분리막을 형성할 때 스크라이브 영역에도 트렌치형 소자 분리막을 형성하고, 스크라이브 영역의 트렌치형 소자 분리막이 노출되도록 상부막을 형성한 후, 투명한 소자 분리막을 통해 노출되는 트렌치의 단차를 이용하여 게이트 마스크를 정렬시킴으로써, 단차 변화에 의한 정렬 신호의 변화를 방지하여 정렬 정확도를 향상시키는 반도체 소자의 정렬키 형성 방법이 개시된다.

플래시 메모리, 정렬키, 정렬 신호

Description

반도체 소자의 정렬키 형성 방법{Method of fabricating alignment key in semiconductor device}

도 1은 종래의 반도체 소자의 정렬키 형성 방법을 설명하기 위한 소자의 단면도이다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 정렬키 형성 방법을 설명하기 위한 소자의 단면도이다.

<도면의 주요 부분에 대한 설명>

10, 100 : 반도체 기판 101 : 하드 마스크 패턴

102 : 트렌치 11, 103 : 절연막

12, 104 : 터널 산화막 13, 105 : 폴리 실리콘막

본 발명은 반도체 소자의 정렬 키 형성 방법에 관한 것으로, 특히 플래시 메 모리 셀이나 트랜지스터의 게이트 마스크를 정렬 시킬때 사용되는 반도체 소자의 정렬키 형성 방법에 관한 것이다.

일반적으로, 반도체 소자의 제조 공정은 막 증착, 패터닝, 이온 주입 및 열처리 공정 등으로 이루어져 있다. 이 중 패터닝 공정은 피 식각층을 구비한 반도체 기판 상에 감광막을 도포한 후, 이를 노광 및 현상하여 감광막 패턴을 형성하고, 감광막 패턴을 이용하여 피 식각층을 식각하는 방식으로 이루어진다.

노광 공정을 진행함에 있어서, 반도체 기판과 노광 마스크간의 정렬은 매우 중요하다. 이것은 반도체 기판과 노광 마스크 간의 정확한 정렬이 이루어져야만 임의의 패턴을 반도체 기판 상의 정확한 위치에 원하는 크기로 형성할 수 있기 때문이다.

따라서, 통상의 반도체 제조 공정에서는 노광 공정시의 반도체 기판과 레티클 간의 정렬을 위해 기판의 스크라이브 영역에 정렬키를 형성하고 있다.

도 1은 종래의 소자 분리 공정에서 후속 게이트 공정에서 이용할 정렬키를 형성하는 방법을 설명하기 위한 소자의 단면도이다.

도 1을 참조하면, 반도체 기판(10) 상에 트렌치를 형성하고, 트렌치를 포함한 반도체 기판(10) 전체 구조 상에 절연막을 형성한다. 그 후, CMP 공정으로 절연막을 연마하여 소자 분리막(11)을 형성한다. 그 후, 키 오픈 및 식각 공정을 실시하여 소자 분리막(11)의 상부를 소정의 두께만큼 식각한다. 즉, 소자 분리막(11)의 최상부가 반도체 기판(10)의 최상부 보다 낮게 식각한다. 그 후, 돌출된 반도체 기판(10)의 측벽과 상부면에 터널 산화막(12)을 형성한다. 그 후, 터널 산화막(12)을 포함한 반도체 기판(10) 전체 구조 상에 플로팅 게이트 형성용 폴리 실리콘막(13)을 형성한다. 이 때, 발생되는 폴리 실리콘막(13)의 단차(X4)를 이용하여 게이트 마스크를 정렬시킨다.

정렬 오차는 리소그라피(lithography) 공정 스텝에서 정렬 신호(align signal)를 측정하여 구하는데, 이때 폴리 실리콘막(13)의 단차(X4)는 잔류하는 절연막(11)의 두께(X1)와 폴리 실리콘막(13)의 두께(X2)와 트렌치의 깊이(X3)에 따라 변한다. 한편 게이트 마스크의 정렬 오차 측정 시, 폴리 실리콘막(13)의 단차(X4)의 변화에 의해 정렬 신호의 오차가 발생되고, 이로 인해 정렬 오차의 정확성이 낮아지는 문제점이 발생된다.

따라서, 소자 분리 영역에 트렌치형 소자 분리막을 형성할 때 스크라이브 영역에도 트렌치형 소자 분리막을 형성하고, 스크라이브 영역의 트렌치형 소자 분리막이 노출되도록 상부막을 형성한 후, 투명한 소자 분리막을 통해 노출되는 트렌치의 단차를 이용하여 게이트 마스크를 정렬시킴으로써, 단차 변화에 의한 정렬 신호의 변화를 방지하여 정렬 정확도를 향상시키는데 있다.

본 발명에 따른 반도체 소자의 정렬키 형성 방법은 반도체 기판의 소자 영역과 스크라이브 영역에 트렌치를 형성하는 단계와, 상기 트렌치에 절연막을 형성하 여 상기 스크라이브 영역에는 정렬키를 형성하고 상기 소자 영역에는 상기 정렬키가 노출되도록 소자 분리막을 형성하는 단계와, 상기 반도체 기판 상에 터널 산화막과 폴리 실리콘막을 순차적으로 형성하는 단계, 및 상기 정렬키가 노출되도록 상기 스크라이브 영역에 형성된 상기 폴리 실리콘막을 제거하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 정렬키 형성 방법을 설명하기 위한 소자의 단면도이다. 도 2a 내지 도 2f를 참조하여 본 발명에 따른 반도체 소자의 정렬키 형성 방법을 상세히 설명하면 다음과 같다.

도 2a를 참조하면, 반도체 기판(100) 상에 하드 마스크막을 형성하고, 노광 및 식각 공정으로 하드 마스크막을 식각하여 하드 마스크 패턴(101)을 형성한다. 그 후, 하드 마스크 패턴(101)을 식각 마스크로 이용하는 식각 공정으로 반도체 기판(100)을 식각하여 트렌치(102)를 형성한다. 이 때, 트렌치(102)는 소자들이 형성되는 다이(Die)의 소자 분리 영역(미도시) 뿐만 아니라 스크라이브 영역에도 소정의 패턴으로 형성된다.

도 2b를 참조하면, 트렌치(102)를 포함한 반도체 기판(100) 상에 절연막(103)을 형성한다. 절연막(103)은 HDP 산화막으로 형성하는 것이 바람직하다.

도 2c를 참조하면, 하드 마스크 패턴(101)이 노출되도록 CMP(Chemical Mechanical Polishing) 공정으로 절연막을 연마하여 소자 분리 영역과 스크라이브 영역에 소자 분리막(103)을 동시에 형성한다. 그 후, 하드 마스크 패턴(101)을 제거한다. 하드 마스크 패턴(101)이 제거되면서 소자 분리막(103)의 상단부가 반도체 기판(100)의 표면 보다 높게 돌출된 소자 분리막(103)의 상단부가 노출된다.

도 2d를 참조하면, 노출된 반도체 기판(100) 상에 터널 산화막(104)을 형성한다. 그 후, 터널 산화막(104)을 포함한 반도체 기판(100) 전체 구조 상에 플로팅 게이트용 폴리 실리콘막(105)을 형성한다. 폴리 실리콘막(105)은 플래시 메모리 셀의 플로팅 게이트나 트랜지스터의 게이트를 형성하기 위하여 형성된다.

도 2e를 참조하면, 소자 분리막(103)이 노출되도록 CMP 공정으로 폴리 실리콘막(105)을 연마한다. 이로써, 폴리 실리콘막(105)은 소자 분리막(103)의 돌출부 사이에만 잔류된다.

도 2f를 참조하면, 키 오픈 공정 및 식각 공정으로 잔류하는 폴리 실리콘막(105)을 제거한다. 구체적으로, 스크라이브 영역에서 소자 분리막(103)의 돌출부 사이에 잔류하는 폴리 실리콘막(105)을 제거한다. 이에 이로써, 스크라이브 영역에는 트렌치형 소자 분리막 만이 잔류된다. 한편, 소자 분리막은 투명하기 때문에, 트렌치의 단차가 소자 분리막을 통해 보출된다. 따라서, 트렌치의 단차르 ㄹ이용하여 게이트 마스크를 정렬시킬 수 있다.

또한, 트렌치의 단차는 후속 공정에서 형성된 물질의 두께에 상관없이 변하지 않으므로, 게이크 마스크를 정렬시키는데 사용되는 정렬 신호에 영향을 주지 않 는다. 따라서, 정렬 신호의 변화 용인이 감소함에 따라 게이트 마스크를 정확하게 정렬시킬 수 있다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

따라서 본 발명에 따르면, 소자 분리 영역에 트렌치형 소자 분리막을 형성할 때 스크라이브 영역에도 트렌치형 소자 분리막을 형성하고, 스크라이브 영역의 트렌치형 소자 분리막이 노출되도록 상부막을 형성한 후, 투명한 소자 분리막을 통해 노출되는 트렌치의 단차를 이용하여 게이트 마스크를 정렬시킴으로써, 단차 변화에 의한 정렬 신호의 변화를 방지하여 정렬 정확도를 향상시킬 수 있다.

Claims (2)

1. 반도체 기판의 소자 영역과 스크라이브 영역에 트렌치를 형성하는 단계;

   상기 트렌치에 절연막을 형성하여 상기 스크라이브 영역에는 정렬키를 형성하고 상기 소자 영역에는 상기 정렬키가 노출되도록 소자 분리막을 형성하는 단계;

   상기 반도체 기판 상에 터널 산화막과 폴리 실리콘막을 순차적으로 형성하는 단계; 및

   상기 정렬키가 노출되도록 상기 스크라이브 영역에 형성된 상기 폴리 실리콘막을 제거하는 단계를 포함하는 반도체 소자의 정렬키 형성 방법.
2. 제 1 항에 있어서,

   상기 절연막은 투명한 HDP 산화막을 이용하여 형성하는 반도체 소자의 정렬키 형성 방법.

Images