KR100672138B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents

플래쉬 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플로팅 게이트용 제1 폴리실리콘막을 도프트된 폴리실리콘막과 비정질 폴리실리콘막이 적층되도록 이중으로 형성한 후 열처리 공정을 실시하여 제1 폴리실리콘막의 프로파일을 네거티브하게 형성함으로써, 게이트 식각시 소자 분리막의 양 측벽 에지 부분에 폴리실리콘막 잔류물이 남지 않게 된다.
SA-STI, 폴리실리콘막

Description

플래쉬 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1c는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘막 106 : 도프트된 폴리실리콘막
108 : 비정질 폴리실리콘막 110 : 질화막
112 : 하드 마스크막 114 : 산화 질화막
116 : 포토레지스트 패턴 118 : 트렌치
120 : 소자 분리막 122 : 제2 폴리실리콘막
124 : 유전체막 126 : 도전층
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 플로팅 게이트용 폴리실리콘막의 프로파일(profile)을 네거티브(nagative)하게 형성하는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
현재 개발중인 70nm 이하의 플래쉬 메모리 소자에서 소자 분리막 형성 공정을 보면 다음과 같다. 반도체 기판 상부에 터널 산화막, 플로팅 게이트용 제1 폴리실리콘막, 질화막 및 SiON를 형성 한 후, 소정의 마스크를 이용한 사진 및 식각 공정으로 SiON, 질화막, 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 트렌치 내의 표면에 측벽 산화막을 형성하고, 전체 구조 상부에 HDP 산화막을 형성한 후 질화막 상부가 노출될 때까지 산화막을 연마하여 소자 분리막을 형성한다. 이후, 질화막을 제거한다. 이때, 제1 폴리실리콘막 식각시 제1 폴리실리콘막의 프로파일은 포지티브 슬로프(positive slope) 형태를 가지는데, 후속 공정 단계인 측벽 산화막 및 HDP 산화막 형성 공정에 의해 제1 폴리실리콘막의 프로파일은 더욱더 분명한 포지티브 슬로프를 가지게 된다.
전체 구조 상부에 플로팅 게이트용 제2 폴리실리콘막을 형성하고, 소정의 마스크를 이용한 사진 및 식각 공정으로 제2 폴리실리콘막을 식각하여 제1 폴리실리콘막과 제2 폴리실리콘막으로 구성된 플로팅 게이트를 형성한다. 전체 구조 상부에 유전체막 및 컨트롤 게이트용 도전층을 형성한 후 도전층, 유전체막, 제2 및 제1 폴리실리콘막을 패터닝함으로써 소자 분리막과 수직한 방향으로 컨트롤 게이트를 형성한다.
그런데, 상기와 같이 게이트를 형성하면, 게이트 식각시 제1 폴리실리콘막의 일부가 소자 분리막 밑으로 들어가게 되어, 게이트 식각시 소자 분리막에 의한 식각 멈춤으로 인하여 소자 분리막의 양 측벽 에지 부분에 제1 폴리실리콘막이 잔존하게 된다. 이로 인해 소자 분리막 방향으로 아웃하는 플로팅 게이트가 서로 연결되는 불량이 발생하여 신뢰성이 저하되게 된다.
한편, 제1 폴리실리콘막이 포지티브 프로파일 형태를 가짐으로써 액티브 영역의 CD가 커져 패턴이 미세화되어 짐에 따라 포토 공정의 마진이 부족하고, 식각시 패턴이 무너지거나 뒤틀리는 현상이 발생한다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 플로팅 게이트용 폴리실리콘막의 프로파일(profile)을 네거티브하게 형성하여 플로팅 게이트용 폴리실리콘막이 소자 분리막 밑으로 들어가지 않게 함으로써 게이트 식각시 폴리실리콘막 잔류물을 방지하기 위한 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법은, 반도체 기판 상에 터널 산화막 및 도핑된 폴리실리콘막과 비정질 폴리실리콘막으로 적층된 제1 폴리실리콘막을 형성한 후 상기 제1 폴리실리콘막과 터널 산화막과 반도체 기판 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내의 표면에 측벽 산화막을 형성하고 상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 열처리 공정을 실시하여 상기 제1 폴리실리콘막이 네거티브한 프로파일을 갖도록 하는 단계와, 상기 산화막이 상기 트렌치 내에만 형성되도록 연마하여 소자 분리막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 산화막(102) 및 제1 폴리실리콘막(104)을 형성한다. 이때, 제1 폴리실리콘막(104)은 도프트된(doped) 폴리실리콘막(106)과 비정질 폴리실리콘막(108)이 적층된 구조를 가지며, 200Å 내지 400Å의 두께로 형성한다. 여기서, 도프트된 폴리실리콘막(106) 과 비정질 폴리실리콘막(108)은 0.5:1 내지 1:1의 두께 비를 가지며, 550℃ 내지 580℃의 온도로 형성한다.
제1 폴리실리콘막(104) 상에 질화막(110), 하드 마스크막(112), 산화 질화막(114) 및 포토레지스트 패턴(116)을 형성한다. 이때, 질화막(110)은 Si3N4 또는 Si3N4와 SlO2가 적층된 구조로 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(116)을 마스크로 산화 질화막(114), 하드 마스크막(112) 및 질화막(110)을 식각한 후 포토레지스트 패턴(116)을 제거한다. 식각된 산화 질화막(114), 하드 마스크막(112) 및 질화막(110)을 마스크로 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(118)를 형성한다. 이때, 제1 폴리실리콘막(104) 식각 공정시 비정질 폴리실리콘막(108)과 도프트된 폴리실리콘막(106)의 식각 선택비가 3:1 내지 5:1이 되게 하고, 5mT 내지 20mT의 압력에서 Cl2, HBr, CF4 및 O2를 혼합한 혼합 가스를 도입시키고, 200W 내지 500W의 소오스 파워 및 50W 내지 200W의 바이어스 파워를 사용한다. 이와 같이 공정을 진행하면, 비정질 폴리실리콘막(108)과 도프트된 폴리실리콘막(106)의 식각 속도의 차로 인하여 비정질 폴리실리콘막(108)은 포지티브 슬로프 형상을 갖게 되고, 도프트된 폴리실리콘막(106)은 네거티브 슬로프 형상을 갖게 된다.
도 1c를 참조하면, 트렌치(118) 내의 표면에 측벽 산화막을 형성하고, 트렌치(118)가 매립되도록 전체 구조 상부에 HDP 산화막을 형성한 후 열처리 공정을 실시한다. 이때, 측벽 산화막 및 HDP 산화막 형성공정과 열처리 공정시 트렌치(118) 내부의 비정질 폴리실리콘막(108)과 도프트된 폴리실리콘막(106)이 산화되게 되는 데 비정질 폴리실리콘막(108)에 형성되는 산화막 두께는 얇고, 도프트된 폴리실리콘막(106)에 형성되는 산화막 두께는 상대적으로 두꺼워 제1 폴리실리콘막(104)의 프로파일이 네거티브 형태로 만들어진다.
이어, 상기 질화막(110) 상부가 노출될 때까지 상기 산화 질화막(114), 하드 마스크막(112), HDP 산화막을 연마하여 소자 분리막(120)을 형성한 후 질화막(110)을 제거한다. 전체 구조 상부에 제2 폴리실리콘막(122)을 형성하고, 소정의 마스크를 이용한 사진 및 식각 공정으로 제2 폴리실리콘막(122)을 식각하여 제1 폴리실리콘막(104)과 제2 폴리실리콘막(122)으로 구성된 플로팅 게이트를 형성한다. 전체 구조 상부에 유전체막(124) 및 도전층(126)을 형성한 후 도전층(1126), 유전체막(124), 제2 폴리실리콘막(122) 및 제1 폴리실리콘막(104)을 식각 마스크로 패터닝하여 소자 분리막(120)과 수직한 방향으로 컨트롤 게이트를 형성한다.
제1 폴리실리콘막(104)의 프로파일이 네거티브하여 소자 분리막(120) 아래로 제1 폴리실리콘막(104)이 들어가지 않게 된다. 따라서, 상기 게이트 식각시 소자 분리막(120) 하부에 제1 폴리실리콘막(104) 잔류물을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 제1 폴리실리콘막 형성시 도프트된 폴리실리콘막과 비정질 폴리실리콘막이 적층되도록 이중으로 형성한 후 측벽 산화막 및 산화막 형성 공정과 열처리 공정을 실시하여 제1 폴리실리콘막의 프로파일을 네 거티브하게 형성함으로써, 소자 분리막 하부에 제1 폴리실리콘막 잔류물을 방지할 수 있다. 따라서, 제1 폴리실리콘막 잔류물에 의해 소자 분리막 방향으로 이웃하는 플로팅 게이트가 연결되는 불량을 방지할 수 있다.
또한, 제1 폴리실리콘막이 네거티브 프로파일 형태를 가짐으로써 액티브 영역의 CD를 작게 할 수 있어 패턴 미세화로 인해 발생하는 포토 공정의 마진 부족과 패턴이 무너지거나 뒤틀리는 것을 개선할 수 있다.

Claims (5)

  1. 반도체 기판 상에 터널 산화막 및 도핑된 폴리실리콘막과 비정질 폴리실리콘막으로 적층된 제1 폴리실리콘막을 형성한 후 상기 제1 폴리실리콘막과 터널 산화막과 반도체 기판 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내의 표면에 측벽 산화막을 형성하고 상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 열처리 공정을 실시하여 상기 제1 폴리실리콘막이 네거티브한 프로파일을 갖도록 하는 단계;
    상기 산화막이 상기 트렌치 내에만 형성되도록 연마하여 소자 분리막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 폴리실리콘막은 200Å 내지 400Å의 두께로 형성하는 플래쉬 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 도프트된 폴리실리콘막 대 상기 비정질 폴리실리콘막의 두께 비율은 0.5:1 내지 1:1로 형성하고, 상기 도프트된 폴리실리콘막과 상기 비정질 폴리실리콘막은 550℃ 내지 580℃에서 형성하는 플래쉬 메모리 소자의 제조방법.
  4. 제1항에 있어서, 상기 비정질 폴리실리콘막과 도프트된 폴리실리콘막의 식각 선택비를 3:1 내지 5:1로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 제1 폴리실리콘막 식각 공정은 5mT 내지 20mT의 압력, 200W 내지 500W의 소오스 파워 및 50W 내지 200W의 바이어스 파워의 조건으로 실시하고, Cl2, HBr, CF4 및 O2를 혼합한 혼합 가스를 이용하는 플래쉬 메모리 소자의 제조방법.
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