KR100788588B1 - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 터널 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 상기 폴리실리콘막 및 상기 터널 산화막을 식각하여 상기 반도체 기판을 노출시키는 단계; 상기 폴리실리콘막 및 상기 터널 산화막 측벽에 스페이서를 형성하는 단계; 상기 스페이서 및 상기 폴리실리콘막을 포함한 상기 반도체 기판 상에 질화막 및 하드마스크막을 순차적으로 형성하는 단계; 상기 스페이서 사이의 상기 하드마스크막, 상기 질화막 및 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계; 상기 트랜치 내부에 소자분리막을 형성하는 단계; 및 상기 하드마스크막 및 상기 질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 개시한다.
소자분리막, 트랜치(Trench), 스페이서, 갭필(Gap Fill)
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 공정을 나타낸 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 터널산화막
104 : 플로팅게이트용 폴리실리콘막 106 : 스페이서용 산화막
106a : 스페이서(Spacer) 108 : 질화막
110 : 하드마스크막 112 : 절연막
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 특히 소자분리막의 일부 측벽에 산화막 스페이서를 형성함으로써, 트랜치 형성시 플로팅게이트용 폴리실리콘막 측벽에 잔류물(Residue)이 발생되는 문제를 해결할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
일반적으로 반도체 소자 분리 방법은 질화막을 이용하여 국부 산화막 형성 (Local Oxidation of Silicon : LOCOS) 방법과 반도체 기판 표면에 트랜치(Trench)를 형성하여 소자를 분리하는 트랜치 소자 분리 방법이 있다.
최근, 반도체 기판 상부에 터널산화막 및 플로팅게이트용 폴리실리콘막을 형성한 후, 플로팅게이트용 폴리실리콘막 상부에 하드마스크막을 형성하고, 하드마스크막을 식각 마스크로 식각공정을 실시하여 소자 분리 영역인 트랜치를 형성하는 SA-STI(Self Align-Shallow Trench Isolation) 법이 사용된다.
그러나, 반도체 디바이스의 소형화로 게이트 에치 공간(Gate Etch Space)이 작아지며 트랜치 형성을 위한 식각공정시 상기 플로팅게이트용 폴리실리콘막의 잔류물 마진(Margin)도 감소되면서, 웨이퍼의 특정영역에서 플로팅게이트용 폴리실리콘막 잔류물이 남게되어, 브릿지(Bridge) 현상을 야기하는 문제점이 있다.
또한, 상기 잔류물로 인한 브릿지 현상을 방지하기 위해, 트랜치 식각공정시 과도 식각을 하게 되면 반도체 기판에 어택(Attack)을 주게 되고, 그로인하여 오정렬과 같은 부작용이 발생되는 문제점이 있다.
본 발명의 목적은 소자분리막 형성을 위한 트랜치 형성과정 중에 트랜치의 일부 측벽에 산화막 스페이서를 형성하는 방법으로 게이트 식각 마진(Gate Etch Margin)을 확보함으로써, 트랜치 형성시 플로팅게이트용 폴리실리콘막 측벽에 잔류물(Residue)이 발생되는 문제를 해결하여 브릿지 현상을 포함한 반도체 디바이스 결함을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공함에 있다.
본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 상에 터널 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 상기 폴리실리콘막 및 상기 터널 산화막을 식각하여 상기 반도체 기판을 노출시키는 단계; 상기 폴리실리콘막 및 상기 터널 산화막 측벽에 스페이서를 형성하는 단계; 상기 스페이서 및 상기 폴리실리콘막을 포함한 상기 반도체 기판 상에 질화막 및 하드마스크막을 순차적으로 형성하는 단계; 상기 스페이서 사이의 상기 하드마스크막, 상기 질화막 및 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계; 상기 트랜치 내부에 소자분리막을 형성하는 단계; 및 상기 하드마스크막 및 상기 질화막을 제거하는 단계를 포함한다.
상기 스페이서는 식각된 상기 터널 산화막 및 상기 폴리실리콘막을 포함한 상기 반도체 기판 상에 산화막을 형성한 후, 전면식각 공정을 실시하여 형성한다.
상기 소자분리막은 상기 트랜치 갭필 공정을 실시한 후, 상기 하드마스크막을 스토퍼(Stopper)로 평탄화(CMP) 공정을 실시하여 형성한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정을 나타낸 단면도 이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 소정두께를 갖는 터널 산화막(102) 및 플로팅게이트용 폴리실리콘막(104)을 순차적으로 형성한다.
폴리실리콘막(104) 상부에 감광막을 도포한 후 노광 및 현상하여 감광막 패턴(미도시)을 형성한 다음, 감광막 패턴(미도시)을 마스크로 하여 폴리실리콘막 (104) 및 터널 산화막(102)을 순차적으로 식각하여 반도체 기판(100)을 노출시킨다. 전체구조상부에 스페이서용 산화막(106)을 형성한다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 스페이서용 산화막(106)을 전면식각하여 폴리실리콘막(104) 및 터널 산화막(102) 적층구조의 측벽에 스페이서(106a)를 형성한 후, 전체구조상부에 질화막(108)과 하드마스크막(110)을 순차적으로 형성한다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 하드마스크막(110) 상부에 감광막 패턴(미도시)을 형성한 다음, 감광막 패턴(미도시)을 마스크로 하드마스크막(110), 질화막(108), 반도체 기판(100)의 일부를 순차적으로 식각하여 트랜치를 형성한다.
이때, 트랜치 형성을 위한 식각공정 중 반도체 기판(100)을 식각하는 주 식각 가스는 HBr 또는 Cl2를 사용하고, O2를 첨가 가스로 사용하며, 상기 감광막 패턴(미도시)은 식각 위치가 도 1a 공정에서의 식각 위치와 동일하므로 도 1a 공정에서 사용된 감광막 패턴(미도시)을 사용하여도 무방하다.
트랜치 형성을 위한 식각공정을 실시한 후에는 갭필 공정을 위해 트랜치 측벽에 산화공정을 실시한다.
도 1d는 도 1c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1d를 참조하면, 트랜치를 포함한 전체구조상부면에 절연막(112)을 두껍게 증착하여 트랜치 내부를 채우는 갭필 공정을 실시한다.
다음, 화학적 기계 연마(Chemical Mechanical Polishing:CMP) 공정을 이용하여 하드마스크막(110)을 스토퍼(Stopper)로 평탄화 공정을 실시한다.
평탄화 공정 진행 후 노출된 하드마스크막(110)과 질화막(108)을 인산을 이용한 습식 식각으로 제거하면, 반도체 기판(100)은 소자분리막을 기준으로 양쪽 부분의 활성 영역과 소자분리막에 해당되는 영역인 소자 분리 영역으로 구분된다.
전술한 바와 같이, 도 1a 내지 도 1d의 공정은 소자분리막 형성을 위한 트랜치 형성과정 중에 트랜치의 일부 측벽에 산화막 스페이서(106a)를 형성하는 방법으로 게이트 식각 마진(Gate Etch Margin)을 확보함으로써, 트랜치 형성시 플로팅게이트용 폴리실리콘막(104) 측벽에 잔류물(Residue)이 남게되는 문제를 해결하여 브릿지 현상을 포함한 반도체 디바이스 결함을 방지할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 소자분리막 형성을 위한 트랜치 형성과정 중에 트랜치의 일부 측벽에 산화막 스페이서를 형성하는 방법으로 게이트 식각 마진(Gate Etch Margin)을 확보함으로써, 트랜치 형성시 플로팅게이트용 폴리실리콘막 측벽에 잔류물(Residue)이 발생되는 문제를 해결하여 브릿지 현상을 포함한 반도체 디바이스 결 함을 방지할 수 있다.
Claims (3)
- 반도체 기판 상에 터널 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계;상기 폴리실리콘막 및 상기 터널 산화막을 식각하여 상기 반도체 기판을 노출시키는 단계;상기 폴리실리콘막 및 상기 터널 산화막 측벽에 스페이서를 형성하는 단계;상기 스페이서 및 상기 폴리실리콘막을 포함한 상기 반도체 기판 상에 질화막 및 하드마스크막을 순차적으로 형성하는 단계;상기 스페이서 사이의 상기 하드마스크막, 상기 질화막 및 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계;상기 트랜치 내부에 소자분리막을 형성하는 단계; 및상기 하드마스크막 및 상기 질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 스페이서는 식각된 상기 터널 산화막 및 상기 폴리실리콘막을 포함한 상기 반도체 기판 상에 산화막을 형성한 후, 전면식각 공정을 실시하여 형성하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 소자분리막은 상기 트랜치 갭필 공정을 실시한 후, 상기 하드마스크막을 스토퍼(Stopper)로 평탄화(CMP) 공정을 실시하여 형성하는 반도체 소자의 소자분리막 형성방법.
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