KR20060115136A - 플래쉬 메모리 소자의 제조방법 - Google Patents

플래쉬 메모리 소자의 제조방법 Download PDF

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KR20060115136A
KR20060115136A KR1020050037484A KR20050037484A KR20060115136A KR 20060115136 A KR20060115136 A KR 20060115136A KR 1020050037484 A KR1020050037484 A KR 1020050037484A KR 20050037484 A KR20050037484 A KR 20050037484A KR 20060115136 A KR20060115136 A KR 20060115136A
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송영택
송필근
임태정
이승철
임수현
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 셀프 얼라인 플로팅 게이트(Self Aligned Floating Gate) 공정에서 소자분리막 니플(nipple)이 형성된 반도체 기판상에 플로팅 게이트용 폴리실리콘막을 형성하고 플로팅 게이트용 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 플로팅 게이트를 형성함에 있어서 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하기 전에 플로팅 게이트용 폴리실리콘막 표면의 자연 산화막을 제거하여 CMP 공정 시간을 단축시키고, 플로팅 게이트의 두께 균일도를 향상시키며, 폴리성 잔류물 발생을 감소시키기 위한 기술이다.
플로팅 게이트, CMP, 자연 산화막

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1a 내지 도 1i는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 2a 내지 도 2j는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
24a : 소자분리막 26a : 플로팅 게이트
27 : 자연 산화막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 셀프 얼라인 플로팅 게이트(Self Aligned Floating Gate) 공정을 이용한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
소자의 집적도가 높아짐에 따라서 플래쉬 메모리(flash memory) 소자에서 액 티브 영역(active region)과 플로팅 게이트(floating gate)의 얼라인(align)에 어려움이 있어 소자특성에 열화가 발생되게 되는 바, 이러한 문제를 해결하고자 셀프 얼라인 플로팅 게이트(Self Aligned Floating Gate : 이하, 'SAFG'라 한다)라는 공정이 도입되었다.
도 1a 내지 도 1i는 종래 기술에 따른 셀프 얼라인 플로팅 게이트 공정을 이용한 플래쉬 메모리 소자의 제조공정 단면도이다.
먼저, 도 1a에 도시하는 바와 같이 셀 영역(cell region)과 페리 영역(peri region)을 갖는 반도체 기판(10)상에 패드 산화막(11)과 패드 질화막(12)을 형성한다.
그런 다음, 도 1b에 도시하는 바와 같이 반도체 기판(10)을 필드 영역(field region)과 액티브 영역(active region)으로 구분하기 위하여 사진식각 공정으로 필드 영역의 패드 질화막(12)과 패드 산화막(11)과 반도체 기판(10)을 식각하여 트렌치(13)를 형성한다.
그리고, 도 1c에 도시하는 바와 같이 상기 트렌치(13)가 완전히 매립되도록 전면에 산화막(14)을 증착하고, 도 1d에 도시하는 바와 같이 상기 패드 질화막(12)이 노출되도록 상기 산화막(14)을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치(13)내에 소자분리막(14a)을 형성한다. 이때, 상기 산화막(14)으로는 HDP USG(High Density Plasma Undoped Silicate Glass) 산화막을 사용한다.
그런 다음, 도 1e에 도시하는 바와 같이 상기 패드 질화막(12)과 패드 산화막(11)을 제거하여 소자분리막(14a)의 상부가 반도체 기판(10) 표면 위로 돌출되도 록 한다. 이와 같이 반도체 기판(10) 표면 위로 돌출되는 소자분리막(14a) 부분을 소자분리막(14a) 니플(nipple)이라 한다.
그리고, 도 1f에 도시하는 바와 같이 플로팅 게이트가 형성될 공간을 확보하기 위하여 습식 식각 공정으로 상기 소자분리막(14a) 니플을 리세스(recess)시키어 그 폭을 줄인다.
그런 다음, 도 1g에 도시하는 바와 같이 액티브 영역의 반도체 기판(10)상에 터널 산화막(15)을 형성하고 전면에 플로팅 게이트용 제 1 폴리실리콘막(16)을 증착한다. 이때, 상기 제 1 폴리실리콘막(16)의 표면에는 제 1 폴리실리콘막(16)의 실리콘(Si)이 대기 중의 산소(O2)와 반응함에 따라서 불가피하게 자연 산화막(17)이 형성되게 된다.
이어, 도 1h에 도시하는 바와 같이 상기 소자분리막(14a)을 타겟으로 상기 제 1 폴리실리콘막(16)을 CMP하여 플로팅 게이트(16a)를 형성한다.
상기 제 1 폴리실리콘막(16) CMP시 기존에 폴리 슬러리로 많이 사용하는 퓸드 실리카 슬러리(fumed silica slurry)를 사용할 경우 잔류 폴리실리콘막의 균일도(uniformity)가 나빠지는 문제가 있는 바, 퓸드 실리카 슬러리 대신에 희석된 콜로이달(colloidal) SiO2 염기성 슬러리를 사용하여 산화막 대 폴리실리콘막의 선택비가 1 : 100 정도 되는 고선택비를 가질 수 있도록 한다.
이때, 상기 폴리실리콘막(16)상에 형성된 자연 산화막(17)이 상기 슬러리를 이용한 폴리실리콘막 연마 공정을 방해하는 주된 원인으로 작용하여, 폴리실리콘막 (16)의 연마 속도가 떨어지게 된다. 그 결과, CMP 공정 시간이 길어지고, 플로팅 게이트(16a)의 두께 균일도가 떨어지게 되며, CMP 후 취약 지역에 폴리성 잔류물(poly residue)이 발생되게 된다.
이어서, 도 1i에 도시하는 바와 같이 상기 소자분리막(14a)의 실효 높이(Effective Field Hight)를 맞추기 위하여 희석된 HF 용액을 이용한 습식 크리닝(wet cleaning) 공정으로 상기 소자분리막(14a) 니플을 상기 터널 산화막(15) 바로 위에까지 리세스(recess)시킨다. 이때, 상기 습식 크리닝 공정 시간이 과도할 경우 상기 플로팅 게이트(16a)의 표면에 마이크로 피트(micro pit)가 발생되게 되어 후속으로 증착되는 ONO(oxide-Nitride-Oxide)의 퀄리티(quality)에 악영향을 미치게 된다.
이후, 도면에는 도시하지 않았지만 상기 플로팅 게이트(16a)를 포함한 전면에 ONO막과 컨트롤 게이트용 제 2 폴리실리콘막을 차례로 형성하고 사진 식각 공정으로 상기 제 2 폴리실리콘막과 ONO막과 플로팅 게이트(16a)를 식각하여 게이트를 형성한다. 그리고, 상기 게이트를 마스크로 반도체 기판(10)에 불순물 이온을 주입하여 소오스 및 드레인 접합을 형성함으로써 종래 기술에 따른 플래쉬 메모리 소자 제조를 완료한다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 플로팅 게이트용 폴리실리콘막 CMP 공정의 시간을 단축시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 플로팅 게이트의 두께 균일도를 향상시키고, 폴리성 잔류물(poly residue)로 인한 패턴 불량을 방지하는데 있다.
본 발명의 또 다른 목적은 플로팅 게이트 표면에 마이크로 피트(micro pit) 발생을 방지하여 후속으로 증착되는 ONO막의 퀄리티를 향상시키는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 셀 영역 및 페리 영역을 갖는 반도체 기판상에 패드 산화막과 패드 질화막을 형성하는 단계와, 상기 패드 질화막과 패드 산화막과 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치내에 소자분리막을 형성하는 단계와, 상기 패드 질화막과 패드 산화막을 제거하여 반도체 기판 표면위로 상기 소자분리막의 상부가 돌출되도록 하는 단계와, 상기 돌출된 소자분리막의 폭을 줄이는 단계와, 상기 패드 산화막의 제거로 노출된 반도체 기판상에 터널 산화막을 형성하고 전면에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 표면에 형성되는 자연 산화막을 제거하는 단계와, 상기 소자분리막이 노출되도록 상기 폴리실리콘막을 화학적기계적으로 연마하여 플로팅 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
본 발명에 따른 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 2a에 도시하는 바와 같이 셀 영역 및 페리 영역을 갖는 반도체 기판(20)상에 열산화 공정으로 50~100Å의 두께로 패드 산화막(21)을 형성하고, 상기 패드 산화막(21)상에 500~2000Å의 두께로 패드 질화막(22)을 증착한다.
그런 다음, 도 2b에 도시하는 바와 같이 반도체 기판(20)을 필드 영역(field region)과 액티브 영역(active region)으로 구분하기 위하여 사진식각 공정으로 필드 영역의 패드 질화막(22)과 패드 산화막(21)과 반도체 기판(20)을 2000~4000Å 정도 식각하여 트렌치(23)를 형성한다.
그리고, 도 2c에 도시하는 바와 같이 상기 트렌치(23)가 완전히 매립되도록 전면에 3000~7000Å 두께로 산화막(24)을 증착한다. 이때, 상기 산화막(24)으로는 HDP USG(High Density Plasma Undoped Silicate Glass) 산화막을 사용한다.
그런 다음, 도 2d에 도시하는 바와 같이 상기 패드 질화막(22)이 노출되도록 상기 산화막(24)을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치(23)내에 소자분리막(24a)을 형성한다. 상기 산화막(24) CMP시 질화막 대 산화막의 식각 선택비가 1: 20~50 정도로 높은 값을 갖는 슬러리를 사용하여 패드 질화막(22)의 소 실이 최소화되도록 한다.
그런 다음, 도 2e에 도시하는 바와 같이 상기 패드 질화막(22)과 패드 산화막(21)을 제거하여 소자분리막(24a)의 상부가 반도체 기판(20) 표면 위로 돌출되게 한다. 이와 같이 반도체 기판(20) 표면 위로 돌출되는 소자분리막(24a) 부분을 소자분리막(24a) 니플(nipple)이라 한다.
그리고 나서, 도 2f에 도시하는 바와 같이 플로팅 게이트가 형성될 공간을 확보하기 위하여 습식 식각 공정으로 상기 소자분리막(24a)을 100~500Å 정도 식각하여 상기 소자분리막(24a) 니플의 폭을 줄인다.
그런 다음, 액티브 영역의 반도체 기판(20)상에 터널 산화막(25)을 형성하고 전면에 1000~2000Å의 두께로 폴리실리콘막을 증착하여 플로팅 게이트용 제 1 폴리실리콘막(26)을 형성한다. 이때, 상기 제 1 폴리실리콘막(26)의 표면에는 제 1 폴리실리콘막(26)의 실리콘(Si)이 대기 중의 산소와 반응함에 따라서 불가피하게 자연 산화막(27)이 형성되게 된다.
상기 자연 산화막(27)은 이후에 실시하는 제 1 폴리실리콘막(26) CMP 공정시 제 1 폴리실리콘막(26)의 연마를 방해하는 주된 원인으로 작용하여, 연마 속도를 떨어뜨려 CMP 공정 시간을 지연시키고, 잔류 폴리실리콘막의 두께 균일도를 떨어뜨리며, 폴리성 잔류물(poly residue)이 발생의 원인이 된다.
이에, 본 발명에서는 2g에 도시하는 바와 같이, 제 1 폴리실리콘막(26)을 CMP하기 이전에 자연 산화막(27)을 제거한다.
상기 자연 산화막(27) 제거시 습식 크리닝 공정 또는 건식 식각 공정을 사용 한다.
자연 산화막(27) 제거시 습식 크리닝 공정을 사용하는 경우, 습식 식각 용액으로는 DI(De Ionized) 워터에 10~200 : 1로 희석된 HF 수용액, DI(De Ionized) 워터에 100~300 : 1로 희석된 BOE(Buffered Oxide Etchant) 수용액, H3PO4 수용액 중 어느 하나를 사용한다.
상기 HF 수용액을 사용하는 경우 습식 크리닝 공정의 시간을 5~60초로 하고, BOE 수용액을 사용하는 경우 습식 크리닝 공정의 공정 시간을 5~100초로 한다.
한편, 건식 식각 공정을 사용하는 경우에는 식각가스로 CxFy와 O2의 혼합가스를 사용하며, CxFy : O2의 비율은 3~5 : 1이 되도록 하고, 압력은 30~100mTorr, 식각 가스량은 80~120sccm이 되도록 한다.
상기 식각가스로 CxFy와 O2 외에 CHFz 가스를 추가하여도 된다. 이때 CxHy : CHFz의 비율은 1: 1~3이 되도록 하며 O2 가스의 양은 CxHy와 CHFz 가스의 총량의 20~30%가 되도록 한다.
한편, 상기 자연 산화막(27) 제거 공정을 제 1 폴리실리콘막(26)을 CMP하기 위한 CMP 장비내의 크리너(cleaner)내에서 실시할 수도 있다.
그런 다음, 도 2h에 도시하는 바와 같이 산화막 대 폴리실리콘막의 선택비가 1: 30~200인 폴리 슬러리(poly slurry)를 사용하여 상기 제 1 폴리실리콘막(26)을 CMP한다.
상기 폴리 슬러리로는 PH10~12의 콜로이달(colloidal) 형태의 SiO2 염기성 슬러리를 DI 워터(De Ionized water)에 9~11 : 1로 희석해서 사용한다.
이와 같이 자연 산화막(27)을 제거한 후에 제 1 폴리실리콘막(26)을 CMP하면, 셀 영역내의 폴리 잔류물(poly residue)은 완전히 제거가 되지만, 페리 영역의 폭이 넓은 소자분리막(24a)상에는 A 부분에 나타낸 바와 같이 여전히 폴리 잔류물이 남아 후속 공정에 방해가 되게 된다.
이에, 페리 영역에 남아있는 폴리 잔류물을 제거하기 위하여 도 2i에 도시하는 바와 같이 전체 구조물상에 포토레지스트(PR)를 도포하고, 페리 영역의 소자분리막(24a)이 오픈되도록 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한다.
그런 다음, 패터닝된 포토레지스트(PR)를 식각 마스크로 폴리 잔류물을 식각한 후, 상기 포토레지스트(PR)를 제거한다.
상기 폴리 잔류물 식각시 건식 식각 공정을 이용하는 것이 바람직하며, 건식식각 공정의 주식각 가스(main etchant)로는 Cl2, BCl3 가스를 사용하고, 보조 식각 가소로는 O2, Ar 가스를 사용한다.
이어서, 도 2j에 도시하는 바와 같이 EFH(Effective Field Hight)를 맞추기 위하여 선택적 플라즈마 건식 식각 공정으로 상기 소자분리막(24a) 리플을 상기 터널 산화막(25) 위에까지 리세스(recess)시킨다.
종래 기술에서는 HF를 이용한 크리닝(cleaning) 공정으로 상기 소자분리막 (24)을 리세스(recess)시키었다. 그러나, 크리닝 공정 시간이 과도할 경우 플로팅 게이트(26a)의 표면에 마이크로 피트(micro pit)가 발생되고 이로 인해 이후에 형성되는 ONO막의 퀄리티(quality)가 저하되는 바, 본 발명에서는 선택적 건식 플라즈마 식각 공정으로 상기 소자분리막(24a) 리플을 리세스시킨다.
선택적 건식 플라즈마 식각 공정으로 소자분리막(24a)을 리세스시키면, 플라즈마 식각 공정에 의해 폴리머(polymer)가 발생되게 되고 이 폴리머가 플로팅 게이트(26a) 표면에 증착되어 폴리머에 의해 플로팅 게이트(26a)가 보호됨에 따라서 플로팅 게이트(26a)에 마이크로 피트 발생이 방지되게 된다.
상기 선택적 건식 플라즈마 식각 공정시 HDP(High Density Plasma) 장비를 사용하며, 100mTorr 이하의 저압 하에서 CxFy를 메인 가스로 사용한다.
상기 소자분리막(24a) 리세스시 위와 같이 선택적 플라즈마 건식 식각 공정만을 적용하여도 되나, 선택적 플라즈마 건식 식각 공정과 습식 식각 공정을 혼합하여 선택적 플라즈마 건식 식각 공정시 소자분리막(24a)을 일부만 리세스시키고 후속 습식 식각 공정으로 소자분리막(24a)을 추가로 리세스시켜도 무방하다.
상기 후속 습식 식각 공정시 DI(De Ionized) 워터를 사용하여 100 : 1 또는 50 : 1로 희석한 HF 용액을 사용하며, DI(De Ionized) 워터에 100 : 1로 희석된 HF 용액을 사용하는 경우에 공정 시간은 50초 이내가 되도록 하고, DI(De Ionized) 워터에 50 : 1로 희석된 HF 용액을 사용하는 경우에 공정 시간은 100초 이내가 되도록 한다.
그런 다음, 습식 크리닝(wet cleaning) 공정으로 상기 플로팅 게이트(26a)의 표면에 형성된 폴리머를 제거한다. 상기 폴리머 제거시 크리닝 용액으로는 SPM과 SC-1의 혼합액을 사용한다.
이어, 140~160℃의 H3PO4 용액을 사용하여 상기 플로팅 게이트(26a)의 표면을 30Å 이하의 두께로 식각하는 공정을 추가로 실시하는 것이 좋다.
이후, 도면에는 도시하지 않았지만 상기 플로팅 게이트(26a)를 포함한 전면에 ONO막을 증착하고 상기 ONO막상에 컨트롤 게이트용 제 2 폴리실리콘막을 형성한 다음, 사진 식각 공정으로 상기 제 2 폴리실리콘막과 ONO막과 플로팅 게이트(26a)를 패터닝하여 게이트를 형성하고, 게이트 양측 반도체 기판(20)에 소오스 및 드레인 접합을 형성하여 본 발명에 따른 플래쉬 메모리 소자 제조를 완료한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 플로팅 게이트용 폴리실리콘막을 CMP하기 전에 플로팅 게이트용 폴리실리콘막 표면에 발생된 자연 산화막을 제거함으로써 플로팅 게이트용 폴리실리콘막 CMP 공정시 연마 속도를 향상시킬 수 있으므로 공정 시간을 단축시킬 수 있다.
둘째, 플로팅 게이트용 폴리실리콘막을 CMP하기 전에 플로팅 게이트용 폴리실리콘막 표면에 발생된 자연 산화막을 제거함으로써 플로팅 게이트용 폴리실리콘막 CMP 공정의 식각 균일도를 향상시킬 수 있으므로 플로팅 게이트를 균일한 두께 로 형성할 수 있고 폴리성 잔류물(poly residue)이 발생을 방지할 수 있다.
셋째, 페리 영역의 소자분리막을 오픈한 후 페리 영역에 남아있는 폴리성 잔류물을 식각하므로 플로팅 게이트 형성 이후 폴리성 잔류물이 남지 않게 된다.
셋째, 플로팅 게이트 형성 이후 폴리성 잔류물이 남지 않으므로 이후에 리세스 되는 소자분리막 리플의 두께 및 ONO막 증착 두께를 균일하게 할 수 있다.
넷째, 소자분리막 리플 리세스 공정시 플로팅 게이트 표면을 폴리머를 형성하여 플로팅 게이트의 표면을 보호할 수 있으므로 플로팅 게이트에 마이크로 피트 발생을 방지할 수 있다.
다섯째, 플로팅 게이트에 마이크로 피트 발생을 방지할 수 있으므로 이후에 형성하는 ONO막의 퀄리티를 향상시킬 수 있다.

Claims (25)

  1. 셀 영역 및 페리 영역을 갖는 반도체 기판상에 패드 산화막과 패드 질화막을 형성하는 단계;
    상기 패드 질화막과 패드 산화막과 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치내에 소자분리막을 형성하는 단계;
    상기 패드 질화막과 패드 산화막을 제거하여 반도체 기판 표면위로 상기 소자분리막의 상부가 돌출되도록 하는 단계;
    상기 돌출된 소자분리막의 폭을 줄이는 단계;
    상기 패드 산화막의 제거로 노출된 반도체 기판상에 터널 산화막을 형성하고 전면에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 표면에 형성되는 자연 산화막을 제거하는 단계;
    상기 소자분리막이 노출되도록 상기 폴리실리콘막을 화학적기계적으로 연마하여 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 자연 산화막 제거시 습식 크리닝 공정 또는 건식 식각 공정을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 자연 산화막 제거시 습식 크리닝 공정을 사용하는 경우 습식 식각 용액으로는 HF 수용액, BOE(Buffered Oxide Etchant) 수용액, H3PO4 수용액 중 어느 하나를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 HF 수용액은 DI(De Ionized) 워터에 10~200 : 1로 희석해서 사용하고, 상기 BOE 수용액은 DI 워터에 100~300 : 1로 희석해서 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 3항에 있어서,
    상기 HF 수용액을 사용하는 경우 공정 시간을 5~60초로 하고, BOE 수용액을 사용하는 경우 공정 시간을 5~100초로 설정하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 2항에 있어서,
    상기 자연 산화막 제거시 건식 식각 공정을 사용하는 경우 식각가스로 CxFy와 O2의 혼합가스를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 CxFy : O2의 비율은 3~5 : 1인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  8. 제 6항에 있어서,
    상기 식각가스에 CxFy와 O2 외에 CHFz 가스를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  9. 제 8항에 있어서,
    상기 CxHy : CHFZ의 비율은 1: 1~3이 되도록 하고, 상기 O2 가스의 양은 CxHy 와 CHFz 가스의 총량의 20~30%가 되도록 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 폴리실리콘막을 화학적기계적으로 연마할 때 산화막 대 폴리실리콘막의 선택비가 1: 30~200인 폴리 슬러리(poly slurry)를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 폴리 슬러리로는 SiO2 염기성 슬러리를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 SiO2 염기성 슬러리를 DI 워터(De Ionized water)에 9~11 : 1로 희석하여 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  13. 제 1항에 있어서,
    상기 플로팅 게이트를 형성한 후에 페리 영역에 형성된 소자분리막을 오픈하는 마스크를 형성하는 단계;
    상기 마스크를 이용한 식각 공정으로 상기 페리 영역의 반도체 기판상에 발생된 폴리 잔류물을 제거하는 단계;
    상기 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  14. 제 13항에 있어서,
    상기 폴리 잔류물 식각시 건식 식각 공정을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  15. 제 14항에 있어서,
    상기 건식 식각 공정시 주식각 가스(main etchant)로는 Cl2, BCl3 가스를 사용하고, 보조 식각 가소로는 O2, Ar 가스를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  16. 제 1항에 있어서,
    상기 플로팅 게이트를 형성한 이후에 플로팅 게이트 사이의 소자분리막을 식각하여 상기 소자분리막의 높이를 낮추면서 상기 플로팅 게이트 표면에 폴리머를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  17. 제 16항에 있어서,
    상기 소자분리막 식각시 선택적 플라즈마 건식 식각 공정을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  18. 제 16항에 있어서,
    상기 소자분리막 식각시 선택적 플라즈마 건식 식각 공정으로 상기 소자분리막을 일부 식각한 후에 습식 식각 공정으로 나머지 부분을 식각하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  19. 제 17항 또는 18항에 있어서,
    상기 선택적 플라즈마 건식 식각 공정시 CxFy를 메인 가스로 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  20. 제 18항에 있어서,
    상기 습식 식각 공정시 DI 워터로 100 : 1 또는 50 : 1로 희석된 HF 용액을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  21. 제 16항에 있어서,
    상기 소자분리막의 높이를 낮춘 이후에 상기 플로팅 게이트 표면에 형성된 폴리머를 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  22. 제 21항에 있어서,
    상기 폴리머 제거시 습식 크리닝 공정을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  23. 제 21항에 있어서,
    상기 습식 크리닝 공정시 크리닝 용액으로는 SPM과 SC-1의 혼합액을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  24. 제 21항에 있어서,
    상기 폴리머를 제거한 후에 상기 플로팅 게이트 표면을 일정 두께 식각 하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  25. 제 24항에 있어서,
    상기 플로팅 게이트 표면 식각시 140~160℃의 H3PO4 용액을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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CN110335867A (zh) * 2018-03-07 2019-10-15 上海格易电子有限公司 一种nor闪存器件及其制备方法

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